CN112825320A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；栅极隔离层，其在第一选择图案和第二选择图案之间在与第一方向交叉的第二方向上延伸；沟道结构，其穿透层叠结构；以及第一位线和第二位线，其在第一方向上延伸，所述第一位线和所述第二位线彼此相邻。沟道结构包括：第一沟道结构，其穿透第一选择图案并在第一方向上与栅极隔离层间隔开第一距离；以及第二沟道结构，其穿透第二选择图案并在第一方向上与栅极隔离层间隔开基本上第一距离。第一沟道结构和第二沟道结构分别连接到第二位线和第一位线。

Description

半导体存储器装置
技术领域
本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。
根据存储数据的方法和保持数据的方法，半导体存储器装置可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是当供电中断时所存储的数据消失的存储器装置，非易失性半导体存储器装置是即使当供电中断时也保持所存储的数据的存储器装置。
最近，随着越来越多地使用便携式电子装置，已越来越多地使用非易失性半导体存储器装置，并且需要半导体存储器装置的高集成度和大容量以实现便携性和大容量。为了实现便携性和大容量，已提出了三维半导体存储器装置。
发明内容
根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：层叠结构，其包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；栅极隔离层，其在第一选择图案和第二选择图案之间在与第一方向交叉的第二方向上延伸；多个沟道结构，其穿透层叠结构；以及第一位线和第二位线，其在第一方向上延伸，所述第一位线和所述第二位线彼此相邻，其中，多个沟道结构包括：第一沟道结构，其穿透第一选择图案，该第一沟道结构在第一方向上与栅极隔离层间隔开第一距离；以及第二沟道结构，其穿透第二选择图案，该第二沟道结构在第一方向上与栅极隔离层间隔开基本上第一距离，其中，第一沟道结构连接到第二位线，并且第二沟道结构连接到第一位线，其中，第一位线和第二位线中的每一个与第一沟道结构和第二沟道结构交叠。
根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一层叠结构和第二层叠结构，其包括绝缘图案和导电图案；第一狭缝结构，其设置在第一层叠结构和第二层叠结构之间以允许第一层叠结构和第二层叠结构彼此间隔开，该第一狭缝结构在第一方向上延伸；多个第一沟道结构，其穿透第一层叠结构；以及多个第二沟道结构，其穿透第二层叠结构，其中，多个第一沟道结构之间在第一方向上的间距被定义为第一距离，其中，多个第二沟道结构在第一方向上相对于第一沟道结构移位第二距离，其中，第二距离小于第一距离。
根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一层叠结构和第二层叠结构，其包括绝缘图案和导电图案；狭缝结构，其设置在第一层叠结构和第二层叠结构之间以允许第一层叠结构和第二层叠结构彼此间隔开；第一沟道结构，其穿透第一层叠结构；第二沟道结构，其穿透第二层叠结构，所述第二沟道结构被设置为关于狭缝结构与第一沟道结构基本上对称；第一触点，其连接到第一沟道结构；第二触点，其连接到第二沟道结构，所述第二触点被设置为关于狭缝结构与第一触点不对称；以及位线，其连接到第一触点和第二触点。
附图说明
现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达示例的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A是根据本公开的实施方式的半导体存储器装置的平面图。
图1B是沿着图1A所示的线A-A’截取的截面图。
图1C是沿着图1A所示的线B-B’截取的截面图。
图1D是图1A所示的区域C的放大图。
图2A是根据本公开的实施方式的半导体存储器装置的平面图。
图2B是图2A所示的区域D的放大图。
图2C是图2A所示的区域E的放大图。
图3A是根据本公开的实施方式的半导体存储器装置的示意性平面图。
图3B是图3A所示的区域F的放大图。
图3C是图3A所示的区域G的放大图。
图4是根据本公开的实施方式的半导体存储器装置的示意性平面图。
图5是根据本公开的实施方式的半导体存储器装置的示意性平面图。
图6是示出根据本公开的实施方式的存储器系统的配置的框图。
图7是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
实施方式提供一种能够改进操作可靠性的半导体存储器装置。
图1A是根据本公开的实施方式的半导体存储器装置的平面图。图1B是沿着图1A所示的线A-A’截取的截面图。图1C是沿着图1A所示的线B-B’截取的截面图。图1D是图1A所示的区域C的放大图。
参照图1A至图1D，根据实施方式的半导体存储器装置可包括第一源极层SL1。第一源极层SL1可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板形状。第一源极层SL1可包括导电材料。在示例中，第一源极层SL1可包括未掺杂多晶硅或P型掺杂多晶硅。
第一源极层SL1可包括第一至第三隔离区域DR1、DR2和DR3以及第一层叠区域SR1和第二层叠区域SR2。第一至第三隔离区域DR1、DR2和DR3可沿着第一方向D1依次布置。第二隔离区域DR2可设置在第一隔离区域DR1和第三隔离区域DR3之间。第一层叠区域SR1可设置在第一隔离区域DR1和第二隔离区域DR2之间。第二层叠区域SR2可设置在第二隔离区域DR2和第三隔离区域DR3之间。
尽管附图中未示出，包括外围电路结构和连接结构的基板可设置在第一源极层SL1下方。基板可以是单晶半导体基板。在示例中，基板可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
外围电路结构可包括NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。连接结构可包括接触插塞和线。
第二源极层SL2可设置在第一源极层SL1上。第二源极层SL2可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板形状。第二源极层SL2可包括导电材料。在示例中，第二源极层SL2可包括N型掺杂多晶硅。
第一至第三狭缝结构SS1、SS2和SS3可分别设置在第一至第三隔离区域DR1、DR2和DR3上。第一层叠结构CE1可设置在第一层叠区域SR1上。第二层叠结构CE2可设置在第二层叠区域SR2上。第一至第三狭缝结构SS1、SS2和SS3可允许第一层叠结构CE1和第二层叠结构CE2彼此间隔开。如附图中所示，在实施方式中，第一狭缝结构SS1和第三狭缝结构SS3可以是狭缝绝缘层110，并且第二狭缝结构SS2可包括公共源极线CSL和源极绝缘层120。与附图中所示不同，在与图1B所示的实施方式不同的实施方式中，第一狭缝结构SS1和第三狭缝结构SS3可包括公共源极线和源极绝缘层，并且第二狭缝结构SS2可以是狭缝绝缘层。
第一层叠结构CE1可设置在第一狭缝结构SS1和第二狭缝结构SS2之间，并且第二层叠结构CE2可设置在第二狭缝结构SS2和第三狭缝结构SS3之间。第一层叠结构CE1和第二层叠结构CE2可在第一方向D1上彼此间隔开并且其间插置有第二狭缝结构SS2。换言之，第一层叠结构CE1和第二层叠结构CE2可通过第二狭缝结构SS2彼此隔离。
第一层叠结构CE1和第二层叠结构CE2中的每一个可包括绝缘图案IP、导电图案CP和上绝缘图案UIP。绝缘图案IP和导电图案CP可沿着第三方向D3交替地层叠。第三方向D3可以是与第一源极层SL1的上表面垂直的方向。上绝缘图案UIP可设置在第一层叠结构CE1和第二层叠结构CE2中的每一个的最上部。在示例中，绝缘图案IP和上绝缘图案UIP可包括氧化硅。
导电图案CP可包括栅极导电层。在示例中，栅极导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种，并且可用作连接到存储器单元的字线或连接到选择晶体管的选择线。导电图案CP还可包括围绕栅极导电层的栅极屏障层。在示例中，栅极屏障层可包括氮化钛和氮化钽中的至少一种。
导电图案CP当中位于最上部的导电图案CP可被定义为第一选择图案SP1和第二选择图案SP2。第一选择图案SP1和第二选择图案SP2可在第一方向D1上彼此间隔开并且其间插置有稍后描述的栅极隔离层DL。栅极隔离层DL可将导电图案CP当中位于最上部的导电图案CP隔离成第一选择图案SP1和第二选择图案SP2。第一选择图案SP1和第二选择图案SP2可用作连接到漏极选择晶体管的选择线。
狭缝绝缘层110可在第二方向D2上延伸。在示例中，狭缝绝缘层110可包括氧化硅。
公共源极线CSL可设置在第一层叠结构CE1和第二层叠结构CE2之间。公共源极线CSL可电连接到第二源极层SL2。公共源极线CSL可在第二方向D2上延伸。公共源极线CSL可包括导电材料。在示例中，公共源极线CSL可包括掺杂多晶硅或钨。
源极绝缘层120可分别设置在公共源极线CSL和第一层叠结构CE1之间以及公共源极线CSL和第二层叠结构CE2之间。源极绝缘层120可将公共源极线CSL和导电图案CP彼此电隔离。在示例中，源极绝缘层120可包括氧化硅。
栅极隔离层DL可将第一层叠结构CE1或第二层叠结构CE2的第一选择图案SP1和第二选择图案SP2彼此电隔离。在示例中，栅极隔离层DL可包括氧化硅。栅极隔离层DL可在第二方向D2上延伸。栅极隔离层DL可在上绝缘图案UIP之间延伸。与附图中所示不同，栅极隔离层DL可穿透设置在第一选择图案SP1和第二选择图案SP2下方的导电图案CP。
导电图案CP当中与第二源极层SL2相邻的导电图案CP可用作连接到源极选择晶体管的选择线。
可提供沟道结构CS和虚设结构DS，其穿透第一层叠结构CE1和第二层叠结构CE2。沟道结构CS和虚设结构DS可穿透第二源极层SL2。沟道结构CS和虚设结构DS可在第三方向D3上延伸。沟道结构CS和虚设结构DS中的每一个的最下部可设置在第一源极层SL1中。
各个沟道结构CS可包括填充层FI、在填充层FI上的导电焊盘PA、围绕填充层FI和导电焊盘PA的沟道层CH以及围绕沟道层CH的存储器层ML。填充层FI和沟道层CH可穿透第二源极层SL2。第二源极层SL2可穿透存储器层ML并且与沟道层CH的侧壁接触。
在示例中，填充层FI可包括氧化硅。在示例中，沟道层CH可包括掺杂多晶硅或未掺杂多晶硅。存储器层ML可包括与沟道层CH接触的隧道层、围绕隧道层的存储层以及围绕存储层的阻挡层。隧道层可包括电荷可隧穿的氧化物。存储层可包括可捕获电荷的材料。阻挡层可包括能够阻挡电荷的材料。
如附图中所示，在实施方式中，沟道层CH可具有圆筒形状。与附图中所示不同，在与此实施方式不同的实施方式中，沟道层CH可具有圆柱形状。填充层FI可能不设置在沟道层CH中。
虚设结构DS可具有与沟道结构相似的结构。虚设结构DS可与栅极隔离层DL垂直地交叠。
第一层间绝缘层130可设置在第一层叠结构CE1和第二层叠结构CE2上。第二层间绝缘层140可设置在第一层间绝缘层130上，并且第三层间绝缘层150可设置在第二层间绝缘层140上。在示例中，第一至第三层间绝缘层130、140和150可包括氧化硅。
位线BL可设置在第三层间绝缘层150中。为了描述方便，图1A至图1D中仅示出一些位线BL。位线BL可穿透第三层间绝缘层150。位线BL可在第一方向D1上延伸。位线BL可被布置为在第二方向D2上彼此间隔开。位线BL可电连接到沟道结构CS。位线BL可与虚设结构DS电隔离。位线BL可包括导电材料。在示例中，位线BL可包括钨、铝或铜。
可提供触点CT，其连接位线BL和沟道结构CS。触点CT可穿透第一层间绝缘层130和第二层间绝缘层140。触点CT可与其所对应的位线BL垂直地交叠。沟道层CH和导电焊盘PA可通过触点CT电连接到位线BL。触点CT可包括导电材料。在示例中，触点CT可包括钨、铝或铜。
以下，将参照图1D描述沟道结构CS和触点CT的结构。下面将描述的穿透第一层叠结构CE1的沟道结构CS和第一层叠结构CE1上的触点CT的结构可与穿透第二层叠结构CE2的沟道结构CS和第二层叠结构CE2上的触点CT类似。
穿透第一层叠结构CE1的沟道结构CS可按照锯齿形规则地布置。在第二方向D2上彼此相邻的沟道结构CS的中心之间在第二方向D2上的间距可被定义为第一距离d1。即，在第二方向D2上彼此最靠近设置的两个沟道结构CS的中心之间在第二方向D2上的间距可被定义为第一距离d1。在示例中，第一沟道结构CS1和第二沟道结构CS2之间在第二方向D2上的间距可以是第一距离d1。
在穿透第一选择图案SP1的同时与栅极隔离层DL间隔开第二距离d2的一个沟道结构CS可被定义为第三沟道结构CS3。在穿透第二选择图案SP2的同时与栅极隔离层DL间隔开第二距离d2的一个沟道结构CS可被定义为第四沟道结构CS4。第三沟道结构CS3和第四沟道结构CS4可被设置为关于栅极隔离层DL彼此对称。
在穿透第一选择图案SP1的同时与栅极隔离层DL间隔开第三距离d3的一个沟道结构CS可被定义为第五沟道结构CS5。在穿透第二选择图案SP2的同时与栅极隔离层DL间隔开第三距离d3的一个沟道结构CS可被定义为第二沟道结构CS2。第三距离d3可大于第二距离d2。第五沟道结构CS5和第二沟道结构CS2可被设置为关于栅极隔离层DL彼此对称。
在穿透第一选择图案SP1的同时与栅极隔离层DL间隔开第四距离d4的一个沟道结构CS可被定义为第六沟道结构CS6。在穿透第二选择图案SP2的同时与栅极隔离层DL间隔开第四距离d4的一个沟道结构CS可被定义为第七沟道结构CS7。第四距离d4可大于第三距离d3。第六沟道结构CS6和第七沟道结构CS7可被设置为关于栅极隔离层DL彼此对称。
在穿透第一选择图案SP1的同时与栅极隔离层DL间隔开第五距离d5的一个沟道结构CS可被定义为第八沟道结构CS8。在穿透第二选择图案SP2的同时与栅极隔离层DL间隔开第五距离d5的一个沟道结构CS可被定义为第九沟道结构CS9。第五距离d5可大于第四距离d4。第八沟道结构CS8和第九沟道结构CS9可被设置为关于栅极隔离层DL彼此对称。
位线BL可包括在第二方向D2上依次布置的第一至第四位线BL1、BL2、BL3和BL4。第一至第四位线BL1、BL2、BL3和BL4可在第二方向D2上彼此间隔开。第一位线BL1和第二位线BL2可彼此相邻。即，最靠近第一位线BL1设置的一条位线BL可以是第二位线BL2。第二位线BL2和第三位线BL3可彼此相邻。第三位线BL3和第四位线BL4可彼此相邻。
第一位线BL1可电连接到第六沟道结构CS6和第四沟道结构CS4。第二位线BL2可电连接到第三沟道结构CS3和第七沟道结构CS7。第三位线BL3可电连接到第八沟道结构CS8和第二沟道结构CS2。第四位线BL4可电连接到第五沟道结构CS5和第九沟道结构CS9。如上所述，被设置为关于栅极隔离层DL彼此对称的两个沟道结构CS可分别连接到不同的位线BL。
第一位线BL1可与第三沟道结构CS3、第四沟道结构CS4、第六沟道结构CS6和第七沟道结构CS7交叠，第二位线BL2可与第三沟道结构CS3、第四沟道结构CS4、第六沟道结构CS6和第七沟道结构CS7交叠，第三位线BL3可与第二沟道结构CS2、第五沟道结构CS5、第七沟道结构CS7和第九沟道结构CS9交叠，第四位线BL4可与第二沟道结构CS2、第五沟道结构CS5、第七沟道结构CS7和第九沟道结构CS9交叠。
各个沟道结构CS的上表面可被划分成第一部分CS_T1和第二部分CS_T2。第一部分CS_T1和第二部分CS_T2可相对于沿着第一方向D1延伸的线划分。第一部分CS_T1和第二部分CS_T2可关于沿着第一方向D1延伸的线彼此对称。
连接到第三沟道结构CS3、第五沟道结构CS5、第七沟道结构CS7和第九沟道结构CS9的触点CT可分别连接到第三沟道结构CS3、第五沟道结构CS5、第七沟道结构CS7和第九沟道结构CS9的第一部分CS_T1。连接到第一沟道结构CS1、第二沟道结构CS2、第四沟道结构CS4、第六沟道结构CS6和第八沟道结构CS8的触点CT可分别连接到第一沟道结构CS1、第二沟道结构CS2、第四沟道结构CS4、第六沟道结构CS6和第八沟道结构CS8的第二部分CS_T2。如上所述，被设置为关于栅极隔离层DL彼此对称的两个沟道结构CS中的一个的第一部分CS_T1连接到触点CT，被设置为关于栅极隔离层DL彼此对称的两个沟道结构CS中的另一个的第二部分CS_T2连接到触点CT。
被设置为关于栅极隔离层DL彼此对称的两个沟道结构CS上的触点CT的中心可在第二方向D2上彼此间隔开第六距离d6。在示例中，第五沟道结构CS5的触点CT的中心可在第二方向D2上与第二沟道结构CS2上的触点CT的中心间隔开第六距离d6。第六距离d6可小于第一距离d1。在示例中，第六距离d6可以是第一距离d1的1/4。第六距离d6可等于彼此相邻的位线BL之间在第二方向D2上的间距。
沟道结构CS可构成多个沟道行。各个沟道行可包括在第二方向D2上布置的多个沟道结构CS。
在根据实施方式的半导体存储器装置中，穿透第一层叠结构CE1的沟道结构CS可构成第一至第八沟道行。
第一沟道行和第二沟道行可被设置为关于栅极隔离层DL彼此对称，并且可在第一方向D1上与栅极隔离层DL间隔开第五距离d5。因此，第八沟道结构CS8可被包括在第一沟道行中，第九沟道结构CS9可被包括在第二沟道行中。
第三沟道行和第四沟道行可被设置为关于栅极隔离层DL彼此对称，并且可在第一方向D1上与栅极隔离层DL间隔开第四距离d4。因此，第六沟道结构CS6可被包括在第三沟道行中，第七沟道结构CS7可被包括在第四沟道行中。
第五沟道行和第六沟道行可被设置为关于栅极隔离层DL彼此对称，并且可在第一方向D1上与栅极隔离层DL间隔开第三距离d3。因此，第五沟道结构CS5可被包括在第五沟道行中，第一沟道结构CS1可被包括在第六沟道行中。
第七沟道行和第八沟道行可被设置为关于栅极隔离层DL彼此对称，并且在第一方向D1上与栅极隔离层DL间隔开第二距离d2。因此，第三沟道结构CS3可被包括在第七沟道行中，第四沟道结构CS4可被包括在第八沟道行中。
如上所述，第一沟道行、第三沟道行、第五沟道行和第七沟道行可被设置为关于栅极隔离层DL与第二沟道行、第四沟道行、第六沟道行和第八沟道行对称。
类似于第一至第八沟道行，触点CT可构成第一至第八触点行。第一触点行的触点CT可与第一沟道行的沟道结构CS的第二部分CS_T2交叠，第二触点行的触点CT可与第二沟道行的沟道结构CS的第一部分CS_T1交叠。第三触点行的触点CT可与第三沟道行的沟道结构的第二部分CS_T2交叠，第四触点行的触点CT可与第四沟道行的沟道结构的第一部分CS_T1交叠。第五触点行的触点CT可与第五沟道行的沟道结构CS的第一部分CS_T1交叠，第六触点行的触点CT可与第六沟道行的沟道结构CS的第二部分CS_T2交叠。第七触点行的触点CT可与第七沟道行的沟道结构CS的第一部分CS_T1交叠，第八触点行的触点CT可与第八沟道行的沟道结构CS的第二部分CS_T2交叠。
根据沟道行和触点行的上述布置方式，在第二方向D2上彼此相邻的两条位线BL可分别连接到被设置为关于栅极隔离层DL彼此对称的沟道结构CS。位线BL之间的寄生电容可根据连接到位线BL的触点CT的布置方式而改变。在根据实施方式的半导体存储器装置中，根据触点CT的布置方式，由触点CT导致的位线BL的寄生电容可相对均匀。
图2A是根据本公开的实施方式的半导体存储器装置的平面图。图2B是图2A所示的区域D的放大图。图2C是图2A所示的区域E的放大图。
除了下述部分之外，根据实施方式的半导体存储器装置可类似于图1A至图1D所示的半导体存储器装置。
参照图2A至图2C，根据实施方式的半导体存储器装置的第一源极层SL1可包括第一至第五隔离区域DR1、DR2、DR3、DR4和DR5以及第一至第四层叠区域SR1、SR2、SR3和SR4。第一至第五隔离区域DR1、DR2、DR3、DR4和DR5可沿着第一方向D1依次布置。第一至第四层叠区域SR1、SR2、SR3和SR4可沿着第一方向D1依次布置。第一至第五隔离区域DR1、DR2、DR3、DR4和DR5与第一至第四层叠区域SR1、SR2、SR3和SR4可沿着第一方向D1交替地布置。
第一层叠结构CE1可设置在第一层叠区域SR1上，第二层叠结构CE2可设置在第二层叠区域SR2上，第三层叠结构CE3可设置在第三层叠区域SR3上，第四层叠结构CE4可设置在第四层叠区域SR4上。第一至第五狭缝结构SS1、SS2、SS3、SS4和SS5可分别设置在第一至第五隔离区域DR1、DR2、DR3、DR4和DR5上。第二至第四狭缝结构SS2、SS3和SS4可允许第一至第四层叠结构CE1、CE2、CE3和CE4彼此间隔开。第一至第五狭缝结构SS1、SS2、SS3、SS4和SS5中的一些可以是狭缝绝缘层，第一至第五狭缝结构SS1、SS2、SS3、SS4和SS5中的其它可包括公共源极线和源极绝缘层。在示例中，第一狭缝结构SS1、第三狭缝结构SS3和第五狭缝结构SS5可以是狭缝绝缘层，第二狭缝结构SS2和第四狭缝结构SS4可包括公共源极线和源极绝缘层。
穿透第一层叠结构CE1的沟道结构CS可被定义为第一沟道结构CS1’，穿透第二层叠结构CE2的沟道结构CS可被定义为第二沟道结构CS2’，穿透第三层叠结构CE3的沟道结构CS可被定义为第三沟道结构CS3’，穿透第四层叠结构CE4的沟道结构CS可被定义为第四沟道结构CS4’。
在第二方向D2上彼此相邻的第一沟道结构CS1’的中心之间在第二方向D2上的间距可被定义为第七距离d7。在第二方向D2上彼此相邻的第二沟道结构CS2’的中心之间在第二方向D2上的间距、在第二方向D2上彼此相邻的第三沟道结构CS3’的中心之间在第二方向D2上的间距以及在第二方向D2上彼此相邻的第四沟道结构CS4’之间在第二方向D2上的间距可等于第七距离d7。
第一沟道结构CS1’和第二沟道结构CS2’可被布置为关于第二狭缝结构SS2彼此不对称。第一沟道结构CS1’和第二沟道结构CS2’可被布置为在第二方向D2上彼此交叉。第二沟道结构CS2’可在第二方向D2上相对于第一沟道结构CS1’移位第八距离d8。第八距离d8可小于第七距离d7。在示例中，第八距离d8可以是第七距离d7的1/4。在示例中，第八距离d8可等于相邻位线BL之间在第二方向D2上的间距。
第三沟道结构CS3’可在第二方向D2上相对于第二沟道结构CS2’移位第八距离d8，第四沟道结构CS4’可在第二方向D2上相对于第三沟道结构CS3’移位第八距离d8。因此，第三沟道结构CS3’可在第二方向D2上相对于第一沟道结构CS1’移位第九距离，第四沟道结构CS4’可在第二方向D2上相对于第一沟道结构CS1’移位第十距离。第九距离可以是第八距离d8的两倍，第十距离可以是第八距离d8的三倍。
第一沟道结构CS1’可构成第一至第八沟道行，第二沟道结构CS2’可构成第一至第八沟道行，第三沟道结构CS3’可构成第一至第八沟道行，第四沟道结构CS4’可构成第一至第八沟道行。
第一沟道结构CS1’可通过第一触点CT1连接到位线BL。第一触点CT1可构成第一至第八触点行。第二沟道结构CS2’可通过第二触点CT2连接到位线BL。第二触点CT2可构成第一至第八触点行。第三沟道结构CS3’可通过第三触点CT3连接到位线BL。第三触点CT3可构成第一至第八触点行。第四沟道结构CS4’可通过第四触点CT4连接到位线BL。第四触点CT4可构成第一至第八触点行。
第二触点CT2可在第二方向D2上相对于第一触点CT1移位。第二触点CT2可被设置为关于第二狭缝结构SS2与第一触点CT1不对称。
第三触点CT3可在第二方向D2上相对于第二触点CT2移位。第三触点CT3可被设置为关于第三狭缝结构SS3与第二触点CT2不对称，并且被设置为关于第二层叠结构CE2与第一触点CT1不对称。
第四触点CT4可在第二方向D2上相对于第三触点CT3移位。第四触点CT4可被设置为关于第四狭缝结构SS4与第三触点CT3不对称，被设置为关于第三狭缝结构SS3与第一触点CT1不对称，并且被设置为关于第三层叠结构CE3与第二触点CT2不对称。
各条位线BL可共同连接到第一沟道结构CS1’当中关于栅极隔离层DL彼此对称的一对第一沟道结构CS1’、第二沟道结构CS2’当中关于栅极隔离层DL彼此对称的一对第二沟道结构CS2’、第三沟道结构CS3’当中关于栅极隔离层DL彼此对称的一对第三沟道结构CS3’以及第四沟道结构CS4’当中关于栅极隔离层彼此对称的一对第四沟道结构CS4’。根据上述布置方式，连接到同一位线BL的一对第一沟道结构CS1’、一对第二沟道结构CS2’、一对第三沟道结构CS3’和一对第四沟道结构CS4’可被包括在不同的沟道行中。例如，位线BL之一可连接到第一沟道行和第二沟道行的第一沟道结构CS1’、第三沟道行和第四沟道行的第三沟道结构CS3’、第五沟道行和第六沟道行的第四沟道结构CS4’以及第七沟道行和第八沟道行的第二沟道结构CS2’。
根据上述布置方式，各条位线BL可连接到与栅极隔离层DL间隔开第十一距离的一对第一沟道结构CS1’、与栅极隔离层DL间隔开第十二距离的一对第二沟道结构CS2’、与栅极隔离层间隔开第十三距离的一对第三沟道结构CS3’以及与栅极隔离层DL间隔开第十四距离的一对第四沟道结构CS4’。第十一至第十四距离可彼此不同。
在根据此实施方式的半导体存储器装置中，根据第一至第四触点CT1、CT2、CT3和CT4的布置方式，由触点CT导致的位线BL的寄生电容可相对均匀。
图3A是根据本公开的实施方式的半导体存储器装置的示意性平面图。图3B是图3A所示的区域F的放大图。图3C是图3A所示的区域G的放大图。
除了下述部分之外，根据这些实施方式的半导体存储器装置可类似于图1A至图1D所示的半导体存储器装置。
参照图3A和图3B，根据实施方式的半导体存储器装置可包括平面PL。例如，半导体存储器装置可包括存储器单元阵列，并且该存储器单元阵列可包括多个平面。在图3A和图3B中，将作为示例描述多个平面当中的任一个平面PL。
平面PL可包括沿着第一方向D1依次布置的第一至第八存储块BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7和BLK8。第一至第八存储块BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7和BLK8中的每一个可包括第一半块HBL1和第二半块HBL2。
第一至第八存储块BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7和BLK8中的每一个的第一半块HBL1和第二半块HBL2可具有第一触点布置结构AS1或第二触点布置结构AS2。在示例中，第一存储块BLK1的第一半块HBL1可具有第一触点布置结构AS1，第一存储块BLK1的第二半块HBL2可具有第二触点布置结构AS2。
具有第一触点布置结构AS1的半块HBL1和HBL2中的每一个可包括第一层叠结构CE1、穿透第一层叠结构CE1的沟道结构CS、沟道结构CS上的触点CT以及穿透第一层叠结构CE1的上部的第一栅极隔离层DL1。第一层叠结构CE1可设置在狭缝结构SS之间。
具有第二触点布置结构AS2的半块HBL1和HBL2中的每一个可包括第二层叠结构CE2、穿透第二层叠结构CE2的沟道结构CS、沟道结构CS上的触点CT以及穿透第二层叠结构CE2的上部的第二栅极隔离层DL2。第二层叠结构CE2可设置在狭缝结构SS之间。
在第一至第八存储块BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7和BLK8中的每一个中，包括在第一半块HBL1中的沟道结构CS和包括在第二半块HBL2中的沟道结构CS可被设置为关于第一半块HBL1和第二半块HBL2之间的狭缝结构SS彼此对称。包括在第一半块HBL1中的触点CT和包括在第二半块HBL2中的触点CT可关于第一半块HBL1和第二半块HBL2之间的狭缝结构SS彼此对称。
具有第一触点布置结构AS1的半块HBL1和HBL2的触点CT可包括设置在第一层叠结构CE1的内部的第一触点CT1以及设置在第一层叠结构CE1的外部的第二触点CT2。第一触点CT1可被设置为与第一栅极隔离层DL1相邻。第二触点CT2可被设置为与狭缝结构SS相邻。第一触点CT1可连接到沟道结构CS的上表面的第二部分CS_T2。第二触点CT2可连接到沟道结构CS的上表面的第一部分CS_T1。
具有第二触点布置结构AS2的半块HBL1和HBL2的触点CT可包括设置在第二层叠结构CE2的内部的第三触点CT3以及设置在第二层叠结构CE2的外部的第四触点CT4。第三触点CT3可被设置为与第二栅极隔离层DL2相邻。第四触点CT4可被设置为与狭缝结构SS相邻。第三触点CT3可连接到沟道结构CS的上表面的第一部分CS_T1。第四触点CT4可连接到沟道结构CS的上表面的第二部分CS_T2。
第一触点CT1中的一些可连接到第三位线BL3。第二触点CT2中的一些可连接到第二位线BL2。第三触点CT3中的一些可连接到第四位线BL4。第四触点CT4中的一些可连接到第一位线BL1。
第一存储块BLK1、第三存储块BLK3、第五存储块BLK5和第七存储块BLK7的第一半块HBL1以及第二存储块BLK2、第四存储块BLK4、第六存储块BLK6和第八存储块BLK8的第二半块HBL2可具有第一触点布置结构AS1，第一存储块BLK1、第三存储块BLK3、第五存储块BLK5和第七存储块BLK7的第二半块HBL2以及第二存储块BLK2、第四存储块BLK4、第六存储块BLK6和第八存储块BLK8的第一半块HBL1可具有第二触点布置结构AS2。
在第一至第八存储块BLK1、BLK2、BLK3、BLK4、BLK5、BLK6、BLK7和BLK8中的每一个中，第一半块HBL1的触点CT可构成第一至第八触点行，第二半块HBL2的触点CT可构成第一至第八触点行。连接到同一位线BL的第一半块HBL1的触点CT和第二半块HBL2的触点CT可被包括在不同的触点行中。例如，第一位线BL1可连接到第一存储块BLK1的第一半块HBL1的第五触点行和第六触点行的触点CT以及第一存储块BLK1的第二半块HBL2的第一触点行和第二触点行的触点CT。
在根据此实施方式的半导体存储器装置中，各个存储块包括具有第一触点布置结构AS1的半块以及具有第二触点布置结构AS2的半块，以使得由各个块中的触点导致的位线的寄生电容可相对均匀。
图4是根据本公开的实施方式的半导体存储器装置的示意性平面图。
除了下述部分之外，根据实施方式的半导体存储器装置可类似于图3A至图3C所示的半导体存储器装置。
参照图4，在根据实施方式的半导体存储器装置中，第一存储块BLK1、第三存储块BLK3、第五存储块BLK5和第七存储块BLK7的第一半块HBL1和第二半块HBL2可具有第一触点布置结构AS1，第二存储块BLK2、第四存储块BLK4、第六存储块BLK6和第八存储块BLK8的第一半块HBL1和第二半块HBL2可具有第二触点布置结构AS2。
在根据实施方式的半导体存储器装置中，彼此相邻的一对存储块中的一个包括具有第一触点布置结构AS1的半块，并且这一对存储块中的另一个包括具有第二触点布置结构AS2的半块，以使得由彼此相邻的一对块中的触点导致的位线的寄生电容可相对均匀。
图5是根据本公开的实施方式的半导体存储器装置的示意性平面图。
除了下述部分之外，根据实施方式的半导体存储器装置可类似于图3A至图3C所示的半导体存储器装置。
参照图5，在根据实施方式的半导体存储器装置中，第一存储块BLK1、第二存储块BLK2、第三存储块BLK3和第四存储块BLK4的半块HBL1和HBL2可具有第一触点布置结构AS1，并且第五存储块BLK5、第六存储块BLK6、第七存储块BLK7和第八存储块BLK8的第一半块HBL1和第二半块HBL2可具有第二触点布置结构AS2。
在根据实施方式的半导体存储器装置中，平面PL包括具有第一触点布置结构AS1的第一至第四存储块BLK1、BLK2、BLK3和BLK4以及具有第二触点布置结构AS2的第五至第八存储块BLK5、BLK6、BLK7和BLK8，以使得由平面PL中的触点导致的位线的寄生电容可相对均匀。
图6是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图6，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括参照图1A至图1D、图2A至图2C、图3A至图3C、图4或图5描述的结构。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图7是示出根据本公开的实施方式的计算系统的配置的框图。
参照图7，根据本公开的实施方式的计算系统1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210，它们电连接到系统总线1260。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片集、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1200可如参照图6所述利用存储器装置1212和存储控制器1211来配置。
在根据本公开的半导体存储器装置中，沟道结构与位线之间的连接结构可被设计为使得位线之间的寄生电容可相对均匀。因此，半导体存储器装置的操作可靠性可改进。
尽管参照其实施方式的特定示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2019年11月21日提交于韩国知识产权局的韩国专利申请号10-2019-0150725的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构，该层叠结构包括在第一方向上彼此间隔开的第一选择图案和第二选择图案；
栅极隔离层，该栅极隔离层在所述第一选择图案和所述第二选择图案之间在与所述第一方向交叉的第二方向上延伸；
多个沟道结构，多个所述沟道结构穿透所述层叠结构；以及
第一位线和第二位线，所述第一位线和所述第二位线在所述第一方向上延伸，所述第一位线和所述第二位线彼此相邻，
其中，多个所述沟道结构包括：
第一沟道结构，该第一沟道结构穿透所述第一选择图案，该第一沟道结构在所述第一方向上与所述栅极隔离层间隔开第一距离；以及
第二沟道结构，该第二沟道结构穿透所述第二选择图案，该第二沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第一距离，
其中，所述第一沟道结构连接到所述第二位线，并且
所述第二沟道结构连接到所述第一位线，
其中，所述第一位线和所述第二位线中的每一个与所述第一沟道结构和所述第二沟道结构交叠。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一触点，该第一触点连接所述第一沟道结构和所述第二位线；以及
第二触点，该第二触点连接所述第二沟道结构和所述第一位线，
其中，所述第一触点的中心和所述第二触点的中心在所述第二方向上彼此间隔开第二距离。
3.根据权利要求2所述的半导体存储器装置，其中，所述沟道结构还包括在所述第二方向上与所述第一沟道结构相邻的第三沟道结构，
其中，所述第二距离是所述第一沟道结构和所述第三沟道结构之间在所述第二方向上的间距的1/4。
4.根据权利要求2所述的半导体存储器装置，其中，所述第二距离等于所述第一位线和所述第二位线之间的间距。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道结构和所述第二沟道结构被设置为关于所述栅极隔离层彼此对称。
6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第三位线，该第三位线与所述第二位线相邻；以及
第四位线，该第四位线与所述第三位线相邻，
其中，多个所述沟道结构还包括：
第四沟道结构，该第四沟道结构穿透所述第一选择图案，该第四沟道结构在所述第一方向上与所述栅极隔离层间隔开第三距离；以及
第五沟道结构，该第五沟道结构穿透所述第二选择图案，该第五沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第三距离，
其中，所述第三距离大于所述第一距离，
其中，所述第四沟道结构连接到所述第四位线，并且
所述第五沟道结构连接到所述第三位线。
7.根据权利要求6所述的半导体存储器装置，其中，多个所述沟道结构还包括：
第六沟道结构，该第六沟道结构穿透所述第一选择图案，该第六沟道结构在所述第一方向上与所述栅极隔离层间隔开第四距离；以及
第七沟道结构，该第七沟道结构穿透所述第二选择图案，该第七沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第四距离，
其中，所述第四距离大于所述第三距离，
其中，所述第六沟道结构连接到所述第一位线，并且
所述第七沟道结构连接到所述第二位线。
8.根据权利要求7所述的半导体存储器装置，其中，多个所述沟道结构还包括：
第八沟道结构，该第八沟道结构穿透所述第一选择图案，该第八沟道结构在所述第一方向上与所述栅极隔离层间隔开第五距离；以及
第九沟道结构，该第九沟道结构穿透所述第二选择图案，该第九沟道结构在所述第一方向上与所述栅极隔离层间隔开所述第五距离，
其中，所述第五距离大于所述第四距离，
其中，所述第八沟道结构连接到所述第三位线，并且
所述第九沟道结构连接到所述第四位线。
9.一种半导体存储器装置，该半导体存储器装置包括：
第一层叠结构和第二层叠结构，所述第一层叠结构和所述第二层叠结构包括绝缘图案和导电图案；
第一狭缝结构，该第一狭缝结构设置在所述第一层叠结构和所述第二层叠结构之间以允许所述第一层叠结构和所述第二层叠结构彼此间隔开，该第一狭缝结构在第一方向上延伸；
多个第一沟道结构，多个所述第一沟道结构穿透所述第一层叠结构；以及
多个第二沟道结构，多个所述第二沟道结构穿透所述第二层叠结构，
其中，多个所述第一沟道结构之间在所述第一方向上的间距被定义为第一距离，
其中，所述第二沟道结构在所述第一方向上相对于所述第一沟道结构移位第二距离，
其中，所述第二距离小于所述第一距离。
10.根据权利要求9所述的半导体存储器装置，其中，所述第二距离是所述第一距离的1/4。
11.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括在与所述第一方向交叉的第二方向上延伸的多条位线，
其中，多条所述位线之间在所述第一方向上的间距等于所述第二距离。
12.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
第三层叠结构，该第三层叠结构包括所述绝缘图案和所述导电图案；
第二狭缝结构，该第二狭缝结构设置在所述第二层叠结构和所述第三层叠结构之间以允许所述第二层叠结构和所述第三层叠结构在与所述第一方向交叉的第二方向上彼此间隔开，该第二狭缝结构在所述第一方向上延伸；以及
第三沟道结构，所述第三沟道结构穿透所述第三层叠结构，
其中，所述第三沟道结构在所述第一方向上相对于所述第一沟道结构移位第三距离，
其中，所述第三距离是所述第二距离的两倍。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
第四层叠结构，该第四层叠结构包括所述绝缘图案和所述导电图案；
第三狭缝结构，该第三狭缝结构设置在所述第三层叠结构和所述第四层叠结构之间以允许所述第三层叠结构和所述第四层叠结构在所述第二方向上彼此间隔开，该第三狭缝结构在所述第一方向上延伸；以及
第四沟道结构，所述第四沟道结构穿透所述第四层叠结构，
其中，所述第四沟道结构在所述第一方向上相对于所述第一沟道结构移位第四距离，
其中，所述第四距离是所述第二距离的三倍。
14.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括与所述第一沟道结构交叠的多个第一触点以及与所述第二沟道结构交叠的多个第二触点，
其中，所述第二触点在所述第一方向上相对于所述第一触点移位。
15.根据权利要求14所述的半导体存储器装置，该半导体存储器装置还包括在与所述第一方向交叉的第二方向上延伸的位线，
其中，连接到所述位线的多个所述第一触点中的一个第一触点与所述第一狭缝结构彼此间隔开的距离不同于连接到所述位线的多个所述第二触点中的一个第二触点与所述第一狭缝结构彼此间隔开的距离。
16.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
第一栅极隔离层，该第一栅极隔离层穿透所述第一层叠结构的上部；以及
第二栅极隔离层，该第二栅极隔离层穿透所述第二层叠结构的上部，
其中，多个所述第一沟道结构被设置为关于所述第一栅极隔离层彼此对称，并且
多个所述第二沟道结构被设置为关于所述第二栅极隔离层彼此对称，
其中，多个所述第一触点被设置为关于所述第一栅极隔离层彼此对称，并且
多个所述第二触点被设置为关于所述第二栅极隔离层彼此对称。
17.根据权利要求16所述的半导体存储器装置，其中，连接到所述位线的多个所述第一触点中的一个第一触点与所述第一栅极隔离层彼此间隔开的距离不同于连接到所述位线的多个所述第二触点中的一个第二触点与所述第二栅极隔离层彼此间隔开的距离。
18.一种半导体存储器装置，该半导体存储器装置包括：
第一层叠结构和第二层叠结构，所述第一层叠结构和所述第二层叠结构包括多个绝缘图案和多个导电图案；
狭缝结构，该狭缝结构设置在所述第一层叠结构和所述第二层叠结构之间以允许所述第一层叠结构和所述第二层叠结构彼此间隔开；
多个第一沟道结构，多个所述第一沟道结构穿透所述第一层叠结构；
多个第二沟道结构，多个所述第二沟道结构穿透所述第二层叠结构，所述第二沟道结构被设置为关于所述狭缝结构与所述第一沟道结构对称；
多个第一触点，多个所述第一触点连接到所述第一沟道结构；
多个第二触点，多个所述第二触点连接到所述第二沟道结构，所述第二触点被设置为关于所述狭缝结构与所述第一触点不对称；以及
多条位线，多条所述位线连接到所述第一触点和所述第二触点。
19.根据权利要求18所述的半导体存储器装置，该半导体存储器装置还包括：
第一栅极隔离层，该第一栅极隔离层将所述第一层叠结构的多个所述导电图案当中的位于最上部的导电图案隔离成第一选择图案和第二选择图案；以及
第二栅极隔离层，该第二栅极隔离层将所述第二层叠结构的多个所述导电图案当中的位于最上部的导电图案隔离成第三选择图案和第四选择图案，
其中，多个所述第一沟道结构包括：
第一沟道行的第一沟道结构，该第一沟道行的第一沟道结构穿透所述第一选择图案并且与所述第一栅极隔离层间隔开第一距离；以及
第二沟道行的第一沟道结构，该第二沟道行的第一沟道结构穿透所述第二选择图案并且被设置为关于所述第一栅极隔离层与所述第一沟道行的第一沟道结构对称，
其中，多个所述第二沟道结构包括：
第三沟道行的第二沟道结构，该第三沟道行的第二沟道结构穿透所述第三选择图案并且与所述第二栅极隔离层间隔开与所述第一距离不同的第二距离；以及
第四沟道行的第二沟道结构，该第四沟道行的第二沟道结构穿透所述第四选择图案并且被设置为关于所述第二栅极隔离层与所述第三沟道行的第二沟道结构对称，
其中，多个所述第一触点包括：
第一触点行的第一触点，该第一触点行的第一触点连接到所述第一沟道行的第一沟道结构；以及
第二触点行的第一触点，该第二触点行的第一触点连接到所述第二沟道行的第一沟道结构并且被设置为关于所述第一栅极隔离层与所述第一触点行的第一触点对称，
其中，多个所述第二触点包括：
第三触点行的第二触点，该第三触点行的第二触点连接到所述第三沟道行的第二沟道结构；以及
第四触点行的第二触点，该第四触点行的第二触点连接到所述第四沟道行的第二沟道结构并且被设置为关于所述第二栅极隔离层与所述第三触点行的第二触点对称。
20.根据权利要求19所述的半导体存储器装置，其中，多条所述位线包括第一位线，该第一位线连接到所述第一触点行和所述第二触点行的第一触点以及所述第三触点行和所述第四触点行的第二触点。
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