KR20220056549A - 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20220056549A
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substrate
circuit region
cell
region
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KR1020200141233A
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김지원
안재호
황성민
임준성
성석강
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삼성전자주식회사
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Abstract

반도체 소자는 제1 기판, 상기 제1 기판 상의 게이트 전극들, 채널 구조체, 셀 콘택 플러그, 관통 콘택 플러그, 상기 채널 구조체, 및 제1 접합 패드들을 포함하는 셀 영역; 상기 셀 영역 상에서 상기 셀 영역과 연결되며, 제2 접합 패드들을 포함하는 제1 주변 회로 영역; 상기 제1 주변 회로 영역 상에서 상기 제1 주변 회로 영역과 연결되는 제2 주변 회로 영역; 및 상기 제1 주변 회로 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 제1 주변 회로 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제2 기판을 포함한다. 상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제2 기판을 수직으로 관통하여 상기 제1 주변 회로 영역에 전기적으로 연결되는 관통 전극을 포함한다.

Description

기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES HAVING PERIPHERAL CIRCUIT REGIONS ON BOTH SIDES OF A SUBSTRATE AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 개시의 기술적 사상은 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 멀티 스택 구조를 가지는 3차원 비휘발성 메모리 장치가 제안된 바 있다. 비휘발성 메모리 장치는 셀 영역 및 셀 영역과 연결되는 주변 회로 영역을 포함한다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템을 제공하는 데 있다.
본 개시의 실시예들에 따른 반도체 소자는 제1 기판, 상기 제1 기판상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역; 상기 셀 영역 상에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역; 상기 제1 주변 회로 영역 상에서 상기 제1 주변 회로 영역과 연결되는 제2 주변 회로 영역; 및 상기 제1 주변 회로 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 제1 주변 회로 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제2 기판을 포함할 수 있다. 상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제2 기판을 수직으로 관통하여 상기 제1 주변 회로 영역에 전기적으로 연결되는 관통 전극을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 제1 기판, 상기 제1 기판의 제1 면 상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역; 상기 셀 영역의 하부에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역; 상기 셀 영역 상에서 상기 셀 영역과 연결되는 제2 주변 회로 영역; 및 상기 셀 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 셀 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제1 기판을 포함할 수 있다. 상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제1 기판을 수직으로 관통하여 상기 셀 영역에 전기적으로 연결되는 관통 전극을 포함할 수 있다.
본 개시의 실시예들에 따른 데이터 저장 시스템은 제1 기판, 상기 제1 기판상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역; 상기 셀 영역 상에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역; 상기 제1 주변 회로 영역 상에서 상기 제1 주변 회로 영역과 연결되는 제2 주변 회로 영역; 및 상기 제1 주변 회로 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 제1 주변 회로 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제2 기판, 및 제1 주변 회로 영역 또는 제2 주변 회로 영역 중 적어도 하나와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다. 상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제2 기판을 수직으로 관통하여 상기 제1 주변 회로 영역에 전기적으로 연결되는 관통 전극을 포함할 수 있다.
본 개시의 실시예들에 따르면 기판의 양면에 주변 회로 영역들이 배치되므로 반도체 소자 내에서 보다 더 다양한 배선 연결을 구현할 수 있으며 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템의 블록 다이어그램이다.
도 2는 본 개시의 일 실시예에 따른 메모리 카드이다.
도 3은 도 2에 도시된 반도체 패키지의 선 I-I'을 따른 수직 단면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다.
도 5는 도 4에 도시된 반도체 소자의 일부 확대도이다.
도 6 내지 도 16은 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 17은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다.
도 18 내지 도 21은 도 17에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 22 내지 도 29는 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템의 블록 다이어그램이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 소자(1100) 및 메모리 소자(1100)의 패드(1101)와 연결되는 컨트롤러(1200)를 포함할 수 있다. 메모리 소자(1100)는 셀 영역(1100S) 및 주변 회로 영역(1100F)을 포함할 수 있다.
셀 영역(1100S)은, 서로 직렬로 연결되는 메모리 셀 트랜지스터들(MCT), 메모리 셀 트랜지스터들(MCT)의 양단에 직렬로 연결되는 제1 상부 트랜지스터(UT1), 제2 상부 트랜지스터(UT2), 제1 하부 트랜지스터(LT1), 및 제2 하부 트랜지스터(LT2)를 포함하는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 복수의 셀 스트링들(CSTR)은 각각의 비트 라인들(BL)에 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
서로 직렬로 연결되는 메모리 셀 트랜지스터들(MCT)은 셀 스트링들(CSTR)을 선택하기 위한 워드 라인들(WL)에 의해 제어될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀 트랜지스터(MCT)의 게이트 전극들은, 워드 라인들(WL) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
제1 하부 트랜지스터(LT1) 및 제2 하부 트랜지스터(LT2)는 접지 선택 트랜지스터일 수 있다. 제1 하부 트랜지스터(LT1) 및 제2 하부 트랜지스터(LT2)는 각각 제1 하부 라인(LL1) 및 제2 하부 라인(LL2)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 제1 상부 트랜지스터(UT1) 및 제1 상부 트랜지스터(UT1)는 스트링 선택 트랜지스터일 수 있다. 제1 상부 트랜지스터(UT1) 및 제2 상부 트랜지스터(UT2)는 각각 제1 상부 라인(UL1) 및 제2 상부 라인(UL2)에 의해 제어되고, 비트 라인들(BL)에 접속될 수 있다. 일 실시예에서, 워드 라인들(WL) 중 최상위 워드 라인(WL)과 제1 상부 트랜지스터(UT1) 사이에 하나 이상의 더미 라인 또는 버퍼 라인이 더 배치될 수 있다. 최하위 워드 라인(WL)과 제2 하부 트랜지스터(LT2) 사이에도 하나 이상의 더미 라인이 배치될 수 있다. 본 명세서에서, "더미(dummy)"의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 갖지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다.
스트링 선택 트랜지스터인 제1 상부 트랜지스터(UT1) 및 제2 상부 트랜지스터(UT2)에 제1 상부 라인(UL1) 및 제2 상부 라인(UL2)을 통해 신호가 인가되면, 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀 트랜지스터들(MCT)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀 트랜지스터들(MCT)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 일 실시예에서, 셀 영역(1100S)은 비트 라인들(BL)과 전기적으로 분리되는 적어도 하나의 더미 셀 스트링(CSTR)을 포함할 수도 있다.
주변 회로 영역(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함할 수 있다. 로우 디코더(1110)는 연결 라인(1115)을 통해 워드 라인들(WL), 제1 상부 트랜지스터(UT1), 제2 상부 트랜지스터(UT2), 제1 하부 트랜지스터(LT1), 제2 하부 트랜지스터(LT2), 및 공통 소스 라인(CSL)에 연결될 수 있다. 페이지 버퍼(1120)는 연결 라인(1125)을 통해 비트 라인들(BL)에 연결될 수 있다. 로직 회로(1130)는 로우 디코더(1110) 및 페이지 버퍼(1120)와 연결될 수 있으며, 패드(1101)를 통해 컨트롤러(1200)에 연결될 수 있다.
로우 디코더(1110)는 입력된 어드레스를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(1110)는 로직 회로(1130)의 제어에 응답하여 로직 회로(1130) 내의 전압 발생 회로로부터 발생된 워드 라인(WL) 전압을 워드 라인(WL) 중에서 선택된 워드 라인(WL) 및 워드 라인(WL) 중에서 비선택된 워드 라인(WL)으로 각각 제공할 수 있다.
페이지 버퍼(1120)는 비트 라인(BL)을 통해 셀 영역(1100S)과 연결되어 메모리 셀에 저장된 정보를 판독할 수 있다. 페이지 버퍼(1120)는 동작 모드에 따라 메모리 셀에 저장될 데이터를 임시로 저장하거나, 메모리 셀에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(1120)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 컬럼 디코더는 셀 영역(1100S)의 비트 라인(BL)을 선택적으로 활성화할 수 있고, 감지 증폭기는 읽기 동작 시에 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
로직 회로(1130)는 로우 디코더(1110) 및 상기 페이지 버퍼(1120)의 동작을 제어할 수 있다. 로직 회로(1130)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 로직 회로(1130)는 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 로직 회로(1130)는 입출력 회로를 포함할 수 있다. 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력받아 페이지 버퍼(1120)에 전달하고, 읽기 동작 시 페이지 버퍼(1120)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 로직 회로(1130)는 연결 라인(1135) 및 패드(1101)를 통해 컨트롤러(1200)에 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), 낸드 컨트롤러(1220), 호스트 인터페이스(1230)를 포함할 수 있다. 프로세서(1210)는 낸드 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 낸드 컨트롤러(1220)는 메모리 소자(1100)와의 제반 데이터 교환을 제어한다. 낸드 컨트롤러(1220)는 낸드 인터페이스(1221)를 포함할 수 있으며, 낸드 인터페이스(1221)는 본 개시의 메모리 소자(1100)와 인터페이싱 한다. 호스트 인터페이스(1230)는 메모리 시스템(1000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템이다. 도 3은 도 2에 도시된 반도체 패키지의 선 I-I'을 따른 수직 단면도이다.
도 2를 참조하면, 메모리 시스템(2000)은 SSD, 메모리 카드, 또는 USB일 수 있다. 메모리 시스템(2000)은 메인 기판상의 반도체 패키지들(2003a, 2003b; 2003), 소자들(2002, 2004) 및 커넥터(2006)를 포함할 수 있다. 일 실시예에서, 반도체 패키지(2003a, 2003b; 2003)는 도 1에 도시된 메모리 소자(1100)를 포함할 수 있으며, 소자들(2002, 2004)은 컨트롤러(1200)에 대응할 수 있다. 예를 들어, 반도체 패키지(2003)는 패키지 기판(2100), 패키지 기판(2100) 상의 메모리 스택(2200), 패키지 기판(2100)과 메모리 스택(2200) 사이의 접착층(2300), 패키지 기판(2100)과 메모리 스택(2200)을 전기적으로 연결하는 와이어(2400), 및 패키지 기판(2100)과 메모리 스택(2200)을 덮는 봉지재(2500)를 포함할 수 있다.
도 3을 더 참조하면, 패키지 기판(2100)은 기판 패드(2130) 및 배선층(2135)을 포함할 수 있다. 기판 패드(2100)는 패키지 기판의 상면에 배치되며 와이어(2400)를 통해 칩 패드(2210)와 연결될 수 있다. 배선층(2135)은 패키지 기판(2100)의 내부에 배치되며 기판 패드(2130)와 전기적으로 연결될 수 있다.
패키지 기판(2100) 상에는 복수의 메모리 소자(2200a)가 적층될 수 있다. 각 메모리 소자(2200a)는 도 4를 참조하여 후술되는 반도체 소자(100)에 대응할 수 있다. 복수의 메모리 소자들(2200a)은 하면에 배치된 접착층(2300)에 의해 서로 고정될 수 있으며, 와이어(2400)에 의해 패키지 기판(2100)에 연결될 수 있다. 패키지 기판(2100)의 하면에는 외부 연결 단자(2800)가 배치될 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다. 본 개시의 실시예들에 따른 반도체 소자(100)는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다. 본 명세서에서, 반도체 소자(100)는 반도체 저장 장치로 지칭될 수 있다.
도 4를 참조하면, 반도체 소자는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
반도체 소자(100)는 셀 영역(CELL), 제1 주변 회로 영역(PERI1), 및 제2 주변 회로 영역(PERI2)을 포함할 수 있다. 셀 영역(CELL)은 도 1에서 설명된 셀 영역(1100S)에 대응할 수 있으며, 제1 주변 회로 영역(PERI1)과 제2 주변 회로 영역(PERI2)은 도 1의 주변 회로 영역(1100F)에 대응할 수 있다.
셀 영역(CELL)은 제1 기판(102), 셀 영역 절연층(110), 스택 절연층들(120), 게이트 전극들(125)을 포함할 수 있다. 제1 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 제1 기판(102)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다.
스택 절연층들(120) 및 게이트 전극들(125)은 메모리 스택을 이룰 수 있다. 게이트 전극들(125)은 서로 수직 방향으로 이격되며 수평 방향으로 연장할 수 있다. 게이트 전극들(125)은 도 1의 워드 라인들(WL), 제1 상부 라인(UL1), 제2 상부 라인(UL2), 제1 하부 라인(LL1), 및 제2 하부 라인(LL2)을 포함할 수 있다. 스택 절연층들(120)은 게이트 전극들(125) 사이에 배치될 수 있다. 스택 절연층들(120)은 또한 서로 수직 방향으로 이격되며 수평 방향으로 연장할 수 있다. 스택 절연층들(120)은 게이트 전극들(125)을 서로 전기적으로 절연시킬 수 있다.
셀 영역(CELL)은 채널 구조체(CH), 셀 콘택 플러그(130), 관통 콘택 플러그(132), 배선층(140), 콘택 플러그(142) 및 제1 접합 패드(150)를 더 포함할 수 있다. 채널 구조체(CH)는 메모리 스택을 수직으로 관통하여 배치될 수 있다. 채널 구조체(CH)는 또한 기판의 상면을 부분적으로 관통할 수 있다. 채널 구조체(CH)는 도 1의 셀 스트링(CSTR)에 대응할 수 있다. 채널 구조체(CH)는 기둥 형상을 가지며, 제1 기판(102)에 가까울수록 측면이 좁아지는 테이퍼진 형상(tapered shape)을 가질 수 있다.
셀 콘택 플러그(130)는 게이트 전극(125)에 연결될 수 있다. 스택 절연층들(120) 및 게이트 전극들(125)은 계단식 구조를 가질 수 있으며, 셀 콘택 플러그들(130)은 셀 영역 절연층(110)을 수직 방향으로 관통하여 계단식 구조에 연결될 수 있다. 관통 콘택 플러그(132)는 셀 영역 절연층(110)을 수직 방향으로 관통하여 제1 기판(102)과 연결될 수 있다.
배선층들(140)은 채널 구조체(CH), 셀 콘택 플러그(130) 및 관통 콘택 플러그(132) 상에 배치될 수 있다. 채널 구조체(CH), 셀 콘택 플러그(130) 및 관통 콘택 플러그(132)는 콘택 플러그(142)에 의해 배선층(140)과 연결될 수 있다. 채널 구조체(CH)는 도 1의 주변 회로 영역(1100F)의 페이지 버퍼(1120)에 연결될 수 있다. 셀 콘택 플러그(130) 및 관통 콘택 플러그(132)는 도 1의 주변 회로 영역(1100F)의 로우 디코더(1110)에 연결될 수 있다. 채널 구조체(CH)에 연결되는 배선층들(140)은 도 1의 비트 라인(BL)에 대응할 수 있다.
제1 접합 패드(150)는 셀 영역(CELL)의 상부에 배치될 수 있다. 예를 들어, 제1 접합 패드(150)의 상면은 셀 영역 절연층(110)의 상면과 공면을 이룰 수 있다. 제1 접합 패드(150)는 제1 주변 회로 영역(PERI1)과 연결될 수 있으며, 배선 콘택 플러그(152)를 통해 배선층(140)에 연결될 수 있다. 제1 접합 패드들(150)은 더미 패드를 포함할 수 있다.
제1 주변 회로 영역(PERI1)은 제2 주변 회로 영역(PERI2)과 셀 영역(CELL) 사이에 배치될 수 있다. 제1 주변 회로 영역(PERI1)은 제2 기판(202), 제1 주변 영역 절연층(210), 제1 배선층(230), 제2 배선층(240), 제3 배선층(250), 및 제2 접합 패드(260)를 포함할 수 있다. 일 실시예에서, 제2 기판(202)은 제1 기판(102)과 동일한 물질을 포함할 수 있다. 제2 기판(202)의 제1 주변 회로 영역(PERI1) 내에 위치하는 면을 제1 면(203)으로 지칭할 수 있으며, 제1 면(203)과 반대면이며 제2 주변 회로 영역(PERI2)에 위치하는 면을 제2 면(204)으로 지칭할 수 있다. 제1 주변 영역 절연층(210)은 제1 면(203)을 덮을 수 있다. 제1 면(203) 내에는 소자 분리층(212), 불순물 영역(214)이 배치될 수 있으며, 소자(220)는 불순물 영역(214)과 인접하게 제1 면(203) 상에 배치될 수 있다. 소자(220)는 트랜지스터와 같은 능동 소자 및/또는 인덕터, 저항, 커패시터와 같은 수동 소자를 포함할 수 있다.
제1 배선층(230), 제2 배선층(240), 제3 배선층(250)은 제1 주변 영역 절연층(210) 내에 배치될 수 있다. 제1 배선층(230)은 콘택 플러그(232)를 통해 불순물 영역(214)과 연결될 수 있다. 제2 배선층(240)은 제1 배선층(230) 하부에 배치되며, 제1 배선 콘택 플러그(242)에 의해 제1 배선층(230)에 연결될 수 있다. 제3 배선층(250)은 제2 배선층(240) 하부에 배치되며, 제2 배선 콘택 플러그(252)에 의해 제2 배선층(240)에 연결될 수 있다.
제2 접합 패드(260)는 제3 배선 콘택 플러그(262)에 의해 제3 배선층(250)에 연결될 수 있으며, 제1 주변 영역 절연층(210)의 하부에 배치될 수 있다. 예를 들어, 제2 접합 패드(260)의 하면은 제1 주변 영역 절연층(210)의 하면과 공면을 이룰 수 있다. 제2 접합 패드(260)는 대응하는 제1 접합 패드(150)와 접합될 수 있다. 예를 들어, 제2 접합 패드(260)는 제1 접합 패드(150)와 cu-cu 본딩 방식에 의해 연결될 수 있다. 제2 접합 패드들(260)은 더미 패드를 포함할 수 있다. 예를 들어, 제2 접합 패드들(260) 중 더미 패드는 제1 접합 패드들(150) 중의 더미 패드와 연결될 수 있다.
제2 주변 회로 영역(PERI2)은 제1 주변 회로 영역(PERI1) 상에 배치될 수 있다. 제2 주변 회로 영역(PERI2)은 제2 주변 영역 절연층(310), 제1 배선층(340), 제2 배선층(350), 제3 배선층(360), 상부 절연층(370), 및 입출력 패드(380)를 포함할 수 있다. 상술한 바와 같이 제2 기판(202)의 제2 면(204)은 제2 주변 회로 영역(PERI2) 내에 위치할 수 있다. 제2 면(204) 내에는 소자 분리층(312), 불순물 영역(314)이 배치될 수 있으며, 소자(320)는 불순물 영역(314)과 인접하게 제2 면(204) 상에 배치될 수 있다. 일 실시예에서, 제2 주변 회로 영역(PERI2)에 배치된 소자(320)의 트랜지스터는 제1 주변 회로 영역(PERI1)에 배치된 소자(220)의 트랜지스터와 다른 구조를 가질 수 있다. 예를 들어, 소자(320)의 게이트 전극은 소자(220)의 게이트 전극과 다른 물질을 포함할 수 있다. 소자(320)는 소자(220)의 게이트 유전층과는 다른 구조 및/또는 물질의 게이트 유전층을 포함할 수 있다. 소자(320)의 동작 전압은 소자(220)의 동작 전압과 다를 수 있다.
제1 배선층(340), 제2 배선층(350), 제3 배선층(360)은 제2 주변 영역 절연층(310) 내에 배치될 수 있다. 제1 배선층(340)은 콘택 플러그(342)를 통해 불순물 영역(214)과 연결될 수 있다. 제2 배선층(350)은 제1 배선층(340) 상부에 배치되며, 제1 배선 콘택 플러그(352)에 의해 제1 배선층(340)에 연결될 수 있다. 제3 배선층(360)은 제2 배선층(350) 상부에 배치되며, 제2 배선 콘택 플러그(362)에 의해 제2 배선층(350)에 연결될 수 있다.
일 실시예에 따른 반도체 소자(100)는 제2 기판(202)을 수직으로 관통하는 관통 전극(330) 및 관통 전극(330)의 측면을 둘러싸는 관통 전극 절연층(332)을 더 포함할 수 있다. 관통 전극(330)은 제2 주변 회로 영역(PERI2)의 제2 주변 영역 절연층(310)으로부터 제2 기판(202)을 관통할 수 있다. 일 실시예에서, 관통 전극(330)의 상면은 제1 배선층(340)과 접할 수 있다. 그러나, 이에 제한되지 않으며, 관통 전극(330)의 상면은 제2 배선층(350) 또는 제3 배선층(360)과 접할 수 있다. 또한 관통 전극(330)의 하면은 관통 전극 플러그(234)와 접할 수 있으며, 관통 전극 플러그(234)에 의해 제1 배선층(230)에 연결될 수 있다. 따라서, 제2 주변 회로 영역(PERI2)은 관통 전극(330)을 통해 제1 주변 회로 영역(PERI1)에 전기적으로 연결될 수 있으며, 또한 제1 주변 회로 영역(PERI1)을 통해 셀 영역(CELL)에 전기적으로 연결될 수 있다.
상부 절연층(370)은 제2 주변 영역 절연층(310) 상에 배치될 수 있다. 입출력 패드(380)는 상부 절연층(370) 상에 배치될 수 있으며, 입출력 콘택 플러그(382)를 통해 제3 배선층(360)에 연결될 수 있다. 입출력 패드(380)는 도 2의 칩 패드(2210)에 대응할 수 있다.
도 4에 도시된 바와 같이, 반도체 소자(100)는 제2 기판(202)의 제1 면(203) 상에 배치되는 제1 주변 회로 영역(PERI1) 및 제2 면(204) 상에 배치되는 제2 주변 회로 영역(PERI2)을 포함하므로, 반도체 소자(100) 내에서 보다 더 다양한 배선 연결을 구현할 수 있으며, 수평 방향에서의 칩 크기를 줄일 수 있다.
도 5는 도 4에 도시된 반도체 소자의 일부 확대도이다. 도 5는 채널 구조체(CH)의 상부 및 하부를 도시한다.
도 5를 참조하면, 채널 구조체(CH)는 정보 저장층(20), 채널층(30), 매립 절연 패턴(32), 및 도전성 패드(34)를 포함할 수 있다. 채널층(30)은 정보 저장층(20)의 내측에 배치되며, 매립 절연 패턴(32)은 채널층(30)의 내측에 배치될 수 있다. 정보 저장층(20)은 터널 절연층(22), 전하 저장층(24) 및 블로킹층(26)을 포함할 수 있다. 전하 저장층(24)은 블로킹층(26)의 내측에 배치되며, 터널 절연층(22)은 전하 저장층(24)의 내측에 배치될 수 있다. 도전성 패드(34)는 채널 구조체(CH)의 상부에 배치될 수 있으며 채널층(30)과 연결될 수 있다. 일 실시예예서, 채널층(30)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(32)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(26) 및 터널 절연층(22)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(24)은 실리콘 질화물을 포함할 수 있다.
연결 도전층(43)은 제1 기판(102)의 상면에 배치될 수 있으며, 정보 저장층(20)을 관통하여 채널층(30)의 측면에 접할 수 있다. 연결 도전층(43)이 채널층(30)과 접하는 부분은 수직 방향으로 연장될 수 있다. 연결 도전층(43) 상에는 서포터(44)가 배치될 수 있다. 연결 도전층(43) 및 서포터(44)는 폴리실리콘을 포함할 수 있다.
도 6 내지 도 16은 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 6 내지 도 11은 셀 영역(CELL)에 대응하는 구조물을 형성하는 것을 도시한다. 도 6을 참조하면, 제1 기판(102), 셀 영역 절연층(110)이 제공될 수 있다. 제1 기판(102)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 셀 영역 절연층(110)은 제1 기판(102)을 패터닝하고 절연물질을 채워 형성될 수 있다. 셀 영역 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
스택 절연층들(120) 및 스택 희생층들(122)은 제1 기판(102) 및 셀 영역 절연층(110) 상에 교대로 적층될 수 있다. 스택 절연층들(120)은 스택 희생층들(122)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 스택 절연층들(120)은 실리콘 산화물을 포함할 수 있으며, 스택 희생층들(122)은 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 스택 절연층들(120) 및 스택 희생층들(122)이 트리밍될 수 있다. 예를 들어, 포토 리소그래피 공정 및 식각 공정을 반복하여 스택 절연층들(120) 및 스택 희생층들(122)은 계단식 구조를 갖도록 트리밍될 수 있다. 셀 영역 절연층(110)이 스택 절연층들(120) 및 스택 희생층들(122)을 덮도록 절연물질을 더 증착될 수 있다.
도 8을 참조하면, 스택 절연층들(120) 및 스택 희생층들(122)을 수직으로 관통하는 채널 구조체(CH)가 형성될 수 있다. 예를 들어, 스택 절연층들(120) 및 스택 희생층들(122)을 수직으로 관통하는 채널 홀이 형성될 수 있으며, 상기 채널 홀 내부에 채널 물질을 채워 넣어 채널 구조체(CH)가 형성될 수 있다. 채널 구조체(CH)는 기둥 형상을 가지며, 제1 기판(102)에 가까울수록 측면이 좁아지는 테이퍼드 형상(tapered shape)을 가질 수 있다.
도 9를 참조하면, 스택 희생층들(122)이 게이트 전극들(125)로 치환될 수 있다. 예를 들어, 스택 절연층들(120) 및 스택 희생층들(122)을 수직으로 관통하는 워드 라인) 컷(미도시)이 형성된 후, 상기 워드 라인 컷을 통해 스택 희생층들(122)이 선택적으로 제거될 수 있다. 스택 희생층들(122)이 제거된 공간에 게이트 전극들(125)이 채워질 수 있다. 일 실시예에서, 게이트 전극들(125)은 텅스텐과 같은 금속, 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 스택 절연층들(120) 및 게이트 전극들(125)은 메모리 스택을 이룰 수 있다.
도 10을 참조하면, 셀 영역 절연층(110)을 수직으로 관통하는 셀 콘택 플러그(130) 및 관통 콘택 플러그(132)가 형성될 수 있다. 셀 콘택 플러그(130) 및 관통 콘택 플러그(132)는 셀 영역 절연층(110)을 수직으로 관통하는 콘택 홀을 형성한 후, 콘택 홀의 내부에 도전 물질을 증착하여 형성될 수 있다. 셀 콘택 플러그(130)는 게이트 전극(125)에 연결될 수 있으며, 관통 콘택 플러그(132)는 제1 기판(102)에 연결될 수 있다.
도 11을 참조하면, 도 10의 결과물 상에 배선층들(140), 콘택 플러그(142), 제1 접합 패드(150), 및 배선 콘택 플러그(152)가 형성될 수 있다. 배선층들(140), 콘택 플러그(142), 제1 접합 패드(150), 및 배선 콘택 플러그(152)는 도 10의 결과물 상에 절연물질을 한 층 형성한 후, 패터닝 공정에 의해 상기 절연층을 일부 식각하고, 도전 물질을 증착하는 공정을 반복하여 형성될 수 있다.
배선층들(140)은 콘택 플러그(!42)에 의해 채널 구조체(CH), 셀 콘택 플러그(130) 및 관통 콘택 플러그(132)와 연결될 수 있다. 제1 접합 패드(150)는 셀 영역 절연층(110)의 상부에 배치될 수 있다. 제1 접합 패드(150)를 형성한 후 평탄화 공정이 형성될 수 있으며, 제1 접합 패드(150)의 상면은 셀 영역 절연층(110)에 의해 덮이지 않을 수 있다.
도 12를 참조하면, 제1 주변 회로 영역(PERI1)에 대응하는 구조물이 형성될 수 있다. 우선, 제2 기판(202) 내에 소자 분리층(212) 및 불순물 영역(214)이 형성될 수 있으며, 제2 기판(202) 상에 소자(220)가 형성될 수 있다. 소자 분리층(212)은 제2 기판(202) 내에 실리콘 산화물을 증착하여 형성될 수 있으며, 불순물 영역(214)은 이온 주입 공정을 통해 형성될 수 있다.
제1 배선층(230), 콘택 플러그(232), 관통 전극 플러그(234), 제2 배선층(240), 제1 배선 콘택 플러그(242), 제3 배선층(250), 제2 배선 콘택 플러그(252), 제2 접합 패드(260) 및 제3 배선 콘택 플러그(262)가 제2 기판(202) 상에 형성될 수 있다. 콘택 플러그(232), 관통 전극 플러그(234), 제1 배선 콘택 플러그(242), 제2 배선 콘택 플러그(252), 및 제3 배선 콘택 플러그(262)는 제2 기판(202), 제1 배선층(230), 제2 배선층(240), 및 제3 배선층(250) 사이에서 수직방향으로 연장할 수 있다. 제1 배선층(230), 콘택 플러그(232), 관통 전극 플러그(234), 제2 배선층(240), 제1 배선 콘택 플러그(242), 제3 배선층(250), 제2 배선 콘택 플러그(252), 제2 접합 패드(260) 및 제3 배선 콘택 플러그(262)는 제2 기판(202) 상에 절연 물질을 한 층 형성하고 상기 절연물질을 패터닝하여 도전성 물질을 증착하는 공정을 반복하여 형성될 수 있다.
도 13을 참조하면, 제1 주변 회로 영역(PERI1)에 대응하는 구조물은 셀 영역(CELL)에 대응하는 구조물 상에 가압에 의해 접합될 수 있다. 제1 주변 회로 영역(PERI1)에 대응하는 구조물이 뒤집혀 제2 접합 패드들(260)이 하부를 향하도록 접합될 수 있다. 제1 주변 회로 영역(PERI1)과 셀 영역(CELL)에 대응하는 구조물들은 별도의 접착제의 개재없이 본딩될 수 있다. 제1 접합 패드들(150)은 대응하는 제2 접합 패드들(260)과 접합될 수 있으며, 셀 영역 절연층(110)은 제1 주변 영역 절연층(210)과 접합될 수 있다. 상기 접합 공정 전에 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
도 14를 참조하면, 제2 기판(202)의 상면이 일부 식각될 수 있다. 상기 식각 공정은 제2 기판(202)의 상면을 평탄화하는 공정일 수 있으며, 제2 기판(202)의 두께가 감소할 수 있다. 일 실시예에서, 식각된 제2 기판(202)의 두께는 300nm 내지 3㎛일 수 있다.
도 15 및 도 16은 제2 주변 회로 영역(PERI2)에 대응하는 구조물을 형성하는 것을 도시한다. 제2 기판(202)의 제1 주변 회로 영역(PERI1) 내에 위치하는 면을 제1 면(203)으로 지칭할 수 있으며, 제1 면(203)과 반대면이며 제2 주변 회로 영역(PERI2)에 위치하는 면을 제2 면(204)으로 지칭할 수 있다.
도 15를 참조하면, 제2 면(204) 내부에 소자 분리층(312), 불순물 영역(314)이 형성되고 제2 면(204) 상에 소자(320) 및 제2 주변 영역 절연층(310)이 형성될 수 있다. 이후, 제2 주변 영역 절연층(310)을 수직으로 관통하는 콘택 플러그(342) 및 관통 전극(330)이 형성될 수 있다. 콘택 플러그(342) 및 관통 전극(330)은 제2 주변 영역 절연층(310)을 이방성 식각한 후 도전성 물질을 증착하여 형성될 수 있다. 관통 전극(330)은 제2 기판(202)을 관통하여 관통 전극 플러그(234)에 접하도록 형성될 수 있다. 관통 전극(330)은 기둥 형상을 가지며, 제2 면(204)으로부터 제1 면(203)으로 갈수록 측면이 좁아지는 테이퍼드 형상을 가질 수 있다. 일 실시예에서, 관통 전극(330)이 형성되기 전에 제2 기판(202)과 관통 전극(330)을 전기적으로 절연시키기 위해 관통 전극 절연층(332)이 형성될 수 있다.
제1 배선층(340)은 제2 주변 영역 절연층(310) 상에 콘택 플러그(342) 및 관통 전극(330)에 연결되도록 형성될 수 있다.
도 16을 참조하면, 도 15의 결과물 상에 제2 배선층(350), 제1 배선 콘택 플러그(352), 제3 배선층(360), 제2 배선 콘택 플러그(362)가 형성될 수 있다. 제2 배선층(350), 제1 배선 콘택 플러그(352), 제3 배선층(360), 제2 배선 콘택 플러그(362)는 도 15의 결과물 상에 절연물질을 한 층 형성하고 상기 절연 물질을 패터닝하여 도전성 물질을 증착하는 공정을 반복하여 형성될 수 있다.
도 4를 다시 참조하면, 상부 절연층(370), 입출력 패드(380) 및 입출력 콘택 플러그(382)가 형성될 수 있다. 상부 절연층(370)은 제2 주변 영역 절연층(310) 상에 절연물질을 증착하여 형성될 수 있다. 입출력 콘택 플러그(382)는 제2 주변 영역 절연층(310) 및 상부 절연층(370)을 이방성 식각하고 도전성 물질을 증착하여 형성될 수 있다. 입출력 패드(380)는 입출력 콘택 플러그(382) 상에 형성될 수 있다.
도 17은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다. 도 4의 반도체 소자(100)와 동일하거나 유사한 구성에 대해서는 자세한 설명이 생략될 수 있다.
도 17을 참조하면, 반도체 소자(100a)는 제2 기판(202)을 수직으로 관통하며 제1 주변 회로 영역(PERI1)과 제2 주변 회로 영역(PERI2)을 전기적으로 연결하는 관통 전극(330a) 및 관통 전극(330a)의 측면을 둘러싸는 관통 전극 절연층(332a)을 포함할 수 있다. 관통 전극(330a)은 제2 기판(202)의 제1 면(203)으로부터 제2 면(204)으로 갈수록 측면이 좁아지는 테이퍼진 형상을 가질 수 있다. 관통 전극(330a)의 상면은 제1 배선층(340)과 연결되는 관통 전극 플러그(342a)에 접할 수 있다. 관통 전극(330a)의 하면은 제1 배선층(230)과 연결되는 관통 전극 플러그(234)에 접할 수 있다. 관통 전극(330a)의 상면은 제2 면(204)과 실질적으로 공면을 이룰 수 있으며, 관통 전극(330a)의 하면은 제1 면(203)과 실질적으로 공면을 이룰 수 있다.
도 18 내지 도 21은 도 17에 도시된 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 수직 단면도들이다.
도 18을 참조하면, 제1 주변 회로 영역(PERI1)에 대응하는 구조물이 형성될 수 있다. 제1 주변 회로 영역(PERI1)의 제2 기판(202) 내에 수직으로 연장되는 관통 전극(330a) 및 관통 전극(330a)의 측면을 둘러싸는 관통 전극 절연층(332a)이 형성될 수 있다. 관통 전극(330a) 및 관통 전극 절연층(332a)은 제2 기판(202)을 이방성 식각하고 절연물질 및 도전성 물질을 증착하여 형성될 수 있다.
도 19를 참조하면, 제1 주변 회로 영역(PERI1)에 대응하는 구조물이 셀 영역(CELL)에 대응하는 구조물과 접합될 수 있다.
도 20을 참조하면, 제1 주변 회로 영역(PERI1)에 대응하는 구조물이 접합된 후, 제1 면(203)의 반대면인 제2 기판(202)의 상면이 식각되어 관통 전극(330a)이 부분적으로 노출될 수 있다. 제2 기판(202)을 식각하는 공정은 평탄화 공정 및 에치백 공정을 포함할 수 있다. 일 실시예에서, 식각된 제2 기판(202)의 두께는 300nm 내지 3㎛일 수 있다.
도 21을 참조하면, 노출된 관통 전극(330a)이 평탄화될 수 있으며, 제2 기판(202)의 제2 면(204) 상에 제2 주변 영역 절연층(310), 소자 분리층(212), 불순물 영역(214), 트랜지스터, 제1 배선층(230), 및 콘택 플러그가 형성될 수 있다.
다시 도 17을 참조하면, 제1 배선층(230), 제2 배선층(240), 제3 배선층(250), 입출력 패드(380) 및 이들을 연결하는 플러그들이 형성되어 제2 주변 회로 영역(PERI2)이 형성될 수 있다.
도 22 내지 도 29는 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도들이다.
도 22를 참조하면, 반도체 소자(100b)는 제2 기판(202)을 수직으로 관통하며 제1 주변 회로 영역(PERI1)과 제2 주변 회로 영역(PERI2)을 전기적으로 연결하는 관통 전극(330b) 및 관통 전극(330b)의 측면을 둘러싸는 관통 전극 절연층(332b)을 포함할 수 있다. 일 실시예에서, 관통 전극(330b)은 제1 주변 영역 절연층(210)을 부분적으로 관통하여 제1 주변 회로 영역(PERI1)의 제1 배선층(230)과 연결될 수 있다. 관통 전극(330b)의 상면은 제1 배선층(340)과 접할 수 있으며, 관통 전극(330b)의 하면은 제1 배선층(230)과 접할 수 있다.
도 23을 참조하면, 반도체 소자(100c)는 하부 절연층(380c), 입출력 패드(380c), 입출력 콘택 플러그(382c)를 포함할 수 있다. 일 실시예에서, 입출력 패드(380c)는 셀 영역(CELL)에 배치될 수 있다. 예를 들어, 기판의 하부에 하부 절연층(380c)이 배치되고, 입출력 패드(380c)는 하부 절연층(380c)의 하부에 배치될 수 있다. 입출력 패드(380c)는 셀 영역 절연층(110) 및 하부 절연층(380c)을 관통하는 입출력 콘택 플러그(382c)에 의해 제1 접합 패드(150)에 연결될 수 있다. 도 23에는 반도체 소자(100c)가 입출력 패드(380c)만을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 반도체 소자(100c)는 입출력 패드(380c) 및 도 4의 입출력 패드(380)를 모두 포함할 수 있다.
도 24를 참조하면, 반도체 소자(100d)는 제2 하부 기판(202d), 매립 절연층(301d), 및 제2 상부 기판(302d)을 포함할 수 있다. 도 14 내지 도 16을 참조하면, 일 실시예에서, 제1 주변 회로 영역(PERI1)을 접합한 후 제2 기판(202)을 식각하고, 절연물질 및 실리콘 기판이 증착될 수 있다. 제2 주변 회로 영역(PERI2)에 대응하는 구조물은 상기 실리콘 기판상에 형성될 수 있다. 일 실시예에서, 제2 하부 기판(202d)은 제2 기판(202)과 동일한 물질을 포함할 수 있다. 매립 절연층(301d)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 제2 상부 기판(302d)은 폴리실리콘을 포함할 수 있다.
도 25를 참조하면, 반도체 소자(100e)는 셀 영역(CELL), 셀 영역(CELL) 하부의 제1 주변 회로 영역(PERI1), 및 셀 영역(CELL) 상부의 제2 주변 회로 영역(PERI2)을 포함할 수 있다. 셀 영역(CELL) 및 제1 주변 회로 영역(PERI1)은 도 4의 셀 영역(CELL) 및 제1 주변 회로와 동일하거나 유사한 구성을 포함할 수 있다. 실시예들에 따라, 도 25의 셀 영역(CELL) 및 제1 주변 회로 영역(PERI1)의 배선 구조는 도 4의 셀 영역(CELL) 및 제1 주변 회로 영역(PERI1)과 일부 상이할 수 있다.
셀 영역(CELL)은 제1 접합 패드들(150)이 하부를 향하도록 뒤집혀 제1 주변 회로 영역(PERI1)과 연결될 수 있다. 예를 들어, 셀 영역(CELL)은 셀 영역 절연층(110)의 하부에 제1 접합 패드들(150)을 포함할 수 있으며, 제1 주변 회로 영역(PERI1)은 제1 주변 영역 절연층(210) 상에 제1 접합 패드들(150)과 접합되는 제2 접합 패드들(260)을 포함할 수 있다. 제1 기판(102)의 셀 영역(CELL) 내에 위치하는 면을 제1 면(103)으로 지칭할 수 있으며, 제1 면(103)과 반대면을 제2 면(104)으로 지칭할 수 있다.
셀 영역(CELL)은 셀 콘택 플러그(130), 관통 콘택 플러그(132e), 및 연결 배선층(140e)을 포함할 수 있다. 셀 콘택 플러그(130)는 게이트 전극(125)에 연결되며 관통 콘택 플러그(132e)는 제1 기판(102)에 연결될 수 있다. 셀 콘택 플러그(130) 및 관통 콘택 플러그(132e)는 콘택 플러그들(142)을 통해 연결 배선층(140e)에 서로 연결될 수 있다.
제2 주변 회로 영역(PERI2)에 대응하는 구조물은 셀 영역(CELL)에 대응하는 구조물을 제1 주변 회로 영역(PERI1)에 대응하는 구조물과 접합한 후, 셀 영역(CELL)의 제1 기판(102)에 형성될 수 있다. 예를 들어, 제2 주변 회로 영역(PERI2)은 제1 기판(102)의 제2 면(104) 상에 형성될 수 있다. 제2 주변 회로 영역(PERI2)은 제1 기판(102)의 제2 면(104) 내에 배치되는 소자 분리층(312), 불순물 영역(314), 제2 면(104) 상에 배치되는 소자(320), 제1 배선층(340), 제2 배선층(350), 제3 배선층(360), 및 입출력 패드(380)를 포함할 수 있다. 제2 주변 회로 영역(PERI2)은 또한 제1 배선층(340), 제2 배선층(350), 제3 배선층(360), 및 입출력 패드(380)를 연결하는 콘택 플러그(342), 제1 배선 콘택 플러그(352), 제2 배선 콘택 플러그(362), 및 입출력 콘택 플러그(382)를 포함할 수 있다.
제2 주변 회로 영역(PERI2)은 제2 주변 회로 영역(PERI2)과 셀 영역(CELL)을 연결하는 관통 전극(330)을 더 포함할 수 있다. 관통 전극(330)은 제2 면(104)으로부터 제1 면(103)으로 갈수록 측면이 좁아지는 테이퍼진 형상을 가질 수 있다. 관통 전극(330)은 제2 주변 회로 영역(PERI2)을 셀 영역(CELL)과 전기적으로 연결시킬 수 있다. 예를 들어, 관통 전극(330)은 제1 배선층(340)으로부터 제2 주변 영역 절연층(310) 및 제1 기판(102)을 수직으로 관통하여 관통 콘택 플러그(132e)에 접할 수 있다. 관통 콘택 플러그(132e)는 연결 배선층(140e) 및 제1 접합 패드(150)에 더 연결될 수 있다. 따라서, 관통 콘택 플러그(132e)는 제2 주변 회로 영역(PERI2)을 제1 주변 회로 영역(PERI1)과 전기적으로 연결시킬 수 있다.
도 26을 참조하면, 반도체 소자(100f)는 제2 기판(202)을 수직으로 관통하며 제1 주변 회로 영역(PERI1)과 제2 주변 회로 영역(PERI2)을 전기적으로 연결하는 관통 전극(330f) 및 관통 전극(330f)의 측면을 둘러싸는 관통 전극 절연층(332f)을 포함할 수 있다. 관통 전극(330f)은 제1 기판(102)의 제1 면(103)으로부터 제2 면(104)으로 갈수록 측면이 좁아지는 테이퍼진 형상을 가질 수 있다. 관통 전극(330f)의 상면은 제1 배선층(340)과 연결되는 관통 전극 플러그(342f)에 접할 수 있다. 관통 전극(330f)의 하면은 관통 콘택 플러그(132e)에 접할 수 있다. 관통 전극(330f)의 상면은 제2 면(104)과 실질적으로 공면을 이룰 수 있으며, 관통 전극(330f)의 하면은 제1 면(103)과 실질적으로 공면을 이룰 수 있다.
도 27을 참조하면, 반도체 소자(100g)는 제1 하부 기판(102g), 매립 절연층(301g), 및 제1 상부 기판(302g)을 포함할 수 있다. 일 실시예에서, 제1 하부 기판(102g)은 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 매립 절연층(301g)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 제1 상부 기판(302g)은 폴리실리콘을 포함할 수 있다.
도 28을 참조하면, 반도체 소자(100h)는 셀 영역(CELL), 셀 영역(CELL) 상의 제1 주변 회로 영역(PERI1), 제1 주변 회로 영역(PERI1) 상의 제2 주변 회로 영역(PERI2) 및 셀 영역(CELL) 하부의 제3 주변 회로 영역(PERI3)을 포함할 수 있다. 제1 주변 회로 영역(PERI1) 및 제2 주변 회로 영역(PERI2)은 도 4의 반도체 소자(100)와 유사한 구성을 가질 수 있다.
일 실시예에서, 셀 영역(CELL) 및 제3 주변 회로 영역(PERI3)은 COP(cell on peri)구조를 가질 수 있다. 제3 주변 회로 영역(PERI3)은 제3 기판(402), 제3 기판(402) 상의 소자(420), 및 소자(420)와 연결되는 배선층들(430)을 포함할 수 있다. 셀 영역(CELL)은 배선층들(430)과 연결되는 제1 관통 콘택 플러그(440)와 제2 관통 콘택 플러그(450)를 포함할 수 있다.
제1 관통 콘택 플러그(440)는 제1 기판(102)을 관통하여 수직 방향으로 연장하여 콘택 플러그(142)에 접할 수 있다. 제1 관통 콘택 플러그(440)는 제1 기판(102) 내의 매립 절연층(104h)에 의해 제1 기판(102)과 전기적으로 절연될 수 있다. 제1 관통 콘택 플러그(440)는 또한 콘택 절연층(122h)에 의해 게이트 전극들(125)과 전기적으로 절연될 수 있다. 예를 들어, 콘택 절연층(122h)은 게이트 전극들(125)을 수직으로 관통할 수 있으며, 제1 관통 콘택 플러그(440)는 제1 기판(102) 및 콘택 절연층(122h)을 수직으로 관통하여 제3 주변 회로 영역(PERI3)과 전기적으로 연결될 수 있다.
제2 관통 콘택 플러그(450)는 배선층(430)으로부터 수직 방향으로 연장하여 제1 주변 영역 절연층(210)을 관통하여 콘택 플러그(142)에 접할 수 있다. 제2 관통 콘택 플러그(450)는 제1 접합 패드(150) 및 제2 접합 패드(260)를 통해 제3 주변 회로 영역(PERI3)을 제1 주변 회로 영역(PERI1)과 전기적으로 연결시킬 수 있다.
도 29를 참조하면, 반도체 소자(100i)는 제1 셀 영역(CELL1), 제1 셀 영역(CELL1) 상의 제1 주변 회로 영역(PERI1), 제1 주변 회로 영역(PERI1) 상의 제2 셀 영역(CELL2), 제2 셀 영역(CELL2) 상의 제2 주변 회로 영역(PERI2)을 포함할 수 있다.
제1 셀 영역(CELL1) 및 제1 주변 회로 영역(PERI1)은 도 4의 셀 영역(CELL) 및 제1 주변 회로 영역(PERI1)과 동일하거나 유사한 구성을 포함할 수 있다. 실시예들에 따라, 도 29의 제1 셀 영역(CELL1) 및 제1 주변 회로 영역(PERI1)의 배선 구조는 도 4의 셀 영역(CELL) 및 제1 주변 회로 영역(PERI1)과 일부 상이할 수 있다. 예를 들어, 제1 주변 회로 영역(PERI1)은 제2 기판(202)을 관통하는 관통 전극(230i), 관통 전극(230i)의 측면을 둘러싸는 관통 전극 절연층(232i) 및 제3 접합 패드(260i)를 포함할 수 있다. 관통 전극(230i)의 상면은 제3 접합 패드(260i)와 접할 수 있다. 관통 전극(230i)은 제3 접합 패드(260i)와 가까워질수록 측면이 좁아지는 테이퍼진 형상을 가질 수 있다.
제2 셀 영역(CELL2) 및 제2 주변 회로 영역(PERI2)은 도 25의 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)과 동일하거나 유사한 구성을 포함할 수 있다. 실시예들에 따라, 제2 셀 영역(CELL2) 및 제2 주변 회로 영역(PERI2)의 배선 구조는 도 25의 셀 영역(CELL) 및 제2 주변 회로 영역(PERI2)과 일부 상이할 수 있다. 제2 셀 영역(CELL2)은 제3 접합 패드(260i)와 접합되는 제4 접합 패드(150)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
CELL : 셀 영역 102 : 제1 기판
110 : 셀 영역 절연층 CH : 채널 구조체
130 : 셀 콘택 플러그 132 : 관통 콘택 플러그
140 : 배선층 142 : 콘택 플러그
150 : 제1 접합 패드 152 : 배선 콘택 플러그
PERI1 : 제1 주변 회로 영역 230 : 제1 배선층
234 : 관통 전극 플러그 240 : 제2 배선층 250 : 제3 배선층 260 : 제2 접합 패드
PERI2 : 제2 주변 회로 영역 310 : 제2 주변 영역 절연층
330 : 관통 전극 332 : 관통 전극 절연층
370 : 상부 절연층 380 : 입출력 패드

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역;
    상기 셀 영역 상에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역;
    상기 제1 주변 회로 영역 상에서 상기 제1 주변 회로 영역과 연결되는 제2 주변 회로 영역; 및
    상기 제1 주변 회로 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 제1 주변 회로 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제2 기판을 포함하며,
    상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제2 기판을 수직으로 관통하여 상기 제1 주변 회로 영역에 전기적으로 연결되는 관통 전극을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 관통 전극은 상기 제2 접합 패드 및 상기 제1 접합 패드들 중 대응하는 것을 통해 상기 셀 영역과 전기적으로 연결되는 반도체 소자.
  3. 제1항에 있어서,
    상기 관통 전극은 상기 제2 기판의 상기 제2 면으로부터 상기 제1 면으로 갈수록 폭이 좁아지는 테이퍼진 형상을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 주변 회로 영역은 하면에 입출력 패드를 더 포함하며, 상기 입출력 패드는 상기 제1 접합 패드들 중 대응하는 것과 전기적으로 연결되는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 기판은 제2 하부 기판, 상기 제2 하부 기판 상의 제2 상부 기판, 및 상기 제2 하부 기판과 제2 상부 기판 사이의 매립 절연층을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 셀 영역의 하부에서 상기 셀 영역과 연결되는 제3 주변 회로 영역을 더 포함하며,
    상기 셀 영역은 상기 게이트 전극들을 수직으로 관통하는 콘택 절연층 및 상기 제1 기판 및 상기 콘택 절연층을 수직으로 관통하여 상기 제3 주변 회로 영역과 연결되는 관통 콘택 플러그를 포함하는 반도체 소자.
  7. 제1 기판, 상기 제1 기판의 제1 면 상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역;
    상기 셀 영역의 하부에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역;
    상기 셀 영역 상에서 상기 셀 영역과 연결되는 제2 주변 회로 영역; 및
    상기 셀 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 셀 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제1 기판을 포함하며,
    상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제1 기판을 수직으로 관통하여 상기 셀 영역에 전기적으로 연결되는 관통 전극을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 관통 전극은 상기 제1 기판의 제1 면으로부터 상기 제2 면으로 갈수록 폭이 좁아지는 테이퍼진 형상을 갖는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 기판은 제1 하부 기판, 상기 제1 하부 기판 상의 제1 상부 기판, 및 상기 제1 하부 기판과 제1 상부 기판 사이의 매립 절연층을 포함하는 반도체 소자.
  10. 제1 기판, 상기 제1 기판 상에서 수직 방향으로 서로 이격되어 배치되는 게이트 전극들, 상기 게이트 전극들을 수직으로 관통하는 채널 구조체, 상기 게이트 전극들에 연결되며 상기 수직 방향으로 연장되는 셀 콘택 플러그, 상기 제1 기판과 연결되며 수직 방향으로 연장되는 관통 콘택 플러그, 및 상기 채널 구조체, 상기 셀 콘택 플러그 및 상기 관통 콘택 플러그와 전기적으로 연결되는 제1 접합 패드들을 포함하는 셀 영역;
    상기 셀 영역 상에서 상기 셀 영역과 연결되며, 상기 제1 접합 패드들과 대응하도록 배치되는 제2 접합 패드들을 포함하는 제1 주변 회로 영역;
    상기 제1 주변 회로 영역 상에서 상기 제1 주변 회로 영역과 연결되는 제2 주변 회로 영역; 및
    상기 제1 주변 회로 영역과 제2 주변 회로 영역 사이에 배치되며, 상기 제1 주변 회로 영역에 대응하는 제1 면 및 상기 제2 주변 회로 영역에 대응하는 제2 면을 포함하는 제2 기판, 및 제1 주변 회로 영역 또는 제2 주변 회로 영역 중 적어도 하나와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하며,
    상기 제2 주변 회로 영역은 상기 제2 면 상에 배치되는 소자 및 상기 제2 기판을 수직으로 관통하여 상기 제1 주변 회로 영역에 전기적으로 연결되는 관통 전극을 포함하는 데이터 저장 시스템.
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