CN115036325A - 用于三维nand的位线驱动器的隔离的结构和方法 - Google Patents

用于三维nand的位线驱动器的隔离的结构和方法 Download PDF

Info

Publication number
CN115036325A
CN115036325A CN202210539376.4A CN202210539376A CN115036325A CN 115036325 A CN115036325 A CN 115036325A CN 202210539376 A CN202210539376 A CN 202210539376A CN 115036325 A CN115036325 A CN 115036325A
Authority
CN
China
Prior art keywords
substrate
layer
peripheral
memory
interconnect layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210539376.4A
Other languages
English (en)
Inventor
陈亮
刘威
甘程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210539376.4A priority Critical patent/CN115036325A/zh
Publication of CN115036325A publication Critical patent/CN115036325A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80054—Composition of the atmosphere
    • H01L2224/80075—Composition of the atmosphere being inert
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/8009—Vacuum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Abstract

公开了三维(3D)存储设备及制造方法的实施例。在一些实施例中，3D存储设备包括形成在第一衬底上的外围电路。外围电路包括在第一衬底的第一侧面上的多个外围器件、第一互连层、以及在第一衬底的第二侧面上的深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。3D存储设备还包括形成在第二衬底上的存储阵列。存储阵列包括至少一个存储单元和第二互连层，其中，存储阵列的第二互连层与外围电路的第一互连层键合，并且外围器件与存储单元电连接。

Description

用于三维NAND的位线驱动器的隔离的结构和方法
本申请是申请号为201980002560.1、申请日为2019年10月14日、发明名称为“用于三维NAND的位线驱动器的隔离的结构和方法”的中国发明专利申请的分案申请。
技术领域
本公开内容总体上涉及半导体技术领域，具体而言，涉及一种用于形成三维(3D)存储器的方法。
背景技术
随着存储设备缩小到较小的管芯尺寸以降低制造成本并增加储存密度，平面存储单元的缩放由于工艺技术的局限性和可靠性问题而面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
在3D存储器中，某些外围电路(例如页缓冲器的位线驱动器)使用高电压来支持储存功能，例如擦除和编程存储单元。然而，随着3D存储器的尺寸越来越小，外围器件(例如位线驱动器)之间的隔离变得复杂。需要一种能够为3D存储器提供期望的特性(例如，低泄漏电流和高击穿电压)以实现高密度和高性能的隔离。
发明内容
在本公开内容中描述了三维(3D)存储设备及其形成方法的实施例。
本公开内容的一个方面提供了一种用于形成3D存储设备的方法，该3D存储设备包括形成在第一衬底上的外围电路。外围电路包括在第一衬底的第一侧面上的多个外围器件、设置在多个外围器件上的第一互连层、以及在第一衬底的第二侧面上的深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。3D存储设备还包括形成在第二衬底上的存储阵列。存储阵列包括至少一个存储单元和设置在至少一个存储单元上的第二互连层，其中，存储阵列的第二互连层与外围电路的第一互连层键合，并且多个外围器件中的至少一个与至少一个存储单元电连接。
在一些实施例中，深沟槽隔离从第二侧面延伸穿过第一衬底，并且在第一衬底的第一侧面上与浅沟槽隔离接触。
在一些实施例中，深沟槽隔离从第二侧面延伸穿过第一衬底，并在第一衬底的第一侧面上与第一互连层接触。
在一些实施例中，深沟槽隔离包括沟槽绝缘层，其中，沟槽绝缘层包括氧化硅、氮化硅或氮氧化硅。
在一些实施例中，3D存储设备还包括在第一衬底的第二侧面上的电介质覆盖层，其中，电介质覆盖层和深沟槽隔离共面。
本公开内容的另一方面提供了一种用于形成3D存储设备的方法，该方法包括在第一衬底的第一侧面上形成具有多个外围器件和第一互连层的外围电路。该方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储阵列。该方法还包括将外围电路的第一互连层与存储阵列的第二互连层键合，使得外围电路的至少一个外围器件与存储阵列的至少一个存储单元电连接。该方法还包括在第一衬底的第二侧面上形成一个或多个深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且一个或多个深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。
在一些实施例中，形成一个或多个深沟槽隔离包括在第一衬底的第二侧面上形成一个或多个沟槽，以及在一个或多个沟槽内设置沟槽绝缘层。在一些实施例中，在第一衬底的第二侧面上形成一个或多个沟槽包括蚀刻穿过第一衬底并暴露第一互连层的一部分。在一些实施例中，形成一个或多个深沟槽隔离还包括去除沟槽绝缘层的位于一个或多个沟槽外部的部分。在一些实施例中，去除沟槽绝缘层的一部分包括化学机械抛光。
在一些实施例中，用于形成3D存储设备的方法还包括在键合第一互连层和第二互连层之后从第二侧面减薄第一衬底。
在一些实施例中，用于形成3D存储设备的方法还包括在形成一个或多个沟槽之前，在第一衬底的第二侧面上设置电介质覆盖层。
在一些实施例中，外围电路的第一互连层与存储阵列的第二互连层的键合包括在键合界面处的电介质对电介质键合和金属对金属键合。
在一些实施例中，一种用于形成三维(3D)存储设备的方法包括：在第一衬底的第一侧面上形成具有多个外围器件、第一互连层和一个或多个浅沟槽隔离的外围电路。该方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储阵列。该方法还包括将外围电路的第一互连层与存储阵列的第二互连层键合，使得外围电路的至少一个外围器件与存储阵列的至少一个存储单元电连接。该方法还包括在第一衬底的第二侧面上形成一个或多个深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且一个或多个深沟槽隔离被配置为为至少一个外围器件提供电隔离。
在一些实施例中，形成一个或多个深沟槽隔离包括在第一衬底的第二侧面上形成一个或多个沟槽，以及在一个或多个沟槽内设置沟槽绝缘层。在一些实施例中，在第一衬底的第二侧面上形成一个或多个沟槽包括蚀刻穿过第一衬底并暴露第一互连层的一部分。在一些实施例中，在第一衬底的第二侧面上形成一个或多个沟槽包括蚀刻穿过第一衬底并且在第一衬底的第一侧面上暴露至少一个浅沟槽隔离的一部分。在一些实施例中，形成一个或多个深沟槽隔离还包括通过平坦化工艺去除沟槽绝缘层的位于一个或多个沟槽外部的部分。在一些实施例中，平坦化工艺包括化学机械抛光。
在一些实施例中，外围电路的第一互连层与存储阵列的第二互连层的键合包括在键合界面处的电介质对电介质键合和金属对金属键合。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够做出和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2示出了根据本公开内容的一些实施例的3D存储器管芯的区域的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储阵列结构的一部分的透视图。
图4A示出了根据本公开内容的一些实施例的外围电路的截面图。
图4B-4C示出了根据本公开内容的一些实施例的外围电路中的区域的俯视图和截面图。
图5示出了根据本公开内容的一些实施例的存储阵列的截面图。
图6示出了根据本公开内容的一些实施例的在键合外围电路和存储阵列之后的3D存储设备的截面图。
图7A和7B示出了根据本公开内容的一些实施例的在特定处理阶段的3D存储设备的截面图。
图8A和8B示出了根据本公开内容的一些实施例的具有沟槽的3D存储设备的俯视图和截面图。
图9A和9B示出了根据本公开内容的一些实施例的具有背面深沟槽隔离的3D存储设备的俯视图和截面图。
图10A和10B示出了根据本公开内容的一些实施例的外围电路中的区域的俯视图和截面图。
图10C和10D示出了根据本公开内容的一些实施例的外围电路中的区域的俯视图和截面图。
图11A和11B示出了根据本公开内容的一些实施例的具有沟槽的3D存储设备的俯视图和截面图。
图12A和图12B示出了根据本公开内容的一些实施例的具有背面深沟槽隔离的3D存储设备的俯视图和截面图。
图13示出了根据本公开内容的一些实施例的用于形成具有3D电容器的存储设备的示例性方法的流程图。
结合附图，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的附图由相应附图标记中最左边的数字指示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和触点层(其中形成有触点、互连线和/或垂直互连访问(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层级”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以是被称为“一层级的字线”或类似的等。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
在本公开内容中，术语“水平的/水平地/横向的横向地”表示标称上平行于衬底的侧表面，并且术语“垂直的”或“垂直地”表示标称上垂直于衬底的侧表面。
如本文所使用的，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND串)的三维(3D)半导体器件，使得存储串相对于衬底在垂直方向上延伸。
根据本公开内容的各种实施例提供了用于3D NAND闪存中的高密度器件之间的电隔离的结构和制造方法。通过使用背面深沟槽隔离来代替或附加于传统浅沟槽隔离，可以改善3D存储器的外围器件(例如，位线驱动器)的性能和可靠性特性(例如，电场击穿和击穿电压)。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储设备100的俯视图。3D存储设备100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上进行相同且并发的操作。大小可以是兆字节(MB)的存储块103是执行擦除操作的最小大小。如图1所示，示例性3D存储设备100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直布置(例如，分别按行和列排列)，形成金属线的阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储设备中的核心区域，执行存储功能。
3D存储设备100还包括外围区域105，即围绕存储平面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
注意，图1中所示的3D存储设备100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅用作示例，其不限制本公开内容的范围。
参考图2，示出了根据本公开内容的一些实施例的图1中的区域108的放大的俯视图。3D存储设备100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的触点结构214的阵列。在一些实施例中，在WL方向上跨沟道结构区域211和阶梯区域210延伸的多个缝隙结构216可以将存储块划分为多个指存储区218。至少一些缝隙结构216可以用作沟道结构区域211中接触存储串212的阵列的公共源极触点。可以在每个指存储区218的中间设置顶部选择栅极切口220，以将指存储区218的顶部选择栅极(TSG)分为两部分，并且从而可以将指存储区分为两个可编程(读/写)页。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但可以在存储页级别执行读写操作。页的大小可以为千字节(KB)。在一些实施例中，区域108还包括虚设存储串，用于在制造期间的工艺变化控制和/或用于附加的机械支撑。
图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储阵列结构300的一部分的透视图。存储阵列结构300包括衬底330、在衬底330上方的绝缘膜331、在绝缘膜331上方的一层级下选择栅极(LSG)332以及多层级控制栅极333，也称为“字线(WL)”，其堆叠在LSG 332的顶部上以形成由交替的导电层和电介质层组成的膜堆叠层335。为了清楚起见，在图3中未示出与控制栅极的层级相邻的电介质层。
每一层级的控制栅极由通过膜堆叠层335的缝隙结构216-1和216-2隔开。存储阵列结构300还包括在控制栅极333的堆叠层上方的一层级顶部选择栅极(TSG)334。TSG 334、控制栅极333和LSG 332的堆叠层也称为“栅电极”。存储阵列结构300在相邻LSG 332之间的部分衬底330中还包括存储串212和掺杂的源极线区域344。每个存储串212包括穿过绝缘膜331及交替的导电层和电介质层的膜堆叠层335延伸的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340可以形成在控制栅极333和存储串212的交点处。存储阵列结构300还包括在TSG 334上方与存储串212连接的多条位线(BL)341。存储阵列结构300还包括穿过多个触点结构214与栅电极连接多条金属互连线343。膜堆叠层335的边缘构造成阶梯形，以允许电连接到每一层级的栅电极。
在图3中，出于说明目的，示出了三层级控制栅极333-1、333-2和333-3以及一层级TSG 334和一层级LSG 332。在此示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，这三个存储单元分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储单元的数量可以超过三个，以增加储存容量。存储阵列结构300还可以包括其他结构，例如，TSG切口、公共源极触点和虚设沟道结构。为了简单起见，图3未示出中这些结构。
为了实现更高的储存密度，3D存储器的垂直WL堆叠层的数量或每个存储串的存储单元的数量已大大增加，例如，从24个堆叠的WL层(即24L)增加到128层或更多。为了进一步减小3D存储器的尺寸，可以将存储阵列堆叠在外围电路的顶部，反之亦然。例如，可以在第一晶圆上制造外围电路，并且可以在第二晶圆上制造存储阵列。然后，通过将第一和第二晶圆键合在一起，可以通过各种互连来连接存储阵列和外围电路。这样，不仅可以增加3D存储器的密度，而且外围电路与存储阵列之间的通信也可以实现更高的带宽和更低的功耗，因为可以通过衬底(晶圆)键合来缩短互连长度。图4A-4C、5-6、7A-7B、8A-8B、9A-9B、10A-10D、11A-11B、12A-12B和13示出了根据本公开内容的一些实施例的用于形成3D存储设备的结构和方法，其中，外围电路通过晶圆键合与存储阵列连接。
随着3D存储设备的密度和性能的增加，还需要改进外围电路以提供对存储阵列的功能支持，例如，读取、写入和擦除存储单元的数据。外围电路的某些器件在高电压下运行，例如页缓冲器的位线驱动器。同时，3D存储设备的缩放导致外围器件的尺寸更小并且相邻器件之间的距离更短。因此，对于高密度和/或高电压外围器件，必须改善电隔离。图4A-4C、5-6、7A-7B、8A-8B、9A-9B、10A-10D、11A-11B、12A-12B和13示出了根据本公开内容的一些实施例的用于在各种处理阶段的形成3D存储设备的背面深沟槽隔离(BDTI)的结构和方法。
图4A示出了根据本公开内容的一些实施例的3D存储设备的示例性外围电路400的截面。外围电路400可以包括第一衬底430，其中，第一衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V族化合物、任何其他合适的材料或其任何组合。在一些实施例中，可以在外围器件制造之前对第一衬底430进行双面抛光。在该示例中，第一衬底430包括在顶侧和底侧(分别也称为第一侧面430-1和第二侧面430-2，或正面和背面)上的表面，两者均被抛光和处理以为高质量的半导体器件提供光滑的表面。第一侧面430-1和第二侧面430-2是第一衬底430的相对侧面。
外围电路400可以包括第一衬底430的第一侧面430-1上的一个或多个外围器件450(例如450-1、450-2、450-3等)。外围器件450可以形成在第一衬底430“上”，其中，外围器件450的全部或一部分形成在第一衬底430中(例如，在第一衬底430的顶表面下方)和/或直接形成在第一衬底430上。外围器件450可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件中，p型MOSFET和/或n型MOSFET(即，CMOS)被广泛实现于逻辑电路设计中，并且在本公开内容中用作外围器件450的示例。在该示例中，外围电路400也称为CMOS晶圆400。
外围器件450可以是p沟道MOSFET或n沟道MOSFET，并且可以包括但不限于被浅沟槽隔离(STI)452围绕的有源器件区域、在有源器件区域中通过n型或p型掺杂形成的阱454(例如454-1、454-2、454-3等)，包括栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层456。外围器件450还可以包括位于栅极堆叠层的每一侧的源极/漏极扩展和/或晕圈区域(图4A中未示出)、栅极间隔物458和源极/漏极460(例如460-1、460-2等)。外围器件450可以进一步在源极/漏极的顶部中包括硅化物触点区域(未示出)。也可以在第一衬底430上形成其他已知的器件(例如，二极管、电容器、电阻器等)。外围器件450的结构和制造方法对于本领域技术人员而言是已知的，并且其整体并入本文。
可以通过使用光刻和蚀刻对衬底进行图案化、填充绝缘材料并抛光该绝缘材料以在第一衬底430上形成共面的表面来形成STI 452。用于STI 452的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。STI 452的绝缘材料可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低电压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化或其组合的技术进行沉积。STI 452的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。如对于本领域普通技术人员将显而易见的，可以采用其他STI结构。
外围器件450的阱454可以包括用于n沟道MOSFET 454-2的p型掺杂阱和用于p沟道MOSFET 454-1的n型掺杂阱，并且分别被称为p阱454-2和n阱454-1。阱454的掺杂剂分布和浓度影响外围器件450的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱454可以以较低浓度掺杂，并且可以形成低电压p阱或低电压n阱。对于具有高Vt的MOSFET，阱454可以以更高的浓度掺杂，并且可以形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底的电隔离，可以在高电压p阱454-2下方形成深的n阱454-3以用于具有高Vt的n沟道MOSFET 450-3(也称为高电压nMOSFET或HV NMOS 450-3)。
n阱的形成可以包括任何合适的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。p阱的形成可以包括任何合适的p型掺杂剂，例如硼。掺杂剂的掺入可以通过离子注入，然后进行活化退火，或通过在外延期间对有源器件区域进行原位掺杂来实现。
外围器件450的栅极堆叠层456可以通过“栅极首先”方案形成，其中，在形成源极/漏极之前设置并图案化栅极堆叠层456。外围器件450的栅极堆叠层456也可以通过“替换”方案形成，其中，可以首先形成牺牲栅极堆叠层，然后在形成源极/漏极之后由高k电介质层和栅极导体替换。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜和/或其组合)制成。可以通过任何合适的方法来设置栅极电介质，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化或其组合。
在一些实施例中，栅极导体可以由金属或金属合金制成，例如钨、钴、镍、铜或铝和/或其组合。在一些实施例中，栅极导体还可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以通过任何合适的沉积方法形成，例如溅射、热蒸发、电子束蒸发、ALD、PVD和/或其组合。
在一些实施例中，栅极导体还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，可以将多晶材料与任何合适类型的掺杂剂(诸如硼、磷或砷等)结合。在一些实施例中，栅极导体也可以是具有上述材料的非晶半导体。
在一些实施例中，栅极导体可以由包括WSix、CoSix、NiSix或AlSix等的金属硅化物制成。金属硅化物材料的形成可以包括使用与上述类似的技术形成金属层和多晶半导体。金属硅化物的形成还可以包括在沉积的金属层和多晶半导体层上施加热退火工艺，然后去除未反应的金属。
可以通过设置绝缘材料然后执行各向异性蚀刻来形成栅极间隔物458。用于栅极间隔物458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氧氮化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来设置栅极间隔物458。栅极间隔物458的各向异性蚀刻包括干法蚀刻，例如反应离子蚀刻(RIE)。
在源极/漏极460之间的栅极堆叠层456的栅极长度L是MOSFET的重要特征。在MOSFET的操作期间，在栅极堆叠层456下方的阱的顶部可以将带电的载流子从源极传输到漏极，并且被称为MOSFET的沟道。栅极长度L(也称为沟道长度)决定了MOSFET电流的大小，并针对逻辑电路大幅度缩小。栅极长度L可以小于大约100nm。在一些实施例中，栅极长度可以在约5nm至约30nm之间的范围内。具有如此小的尺寸的栅极堆叠层的图案化非常具有挑战性，并且可以使用包括光学邻近校正、两次曝光和/或两次蚀刻、自对准双重图案化等的技术。
在一些实施例中，外围器件450的源极/漏极460与高浓度掺杂剂结合。对于n型MOSFET 450-2，用于源极/漏极460-2的掺杂剂可以包括任何合适的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。对于p型MOSFET450-1，用于源极/漏极460-1的掺杂剂可以包括任何合适的p型掺杂剂，例如硼。可以通过离子注入，然后进行掺杂剂活化退火来实现掺杂剂参入。源极/漏极460可以由与第一衬底430相同的材料制成，例如，硅。在一些实施例中，外围器件450的源极/漏极460可以由与第一衬底430不同的材料制成以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极460-1可以包括SiGe，并且用于n型MOSFET的源极/漏极460-2可以结合有碳。用不同的材料形成源极/漏极460可以包括在源极/漏极区域中回蚀刻衬底材料，以及使用诸如外延的技术来设置新的源极/漏极材料。源极/漏极460的掺杂也可以通过在外延期间的原位掺杂来实现。在一些实施例中，外围器件450(例如，HV NMOS450-3)可以在漏极460-2和栅极堆叠层456之间具有轻掺杂漏极(LDD)460-3。LDD 460-3可以减小漏极460-2施加有高电压时的电场。
外围器件450还可以沿着栅极堆叠层456的每一侧具有可选的源极/漏极扩展和/或晕圈区域(图4A中未示出)。源极/漏极扩展和/或晕圈区域位于栅极堆叠层下方的有源器件区域内部，并且主要为了对沟道长度小于约0.5μm的外围器件450的改进的短沟道控制而实施。源极/漏极扩展和/或晕圈区域的形成可以类似于源极/漏极460的形成，但是可以使用不同的注入条件(例如，剂量、角度、能量、种类等)来获得优化的掺杂轮廓、深度或浓度。
外围器件450可以在具有平坦有源器件区域(如图4A所示)的第一衬底430上形成，其中MOSFET的沟道和电流流动的方向平行于第一衬底430的表面。在一些实施例中，外围器件450也可以形成在具有3D有源器件区域的第一衬底430上，例如形状类似于“鳍”(未示出)的所谓的“FINFET”，其中MOSFET的栅极堆叠层包裹在鳍的周围，并且MOSFET的沟道沿着鳍的三个侧面(栅极下方的顶部和两个侧壁)。FINFET器件的结构和方法对于本领域技术人员而言是已知的，在本公开内容中将不作进一步讨论。
在一些实施例中，外围电路400可以在外围器件450上方包括第一侧面430-1上的外围互连层462(或第一互连层)，以提供不同外围器件450与外部设备(例如电源、另一个芯片、I/O设备等)之间的电连接。外围互连层462可以包括一个或多个互连结构，例如，一个或多个垂直触点结构464和一个或多个横向导线466(例如466-1、466-2等)。触点结构464和导线466可以广泛地包括任何适当类型的互连，例如中段制程(MOL)互连和后段制程(BEOL)互连。外围电路400中的触点结构464和导线466可以包括任何合适的导电材料，例如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金或其任何组合。导电材料可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。
外围互连层462可以进一步包括绝缘层468。外围互连层462中的绝缘层468可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(诸如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。绝缘材料可以通过一种或多种薄膜沉积工艺来沉积，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。
在图4A中，作为示例示出了两个导电层级470-1和470-2(也称为“金属层级”)，其中每个金属层级470(例如470-1或470-2)包括触点结构464和导线466。相同金属层级的导线466位于距第一衬底430相同的距离处。用于外围电路400的金属层级470的数量不受限制，并且可以是针对3D存储器性能进行优化的任意数量。
可以通过从外围电路400的底部到顶部堆叠金属层级470来形成外围互连层462。在图4A中的外围电路400的示例中，可以首先形成底部金属层级470-1，然后可以在底部金属层级470-1的顶部上形成上部金属层级470-2。每个金属层级470的制造工艺可以包括但不限于设置具有金属层级所需的厚度的绝缘层468的一部分，使用光刻和干法/湿法蚀刻来图案化绝缘层468的该部分以形成用于触点结构464和导线466的接触孔，设置导电材料以填充用于触点结构464和导线466的接触孔，并通过使用诸如化学机械抛光(CMP)或反应离子蚀刻(RIE)的平坦化工艺去除接触孔外部的过量导电材料。
在一些实施例中，外围电路400还包括一个或多个衬底触点472，其中，衬底触点472提供到第一衬底430的电连接。衬底触点472可以包括具有多层级的垂直触点结构464和横向导线466的一个或多个导电层级470。在图4A中，示出了具有一层级的触点结构和导线的衬底触点472作为示例，其中衬底触点472的垂直触点结构延伸穿过绝缘层468并电接触第一衬底430。在一些实施例中，第一衬底430是p型，并且衬底触点472可以与p阱454-2接触。
在一些实施例中，最顶部的导线466(例如，图4A中的466-2)可被暴露作为外围电路400的顶表面，其中最顶部的导线466-2可以直接与另一个芯片或外部器件上的导线连接。
在一些实施例中，最顶部的导线466-2可以嵌入绝缘层468内部(如图4A所示)，其中，导线466顶部上的绝缘材料在运输或处理期间提供防刮擦保护。稍后可以通过形成金属通孔或简单地通过使用干法/湿法蚀刻回蚀绝缘层468来建立到最顶部的导线466的电连接。
然而，外围器件450不限于MOSFET。其他器件的结构，例如二极管、电阻器、电容器、电感器、BJT等，可以在MOSFET的制造过程期间通过不同的掩模设计和布局同时形成。为了形成除MOSFET之外的器件，可以在MOSFET的工艺流程中添加或修改工艺步骤，例如，获得不同掺杂剂分布、膜厚度或材料堆叠层等的工艺。在一些实施例中，除了MOSFET之外的外围器件450也可以用额外的设计和/或光刻掩模级来制造，以达到特定的电路要求。
在一些实施例中，多个外围器件450可以用于形成用于外围电路400的操作的任何数字、模拟和/或混合信号电路。外围电路400可以例如执行行/列的解码、时序和控制、读取、写入和擦除存储阵列的数据等。
图4B示出了根据本公开内容的一些实施例的外围区域401的俯视图。外围区域401可以是图4A中的外围电路400的一部分，例如页缓冲器的一部分。在图4A中示出了在外围区域401中沿线AA'的截面。在图4B中，省略了图4A中的外围互连层462以示出其下方的材料和结构。
在一些实施例中，在外围区域401中密集地分布外围器件450，例如高电压nMOSFET(HV NMOS)450-3。例如，在页缓冲器中，HV NMOS 450-3可以用于驱动存储阵列中的位线以编程和擦除存储数据。这样，页缓冲器中的HV NMOS 450-3可以按类似于阵列的配置的行和列进行布局。
随着存储阵列的字线和位线在3D存储器中变得更密集，外围器件450的尺寸和相邻器件之间的间隔越来越小。例如，随着3D存储技术的发展，驱使相邻的HV NMOS 450-3之间的间隔“s”成为更小的尺寸。
在图4B中，HV NMOS 450-3的有源器件区域是被STI 452围绕的半导体区域。为了支持高电压操作，HV NMOS 450-3的源极/漏极460-2可以是不对称地设置在栅极堆叠层456的相对侧上，其中漏极460-2D可以更远离栅极堆叠层456，而源极460-2S可以更靠近栅极堆叠层456。LDD 460-3可以设置在栅极堆叠层456和漏极460-2D之间，以在漏极460-2D被施加有高电压时减小电场。
图4C示出了根据本公开内容的一些实施例的沿线BB'的外围区域401的截面图。在图4C中，为简单起见，省略了外围互连层462的触点结构464和导线466。
在一些实施例中，STI 452可以以等于间隔“s”的宽度设置在相邻漏极460-2D之间。可以将LDD 460-3设置在每个漏极460-2D下方，以减小漏极460-2D与阱454-2之间的电场。
在一些实施例中，外围区域401中的外围器件450可以包括HV NMOS 450-3。在该示例中，漏极460-2D可以高浓度地掺杂有n型掺杂剂，LDD 460-3可以轻度掺杂有n型掺杂剂，并且阱454-2可以掺杂有p型掺杂剂。深n阱454-3可以将p阱454-2与p型衬底430隔离。在该配置中，可以通过在LDD 460-3和p阱454-2之间、p阱454-2和深n阱454-3之间、以及深n阱454-3和p型衬底430之间的界面处形成的PN结，将漏极460-2D和LDD 460-3与衬底隔离。同时，可以通过STI 452和在p阱454-2与LDD 460-3之间的界面处形成的PN结，将漏极460-2D和LDD 460-3与相邻的漏极和LDD隔离。
在一些实施例中，外围器件450的泄漏电流和击穿电压取决于掺杂剂浓度/分布、施加的电压及物理尺寸，例如阱454的深度、间隔“s”和STI 452的深度“d”等。例如，可以通过使用较高的注入能量的更深的阱454来改善外围器件的电隔离。更深的STI 452也可以通过更高纵横比的蚀刻来形成。但是，由于器件性能和可靠性要求以及工艺复杂性，这些调整可能会受到限制。这样，需要改善隔离结构以支持用于3D存储器的外围电路400的操作，并且接下来将详细讨论。
图5示出了根据本公开内容的一些实施例的示例性3D存储阵列500的截面。3D存储阵列500可以是3D NAND存储阵列，并且可以包括第二衬底530、存储单元340和阵列互连层562(或第二互连层)。第二衬底530可以类似于第一衬底430。阵列互连层562可以类似于外围互连层462，并且可以使用相似的材料和相似的工艺来形成。例如，阵列互连层562的互连结构(例如，触点结构564和导线566)和绝缘层568分别类似于外围互连层462的互连结构(例如，触点结构464、导线466)和绝缘层468。
在一些实施例中，3D存储阵列500可以是用于3D NAND闪存的存储阵列，其中存储单元340可以作为存储串212垂直地堆叠。存储串212延伸穿过多个导体层574和电介质层576对。多个导体/电介质层对在本文中也称为“交替的导体/电介质堆叠层”578。交替的导体/电介质堆叠层578中的导体层574和电介质层576沿垂直方向交替。即，除了在交替的导体/电介质堆叠层578的顶部或底部的那些之外，每个导体层574可以在两侧被两个电介质层576夹在中间，并且每个电介质层576可以在两侧被两个导体层574夹在中间。导体层574可以各自具有相同的厚度或具有不同的厚度。类似地，电介质层576可以各自具有相同的厚度或具有不同的厚度。在一些实施例中，与导体/电介质层对相比，交替的导体/电介质堆叠层578包括具有不同材料和/或厚度的更多导体层或更多电介质层。导体层574可以包括导体材料，诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂的硅、硅化物(例如，NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层576可以包括电介质材料，诸如氧化硅、氮化硅、氧氮化硅或其任何组合。
如图5所示，每个存储串212可以包括沟道层338和存储膜337。在一些实施例中，沟道层338包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜337是包括隧穿层、储存层(也称为“电荷捕获/储存层”)和阻挡层的复合层。每个存储串212可以具有圆柱形状(例如，柱形)。根据一些实施例，沟道层338、隧穿层、储存层和阻挡层沿着从柱的中心朝向外表面的方向依次排列。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧穿层，包括氮化硅的储存层以及包括氧化硅的阻挡层)。
在一些实施例中，交替的导体/电介质堆叠层578中的每个导体层574可以用作用于存储串212的每个存储单元的控制栅极(例如，图3中的控制栅极333)。如图5所示，存储串212可以包括在存储串212的下端的下部选择栅极332(例如，源极选择栅)。存储串212还可以包括在存储串212的上端的顶部选择栅极334(例如，漏极选择栅)。如本文中所使用的，部件(例如，存储串212)的“上端”是在垂直方向上远离第二衬底530的端部，并且部件(例如，存储串212)的“下端”是在垂直方向上更靠近第二衬底530的端部。如图5所示，对于每个存储串212，漏极选择栅334可以在源极选择栅332上方。在一些实施例中，选择栅332/334包括导体材料，诸如W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
在一些实施例中，3D存储阵列500包括在存储串212的沟道层338的下端上的外延层580。外延层580可以包括诸如硅的半导体材料。外延层580可以从第二衬底530上的半导体层582外延生长。半导体层582可以是未被p型或n型掺杂剂掺杂的、被p型或n型掺杂剂部分掺杂的(在厚度方向和/或宽度方向上)、或者被p型或n型掺杂剂完全掺杂的。对于每个存储串212，外延层580在本文中被称为“外延插塞”。在每个存储串212的下端的外延插塞580可以接触沟道层338和半导体层582的掺杂区。外延插塞580可以用作存储串212的下端处的下部选择栅极332的沟道。
在一些实施例中，阵列设备还包括阶梯区域210中的字线的多个触点结构214(也称为字线触点)。每个字线触点结构214可以与交替的导体/电介质堆叠层578中的相应导体层574形成电接触，以单独地控制存储单元340。可以通过干法/湿法蚀刻接触孔，然后填充导体(例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或其任何组合)，来形成字线触点结构214。
如图5所示，3D存储阵列500还包括形成在存储串212的顶部上的位线触点584，以提供对存储串212的沟道层338的单独访问。与字线触点结构214和位线触点584连接的导线分别形成3D存储阵列500的字线和位线。通常，字线和位线彼此垂直放置(例如，分别在行和列中)，从而形成存储器的“阵列”。
在一些实施例中，3D存储阵列500还包括第二衬底530的衬底触点572。可以使用与第一衬底430的衬底触点472类似的材料和工艺来形成衬底触点572。衬底触点572可以提供与3D存储阵列500的第二衬底530的电连接。
图6示出了根据本公开内容的一些实施例的示例性3D存储设备600的截面。3D存储设备600包括在第一衬底430上制造的外围电路400和在第二衬底530上制造的3D存储阵列500。在该示例中，将3D存储阵列500上下翻转并利用直接键合或混合键合与外围电路400接合。在键合界面688处，外围电路400和3D存储阵列500通过多个互连通孔(VIA)486/586电连接。
在一些实施例中，3D存储设备600的键合界面688位于外围互连层462的绝缘层468和阵列互连层562的绝缘层568之间。互连通孔486和586可以在键合界面688处被接合以电连接外围互连层462的任何导线466或触点结构464与阵列互连层562的任何导电线566或触点结构564。这样，可以电连接外围电路400和3D存储阵列500。
在一些实施例中，3D存储设备600的键合界面688位于键合层690内部。在该示例中，互连通孔486和586延伸穿过键合层690，并且还形成外围互连层462的任何导线466或触点结构464与阵列互连层562的导线566或触点结构564之间的电连接。这样，也可以电连接外围电路400和3D存储阵列500。
在一些实施例中，可以在键合工艺之前将键合层690设置在外围电路400(在图4A中)和/或3D存储阵列500(在图5中)的顶部上。键合层690可以包括电介质材料，诸如氧化硅、氮化硅、氧氮化硅或其任何组合。键合层690还可以包括粘结材料，例如环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层690可以通过一种或多种薄膜沉积工艺形成，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。
在一些实施例中，在形成键合层690之后，可以分别为外围电路400和3D存储阵列500形成互连通孔486和586。互连通孔486/586可以包括金属或金属合金，例如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等或其任何组合。互连通孔486/586的金属或金属合金可以通过一种或多种薄膜沉积工艺来设置，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。
互连通孔486/586的制造工艺可以进一步包括但不限于光刻、湿法/干法蚀刻、平坦化(例如CMP或RIE回蚀刻)等。
在一些实施例中，外围电路400和3D存储阵列500可以在管芯级(例如，管芯对管芯，或芯片对芯片)或晶圆级(例如，晶圆对晶圆或芯片对晶圆)键合在一起，这取决于产品设计和制造策略。晶圆级的键合可以提供高产量，其中具有外围电路400的第一衬底430上的所有管芯/芯片可以同时与具有3D存储阵列500的第二衬底530接合。可以在晶圆键合后切割单个3D存储设备600。另一方面，可以在切割和管芯测试之后执行管芯级的键合，其中可以首先选择外围电路400和3D存储阵列500的功能管芯，然后进行键合以形成3D存储设备600，从而实现更高的3D存储设备600成品率。
在一些实施例中，在键合过程期间，当外围电路400的互连通孔486与3D存储阵列500的对应互连通孔586对准时，外围互连层462可以与阵列互连层562对准。结果，对应的互连通孔486/586可以在键合界面688处连接，并且3D存储阵列500可以与外围电路400电连接。
在一些实施例中，外围电路400和3D存储阵列500可以通过混合键合而接合。混合键合，特别是金属/电介质混合键合，可以是直接键合技术(例如，在不使用例如焊料或粘合剂的中间层的情况下在表面之间形成键合)，其同时获得金属-金属键合和电介质-电介质键合。
在一些实施例中，外围电路400和3D存储阵列500可以通过使用键合层690来键合。在键合界面688处，除了金属与金属的键合之外，键合可以发生在氮化硅与氮化硅之间，氧化硅与氧化硅之间，或者氮化硅与氧化硅之间。在一些实施例中，键合层还可以包括粘合材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，可以使用处理工艺来增强键合界面688处的键合强度。该处理工艺可以制备阵列互连层562和外围互连层462的表面，使得绝缘层562/462的表面形成化学键。处理工艺可以包括例如等离子体处理(例如，用含等离子体的F、Cl或H)或化学过程(例如，甲酸)。在一些实施例中，处理工艺可以包括可在真空或惰性环境(例如，用氮气或氩气)中在约250℃至约600℃的温度下进行的热处理。热处理可以导致互连通孔486和586之间的金属相互扩散。结果，在键合工艺之后，互连通孔的相应对中的金属材料可以彼此互混或形成合金。
在将外围互连层和阵列互连层键合在一起之后，可以将在第一衬底430上制造的外围电路400的至少一个外围器件与在第二衬底530上制造的3D存储阵列500的至少一个存储单元电连接。
图6示出了可以将3D存储阵列500键合在外围电路400的顶部上的实施例。在一些实施例中，可以将外围电路400键合在3D存储阵列500的顶部上。
通过键合，3D存储设备600可以起到类似于在同一衬底上制造外围电路和存储阵列(如图1所示)的3D存储器的作用。通过将3D存储阵列500和外围电路400在顶部彼此堆叠，可以增加3D存储设备600的密度。同时，由于外围电路400和3D存储阵列500之间的互连距离可以通过使用堆叠设计而减小，因此可以增加3D存储设备600的带宽。
图7A示出了根据本公开内容的一些实施例的3D存储设备700的截面图。3D存储设备700包括在形成图6中的3D存储设备600之后设置在第一衬底430的第二侧面430-2上的电介质覆盖层792。
在一些实施例中，在将3D存储阵列500与外围电路400键合之后，外围电路400的第一衬底430可以从背面430-2(或第二侧面)减薄。在一些实施例中，衬底减薄工艺可以包括磨削、干法蚀刻、湿法蚀刻和化学机械抛光(CMP)中的一种或多种。减薄之后的第一衬底430的厚度可以在1μm至10μm之间的范围内。
电介质覆盖层792可以是任何合适的绝缘材料，例如氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(例如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。绝缘材料可以通过一种或多种薄膜沉积工艺来沉积，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，电介质覆盖层792在沉积之后覆盖第一衬底430的整个背面430-2。
图7B示出了根据本公开内容的一些实施例的图7A中的3D存储设备700的区域701的截面图。区域701对应于图4A-4C中的外围区域401，具有高密度的外围器件450(例如，HVNMOS 450-3)。图7A中的区域701的横截面对应于在与3D存储阵列500键合后沿线A-A'的外围区域401的截面图。图7B中的区域701的截面对应于在与3D存储阵列500键合后沿线BB'的外围区域401的截面图。
图8A和图8B示出根据本公开内容的一些实施例的3D存储设备801的俯视图和截面图。3D存储设备801包括在3D存储设备700和区域701(在图7A和7B中)中形成的多个沟槽894。在图8A的俯视图中，为了示出下面的材料，省略了存储阵列500、键合层690和外围互连层462。图8B中的截面沿着图8A中的线BB'，对应于先前处理阶段中的图4C和图7B中的截面。注意，在图8A的俯视图中，沟槽894在栅极堆叠层456和STI 452下方。
在一些实施例中，在形成图7A中的3D存储设备700之后，可以从第一衬底430的背面430-2形成存储设备801的多个沟槽894(图7B中的区域701的放大图)。在该示例中，沟槽894穿透电介质覆盖层792并延伸到第一衬底430中，从而在沟槽的底部暴露出STI 452的一部分。在一些实施例中，沟槽894还穿透阱454(例如，深n阱454-3和p阱454-2)。在一些实施例中，沟槽894的宽度“w”可以比两个相邻的漏极460-2D之间的间隔“s”窄。
可以通过使用光刻和蚀刻来形成沟槽894。蚀刻工艺可以包括湿法化学蚀刻、反应离子蚀刻(RIE)、高纵横比等离子体蚀刻或其任何组合。在一些实施例中，第一衬底430中的硅可以通过将使用SF6化学物质的等离子体蚀刻和使用C4F8化学物质的保护膜沉积交替来蚀刻。
在图8A中呈现了沟槽894的示例性布局。在该示例中，沟槽894平行于线AA'，即，垂直于栅极堆叠层456或线BB'延伸。即，从第一衬底430的背面430-2在相邻的漏极460-2之间形成沟槽894。
图9A和9B示出了根据本公开内容的一些实施例的3D存储设备901的俯视图和截面图。3D存储设备901包括形成在图8A和8B的3D存储设备801中的多个背面深沟槽隔离(BDTI)996(也称为深沟槽隔离)。注意，在图9A的俯视图中，为了示出下面的材料，省略了存储阵列500、键合层690和外围互连层462。
在一些实施例中，可以通过在沟槽894内(在图8A和8B中)设置沟槽绝缘层995，然后进行平坦化工艺来形成BDTI 996。沟槽绝缘层995可以是任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(例如、F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。沟槽绝缘层可以通过一种或多种薄膜沉积工艺来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，可以在沉积之后实施热处理以使沟槽绝缘层995致密。
在一些实施例中，通过使用诸如CMP、RIE等的平坦化工艺，BDTI 996可以与电介质覆盖层792共面。
随着存储阵列的字线和位线在3D存储器中变得更密集，外围器件450的尺寸和相邻外围器件之间的间隔越来越小。同时，施加更高的电压以操作具有更高的密度和更大的储存容量的3D存储器。因此，对于3D存储器中的外围器件维持期望的可靠性存在挑战。例如，HV NMOS 450-3的相邻漏极460-2之间需要良好的电隔离，以防止穿过STI 452的穿通。通过使用BDTI 996，可以为两个相邻外围器件(例如HV NMOS 450-3)提供额外的电隔离。在一些实施例中，BDTI 996可以从第一衬底430的背面430-2在平行于线AA'的方向上形成(如图9A和9B所示)。在该示例中，可以通过STI 452和BDTI 996减小在平行于线BB'的方向上的泄漏电流，同时可以通过STI 452减小在平行于线AA'的方向上的泄漏电流。在一些实施例中，BDTI 996还可以从第一衬底430的背面430-2在平行于线BB'的方向上在相邻外围器件之间形成。在该示例中，通过STI 452和BDTI 996可以减小沿线AA'和BB'的方向上的泄露电流。
在以上描述中，可以在外围电路400与3D存储阵列500键合之前在第一衬底430上形成浅沟槽隔离(STI)452。在此示例中，BDTI 996提供额外的电隔离，从而减少了从STI452下方的相邻外围器件450(例如HV NMOS 450-3)之间的泄漏电流。
在一些实施例中，可以在没有STI 452的情况下通过背面深沟槽隔离来提供相邻外围器件450(例如，HV NMOS 450-3)之间的电隔离。图10A-10D、11A-11B和12A-12B中示出了这些实施例。
图10A和10B示出了根据本公开内容的一些实施例的3D存储设备1001的俯视图和截面图。图10B中的3D存储设备1001的截面沿图10A中的线BB'。
在一些实施例中，3D存储设备1001可以是外围电路400的一部分，类似于图4A-4C所示的外围区域401。3D存储设备1001还包括第一衬底430、外围器件(例如，HV NMOS 450-3)和外围互连层462(图10A中省略)。在该示例中，可以在平行于线BB'的方向上在相邻外围器件450-3之间形成STI 452。3D存储设备1001沿线A-A'的截面与图4A中的外围区域401的截面相似，在此不再赘述。
在一些实施例中，阱(例如，p阱454-2、深n阱454-3等)、源极和漏极(例如，源极460-2S和漏极460-2D)及外围器件(例如，HV NMOS 450-3)的轻掺杂漏极(LDD)460-3也可以通过注入，然后进行激活退火而形成，这与图4A-4C中的各个形成类似。
在一些实施例中，阱(例如，p阱454-2、深n阱454-3等)、源极和漏极(例如，源极460-2S和漏极460-2D)及外围器件(例如，HV NMOS 450-3)的轻掺杂漏极(LDD)460-3可以被设计用于具有图10A和10B所示的图案的单个外围器件450-3。
在一些实施例中，阱(例如，p阱454-2、深n阱454-3等)、源极和漏极(例如，源极460-2S和漏极460-2D)及外围器件450-3的轻掺杂漏极(LDD)460-3可以具有为多个外围器件(例如，HV NMOS 450-3)设计的图案，具有图10C和10D所示的图案。在该示例中，位于相同有源器件区域中(在相邻的STI 452之间)的外围器件可以共享相同的阱、源极/漏极和LDD。在该示例中，由STI 452在平行于线AA'的方向上限定外围器件的有源器件区域。在此处理阶段，在平行于线BB'的方向上未限定外围器件的有源器件区域，并且可以在后续工艺中由背面深沟槽隔离来限定。
图11A和11B示出了根据本公开内容的一些实施例的3D存储设备1101的俯视图和截面图。图11B中的3D存储设备1101的截面沿着图11A中的线BB'。
在一些实施例中，3D存储设备1101包括使用先前描述的类似方法键合在3D存储设备1001(在图10中)上的3D存储阵列500(在图5中)。在一些实施例中，3D存储设备1101还包括键合层690。注意，在图11A的俯视图中，为了示出下方材料，省略了存储阵列500、键合层690和外围互连层462。
在一些实施例中，在将3D存储阵列500与3D存储设备1001键合之后，可以减薄第一衬底430的第二侧面或背面430-2。在一些实施例中，电介质覆盖层792可以被设置在第一衬底430的背面430-2上。衬底减薄和电介质覆盖层沉积的过程与先前针对图7A和7B所述的过程相似。
在一些实施例中，3D存储设备1101还包括多个沟槽1194。沟槽1194穿透第一衬底430。在一些实施例中，沟槽1194延伸穿过阱(例如，p阱454-2、深n阱454-3等)和源极/漏极460-2S/460-2D。在一些实施例中，外围互连层462的一部分可以在沟槽1194的底部处暴露。
可以使用与沟槽894类似的工艺来形成沟槽1194，其包括从第一衬底430的背面430-2进行光刻和蚀刻。蚀刻工艺可以包括湿法化学蚀刻、反应离子蚀刻(RIE)、高纵横比等离子体蚀刻、或其任何组合。在一些实施例中，第一衬底430的硅可以通过将使用SF6化学物质的等离子体蚀刻和使用C4F8化学物质的保护膜沉积交替来蚀刻。
在图11A中呈现了沟槽1194的示例性布局。注意，在该俯视图中，沟槽1194在栅极堆叠层456和STI 452下方。在该示例中，沟槽1194平行于线AA'，即，垂直于栅极堆叠层456或线BB'延伸。可以从第一衬底430的背面430-2在相邻的漏极460-2之间形成沟槽1194。
图12A和图12B示出根据本公开内容的一些实施例的3D存储设备1201的俯视图和截面图。图12B中的3D存储设备1201的截面沿着图12A中的线BB'。注意，在图12A的俯视图中，为了示出下方材料，省略了存储阵列500、键合层690和外围互连层462。
在一些实施例中，3D存储设备1201包括多个背面深沟槽隔离(BDTI)1296。可以通过在图11A和11B中的3D存储设备1101的沟槽1194内部设置沟槽绝缘层1295来形成BDTI1296。沟槽绝缘层1295可以是任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(例如，F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任何组合。沟槽绝缘层1295可以通过一种或多种薄膜沉积工艺来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，可以在沉积之后实施热处理以使沟槽绝缘层1295致密。
在一些实施例中，通过使用诸如CMP、RIE等的平坦化工艺，BDTI 1296可以与电介质覆盖层792共面。
通过使用BDTI 1296，可以在相邻的外围器件(例如HV NMOS 450-3)之间形成电隔离。在一些实施例中，可以从第一衬底430的背面430-2在平行于线AA'的方向上形成BDTI1296(如图12A和12B所示)。在该示例中，BDTI 1296可以减小平行于线BB'的方向上的泄漏电流，而无需依赖浅沟槽隔离，而STI 452可以减小平行于线AA'的方向上的泄漏电流。
在一些实施例中，也可以从第一衬底430的背面430-2在平行于线BB'的方向上在相邻的外围器件之间形成BDTI 1296。在该示例中，BDTI 1296可以减小沿线AA'和BB'的方向上的泄漏电流，而无需依赖STI 452。
以高密度图案化小的特征在半导体制造中一直具有挑战性。对诸如浅沟槽隔离之类的关键结构实施了复杂的系统和工艺(例如，极紫外(EUV)光刻和双图案)，以形成有源器件区域。因此，在一些区域中，例如在平行于线AA'的方向上在外围器件之间去除STI 452，可以降低用于以高密度和小间距图案化有源器件区域的工艺复杂性。
图13示出了根据本公开内容的一些实施例的示例性制造过程1300，其用于形成图4A-4C、5-6、7A-7B、8A-8B和9A-9B中所示的3D存储设备的背面深沟槽隔离、以及图10A-10D、11A-11B和12A-12B中所示的另一3D存储设备。应当理解，制造过程1300中示出的操作不是穷举的，并且其他操作也可以在任何示出的操作之前、之后或之间执行。在一些实施例中，示例性制造过程1300的一些过程步骤可被省略或包括为简单起见此处未描述的其他过程步骤。在一些实施例中，制造过程1300的过程步骤可以以不同顺序执行和/或改变。
如图10所示，制造过程1300在过程步骤S1310处开始，其中在第一衬底的第一侧面(例如，正面)上形成外围电路。在一些实施例中，外围电路的形成包括形成一个或多个外围器件和外围互连层。作为示例，外围电路可以是图4A所示的外围电路400，包括外围器件450和外围互连层462。外围电路的制造过程可以类似于外围电路400的制造过程。
在一些实施例中，可以在外围器件450之间形成诸如图4A-4C、10A和10C中的STI452的STI。STI的形成包括但不限于使用光刻和蚀刻来图案化第一衬底430的第一侧面430-1，填充绝缘材料并抛光绝缘材料以形成共面表面。STI 452的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。STI 452的绝缘材料可使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化或其组合的技术设置。STI 452的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。
在一些实施例中，可以为外围电路400形成多个外围互连通孔。外围互连通孔可以是图6中的互连通孔486，并且可以由相似的材料制成。形成外围互连通孔以进行外围电路的电连接。外围互连通孔的制造过程包括光刻、使用湿法/干法蚀刻形成沟槽、在沟槽内设置和填充导电材料以及通过使用诸如CMP的平坦化工艺去除沟槽外的过多材料。
在一些实施例中，键合层可以设置在外围电路上。键合层可以是图6中的键合层690，并且可以使用类似的技术来制造。
在过程步骤S1320，在第二衬底上形成3D存储阵列。在一些实施例中，3D存储阵列可以是图5中的3D存储阵列500。3D存储阵列可以包括多个存储单元和阵列互连层，例如，存储单元340和阵列互连层562。在一些实施例中，3D存储阵列是3D NAND闪存，并且可以至少包括存储串(例如，存储串212)和阶梯结构。
在一些实施例中，3D存储阵列500的制造可以包括形成多个电介质层对(在本文中也称为“交替电介质堆叠层”)，具有第一电介质层576和不同于第一电介质层576的第二电介质层(图中未示出)。在一些实施例中，第一电介质层可以是氧化硅，而第二电介质层可以是氮化硅。可以通过诸如CVD、PVD、ALD、溅射或其任何组合的一种或多种薄膜沉积工艺来形成交替电介质堆叠层。
在一些实施例中，3D存储阵列500的制造还可包括通过使用多个蚀刻修整工艺在交替电介质堆叠层的端部处形成阶梯结构。
在一些实施例中，3D存储阵列500的制造还可以包括去除第二电介质层并用导体层574替换以形成交替的导体/电介质堆叠层578。可以通过对第一电介质层576有选择性的湿法蚀刻第二电介质层并用导体层574填充该结构，来用导体层574替换第二电介质层。导体层574包括多晶硅、W、Co、Ti、TiN、Ta、TaN、Al、Ni、硅化物等，并且可以用CVD、ALD等填充。
在一些实施例中，3D存储阵列500的制造可以进一步包括形成穿透交替的导体/电介质堆叠层578的多个存储串212。在一些实施例中，形成存储串212的制造过程可以包括形成垂直延伸穿过交替的导体/电介质堆叠层578的沟道层338。在一些实施例中，沟道层338可以是通过使用诸如CVD、ALD等的薄膜沉积工艺形成的非晶硅层或多晶硅层。
在一些实施例中，形成存储串212的制造过程可以进一步包括在沟道层338和交替的导体/电介质堆叠层578中的多个导体/电介质层对之间形成存储膜337。存储膜337可以是复合电介质层，例如多个电介质层的组合，例如阻挡层、储存层和隧穿层。
阻挡层可以用于阻挡电荷的流出。在一些实施例中，阻挡层可以是氧化硅层或氧化硅/氮氧化硅/氧化硅(SiO2-SiON-SiO2)多层堆叠的组合。在一些实施例中，阻挡层包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层包括在氮化硅沉积工艺之后通过原位蒸汽生成(ISSG)氧化形成的氧化硅层。
储存层可以用于存储电荷。电荷在储存层中的存储和/或去除会影响半导体沟道的通/断状态和/或电导。储存层可以包括多结晶硅(多晶硅)或氮化硅。储存层可以包括一个或多个材料膜，材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。在一些实施例中，储存层可以包括通过使用一种或多种沉积工艺形成的氮化物层。
隧穿层可以用于隧穿电荷(电子或空穴)。隧穿层可以是电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。
在一些实施例中，3D存储阵列500的制造可以进一步包括在存储串212的端部处形成外延层580。在一些实施例中，外延层580可以形成在第二衬底中，并且对应于每个存储串212作为外延插塞580。可以将外延层580注入到期望的掺杂水平。
在一些实施例中，3D存储阵列500的制造可以进一步包括形成多个字线触点。如图5所示，每个字线触点结构214可以垂直延伸以形成与阶梯结构的相应导体层574的电接触，其中，每个导体层574可以单个地控制存储串212的存储单元。在一些实施例中，形成字线触点结构214的制造过程包括使用干法/湿法蚀刻工艺穿过绝缘层568形成垂直开口，然后用诸如W、Co、Cu、Al、掺杂的多晶硅、硅化物，或其任何组合的导电材料填充开口。可以通过ALD、CVD、PVD、电镀、溅射或其任何组合来设置导电材料。
在一些实施例中，3D存储阵列500的制造可以进一步包括形成阵列互连层562，该阵列互连层562可以将存储串与字线和位线电连接。如图5所示，在一些实施例中，阵列互连层562可包括绝缘层568中的一个或多个触点结构564和导线566。在一些实施例中，形成阵列互连层562的制造过程包括形成绝缘层568，然后在绝缘层568中形成与存储串212接触的多个位线触点584。绝缘层568可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。绝缘层568可以通过一种或多种薄膜沉积工艺来形成，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。可以通过在绝缘层568中形成开口，然后通过由CVD、PVD、溅射、蒸发、电镀或其任何组合沉积的诸如W、Co、Cu、Al、Ti、TiN、Ta、TaN、掺杂的硅、硅化物或其任何组合的导电材料填充开口来形成位线触点584。
在一些实施例中，形成阵列互连层562的制造过程还包括在绝缘层568中形成一条或多条导线566和一个或多个触点结构564。导体层和触点层可以包括诸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、掺杂硅、硅化物或其任何组合的导体材料。导体层和触点层可以通过任何合适的已知BEOL方法形成。
在一些实施例中，还可以在3D存储阵列上形成其他结构，例如，键合层、多个互连通孔和衬底触点，其在图5和图6中示出为键合层690、互连通孔586和衬底触点572。
在一些实施例中，可以在完成阵列互连层562之后将键合层690设置在3D存储阵列500上。键合层690可以包括诸如氧化硅、氮化硅、氮氧化硅或其任何组合的电介质材料。键合层690还可包括粘结材料，例如环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层690可以通过一种或多种薄膜沉积工艺形成，例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。
在一些实施例中，互连通孔586可以形成在阵列互连层562中，与3D存储阵列500上的导线566和/或触点结构564中的一个或多个电连接。互连通孔586的制造过程可以类似于互连通孔486。
在过程步骤S1330，外围电路可以与3D存储阵列键合以形成3D存储设备，其中3D存储设备可以是图6中的3D存储设备600。
在一些实施例中，外围电路400和3D存储阵列500可以在管芯级(例如，管芯对管芯或芯片对芯片)或晶圆级(例如，晶圆对晶圆或芯片对晶圆)键合在一起，这取决于产品设计和制造策略。晶圆级的键合可以提供高产量，其中具有外围电路400的第一衬底上的所有管芯/芯片可以同时与具有3D存储阵列500的第二衬底接合。可以在晶圆键合后切割单个3D存储设备600。另一方面，可以在切割和管芯测试之后执行管芯级的键合，其中可以首先选择外围电路400和3D存储阵列500的功能管芯，然后进行键合以形成3D存储设备600，从而实现更高的3D存储设备600成品率。
在一些实施例中，可以将3D存储阵列500上下颠倒并定位在外围电路上方(或反之亦然)。3D存储阵列500的阵列互连层562可以与外围电路400的外围互连层462对准。
在一些实施例中，通过将3D存储阵列500的互连通孔586与外围电路400的对应互连通孔486对准，来执行将阵列互连层562与外围互连层462对准。结果，可以在键合界面688处连接对应的互连通孔，并且3D存储阵列500可以与外围电路400电连接。
在一些实施例中，外围电路400和3D存储阵列500可以通过混合键合而接合。混合键合，特别是金属/电介质混合键合，可以是直接键合技术(例如，在不使用例如焊料或粘合剂的中间层的情况下在表面之间形成键合)，其同时获得金属-金属键合和电介质-电介质键合。如图6所示，可以将3D存储阵列500与外围电路400接合，从而形成键合界面688。
在一些实施例中，可以在混合键合之前在外围电路400和/或3D存储阵列500上形成键合层。在键合界面688处，除了金属与金属的键合之外，键合还可以发生在氮化硅与氮化硅、氧化硅与氧化硅或氮化硅与氧化硅之间。在一些实施例中，键合层还可包括粘合材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，可以使用处理工艺来增强键合界面688处的键合强度。该处理工艺可以制备阵列互连层562和外围互连层462的表面，使得绝缘层562/462的表面形成化学键。处理工艺可以包括例如等离子体处理(例如，用含等离子体的F、Cl或H)或化学工艺(例如，甲酸)。在一些实施例中，处理工艺可以包括可在真空或惰性环境(例如，用氮气或氩气)中在约250℃至约600℃的温度下进行的热处理。热处理可以导致互连通孔486和586之间的金属相互扩散。结果，在键合工艺之后，互连通孔的相应对中的金属材料可以彼此互混或形成合金。
在过程步骤S1340，可以在键合之后减薄第一衬底。可以从第一衬底的第二侧面(或背面)执行减薄工艺，其中第一衬底的第二侧面与第一侧面相对，更远离外围器件。
在一些实施例中，可以在减薄工艺之前将处理晶圆(例如，玻璃、塑料或硅)附着到第二衬底。在一些实施例中，衬底减薄工艺可以包括磨削、干法蚀刻、湿法蚀刻和化学机械抛光(CMP)中的一种或多种。
在过程步骤S1350，可以在第一衬底的第二侧面上沉积电介质覆盖层。电介质覆盖层可以是图7A-图7B和图11A-11B中的电介质覆盖层792，并且可以使用相似的工艺由相似的材料制成。
在过程步骤S1360，从第一衬底的第二侧面形成一个或多个沟槽(例如，图8A-8B中的沟槽894和图11A-11B中的沟槽1194)。沟槽穿透电介质覆盖层并延伸到第一衬底中。在一些实施例中，沟槽894暴露外围电路400的STI 452的一部分(如图8A-8B中所示)。在一些实施例中，沟槽1194暴露外围电路400的外围互连层462的一部分(如图11A-11B中所示)。
在一些实施例中，沟槽894/1194可以从第一衬底430的背面430-2使用光刻和蚀刻而形成。蚀刻工艺可以包括湿法化学蚀刻、反应离子蚀刻(RIE)、高纵横比等离子体蚀刻或其任何组合。在一些实施例中，第一衬底430的硅可以通过将使用SF6化学物质的等离子体蚀刻和使用C4F8化学物质的保护膜沉积交替来蚀刻。
在过程步骤S1370，可以在沟槽894/1294内部沉积沟槽绝缘层之后形成一个或多个背面深沟槽隔离(BDTI)，例如图9A-9B中的BDTI 996和图12A-12B中的BDTI 1296。沟槽绝缘层(例如，图9A-9B中的沟槽绝缘层995和图12A-12B中的沟槽绝缘层1295)可以是任何合适的绝缘体，例如，氧化硅、氮化硅、氮氧化硅、掺杂的氧化硅(例如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)、或其任何组合。沟槽绝缘层995/1295可以通过一种或多种薄膜沉积工艺来沉积，诸如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。在一些实施例中，可以在沉积之后实施热处理以使沟槽绝缘层995/1295致密。
在一些实施例中，BDTI可以与第一衬底的第二侧面上的电介质覆盖层792共面。在一些实施例中，沟槽894/1194外部的过多的沟槽绝缘层995/1295可以通过使用平坦化工艺来去除，例如化学机械抛光、反应性离子蚀刻等。
总而言之，本公开内容描述了用于存储设备的背面深沟槽隔离及其制造方法的各种实施例。
在一些实施例中，一种三维(3D)存储设备包括形成在第一衬底上的外围电路。外围电路包括在第一衬底的第一侧面上的多个外围器件、设置在多个外围器件上的第一互连层、以及在第一衬底的第二侧面上的深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。3D存储设备还包括形成在第二衬底上的存储阵列。存储阵列包括至少一个存储单元和设置在至少一个存储单元上的第二互连层，其中，存储阵列的第二互连层与外围电路的第一互连层键合，并且多个外围器件中的至少一个与至少一个存储单元电连接。
在一些实施例中，一种用于形成三维(3D)存储设备的方法包括在第一衬底的第一侧面上形成具有多个外围器件和第一互连层的外围电路。该方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储阵列。该方法还包括将外围电路的第一互连层与存储阵列的第二互连层键合，使得外围电路的至少一个外围器件与存储阵列的至少一个存储单元电连接。该方法还包括在第一衬底的第二侧面上形成一个或多个深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且一个或多个深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。
在一些实施例中，一种用于形成三维(3D)存储设备的方法包括在第一衬底的第一侧面上形成具有多个外围器件、第一互连层和一个或多个浅沟槽隔离的外围电路。该方法还包括在第二衬底上形成具有多个存储单元和第二互连层的存储阵列。该方法还包括将外围电路的第一互连层与存储阵列的第二互连层键合，使得外围电路的至少一个外围器件与存储阵列的至少一个存储单元电连接。该方法还包括在第一衬底的第二侧面上形成一个或多个深沟槽隔离，其中，第一侧面和第二侧面是第一衬底的相对侧面，并且一个或多个深沟槽隔离被配置成为至少一个外围器件提供电隔离。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (27)

1.一种三维(3D)存储设备，包括：
形成在第一衬底上的外围电路，所述外围电路包括：
在所述第一衬底的第一侧面上的多个外围器件；
设置在所述多个外围器件上的第一互连层；以及
从所述第一衬底的第二侧面延伸到所述第一衬底中的第一深沟槽隔离，其中，
所述第一侧面和所述第二侧面是所述第一衬底的相对侧面，
所述第一深沟槽隔离穿透所述第一衬底并部分地接触所述第一互连层，
并且所述第一深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离；以及
形成在第二衬底上的存储阵列，所述存储阵列包括：
至少一个存储单元；以及
设置在所述至少一个存储单元上的第二互连层，其中，所述存储阵列的第二互连层与所述外围电路的第一互连层键合，并且所述多个外围器件中的至少一个与所述至少一个存储单元电连接。
2.根据权利要求1所述的3D存储设备，其中，所述第一深沟槽隔离沿着垂直于栅极堆叠层的方向延伸，并且在沿着平行于所述栅极堆叠层的方向设置的至少两个相邻外围器件之间提供电隔离。
3.根据权利要求2所述的3D存储设备，还包括浅沟槽隔离，所述浅沟槽隔离从所述第一侧面延伸到所述第一衬底中，并沿着平行于所述栅极堆叠层的方向设置。
4.根据权利要求3所述的3D存储设备，还包括第二深沟槽隔离，所述第二深沟槽隔离从所述第一衬底的所述第二侧面延伸到所述第一衬底中，并与所述第一衬底的所述第一侧面上的所述浅沟槽隔离接触，其中，所述第二深沟槽隔离沿着平行于所述栅极堆叠层的方向设置。
5.根据权利要求1所述的3D存储设备，其中，所述第一深沟槽隔离包括沟槽绝缘层，其中，所述沟槽绝缘层包括氧化硅、氮化硅或氮氧化硅。
6.根据权利要求1所述的3D存储设备，还包括：
在所述第一衬底的第二侧面上的电介质覆盖层，其中，所述电介质覆盖层和所述第一深沟槽隔离共面。
7.根据权利要求1所述的3D存储设备，其中，所述多个外围器件为对应于页缓冲器的用于驱动存储阵列中的位线的外围器件，并且其中，所述多个外围器件中的至少一个外围器件的源极/漏极不对称地设置在栅极堆叠层的相对侧。
8.一种用于形成三维(3D)存储设备的方法，包括：
在第一衬底的第一侧面上形成包括多个外围器件和第一互连层的外围电路；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
将所述外围电路的第一互连层与所述存储阵列的第二互连层键合，使得所述外围电路的外围器件中的至少一个与所述存储阵列的存储单元中的至少一个电连接；以及
在所述第一衬底的第二侧面上形成一个或多个第一深沟槽隔离，其中，所述第一侧面和所述第二侧面是所述第一衬底的相对侧面，所述一个或多个第一深沟槽隔离穿透所述第一衬底并部分地接触所述第一互连层，并且所述一个或多个第一深沟槽隔离被配置为在至少两个相邻外围器件之间提供电隔离。
9.根据权利要求8所述的方法，其中，所述一个或多个第一深沟槽隔离沿着垂直于栅极堆叠层的方向延伸，并且在沿着平行于所述栅极堆叠层的方向设置的至少两个相邻外围器件之间提供电隔离。
10.根据权利要求9所述的方法，还包括形成浅沟槽隔离，其中，所述浅沟槽隔离从所述第一侧面延伸到所述第一衬底中，并沿着平行于所述栅极堆叠层的方向设置。
11.根据权利要求10所述的方法，还包括形成第二深沟槽隔离，所述第二深沟槽隔离从所述第一衬底的所述第二侧面延伸到所述第一衬底中，并与所述第一衬底的所述第一侧面上的所述浅沟槽隔离接触，其中，所述第二深沟槽隔离沿着平行于所述栅极堆叠层的方向设置。
12.根据权利要求8所述的方法，其中，形成一个或多个第一深沟槽隔离包括：
在所述第一衬底的第二侧面上形成一个或多个沟槽；以及
在所述一个或多个沟槽内设置沟槽绝缘层。
13.根据权利要求12所述的方法，其中，在所述第一衬底的第二侧面上形成一个或多个沟槽包括蚀刻穿过所述第一衬底并暴露所述第一互连层的一部分。
14.根据权利要求12所述的方法，还包括：
去除所述沟槽绝缘层的位于所述一个或多个沟槽外部的部分。
15.根据权利要求14所述的方法，其中，去除工艺包括化学机械抛光。
16.根据权利要求8所述的方法，还包括：
在键合所述第一互连层和所述第二互连层之后从所述第二侧面减薄所述第一衬底。
17.根据权利要求8所述的方法，还包括：
在形成一个或多个沟槽之前，在所述第一衬底的第二侧面上设置电介质覆盖层。
18.根据权利要求8所述的方法，其中，所述外围电路的第一互连层与所述存储阵列的第二互连层的键合包括在键合界面处的电介质对电介质键合和金属对金属键合。
19.一种用于形成三维(3D)存储设备的方法，包括：
在第一衬底的第一侧面上形成包括多个外围器件、第一互连层和一个或多个浅沟槽隔离的外围电路；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
将所述外围电路的第一互连层与所述存储阵列的第二互连层键合，使得所述外围电路的外围器件中的至少一个与所述存储阵列的存储单元中的至少一个电连接；以及
在所述第一衬底的第二侧面上形成一个或多个第一深沟槽隔离，其中，所述第一侧面和所述第二侧面是所述第一衬底的相对侧面，所述一个或多个第一深沟槽隔离穿透所述第一衬底并部分地接触所述第一互连层，并且所述一个或多个第一深沟槽隔离被配置成为所述外围器件中的至少一个提供电隔离。
20.根据权利要求19所述的方法，其中，所述一个或多个第一深沟槽隔离沿着垂直于栅极堆叠层的方向延伸，并且在沿着平行于所述栅极堆叠层的方向设置的至少两个相邻外围器件之间提供电隔离。
21.根据权利要求20所述的方法，其中，所述一个或多个浅沟槽隔离从所述第一侧面延伸到所述第一衬底中，并沿着平行于所述栅极堆叠层的方向设置。
22.根据权利要求21所述的方法，还包括形成第二深沟槽隔离，所述第二深沟槽隔离从所述第一衬底的所述第二侧面延伸到所述第一衬底中，并与所述第一衬底的所述第一侧面上的所述浅沟槽隔离接触，其中，所述第二深沟槽隔离沿着平行于所述栅极堆叠层的方向设置。
23.根据权利要求19所述的方法，其中，形成一个或多个深沟槽隔离包括：
在所述第一衬底的第二侧面上形成一个或多个沟槽；以及
在所述一个或多个沟槽内设置沟槽绝缘层。
24.根据权利要求23所述的方法，其中，在所述第一衬底的第二侧面上形成一个或多个沟槽包括蚀刻穿过所述第一衬底并暴露所述第一互连层的一部分。
25.根据权利要求23所述的方法，还包括：
通过平坦化工艺去除所述沟槽绝缘层的位于所述一个或多个沟槽外部的部分。
26.根据权利要求25所述的方法，其中，所述平坦化工艺包括化学机械抛光。
27.根据权利要求19所述的方法，其中，所述外围电路的第一互连层与所述存储阵列的第二互连层的键合包括在键合界面处的电介质对电介质键合和金属对金属键合。
CN202210539376.4A 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法 Pending CN115036325A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210539376.4A CN115036325A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201980002560.1A CN110870061A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法
CN202210539376.4A CN115036325A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法
PCT/CN2019/110978 WO2021072588A1 (en) 2019-10-14 2019-10-14 Structure and method for isolation of bit-line drivers for three-dimensional nand

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980002560.1A Division CN110870061A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法

Publications (1)

Publication Number Publication Date
CN115036325A true CN115036325A (zh) 2022-09-09

Family

ID=69659472

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201980002560.1A Pending CN110870061A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法
CN202210539376.4A Pending CN115036325A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201980002560.1A Pending CN110870061A (zh) 2019-10-14 2019-10-14 用于三维nand的位线驱动器的隔离的结构和方法

Country Status (6)

Country Link
US (3) US11538780B2 (zh)
JP (1) JP7439136B2 (zh)
KR (1) KR20220002440A (zh)
CN (2) CN110870061A (zh)
TW (1) TWI720742B (zh)
WO (1) WO2021072588A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480631B1 (ko) * 2018-10-01 2022-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210036535A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 반도체 장치
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
JP7367055B2 (ja) * 2020-02-20 2023-10-23 長江存儲科技有限責任公司 Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス
KR20230012639A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스의 온칩 커패시터 구조
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN114023755A (zh) * 2020-10-15 2022-02-08 长江存储科技有限责任公司 半导体器件结构及其制备方法
CN112289802B (zh) * 2020-10-16 2022-04-01 长江存储科技有限责任公司 位线驱动装置及其制造方法、3d存储器件及其制造方法
CN112331652A (zh) * 2020-10-23 2021-02-05 长江存储科技有限责任公司 位线驱动结构及三维存储器结构
KR20220056549A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템
CN112802849B (zh) * 2021-03-29 2023-04-21 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN113261086A (zh) 2021-03-30 2021-08-13 长江存储科技有限责任公司 用于使用衬底中的掩埋停止层制造三维半导体器件的方法
US20220320047A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Vertically stacked semiconductor device including a hybrid bond contact junction circuit and methods of forming the same
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
CN115623878A (zh) * 2021-05-12 2023-01-17 长江存储科技有限责任公司 具有三维晶体管的存储器外围电路及其形成方法
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
CN113629009B (zh) * 2021-08-09 2023-10-24 长鑫存储技术有限公司 半导体硅化钴膜层的制造方法、半导体器件及存储器
US11862215B2 (en) 2021-08-27 2024-01-02 Micron Technology, Inc. Access line having a resistive layer for memory cell access
WO2023028902A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 半导体器件及其制作方法、nand存储器件
CN113690173B (zh) * 2021-09-07 2024-04-05 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3553053B2 (ja) * 2002-07-29 2004-08-11 沖電気工業株式会社 残膜厚分布の推定方法、残膜厚分布の推定方法を利用したパターニング用マスクの設計方法、及び、残膜厚分布の推定方法を利用して設計されたパターニング用マスクを用いた半導体素子の製造方法
US7816759B2 (en) 2008-01-09 2010-10-19 Infineon Technologies Ag Integrated circuit including isolation regions substantially through substrate
JP6055240B2 (ja) * 2012-08-29 2016-12-27 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP6401974B2 (ja) * 2014-08-27 2018-10-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9362298B2 (en) * 2014-09-11 2016-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and manufacturing method thereof
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
CN108428709A (zh) * 2018-04-10 2018-08-21 德淮半导体有限公司 图像传感器及其制造和控制方法
WO2020034152A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
CN109037224A (zh) * 2018-09-19 2018-12-18 长江存储科技有限责任公司 存储器结构
US11037952B2 (en) 2018-09-28 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Peripheral circuitry under array memory device and method of fabricating thereof

Also Published As

Publication number Publication date
US20230078865A1 (en) 2023-03-16
US20210111137A1 (en) 2021-04-15
JP7439136B2 (ja) 2024-02-27
CN110870061A (zh) 2020-03-06
WO2021072588A1 (en) 2021-04-22
US11538780B2 (en) 2022-12-27
TWI720742B (zh) 2021-03-01
TW202115882A (zh) 2021-04-16
KR20220002440A (ko) 2022-01-06
JP2022534615A (ja) 2022-08-02
US20220328441A1 (en) 2022-10-13

Similar Documents

Publication Publication Date Title
JP7439136B2 (ja) ３次元ｎａｎｄのためのビットラインドライバーのアイソレーションのための構造および方法
US11437464B2 (en) Structure and method for forming capacitors for a three-dimensional NAND
CN110914987B (zh) 具有背面隔离结构的三维存储器件
CN110506334B (zh) 具有深隔离结构的三维存储器件
US11923339B2 (en) Integration of three-dimensional NAND memory devices with multiple functional chips
US11264455B2 (en) Backside deep isolation structures for semiconductor device arrays

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination