TWI720742B - 三維儲存裝置及其形成方法 - Google Patents

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TWI720742B
TWI720742B TW108146174A TW108146174A TWI720742B TW I720742 B TWI720742 B TW I720742B TW 108146174 A TW108146174 A TW 108146174A TW 108146174 A TW108146174 A TW 108146174A TW I720742 B TWI720742 B TW I720742B
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peripheral
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陳亮
劉威
甘程
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大陸商長江存儲科技有限責任公司
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    • H01L27/0688—Integrated circuits having a three-dimensional layout
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract

公開了三維(3D)儲存裝置及製造方法的實施例。在一些實施例中，3D儲存裝置包括形成在第一基底上的周邊電路。周邊電路包括在第一基底的第一側面上的複數個周邊元件、第一互連層、以及在第一基底的第二側面上的深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。3D儲存裝置還包括形成在第二基底上的儲存陣列。儲存陣列包括至少一個儲存單元和第二互連層，其中，儲存陣列的第二互連層與周邊電路的第一互連層鍵合，並且周邊元件與儲存單元電連接。

Description

三維儲存裝置及其形成方法
本公開內容總體上有關於半導體技術領域，具體而言，有關於一種用於形成三維(3D)記憶體的方法。
隨著儲存裝置縮小到較小的裸晶尺寸以降低製造成本並增加儲存密度，平面儲存單元的縮放由於製程技術的局限性和可靠性問題而面臨挑戰。三維(3D)記憶體架構可以解決平面儲存單元中的密度和性能限制。
在3D記憶體中，某些周邊電路(例如頁緩衝器的位元線驅動器)使用高電壓來支援儲存功能，例如擦除和編程儲存單元。然而，隨著3D記憶體的尺寸越來越小，周邊元件(例如位元線驅動器)之間的隔離變得複雜。需要一種能夠為3D記憶體提供期望的特性(例如，低洩漏電流和高崩潰電壓)以實現高密度和高性能的隔離。
在本公開內容中描述了三維(3D)儲存裝置及其形成方法的實施例。
本公開內容的一個方面提供了一種用於形成3D儲存裝置的方法，該3D儲存裝置包括形成在第一基底上的周邊電路。周邊電路包括在第一基底的第 一側面上的複數個周邊元件、設置在複數個周邊元件上的第一互連層、以及在第一基底的第二側面上的深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。3D儲存裝置還包括形成在第二基底上的儲存陣列。儲存陣列包括至少一個儲存單元和設置在至少一個儲存單元上的第二互連層，其中，儲存陣列的第二互連層與周邊電路的第一互連層鍵合，並且複數個周邊元件中的至少一個與至少一個儲存單元電連接。
在一些實施例中，深溝槽隔離從第二側面延伸穿過第一基底，並且在第一基底的第一側面上與淺溝槽隔離接觸。
在一些實施例中，深溝槽隔離從第二側面延伸穿過第一基底，並在第一基底的第一側面上與第一互連層接觸。
在一些實施例中，深溝槽隔離包括溝槽絕緣層，其中，溝槽絕緣層包括氧化矽、氮化矽或氮氧化矽。
在一些實施例中，3D儲存裝置還包括在第一基底的第二側面上的介電覆蓋層，其中，介電覆蓋層和深溝槽隔離共平面。
本公開內容的另一方面提供了一種用於形成3D儲存裝置的方法，該方法包括在第一基底的第一側面上形成具有複數個周邊元件和第一互連層的周邊電路。該方法還包括在第二基底上形成具有複數個儲存單元和第二互連層的儲存陣列。該方法還包括將周邊電路的第一互連層與儲存陣列的第二互連層鍵合，使得周邊電路的至少一個周邊元件與儲存陣列的至少一個儲存單元電連接。該方法還包括在第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且一個或複數個深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。
在一些實施例中，形成一個或複數個深溝槽隔離包括在第一基底的 第二側面上形成一個或複數個溝槽，以及在一個或複數個溝槽內設置溝槽絕緣層。在一些實施例中，在第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過第一基底並暴露第一互連層的一部分。在一些實施例中，形成一個或複數個深溝槽隔離還包括去除溝槽絕緣層的位於一個或複數個溝槽外部的部分。在一些實施例中，去除溝槽絕緣層的一部分包括化學機械拋光。
在一些實施例中，用於形成3D儲存裝置的方法還包括在鍵合第一互連層和第二互連層之後從第二側面減薄第一基底。
在一些實施例中，用於形成3D儲存裝置的方法還包括在形成一個或複數個溝槽之前，在第一基底的第二側面上設置介電覆蓋層。
在一些實施例中，周邊電路的第一互連層與儲存陣列的第二互連層的鍵合包括在鍵合界面處的介電質對介電質鍵合和金屬對金屬鍵合。
在一些實施例中，一種用於形成三維(3D)儲存裝置的方法包括：在第一基底的第一側面上形成具有複數個周邊元件、第一互連層和一個或複數個淺溝槽隔離的周邊電路。該方法還包括在第二基底上形成具有複數個儲存單元和第二互連層的儲存陣列。該方法還包括將周邊電路的第一互連層與儲存陣列的第二互連層鍵合，使得周邊電路的至少一個周邊元件與儲存陣列的至少一個儲存單元電連接。該方法還包括在第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且一個或複數個深溝槽隔離被配置為為至少一個周邊元件提供電隔離。
在一些實施例中，形成一個或複數個深溝槽隔離包括在第一基底的第二側面上形成一個或複數個溝槽，以及在一個或複數個溝槽內設置溝槽絕緣層。在一些實施例中，在第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過第一基底並暴露第一互連層的一部分。在一些實施例中，在第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過第一基底並且在第一基底的第 一側面上暴露至少一個淺溝槽隔離的一部分。在一些實施例中，形成一個或複數個深溝槽隔離還包括透過平坦化製程去除溝槽絕緣層的位於一個或複數個溝槽外部的部分。在一些實施例中，平坦化製程包括化學機械拋光。
在一些實施例中，周邊電路的第一互連層與儲存陣列的第二互連層的鍵合包括在鍵合界面處的介電質對介電質鍵合和金屬對金屬鍵合。
根據本公開內容的說明書、申請專利範圍和圖式，本領域技術人員可以理解本公開內容的其他方面。
100、600、700、801、901、1001、1101、1201:三維(3D)儲存裝置
101:儲存平面
103:儲存塊
105、401:周邊區域
108、701:區域
1300:製造過程
210:階梯區域
211:通道結構區域
212:儲存串
216、216-1、216-2:縫隙結構
218:指儲存區
220:頂部選擇閘極切口
300:儲存陣列結構
330:基底
331:絕緣膜
332:層級下選擇閘極
333、333-1、333-2、333-3:控制閘極
334:層級頂部選擇閘極
335:膜堆疊層
336:通道孔
337:儲存膜
338:通道層
339:芯填充膜
340、340-1、340-2、340-3:儲存單元
341:位元線
343:金屬互連線
344:源極線區域
400:周邊電路
430:第一基底
430-1:第一側面
430-2:第二側面
450、450-1、450-2、450-3:周邊元件
452:淺溝槽隔離
454、454-1、454-2、454-3:井區
456:閘極堆疊層
458:閘極間隔物
460、460-1、460-2:源極/汲極
460-2D:汲極
460-2S:源極
460-3:輕摻雜汲極
462:周邊互連層
464、564、214:觸點結構
466、466-1、466-2、566:導線
468、568:絕緣層
470、470-1、470-2:金屬層級
472、572:基底觸點
486、586:互連通孔
500:3D儲存陣列
530:第二基底
562:陣列互連層
574:導體層
576:介電層
578:交替的導體/介電堆疊層
580:磊晶層
582:半導體層
584:位元線觸點
688:鍵合界面
690:鍵合層
792:介電覆蓋層
894、1194:溝槽
995、1295:溝槽絕緣層
996、1296:背面深溝槽隔離
S1310、S1320、S1330、S1340、S1350、S1360、S1370:過程步驟
併入本文並形成說明書的一部分的圖式示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開內容的原理並且使得相關領域技術人員能夠做出和使用本公開內容。
圖1示出了根據本公開內容的一些實施例的示例性三維(3D)記憶體裸晶的示意性俯視圖。
圖2示出了根據本公開內容的一些實施例的3D記憶體裸晶的區域的示意性俯視圖。
圖3示出了根據本公開內容的一些實施例的示例性3D儲存陣列結構的一部分的透視圖。
圖4A示出了根據本公開內容的一些實施例的周邊電路的截面圖。
圖4B-4C示出了根據本公開內容的一些實施例的周邊電路中的區域的俯視圖和截面圖。
圖5示出了根據本公開內容的一些實施例的儲存陣列的截面圖。
圖6示出了根據本公開內容的一些實施例的在鍵合周邊電路和儲存陣列之 後的3D儲存裝置的截面圖。
圖7A和7B示出了根據本公開內容的一些實施例的在特定處理階段的3D儲存裝置的截面圖。
圖8A和8B示出了根據本公開內容的一些實施例的具有溝槽的3D儲存裝置的俯視圖和截面圖。
圖9A和9B示出了根據本公開內容的一些實施例的具有背面深溝槽隔離的3D儲存裝置的俯視圖和截面圖。
圖10A和10B示出了根據本公開內容的一些實施例的周邊電路中的區域的俯視圖和截面圖。
圖10C和10D示出了根據本公開內容的一些實施例的周邊電路中的區域的俯視圖和截面圖。
圖11A和11B示出了根據本公開內容的一些實施例的具有溝槽的3D儲存裝置的俯視圖和截面圖。
圖12A和圖12B示出了根據本公開內容的一些實施例的具有背面深溝槽隔離的3D儲存裝置的俯視圖和截面圖。
圖13示出了根據本公開內容的一些實施例的用於形成具有3D電容器的儲存裝置的示例性方法的流程圖。
結合圖式，根據下面闡述的具體實施方式，本發明的特徵和優點將變得更加明顯，在圖式中，相似的圖式標記始終標識相應的元件。在圖式中，相似的圖式標記通常表示相同、功能相似和/或結構相似的元件。元件首次出現的圖式由相應圖式標記中最左邊的數位指示。
將參考圖式描述本公開內容的實施例。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開內容還可以用於各種其他應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如本文所用的術語“一個或複數個”至少部分取決於上下文，可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確描述的其他因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本公開內容中的“在……上”、“在……之上”和“在……上方”的含義應以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義。此外，“在……之上”或“在……上方”不僅意味著“在某物之上”或“在某物上方”，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文使用諸如“在……之下”、 “在……下方”、“下”、“在……之上”、“上”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的位置，因此，除非另外說明，否則半導體元件形成在基底的頂側。底表面與頂表面相對，因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一組水平面之間。層可以位準、垂直和/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，和/或可以在其上、其上方和/或其下方具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導電和觸點層(其中形成有觸點、互連線和/或垂直互連訪問(VIA))以及一個或複數個介電層。
在本公開內容中，為了便於描述，“層級”用於指代沿垂直方向具有基本相同高度的元件。例如，字元線和下面的閘極介電層可以被稱為“層 級”，字元線和下面的絕緣層可以一起被稱為“層級”，具有基本相同高度的字元線可以是被稱為“一層級的字元線”或類似的等。
如本文所使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設定的部件或過程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語“約”表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
在本公開內容中，術語“水平的/水平地/橫向的橫向地”表示標稱上平行於基底的側表面，並且術語“垂直的”或“垂直地”表示標稱上垂直於基底的側表面。
如本文所使用的，術語“3D記憶體”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為“儲存串”，諸如NAND串)的三維(3D)半導體元件，使得儲存串相對於基底在垂直方向上延伸。
根據本公開內容的各種實施例提供了用於3D NAND快閃記憶體中的高密度元件之間的電隔離的結構和製造方法。透過使用背面深溝槽隔離來代替或附加於傳統淺溝槽隔離，可以改善3D記憶體的周邊元件(例如，位元線驅動器)的性能和可靠性特性(例如，電場擊穿和崩潰電壓)。
圖1示出了根據本公開內容的一些實施例的示例性三維(3D)儲存裝置100的俯視圖。3D儲存裝置100可以是記憶體晶片(封裝)、記憶體裸晶或記憶體裸晶的任何部分，並且可以包括一個或複數個儲存平面101，每個儲存平面可以包括複數個儲存塊103。可以在每個儲存平面101上進行相同且併發的操作。大小可以是百萬位元組(MB)的儲存塊103是進行擦除操作的最小大小。如圖1所 示，示例性3D儲存裝置100包括四個儲存平面101，並且每個儲存平面101包括六個儲存塊103。每個儲存塊103可以包括複數個儲存單元，其中每個儲存單元可以透過諸如位元線和字元線的互連來尋址。位元線和字元線可以垂直佈置(例如，分別按行和列排列)，形成金屬線的陣列。在圖1中，位元線和字元線的方向被標記為“BL”和“WL”。在本公開內容中，儲存塊103也被稱為“儲存陣列”或“陣列”。儲存陣列是儲存裝置中的核心區域，進行儲存功能。
3D儲存裝置100還包括周邊區域105，即圍繞儲存平面101的區域。周邊區域105包含許多數位、類比和/或混合訊號電路以支援儲存陣列的功能，例如，頁緩衝器、行和列解碼器以及讀出放大器。周邊電路使用主動區域和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員來說是顯而易見的。
注意，圖1中所示的3D儲存裝置100中的儲存平面101的佈置和每個儲存平面101中的儲存塊103的佈置僅用作示例，其不限制本公開內容的範圍。
參考圖2，示出了根據本公開內容的一些實施例的圖1中的區域108的放大的俯視圖。3D儲存裝置100的區域108可以包括階梯區域210和通道結構區域211。通道結構區域211可以包括儲存串212的陣列，每個儲存串包括複數個堆疊的儲存單元。階梯區域210可以包括階梯結構和形成在階梯結構上的觸點結構214的陣列。在一些實施例中，在WL方向上跨通道結構區域211和階梯區域210延伸的複數個縫隙結構216可以將儲存塊劃分為複數個指儲存區218。至少一些縫隙結構216可以用作通道結構區域211中接觸儲存串212的陣列的公共源極觸點。可以在每個指儲存區218的中間設置頂部選擇閘極切口220，以將指儲存區218的頂部選擇閘極(TSG)分為兩部分，並且從而可以將指儲存區分為兩個可編程(讀/寫)頁。雖然可以在儲存塊級別進行3D NAND記憶體的擦除操作，但可以在儲存頁級別進行讀寫操作。頁的大小可以為千位元組(KB)。在一些實施例中，區 域108還包括虛設儲存串，用於在製造期間的製程變化控制和/或用於附加的機械支撐。
圖3示出了根據本公開內容的一些實施例的示例性三維(3D)儲存陣列結構300的一部分的透視圖。儲存陣列結構300包括基底330、在基底330上方的絕緣膜331、在絕緣膜331上方的一層級下選擇閘極(LSG)332以及多層級控制閘極333，也稱為“字元線(WL)”，其堆疊在LSG 332的頂部上以形成由交替的導電層和介電層組成的膜堆疊層335。為了清楚起見，在圖3中未示出與控制閘極的層級相鄰的介電層。
每一層級的控制閘極由透過膜堆疊層335的縫隙結構216-1和216-2隔開。儲存陣列結構300還包括在控制閘極333的堆疊層上方的一層級頂部選擇閘極(TSG)334。TSG 334、控制閘極333和LSG 332的堆疊層也稱為“柵電極”。儲存陣列結構300在相鄰LSG 332之間的部分基底330中還包括儲存串212和摻雜的源極線區域344。每個儲存串212包括穿過絕緣膜331及交替的導電層和介電層的膜堆疊層335延伸的通道孔336。儲存串212還包括在通道孔336的側壁上的儲存膜337、在儲存膜337之上的通道層338以及被通道層338圍繞的芯填充膜339。儲存單元340可以形成在控制閘極333和儲存串212的交點處。儲存陣列結構300還包括在TSG 334上方與儲存串212連接的多條位元線(BL)341。儲存陣列結構300還包括穿過多個觸點結構214與柵電極連接多條金屬互連線343。膜堆疊層335的邊緣構造成階梯形，以允許電連接到每一層級的柵電極。
在圖3中，出於說明目的，示出了三層級控制閘極333-1、333-2和333-3以及一層級TSG 334和一層級LSG 332。在此示例中，每個儲存串212可以包括三個儲存單元340-1、340-2和340-3，這三個儲存單元分別對應於控制閘極333-1、333-2和333-3。在一些實施例中，控制閘極的數量和儲存單元的數量可以超過三個，以增加儲存容量。儲存陣列結構300還可以包括其他結構，例如，TSG切口、 公共源極觸點和虛設通道結構。為了簡單起見，圖3未示出中這些結構。
為了實現更高的儲存密度，3D記憶體的垂直WL堆疊層的數量或每個儲存串的儲存單元的數量已大大增加，例如，從24個堆疊的WL層(即24L)增加到128層或更多。為了進一步減小3D記憶體的尺寸，可以將儲存陣列堆疊在周邊電路的頂部，反之亦然。例如，可以在第一晶圓上製造周邊電路，並且可以在第二晶圓上製造儲存陣列。然後，透過將第一和第二晶圓鍵合在一起，可以透過各種互連來連接儲存陣列和周邊電路。這樣，不僅可以增加3D記憶體的密度，而且周邊電路與儲存陣列之間的通訊也可以實現更高的頻寬和更低的功耗，因為可以透過基底(晶圓)鍵合來縮短互連長度。圖4A-4C、5-6、7A-7B、8A-8B、9A-9B、10A-10D、11A-11B、12A-12B和13示出了根據本公開內容的一些實施例的用於形成3D儲存裝置的結構和方法，其中，周邊電路透過晶圓鍵合與儲存陣列連接。
隨著3D儲存裝置的密度和性能的增加，還需要改進周邊電路以提供對儲存陣列的功能支援，例如，讀取、寫入和擦除儲存單元的數據。周邊電路的某些元件在高電壓下運行，例如頁緩衝器的位元線驅動器。同時，3D儲存裝置的縮放導致周邊元件的尺寸更小並且相鄰元件之間的距離更短。因此，對於高密度和/或高電壓周邊元件，必須改善電隔離。圖4A-4C、5-6、7A-7B、8A-8B、9A-9B、10A-10D、11A-11B、12A-12B和13示出了根據本公開內容的一些實施例的用於在各種處理階段的形成3D儲存裝置的背面深溝槽隔離(BDTI)的結構和方法。
圖4A示出了根據本公開內容的一些實施例的3D儲存裝置的示例性周邊電路400的截面。周邊電路400可以包括第一基底430，其中，第一基底430可以包括矽(例如，單晶矽)、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、玻璃、III-V族化合物、任何 其他合適的材料或其任何組合。在一些實施例中，可以在周邊元件製造之前對第一基底430進行雙面拋光。在該示例中，第一基底430包括在頂側和底側(分別也稱為第一側面430-1和第二側面430-2，或正面和背面)上的表面，兩者均被拋光和處理以為高品質的半導體元件提供光滑的表面。第一側面430-1和第二側面430-2是第一基底430的相對側面。
周邊電路400可以包括第一基底430的第一側面430-1上的一個或複數個周邊元件450(例如450-1、450-2、450-3等)。周邊元件450可以形成在第一基底430“上”，其中，周邊元件450的全部或一部分形成在第一基底430中(例如，在第一基底430的頂表面下方)和/或直接形成在第一基底430上。周邊元件450可以包括任何合適的半導體元件，例如，金屬氧化物半導體場效應電晶體(MOSFET)、雙極結型電晶體(BJT)、二極體、電阻器、電容器、電感器等。在半導體元件中，p型MOSFET和/或n型MOSFET(即，CMOS)被廣泛實現於邏輯電路設計中，並且在本公開內容中用作周邊元件450的示例。在該示例中，周邊電路400也稱為CMOS晶圓400。
周邊元件450可以是p通道MOSFET或n通道MOSFET，並且可以包括但不限於被淺溝槽隔離(STI)452圍繞的主動區域元件區域、在主動區域元件區域中透過n型或p型摻雜形成的井454(例如454-1、454-2、454-3等)，包括閘極介電質、閘極導體和/或閘極硬遮罩的閘極堆疊層456。周邊元件450還可以包括位於閘極堆疊層的每一側的源極/汲極擴展和/或暈圈區域(圖4A中未示出)、閘極間隔物458和源極/汲極460(例如460-1、460-2等)。周邊元件450可以進一步在源極/汲極的頂部中包括矽化物觸點區域(未示出)。也可以在第一基底430上形成其他已知的元件(例如，二極體、電容器、電阻器等)。周邊元件450的結構和製造方法對於本領域技術人員而言是已知的，並且其整體併入本文。
可以透過使用微影和蝕刻對基底進行圖案化、填充絕緣材料並拋光 該絕緣材料以在第一基底430上形成共平面的表面來形成STI 452。用於STI 452的絕緣材料可以包括氧化矽、氮氧化矽、TEOS、低溫氧化物(LTO)、高溫氧化物(HTO)、氮化矽等。STI 452的絕緣材料可以使用諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子增強CVD(PECVD)、低電壓化學氣相沉積(LPCVD)、高密度電漿(HDP)化學氣相沉積、快速熱化學氣相沉積(RTCVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、濺射、熱氧化或氮化或其組合的技術進行沉積。STI 452的形成還可以包括高溫退火步驟，以使所設置的絕緣材料緻密以改善電隔離。如對於本領域普通技術人員將顯而易見的，可以採用其他STI結構。
周邊元件450的井454可以包括用於n通道MOSFET 454-2的p型摻雜井和用於p通道MOSFET 454-1的n型摻雜井，並且分別被稱為p井454-2和n井454-1。井454的摻雜劑分佈和濃度影響周邊元件450的元件特性。對於具有低閾值電壓(Vt)的MOSFET元件，井454可以以較低濃度摻雜，並且可以形成低電壓p井或低電壓n井。對於具有高Vt的MOSFET，井454可以以更高的濃度摻雜，並且可以形成高電壓p井或高電壓n井。在一些實施例中，為了提供與p型基底的電隔離，可以在高電壓p井454-2下方形成深的n井454-3以用於具有高Vt的n通道MOSFET 450-3(也稱為高電壓nMOSFET或HV NMOS 450-3)。
n井的形成可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。p井的形成可以包括任何合適的p型摻雜劑，例如硼。摻雜劑的摻入可以透過離子注入，然後進行活化退火，或透過在磊晶期間對主動區域元件區域進行原位摻雜來實現。
周邊元件450的閘極堆疊層456可以透過“閘極首先”方案形成，其中，在形成源極/汲極之前設置並圖案化閘極堆疊層456。周邊元件450的閘極堆疊層456也可以透過“替換”方案形成，其中，可以首先形成犧牲閘極堆疊層， 然後在形成源極/汲極之後由高k介電層和閘極導體替換。
在一些實施例中，閘極介電質可以由氧化矽、氮化矽、氮氧化矽和/或高k介電質膜(例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭膜和/或其組合)製成。可以透過任何合適的方法來設置閘極介電質，諸如CVD、PVD、PECVD、LPCVD、RTCVD、濺射、MOCVD、ALD、熱氧化或氮化或其組合。
在一些實施例中，閘極導體可以由金屬或金屬合金製成，例如鎢、鈷、鎳、銅或鋁和/或其組合。在一些實施例中，閘極導體還可以包括導電材料，例如氮化鈦(TiN)、氮化鉭(TaN)等。閘極導體可以透過任何合適的沉積方法形成，例如濺射、熱蒸發、電子束蒸發、ALD、PVD和/或其組合。
在一些實施例中，閘極導體還可以包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽和任何其他合適的材料、和/或其組合。在一些實施例中，可以將多晶材料與任何合適類型的摻雜劑(諸如硼、磷或砷等)結合。在一些實施例中，閘極導體也可以是具有上述材料的非晶半導體。
在一些實施例中，閘極導體可以由包括WSix、CoSix、NiSix或AlSix等的金屬矽化物製成。金屬矽化物材料的形成可以包括使用與上述類似的技術形成金屬層和多晶半導體。金屬矽化物的形成還可以包括在沉積的金屬層和多晶半導體層上施加熱退火製程，然後去除未反應的金屬。
可以透過設置絕緣材料然後進行非等向性蝕刻來形成閘極間隔物458。用於閘極間隔物458的絕緣材料可以是任何絕緣體，包括氧化矽、氮化矽、氧氮化矽、TEOS、LTO、HTO等。可以使用諸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、濺射或其組合的技術來設置閘極間隔物458。閘極間隔物458的非等向性蝕刻包括乾式蝕刻，例如反應離子蝕刻(RIE)。
在源極/汲極460之間的閘極堆疊層456的閘極長度L是MOSFET的重要特徵。在MOSFET的操作期間，在閘極堆疊層456下方的井的頂部可以將帶電 的載流子從源極傳輸到汲極，並且被稱為MOSFET的通道。閘極長度L(也稱為通道長度)決定了MOSFET電流的大小，並針對邏輯電路大幅度縮小。閘極長度L可以小於大約100nm。在一些實施例中，閘極長度可以在約5nm至約30nm之間的範圍內。具有如此小的尺寸的閘極堆疊層的圖案化非常具有挑戰性，並且可以使用包括光學鄰近校正、兩次曝光和/或兩次蝕刻、自對準雙重圖案化等的技術。
在一些實施例中，周邊元件450的源極/汲極460與高濃度摻雜劑結合。對於n型MOSFET 450-2，用於源極/汲極460-2的摻雜劑可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對於p型MOSFET 450-1，用於源極/汲極460-1的摻雜劑可以包括任何合適的p型摻雜劑，例如硼。可以透過離子注入，然後進行摻雜劑活化退火來實現摻雜劑摻入。源極/汲極460可以由與第一基底430相同的材料製成，例如，矽。在一些實施例中，周邊元件450的源極/汲極460可以由與第一基底430不同的材料製成以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極460-1可以包括SiGe，並且用於n型MOSFET的源極/汲極460-2可以結合有碳。用不同的材料形成源極/汲極460可以包括在源極/汲極區域中回蝕刻基底材料，以及使用諸如磊晶的技術來設置新的源極/汲極材料。源極/汲極460的摻雜也可以透過在磊晶期間的原位摻雜來實現。在一些實施例中，周邊元件450(例如，HV NMOS 450-3)可以在汲極460-2和閘極堆疊層456之間具有輕摻雜汲極(LDD)460-3。LDD 460-3可以減小汲極460-2施加有高電壓時的電場。
周邊元件450還可以沿著閘極堆疊層456的每一側具有可選的源極/汲極擴展和/或暈圈區域(圖4A中未示出)。源極/汲極擴展和/或暈圈區域位於閘極堆疊層下方的主動區域元件區域內部，並且主要為了對通道長度小於約0.5μm的周邊元件450的改進的短通道控制而實施。源極/汲極擴展和/或暈圈區域的形成 可以類似於源極/汲極460的形成，但是可以使用不同的注入條件(例如，劑量、角度、能量、種類等)來獲得優化的摻雜輪廓、深度或濃度。
周邊元件450可以在具有平坦主動區域元件區域(如圖4A所示)的第一基底430上形成，其中MOSFET的通道和電流流動的方向平行於第一基底430的表面。在一些實施例中，周邊元件450也可以形成在具有3D主動區域元件區域的第一基底430上，例如形狀類似於“鰭”(未示出)的所謂的“FINFET”，其中MOSFET的閘極堆疊層包裹在鰭的周圍，並且MOSFET的通道沿著鰭的三個側面(閘極下方的頂部和兩個側壁)。FINFET元件的結構和方法對於本領域技術人員而言是已知的，在本公開內容中將不作進一步討論。
在一些實施例中，周邊電路400可以在周邊元件450上方包括第一側面430-1上的周邊互連層462(或第一互連層)，以提供不同周邊元件450與外部設備(例如電源、另一個晶片、I/O設備等)之間的電連接。周邊互連層462可以包括一個或複數個互連結構，例如，一個或複數個垂直觸點結構464和一個或複數個橫向導線466(例如466-1、466-2等)。觸點結構464和導線466可以廣泛地包括任何適當類型的互連，例如中段制程(MOL)互連和後段制程(BEOL)互連。周邊電路400中的觸點結構464和導線466可以包括任何合適的導電材料，例如鎢(W)、鈷(Co)、銅(Cu)、鈦(Ti)、鉭(Ta)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、鎳、矽化物(WSix、CoSix、NiSix、AlSix等)、金屬合金或其任何組合。導電材料可以透過一種或多種薄膜沉積製程來沉積，例如化學氣相沉積(CVD)、電漿增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍、濺射、蒸發或其任何組合。
周邊互連層462可以進一步包括絕緣層468。周邊互連層462中的絕緣層468可以包括絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽(諸如F-、C-、N-或H-摻雜的氧化物)、四乙氧基矽烷(TEOS)、聚醯亞胺、旋塗玻 璃(SOG)、低k介電材料(例如多孔SiCOH)、倍半矽氧烷(SSQ)或其任何組合。絕緣材料可以透過一種或多種薄膜沉積製程來沉積，例如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。
在圖4A中，作為示例示出了兩個導電層級470-1和470-2(也稱為“金屬層級”)，其中每個金屬層級470(例如470-1或470-2)包括觸點結構464和導線466。相同金屬層級的導線466位於距第一基底430相同的距離處。用於周邊電路400的金屬層級470的數量不受限制，並且可以是針對3D記憶體性能進行優化的任意數量。
可以透過從周邊電路400的底部到頂部堆疊金屬層級470來形成周邊互連層462。在圖4A中的周邊電路400的示例中，可以首先形成底部金屬層級470-1，然後可以在底部金屬層級470-1的頂部上形成上部金屬層級470-2。每個金屬層級470的製造製程可以包括但不限於設置具有金屬層級所需的厚度的絕緣層468的一部分，使用微影和乾式/濕式蝕刻來圖案化絕緣層468的該部分以形成用於觸點結構464和導線466的接觸孔，設置導電材料以填充用於觸點結構464和導線466的接觸孔，並透過使用諸如化學機械拋光(CMP)或反應離子蝕刻(RIE)的平坦化製程去除接觸孔外部的過量導電材料。
在一些實施例中，周邊電路400還包括一個或複數個基底觸點472，其中，基底觸點472提供到第一基底430的電連接。基底觸點472可以包括具有多層級的垂直觸點結構464和橫向導線466的一個或複數個導電層級470。在圖4A中，示出了具有一層級的觸點結構和導線的基底觸點472作為示例，其中基底觸點472的垂直觸點結構延伸穿過絕緣層468並電接觸第一基底430。在一些實施例中，第一基底430是p型，並且基底觸點472可以與p井454-2接觸。
在一些實施例中，最頂部的導線466(例如，圖4A中的466-2)可被暴露作為周邊電路400的頂表面，其中最頂部的導線466-2可以直接與另一個晶片或 外部元件上的導線連接。
在一些實施例中，最頂部的導線466-2可以嵌入絕緣層468內部(如圖4A所示)，其中，導線466頂部上的絕緣材料在運輸或處理期間提供防刮擦保護。稍後可以透過形成金屬通孔或簡單地透過使用乾式/濕式蝕刻回蝕絕緣層468來建立到最頂部的導線466的電連接。
然而，周邊元件450不限於MOSFET。其他元件的結構，例如二極體、電阻器、電容器、電感器、BJT等，可以在MOSFET的製造過程期間透過不同的遮罩設計和佈局同時形成。為了形成除MOSFET之外的元件，可以在MOSFET的製程流程中添加或修改製程步驟，例如，獲得不同摻雜劑分佈、膜厚度或材料堆疊層等的製程。在一些實施例中，除了MOSFET之外的周邊元件450也可以用額外的設計和/或微影遮罩級來製造，以達到特定的電路要求。
在一些實施例中，複數個周邊元件450可以用於形成用於周邊電路400的操作的任何數位、類比和/或混合訊號電路。周邊電路400可以例如進行行/列的解碼、時序和控制、讀取、寫入和擦除儲存陣列的數據等。
圖4B示出了根據本公開內容的一些實施例的周邊區域401的俯視圖。周邊區域401可以是圖4A中的周邊電路400的一部分，例如頁緩衝器的一部分。在圖4A中示出了在周邊區域401中沿線AA'的截面。在圖4B中，省略了圖4A中的周邊互連層462以示出其下方的材料和結構。
在一些實施例中，在周邊區域401中密集地分佈周邊元件450，例如高電壓nMOSFET(HV NMOS)450-3。例如，在頁緩衝器中，HV NMOS 450-3可以用於驅動儲存陣列中的位元線以程式設計和擦除儲存資料。這樣，頁緩衝器中的HV NMOS 450-3可以按類似於陣列的配置的行和列進行佈局。
隨著儲存陣列的字元線和位元線在3D記憶體中變得更密集，周邊元件450的尺寸和相鄰元件之間的間隔越來越小。例如，隨著3D儲存技術的發展， 驅使相鄰的HV NMOS 450-3之間的間隔“s”成為更小的尺寸。
在圖4B中，HV NMOS 450-3的主動區域元件區域是被STI 452圍繞的半導體區域。為了支援高電壓操作，HV NMOS 450-3的源極/汲極460-2可以是不對稱地設置在閘極堆疊層456的相對側上，其中汲極460-2D可以更遠離閘極堆疊層456，而源極460-2S可以更靠近閘極堆疊層456。LDD 460-3可以設置在閘極堆疊層456和汲極460-2D之間，以在汲極460-2D被施加有高電壓時減小電場。
圖4C示出了根據本公開內容的一些實施例的沿線BB'的周邊區域401的截面圖。在圖4C中，為簡單起見，省略了周邊互連層462的觸點結構464和導線466。
在一些實施例中，STI 452可以以等於間隔“s”的寬度設置在相鄰汲極460-2D之間。可以將LDD 460-3設置在每個汲極460-2D下方，以減小汲極460-2D與井454-2之間的電場。
在一些實施例中，周邊區域401中的周邊元件450可以包括HV NMOS 450-3。在該示例中，汲極460-2D可以高濃度地摻雜有n型摻雜劑，LDD 460-3可以輕度摻雜有n型摻雜劑，並且井454-2可以摻雜有p型摻雜劑。深n井454-3可以將p井454-2與p型基底430隔離。在該配置中，可以透過在LDD 460-3和p井454-2之間、p井454-2和深n井454-3之間、以及深n井454-3和p型基底430之間的界面處形成的PN接面，將汲極460-2D和LDD 460-3與基底隔離。同時，可以透過STI 452和在p井454-2與LDD 460-3之間的界面處形成的PN接面，將汲極460-2D和LDD 460-3與相鄰的汲極和LDD隔離。
在一些實施例中，周邊元件450的洩漏電流和崩潰電壓取決於摻雜劑濃度/分佈、施加的電壓及物理尺寸，例如井454的深度、間隔“s”和STI 452的深度“d”等。例如，可以透過使用較高的注入能量的更深的井454來改善周邊元件的電隔離。更深的STI 452也可以透過更高縱橫比的蝕刻來形成。但是，由於 元件性能和可靠性要求以及製程複雜性，這些調整可能會受到限制。這樣，需要改善隔離結構以支援用於3D記憶體的周邊電路400的操作，並且接下來將詳細討論。
圖5示出了根據本公開內容的一些實施例的示例性3D儲存陣列500的截面。3D儲存陣列500可以是3D NAND儲存陣列，並且可以包括第二基底530、儲存單元340和陣列互連層562(或第二互連層)。第二基底530可以類似於第一基底430。陣列互連層562可以類似于周邊互連層462，並且可以使用相似的材料和相似的製程來形成。例如，陣列互連層562的互連結構(例如，觸點結構564和導線566)和絕緣層568分別類似于周邊互連層462的互連結構(例如，觸點結構464、導線466)和絕緣層468。
在一些實施例中，3D儲存陣列500可以是用於3D NAND快閃記憶體的儲存陣列，其中儲存單元340可以作為儲存串212垂直地堆疊。儲存串212延伸穿過多個導體層574和介電層576對。複數個導體/介電層對在本文中也稱為“交替的導體/介電堆疊層”578。交替的導體/介電堆疊層578中的導體層574和介電層576沿垂直方向交替。即，除了在交替的導體/介電堆疊層578的頂部或底部的那些之外，每個導體層574可以在兩側被兩個介電層576夾在中間，並且每個介電層576可以在兩側被兩個導體層574夾在中間。導體層574可以各自具有相同的厚度或具有不同的厚度。類似地，介電層576可以各自具有相同的厚度或具有不同的厚度。在一些實施例中，與導體/介電層對相比，交替的導體/介電堆疊層578包括具有不同材料和/或厚度的更多導體層或更多介電層。導體層574可以包括導體材料，諸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、摻雜的矽、矽化物(例如，NiSix、WSix、CoSix、TiSix)或其任何組合。介電層576可以包括介電材料，諸如氧化矽、氮化矽、氧氮化矽或其任何組合。
如圖5所示，每個儲存串212可以包括通道層338和儲存膜337。在一些 實施例中，通道層338包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜337是包括穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)和阻障層的複合層。每個儲存串212可以具有圓柱形狀(例如，柱形)。根據一些實施例，通道層338、穿隧層、儲存層和阻障層沿著從柱的中心朝向外表面的方向依次排列。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻障層可以包括氧化矽、氮化矽、高介電常數(高k)介電質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，儲存膜337包括ONO介電質(例如，包括氧化矽的穿隧層，包括氮化矽的儲存層以及包括氧化矽的阻障層)。
在一些實施例中，交替的導體/介電堆疊層578中的每個導體層574可以用作用於儲存串212的每個儲存單元的控制閘極(例如，圖3中的控制閘極333)。如圖5所示，儲存串212可以包括在儲存串212的下端的下部選擇閘極332(例如，源極選擇柵)。儲存串212還可以包括在儲存串212的上端的頂部選擇閘極334(例如，汲極選擇柵)。如本文中所使用的，部件(例如，儲存串212)的“上端”是在垂直方向上遠離第二基底530的端部，並且部件(例如，儲存串212)的“下端”是在垂直方向上更靠近第二基底530的端部。如圖5所示，對於每個儲存串212，汲極選擇柵334可以在源極選擇柵332上方。在一些實施例中，選擇柵332/334包括導體材料，諸如W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。
在一些實施例中，3D儲存陣列500包括在儲存串212的通道層338的下端上的磊晶層580。磊晶層580可以包括諸如矽的半導體材料。磊晶層580可以從第二基底530上的半導體層582磊晶生長。半導體層582可以是未被p型或n型摻雜劑摻雜的、被p型或n型摻雜劑部分摻雜的(在厚度方向和/或寬度方向上)、或者被p型或n型摻雜劑完全摻雜的。對於每個儲存串212，磊晶層580在本文中被稱為“磊晶插塞”。在每個儲存串212的下端的磊晶插塞580可以接觸通道層338和半導體層582的摻雜區。磊晶插塞580可以用作儲存串212的下端處的下部選擇閘極 332的通道。
在一些實施例中，陣列裝置還包括階梯區域210中的字元線的複數個觸點結構214(也稱為字元線觸點)。每個字元線觸點結構214可以與交替的導體/介電堆疊層578中的相應導體層574形成電接觸，以單獨地控制儲存單元340。可以透過乾式/濕式蝕刻接觸孔，然後填充導體(例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或其任何組合)，來形成字元線觸點結構214。
如圖5所示，3D儲存陣列500還包括形成在儲存串212的頂部上的位元線觸點584，以提供對儲存串212的通道層338的單獨訪問。與字元線觸點結構214和位元線觸點584連接的導線分別形成3D儲存陣列500的字元線和位元線。通常，字元線和位元線彼此垂直放置(例如，分別在行和列中)，從而形成記憶體的“陣列”。
在一些實施例中，3D儲存陣列500還包括第二基底530的基底觸點572。可以使用與第一基底430的基底觸點472類似的材料和製程來形成基底觸點572。基底觸點572可以提供與3D儲存陣列500的第二基底530的電連接。
圖6示出了根據本公開內容的一些實施例的示例性3D儲存裝置600的截面。3D儲存裝置600包括在第一基底430上製造的周邊電路400和在第二基底530上製造的3D儲存陣列500。在該示例中，將3D儲存陣列500上下翻轉並利用直接鍵合或混合鍵合與周邊電路400接合。在鍵合界面688處，周邊電路400和3D儲存陣列500透過複數個互連通孔(VIA)486/586電連接。
在一些實施例中，3D儲存裝置600的鍵合界面688位於周邊互連層462的絕緣層468和陣列互連層562的絕緣層568之間。互連通孔486和586可以在鍵合界面688處被接合以電連接周邊互連層462的任何導線466或觸點結構464與陣列互連層562的任何導電線566或觸點結構564。這樣，可以電連接周邊電路400和3D儲存陣列500。
在一些實施例中，3D儲存裝置600的鍵合界面688位於鍵合層690內部。在該示例中，互連通孔486和586延伸穿過鍵合層690，並且還形成周邊互連層462的任何導線466或觸點結構464與陣列互連層562的導線566或觸點結構564之間的電連接。這樣，也可以電連接周邊電路400和3D儲存陣列500。
在一些實施例中，可以在鍵合製程之前將鍵合層690設置在周邊電路400(在圖4A中)和/或3D儲存陣列500(在圖5中)的頂部上。鍵合層690可以包括介電材料，諸如氧化矽、氮化矽、氧氮化矽或其任何組合。鍵合層690還可以包括黏結材料，例如環氧樹脂、聚醯亞胺、乾膜、光敏聚合物等。鍵合層690可以透過一種或多種薄膜沉積製程形成，例如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。
在一些實施例中，在形成鍵合層690之後，可以分別為周邊電路400和3D儲存陣列500形成互連通孔486和586。互連通孔486/586可以包括金屬或金屬合金，例如銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、鈦(Ti)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)等或其任何組合。互連通孔486/586的金屬或金屬合金可以透過一種或多種薄膜沉積製程來設置，例如化學氣相沉積(CVD)、等離子增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍、濺射、蒸發或其任何組合。
互連通孔486/586的製造製程可以進一步包括但不限於微影、濕式/乾式蝕刻、平坦化(例如CMP或RIE回蝕刻)等。
在一些實施例中，周邊電路400和3D儲存陣列500可以在裸晶級(例如，裸晶對裸晶，或晶片對晶片)或晶圓級(例如，晶圓對晶圓或晶片對晶圓)鍵合在一起，這取決於產品設計和製造策略。晶圓級的鍵合可以提供高產量，其中具有周邊電路400的第一基底430上的所有裸晶/晶片可以同時與具有3D儲存陣列500的第二基底530接合。可以在晶圓鍵合後切割單個3D儲存裝置600。另一 方面，可以在切割和裸晶測試之後進行裸晶級的鍵合，其中可以首先選擇周邊電路400和3D儲存陣列500的功能裸晶，然後進行鍵合以形成3D儲存裝置600，從而實現更高的3D儲存裝置600成品率。
在一些實施例中，在鍵合過程期間，當周邊電路400的互連通孔486與3D儲存陣列500的對應互連通孔586對準時，周邊互連層462可以與陣列互連層562對準。結果，對應的互連通孔486/586可以在鍵合界面688處連接，並且3D儲存陣列500可以與周邊電路400電連接。
在一些實施例中，周邊電路400和3D儲存陣列500可以透過混合鍵合而接合。混合鍵合，特別是金屬/介電質混合鍵合，可以是直接鍵合技術(例如，在不使用例如焊料或黏合劑的中間層的情況下在表面之間形成鍵合)，其同時獲得金屬-金屬鍵合和介電質-介電質鍵合。
在一些實施例中，周邊電路400和3D儲存陣列500可以透過使用鍵合層690來鍵合。在鍵合界面688處，除了金屬與金屬的鍵合之外，鍵合可以發生在氮化矽與氮化矽之間，氧化矽與氧化矽之間，或者氮化矽與氧化矽之間。在一些實施例中，鍵合層還可以包括黏合材料以增強鍵合強度，例如環氧樹脂、聚醯亞胺、乾膜等。
在一些實施例中，可以使用處理製程來增強鍵合界面688處的鍵合強度。該處理製程可以製備陣列互連層562和周邊互連層462的表面，使得絕緣層562/462的表面形成化學鍵。處理製程可以包括例如電漿處理(例如，用含電漿的F、Cl或H)或化學過程(例如，甲酸)。在一些實施例中，處理製程可以包括可在真空或惰性環境(例如，用氮氣或氬氣)中在約250℃至約600℃的溫度下進行的熱處理。熱處理可以導致互連通孔486和586之間的金屬相互擴散。結果，在鍵合製程之後，互連通孔的相應對中的金屬材料可以彼此互混或形成合金。
在將周邊互連層和陣列互連層鍵合在一起之後，可以將在第一基底 430上製造的周邊電路400的至少一個周邊元件與在第二基底530上製造的3D儲存陣列500的至少一個儲存單元電連接。
圖6示出了可以將3D儲存陣列500鍵合在周邊電路400的頂部上的實施例。在一些實施例中，可以將周邊電路400鍵合在3D儲存陣列500的頂部上。
透過鍵合，3D儲存裝置600可以起到類似於在同一基底上製造周邊電路和儲存陣列(如圖1所示)的3D記憶體的作用。透過將3D儲存陣列500和周邊電路400在頂部彼此堆疊，可以增加3D儲存裝置600的密度。同時，由於周邊電路400和3D儲存陣列500之間的互連距離可以透過使用堆疊設計而減小，因此可以增加3D儲存裝置600的頻寬。
圖7A示出了根據本公開內容的一些實施例的3D儲存裝置700的截面圖。3D儲存裝置700包括在形成圖6中的3D儲存裝置600之後設置在第一基底430的第二側面430-2上的介電覆蓋層792。
在一些實施例中，在將3D儲存陣列500與周邊電路400鍵合之後，周邊電路400的第一基底430可以從背面430-2(或第二側面)減薄。在一些實施例中，基底減薄製程可以包括磨削、乾式蝕刻、濕式蝕刻和化學機械拋光(CMP)中的一種或多種。減薄之後的第一基底430的厚度可以在1μm至10μm之間的範圍內。
介電覆蓋層792可以是任何合適的絕緣材料，例如氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽(例如F-、C-、N-或H-摻雜的氧化物)、四乙氧基矽烷(TEOS)、聚醯亞胺、旋塗玻璃(SOG)、低k介電材料(例如多孔SiCOH)、倍半矽氧烷(SSQ)或其任何組合。絕緣材料可以透過一種或多種薄膜沉積製程來沉積，例如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。在一些實施例中，介電覆蓋層792在沉積之後覆蓋第一基底430的整個背面430-2。
圖7B示出了根據本公開內容的一些實施例的圖7A中的3D儲存裝置700的區域701的截面圖。區域701對應於圖4A-4C中的周邊區域401，具有高密度的周邊元件450(例如，HV NMOS 450-3)。圖7A中的區域701的橫截面對應於在與3D儲存陣列500鍵合後沿線A-A'的周邊區域401的截面圖。圖7B中的區域701的截面對應於在與3D儲存陣列500鍵合後沿線BB'的周邊區域401的截面圖。
圖8A和圖8B示出根據本公開內容的一些實施例的3D儲存裝置801的俯視圖和截面圖。3D儲存裝置801包括在3D儲存裝置700和區域701(在圖7A和7B中)中形成的複數個溝槽894。在圖8A的俯視圖中，為了示出下面的材料，省略了儲存陣列500、鍵合層690和周邊互連層462。圖8B中的截面沿著圖8A中的線BB'，對應於先前處理階段中的圖4C和圖7B中的截面。注意，在圖8A的俯視圖中，溝槽894在閘極堆疊層456和STI 452下方。
在一些實施例中，在形成圖7A中的3D儲存裝置700之後，可以從第一基底430的背面430-2形成儲存裝置801的複數個溝槽894(圖7B中的區域701的放大圖)。在該示例中，溝槽894穿透介電覆蓋層792並延伸到第一基底430中，從而在溝槽的底部暴露出STI 452的一部分。在一些實施例中，溝槽894還穿透井454(例如，深n井454-3和p井454-2)。在一些實施例中，溝槽894的寬度“w”可以比兩個相鄰的汲極460-2D之間的間隔“s”窄。
可以透過使用微影和蝕刻來形成溝槽894。蝕刻製程可以包括濕式化學蝕刻、反應離子蝕刻(RIE)、高縱橫比電漿蝕刻或其任何組合。在一些實施例中，第一基底430中的矽可以透過將使用SF6化學物質的電漿蝕刻和使用C4F8化學物質的保護膜沉積交替來蝕刻。
在圖8A中呈現了溝槽894的示例性佈局。在該示例中，溝槽894平行於線AA'，即，垂直於閘極堆疊層456或線BB'延伸。即，從第一基底430的背面430-2在相鄰的汲極460-2之間形成溝槽894。
圖9A和9B示出了根據本公開內容的一些實施例的3D儲存裝置901的俯視圖和截面圖。3D儲存裝置901包括形成在圖8A和8B的3D儲存裝置801中的複數個背面深溝槽隔離(BDTI)996(也稱為深溝槽隔離)。注意，在圖9A的俯視圖中，為了示出下面的材料，省略了儲存陣列500、鍵合層690和周邊互連層462。
在一些實施例中，可以透過在溝槽894內(在圖8A和8B中)設置溝槽絕緣層995，然後進行平坦化製程來形成BDTI 996。溝槽絕緣層995可以是任何合適的絕緣體，例如，氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽(例如、F-、C-、N-或H-摻雜的氧化物)、四乙氧基矽烷(TEOS)、聚醯亞胺、旋塗玻璃(SOG)、低k介電材料(例如多孔SiCOH)、倍半矽氧烷(SSQ)或其任何組合。溝槽絕緣層可以透過一種或多種薄膜沉積製程來沉積，諸如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。在一些實施例中，可以在沉積之後實施熱處理以使溝槽絕緣層995緻密。
在一些實施例中，透過使用諸如CMP、RIE等的平坦化製程，BDTI 996可以與介電覆蓋層792共平面。
隨著儲存陣列的字元線和位元線在3D記憶體中變得更密集，周邊元件450的尺寸和相鄰周邊元件之間的間隔越來越小。同時，施加更高的電壓以操作具有更高的密度和更大的儲存容量的3D記憶體。因此，對於3D記憶體中的周邊元件維持期望的可靠性存在挑戰。例如，HV NMOS 450-3的相鄰汲極460-2之間需要良好的電隔離，以防止穿過STI 452的穿通。透過使用BDTI 996，可以為兩個相鄰周邊元件(例如HV NMOS 450-3)提供額外的電隔離。在一些實施例中，BDTI 996可以從第一基底430的背面430-2在平行於線AA'的方向上形成(如圖9A和9B所示)。在該示例中，可以透過STI 452和BDTI 996減小在平行於線BB'的方向上的洩漏電流，同時可以透過STI 452減小在平行於線AA'的方向上的洩漏電流。在一些實施例中，BDTI 996還可以從第一基底430的背面430-2在平行於線BB' 的方向上在相鄰周邊元件之間形成。在該示例中，透過STI 452和BDTI 996可以減小沿線AA'和BB'的方向上的洩露電流。
在以上描述中，可以在周邊電路400與3D儲存陣列500鍵合之前在第一基底430上形成淺溝槽隔離(STI)452。在此示例中，BDTI 996提供額外的電隔離，從而減少了從STI 452下方的相鄰周邊元件450(例如HV NMOS 450-3)之間的洩漏電流。
在一些實施例中，可以在沒有STI 452的情況下透過背面深溝槽隔離來提供相鄰周邊元件450(例如，HV NMOS 450-3)之間的電隔離。圖10A-10D、11A-11B和12A-12B中示出了這些實施例。
圖10A和10B示出了根據本公開內容的一些實施例的3D儲存裝置1001的俯視圖和截面圖。圖10B中的3D儲存裝置1001的截面沿圖10A中的線BB'。
在一些實施例中，3D儲存裝置1001可以是周邊電路400的一部分，類似於圖4A-4C所示的周邊區域401。3D儲存裝置1001還包括第一基底430、周邊元件(例如，HV NMOS 450-3)和周邊互連層462(圖10A中省略)。在該示例中，可以在平行於線BB'的方向上在相鄰周邊元件450-3之間形成STI 452。3D儲存裝置1001沿線A-A'的截面與圖4A中的周邊區域401的截面相似，在此不再贅述。
在一些實施例中，井(例如，p井454-2、深n井454-3等)、源極和汲極(例如，源極460-2S和汲極460-2D)及周邊元件(例如，HV NMOS 450-3)的輕摻雜汲極(LDD)460-3也可以透過注入，然後進行啟動退火而形成，這與圖4A-4C中的各個形成類似。
在一些實施例中，井(例如，p井454-2、深n井454-3等)、源極和汲極(例如，源極460-2S和汲極460-2D)及周邊元件(例如，HV NMOS 450-3)的輕摻雜汲極(LDD)460-3可以被設計用於具有圖10A和10B所示的圖案的單個周邊元件450-3。
在一些實施例中，井(例如，p井454-2、深n井454-3等)、源極和汲極(例如，源極460-2S和汲極460-2D)及周邊元件450-3的輕摻雜汲極(LDD)460-3可以具有為複數個周邊元件(例如，HV NMOS 450-3)設計的圖案，具有圖10C和10D所示的圖案。在該示例中，位於相同主動區域元件區域中(在相鄰的STI 452之間)的周邊元件可以共用相同的井、源極/汲極和LDD。在該示例中，由STI 452在平行於線AA'的方向上限定周邊元件的主動區域元件區域。在此處理階段，在平行於線BB'的方向上未限定周邊元件的主動區域元件區域，並且可以在後續製程中由背面深溝槽隔離來限定。
圖11A和11B示出了根據本公開內容的一些實施例的3D儲存裝置1101的俯視圖和截面圖。圖11B中的3D儲存裝置1101的截面沿著圖11A中的線BB'。
在一些實施例中，3D儲存裝置1101包括使用先前描述的類似方法鍵合在3D儲存裝置1001(在圖10中)上的3D儲存陣列500(在圖5中)。在一些實施例中，3D儲存裝置1101還包括鍵合層690。注意，在圖11A的俯視圖中，為了示出下方材料，省略了儲存陣列500、鍵合層690和周邊互連層462。
在一些實施例中，在將3D儲存陣列500與3D儲存裝置1001鍵合之後，可以減薄第一基底430的第二側面或背面430-2。在一些實施例中，介電覆蓋層792可以被設置在第一基底430的背面430-2上。基底減薄和介電覆蓋層沉積的過程與先前針對圖7A和7B所述的過程相似。
在一些實施例中，3D儲存裝置1101還包括複數個溝槽1194。溝槽1194穿透第一基底430。在一些實施例中，溝槽1194延伸穿過井(例如，p井454-2、深n井454-3等)和源極/汲極460-2S/460-2D。在一些實施例中，周邊互連層462的一部分可以在溝槽1194的底部處暴露。
可以使用與溝槽894類似的製程來形成溝槽1194，其包括從第一基底430的背面430-2進行微影和蝕刻。蝕刻製程可以包括濕式化學蝕刻、反應離子蝕 刻(RIE)、高縱橫比電漿蝕刻、或其任何組合。在一些實施例中，第一基底430的矽可以透過將使用SF6化學物質的電漿蝕刻和使用C4F8化學物質的保護膜沉積交替來蝕刻。
在圖11A中呈現了溝槽1194的示例性佈局。注意，在該俯視圖中，溝槽1194在閘極堆疊層456和STI 452下方。在該示例中，溝槽1194平行於線AA'，即，垂直於閘極堆疊層456或線BB'延伸。可以從第一基底430的背面430-2在相鄰的汲極460-2之間形成溝槽1194。
圖12A和圖12B示出根據本公開內容的一些實施例的3D儲存裝置1201的俯視圖和截面圖。圖12B中的3D儲存裝置1201的截面沿著圖12A中的線BB'。注意，在圖12A的俯視圖中，為了示出下方材料，省略了儲存陣列500、鍵合層690和周邊互連層462。
在一些實施例中，3D儲存裝置1201包括複數個背面深溝槽隔離(BDTI)1296。可以透過在圖11A和11B中的3D儲存裝置1101的溝槽1194內部設置溝槽絕緣層1295來形成BDTI 1296。溝槽絕緣層1295可以是任何合適的絕緣體，例如，氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽(例如，F-、C-、N-或H-摻雜的氧化物)、四乙氧基矽烷(TEOS)、聚醯亞胺、旋塗玻璃(SOG)、低k介電材料(例如多孔SiCOH)、倍半矽氧烷(SSQ)或其任何組合。溝槽絕緣層1295可以透過一種或多種薄膜沉積製程來沉積，諸如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。在一些實施例中，可以在沉積之後實施熱處理以使溝槽絕緣層1295緻密。
在一些實施例中，透過使用諸如CMP、RIE等的平坦化製程，BDTI 1296可以與介電覆蓋層792共平面。
透過使用BDTI 1296，可以在相鄰的周邊元件(例如HV NMOS 450-3)之間形成電隔離。在一些實施例中，可以從第一基底430的背面430-2在平行於線 AA'的方向上形成BDTI 1296(如圖12A和12B所示)。在該示例中，BDTI 1296可以減小平行於線BB'的方向上的洩漏電流，而無需依賴淺溝槽隔離，而STI 452可以減小平行於線AA'的方向上的洩漏電流。
在一些實施例中，也可以從第一基底430的背面430-2在平行於線BB'的方向上在相鄰的周邊元件之間形成BDTI 1296。在該示例中，BDTI 1296可以減小沿線AA'和BB'的方向上的洩漏電流，而無需依賴STI 452。
以高密度圖案化小的特徵在半導體製造中一直具有挑戰性。對諸如淺溝槽隔離之類的關鍵結構實施了複雜的系統和製程(例如，極紫外(EUV)微影和雙圖案)，以形成主動區域元件區域。因此，在一些區域中，例如在平行於線AA'的方向上在周邊元件之間去除STI 452，可以降低用於以高密度和小間距圖案化主動區域元件區域的製程複雜性。
圖13示出了根據本公開內容的一些實施例的示例性製造過程1300，其用於形成圖4A-4C、5-6、7A-7B、8A-8B和9A-9B中所示的3D儲存裝置的背面深溝槽隔離、以及圖10A-10D、11A-11B和12A-12B中所示的另一3D儲存裝置。應當理解，製造過程1300中示出的操作不是窮舉的，並且其他操作也可以在任何示出的操作之前、之後或之間進行。在一些實施例中，示例性製造過程1300的一些過程步驟可被省略或包括為簡單起見此處未描述的其他過程步驟。在一些實施例中，製造過程1300的過程步驟可以以不同順序執行和/或改變。
如圖13所示，製造過程1300在過程步驟S1310處開始，其中在第一基底的第一側面(例如，正面)上形成周邊電路。在一些實施例中，周邊電路的形成包括形成一個或複數個周邊元件和周邊互連層。作為示例，周邊電路可以是圖4A所示的周邊電路400，包括周邊元件450和周邊互連層462。周邊電路的製造過程可以類似於周邊電路400的製造過程。
在一些實施例中，可以在周邊元件450之間形成諸如圖4A-4C、10A和 10C中的STI 452的STI。STI的形成包括但不限於使用微影和蝕刻來圖案化第一基底430的第一側面430-1，填充絕緣材料並拋光絕緣材料以形成共平面表面。STI 452的絕緣材料可以包括氧化矽、氮氧化矽、TEOS、低溫氧化物(LTO)、高溫氧化物(HTO)、氮化矽等。STI 452的絕緣材料可使用諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子增強CVD(PECVD)、低壓化學氣相沉積(LPCVD)、高密度電漿(HDP)化學氣相沉積、快速熱化學氣相沉積(RTCVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、濺射、熱氧化或氮化或其組合的技術設置。STI 452的形成還可以包括高溫退火步驟，以使所設置的絕緣材料緻密以改善電隔離。
在一些實施例中，可以為周邊電路400形成複數個周邊互連通孔。周邊互連通孔可以是圖6中的互連通孔486，並且可以由相似的材料製成。形成周邊互連通孔以進行周邊電路的電連接。周邊互連通孔的製造過程包括微影、使用濕式/乾式蝕刻形成溝槽、在溝槽內設置和填充導電材料以及透過使用諸如CMP的平坦化製程去除溝槽外的過多材料。
在一些實施例中，鍵合層可以設置在周邊電路上。鍵合層可以是圖6中的鍵合層690，並且可以使用類似的技術來製造。
在過程步驟S1320，在第二基底上形成3D儲存陣列。在一些實施例中，3D儲存陣列可以是圖5中的3D儲存陣列500。3D儲存陣列可以包括複數個儲存單元和陣列互連層，例如，儲存單元340和陣列互連層562。在一些實施例中，3D儲存陣列是3D NAND快閃記憶體，並且可以至少包括儲存串(例如，儲存串212)和階梯結構。
在一些實施例中，3D儲存陣列500的製造可以包括形成複數個介電層對(在本文中也稱為“交替介電質堆疊層”)，具有第一介電層576和不同於第一介電層576的第二介電層(圖中未示出)。在一些實施例中，第一介電層可以是氧 化矽，而第二介電層可以是氮化矽。可以透過諸如CVD、PVD、ALD、濺射或其任何組合的一種或多種薄膜沉積製程來形成交替介電質堆疊層。
在一些實施例中，3D儲存陣列500的製造還可包括透過使用複數個蝕刻修整製程在交替介電質堆疊層的端部處形成階梯結構。
在一些實施例中，3D儲存陣列500的製造還可以包括去除第二介電層並用導體層574替換以形成交替的導體/介電質堆疊層578。可以透過對第一介電層576有選擇性的濕式蝕刻第二介電層並用導體層574填充該結構，來用導體層574替換第二介電層。導體層574包括多晶矽、W、Co、Ti、TiN、Ta、TaN、Al、Ni、矽化物等，並且可以用CVD、ALD等填充。
在一些實施例中，3D儲存陣列500的製造可以進一步包括形成穿透交替的導體/介電質堆疊層578的複數個儲存串212。在一些實施例中，形成儲存串212的製造過程可以包括形成垂直延伸穿過交替的導體/介電質堆疊層578的通道層338。在一些實施例中，通道層338可以是透過使用諸如CVD、ALD等的薄膜沉積製程形成的非晶矽層或多晶矽層。
在一些實施例中，形成儲存串212的製造過程可以進一步包括在通道層338和交替的導體/介電質堆疊層578中的複數個導體/介電層對之間形成儲存膜337。儲存膜337可以是複合介電層，例如複數個介電層的組合，例如阻障層、儲存層和穿隧層。
阻障層可以用於阻擋電荷的流出。在一些實施例中，阻障層可以是氧化矽層或氧化矽/氮氧化矽/氧化矽(SiO2-SiON-SiO2)多層堆疊的組合。在一些實施例中，阻障層包括高介電常數(高k)介電質(例如，氧化鋁)。在一個示例中，阻障層包括在氮化矽沉積製程之後透過原位蒸汽生成(ISSG)氧化形成的氧化矽層。
儲存層可以用於儲存電荷。電荷在儲存層中的儲存和/或去除會影響 半導體通道的通/斷狀態和/或電導。儲存層可以包括多結晶矽(多晶矽)或氮化矽。儲存層可以包括一個或複數個材料膜，材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合或其任何組合。在一些實施例中，儲存層可以包括透過使用一種或多種沉積製程形成的氮化物層。
穿隧層可以用於隧穿電荷(電子或空穴)。穿隧層可以是介電材料，例如氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層可以是透過使用沉積製程形成的氧化物層。
在一些實施例中，3D儲存陣列500的製造可以進一步包括在儲存串212的端部處形成磊晶層580。在一些實施例中，磊晶層580可以形成在第二基底中，並且對應於每個儲存串212作為磊晶插塞580。可以將磊晶層580注入到期望的摻雜位準。
在一些實施例中，3D儲存陣列500的製造可以進一步包括形成複數個字元線觸點。如圖5所示，每個字元線觸點結構214可以垂直延伸以形成與階梯結構的相應導體層574的電接觸，其中，每個導體層574可以單個地控制儲存串212的儲存單元。在一些實施例中，形成字元線觸點結構214的製造過程包括使用乾式/濕式蝕刻製程穿過絕緣層568形成垂直開口，然後用諸如W、Co、Cu、Al、摻雜的多晶矽、矽化物，或其任何組合的導電材料填充開口。可以透過ALD、CVD、PVD、電鍍、濺射或其任何組合來設置導電材料。
在一些實施例中，3D儲存陣列500的製造可以進一步包括形成陣列互連層562，該陣列互連層562可以將儲存串與字元線和位元線電連接。如圖5所示，在一些實施例中，陣列互連層562可包括絕緣層568中的一個或複數個觸點結構564和導線566。在一些實施例中，形成陣列互連層562的製造過程包括形成絕緣層568，然後在絕緣層568中形成與儲存串212接觸的複數個位元線觸點584。絕緣層568可以包括一層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽或其任何 組合。絕緣層568可以透過一種或多種薄膜沉積製程來形成，例如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。可以透過在絕緣層568中形成開口，然後透過由CVD、PVD、濺射、蒸發、電鍍或其任何組合沉積的諸如W、Co、Cu、Al、Ti、TiN、Ta、TaN、摻雜的矽、矽化物或其任何組合的導電材料填充開口來形成位元線觸點584。
在一些實施例中，形成陣列互連層562的製造過程還包括在絕緣層568中形成一條或多條導線566和一個或複數個觸點結構564。導體層和觸點層可以包括諸如W、Co、Cu、Al、Ti、Ta、TiN、TaN、摻雜矽、矽化物或其任何組合的導體材料。導體層和觸點層可以透過任何合適的已知BEOL方法形成。
在一些實施例中，還可以在3D儲存陣列上形成其他結構，例如，鍵合層、複數個互連通孔和基底觸點，其在圖5和圖6中示出為鍵合層690、互連通孔586和基底觸點572。
在一些實施例中，可以在完成陣列互連層562之後將鍵合層690設置在3D儲存陣列500上。鍵合層690可以包括諸如氧化矽、氮化矽、氮氧化矽或其任何組合的介電材料。鍵合層690還可包括黏結材料，例如環氧樹脂、聚醯亞胺、乾膜、光敏聚合物等。鍵合層690可以透過一種或多種薄膜沉積製程形成，例如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。
在一些實施例中，互連通孔586可以形成在陣列互連層562中，與3D儲存陣列500上的導線566和/或觸點結構564中的一個或複數個電連接。互連通孔586的製造過程可以類似於互連通孔486。
在過程步驟S1330，周邊電路可以與3D儲存陣列鍵合以形成3D儲存裝置，其中3D儲存裝置可以是圖6中的3D儲存裝置600。
在一些實施例中，周邊電路400和3D儲存陣列500可以在裸晶級(例 如，裸晶對裸晶或晶片對晶片)或晶圓級(例如，晶圓對晶圓或晶片對晶圓)鍵合在一起，這取決於產品設計和製造策略。晶圓級的鍵合可以提供高產量，其中具有周邊電路400的第一基底上的所有裸晶/晶片可以同時與具有3D儲存陣列500的第二基底接合。可以在晶圓鍵合後切割單個3D儲存裝置600。另一方面，可以在切割和裸晶測試之後進行裸晶級的鍵合，其中可以首先選擇周邊電路400和3D儲存陣列500的功能裸晶，然後進行鍵合以形成3D儲存裝置600，從而實現更高的3D儲存裝置600成品率。
在一些實施例中，可以將3D儲存陣列500上下顛倒並定位在周邊電路上方(或反之亦然)。3D儲存陣列500的陣列互連層562可以與周邊電路400的周邊互連層462對準。
在一些實施例中，透過將3D儲存陣列500的互連通孔586與周邊電路400的對應互連通孔486對準，來進行將陣列互連層562與周邊互連層462對準。結果，可以在鍵合界面688處連接對應的互連通孔，並且3D儲存陣列500可以與周邊電路400電連接。
在一些實施例中，周邊電路400和3D儲存陣列500可以透過混合鍵合而接合。混合鍵合，特別是金屬/介電質混合鍵合，可以是直接鍵合技術(例如，在不使用例如焊料或黏合劑的中間層的情況下在表面之間形成鍵合)，其同時獲得金屬-金屬鍵合和介電質-介電質鍵合。如圖6所示，可以將3D儲存陣列500與周邊電路400接合，從而形成鍵合界面688。
在一些實施例中，可以在混合鍵合之前在周邊電路400和/或3D儲存陣列500上形成鍵合層。在鍵合界面688處，除了金屬與金屬的鍵合之外，鍵合還可以發生在氮化矽與氮化矽、氧化矽與氧化矽或氮化矽與氧化矽之間。在一些實施例中，鍵合層還可包括黏合材料以增強鍵合強度，例如環氧樹脂、聚醯亞胺、乾膜等。
在一些實施例中，可以使用處理製程來增強鍵合界面688處的鍵合強度。該處理製程可以製備陣列互連層562和周邊互連層462的表面，使得絕緣層562/462的表面形成化學鍵。處理製程可以包括例如電漿處理(例如，用含電漿的F、Cl或H)或化學製程(例如，甲酸)。在一些實施例中，處理製程可以包括可在真空或惰性環境(例如，用氮氣或氬氣)中在約250℃至約600℃的溫度下進行的熱處理。熱處理可以導致互連通孔486和586之間的金屬相互擴散。結果，在鍵合製程之後，互連通孔的相應對中的金屬材料可以彼此互混或形成合金。
在過程步驟S1340，可以在鍵合之後減薄第一基底。可以從第一基底的第二側面(或背面)進行減薄製程，其中第一基底的第二側面與第一側面相對，更遠離周邊元件。
在一些實施例中，可以在減薄製程之前將處理晶圓(例如，玻璃、塑膠或矽)附著到第二基底。在一些實施例中，基底減薄製程可以包括磨削、乾式蝕刻、濕式蝕刻和化學機械拋光(CMP)中的一種或多種。
在過程步驟S1350，可以在第一基底的第二側面上沉積介電覆蓋層。介電覆蓋層可以是圖7A-圖7B和圖11A-11B中的介電覆蓋層792，並且可以使用相似的製程由相似的材料製成。
在過程步驟S1360，從第一基底的第二側面形成一個或複數個溝槽(例如，圖8A-8B中的溝槽894和圖11A-11B中的溝槽1194)。溝槽穿透介電覆蓋層並延伸到第一基底中。在一些實施例中，溝槽894暴露周邊電路400的STI 452的一部分(如圖8A-8B中所示)。在一些實施例中，溝槽1194暴露周邊電路400的周邊互連層462的一部分(如圖11A-11B中所示)。
在一些實施例中，溝槽894/1194可以從第一基底430的背面430-2使用微影和蝕刻而形成。蝕刻製程可以包括濕式化學蝕刻、反應離子蝕刻(RIE)、高縱橫比電漿蝕刻或其任何組合。在一些實施例中，第一基底430的矽可以透過 將使用SF6化學物質的電漿蝕刻和使用C4F8化學物質的保護膜沉積交替來蝕刻。
在過程步驟S1370，可以在溝槽894/1294內部沉積溝槽絕緣層之後形成一個或複數個背面深溝槽隔離(BDTI)，例如圖9A-9B中的BDTI 996和圖12A-12B中的BDTI 1296。溝槽絕緣層(例如，圖9A-9B中的溝槽絕緣層995和圖12A-12B中的溝槽絕緣層1295)可以是任何合適的絕緣體，例如，氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽(例如F-、C-、N-或H-摻雜的氧化物)、四乙氧基矽烷(TEOS)、聚醯亞胺、旋塗玻璃(SOG)、低k介電材料(例如多孔SiCOH)、倍半矽氧烷(SSQ)、或其任何組合。溝槽絕緣層995/1295可以透過一種或多種薄膜沉積製程來沉積，諸如CVD、PVD、PECVD、ALD、高密度電漿CVD(HDP-CVD)、濺射、旋塗或其任何組合。在一些實施例中，可以在沉積之後實施熱處理以使溝槽絕緣層995/1295緻密。
在一些實施例中，BDTI可以與第一基底的第二側面上的介電覆蓋層792共平面。在一些實施例中，溝槽894/1194外部的過多的溝槽絕緣層995/1295可以透過使用平坦化製程來去除，例如化學機械拋光、反應性離子蝕刻等。
總而言之，本公開內容描述了用於儲存裝置的背面深溝槽隔離及其製造方法的各種實施例。
在一些實施例中，一種三維(3D)儲存裝置包括形成在第一基底上的周邊電路。周邊電路包括在第一基底的第一側面上的複數個周邊元件、設置在複數個周邊元件上的第一互連層、以及在第一基底的第二側面上的深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。3D儲存裝置還包括形成在第二基底上的儲存陣列。儲存陣列包括至少一個儲存單元和設置在至少一個儲存單元上的第二互連層，其中，儲存陣列的第二互連層與周邊電路的第一互連層鍵合，並且複數個周邊元件中的至少一個與至少一個儲存單元電連接。
在一些實施例中，一種用於形成三維(3D)儲存裝置的方法包括在第一基底的第一側面上形成具有複數個周邊元件和第一互連層的周邊電路。該方法還包括在第二基底上形成具有複數個儲存單元和第二互連層的儲存陣列。該方法還包括將周邊電路的第一互連層與儲存陣列的第二互連層鍵合，使得周邊電路的至少一個周邊元件與儲存陣列的至少一個儲存單元電連接。該方法還包括在第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且一個或複數個深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。
在一些實施例中，一種用於形成三維(3D)儲存裝置的方法包括在第一基底的第一側面上形成具有複數個周邊元件、第一互連層和一個或複數個淺溝槽隔離的周邊電路。該方法還包括在第二基底上形成具有複數個儲存單元和第二互連層的儲存陣列。該方法還包括將周邊電路的第一互連層與儲存陣列的第二互連層鍵合，使得周邊電路的至少一個周邊元件與儲存陣列的至少一個儲存單元電連接。該方法還包括在第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，第一側面和第二側面是第一基底的相對側面，並且一個或複數個深溝槽隔離被配置成為至少一個周邊元件提供電隔離。
以上對具體實施例的描述將充分揭示本公開內容的一般性質，以使得其他人可以透過應用本領域技術內的知識容易地修改和/或適應這些具體實施例的各種應用，而無需過度實驗，且不脫離本公開內容的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據本公開內容和指導來解釋。
上面已經借助於功能構件塊描述了本公開內容的實施例，該功能構 件塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地進行了特定功能和關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開內容的一個或複數個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開內容和所附申請專利範圍。
本公開內容的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附申請專利範圍及其等同變換來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
901:三維(3D)儲存裝置
450-3:周邊元件
452:淺溝槽隔離
456:閘極堆疊層
460-2:源極/汲極
460-2D:汲極
460-2S:源極
460-3:輕摻雜汲極
996:背面深溝槽隔離

Claims (20)

  1. 一種三維(3D)儲存裝置，包括：形成在第一基底上的周邊電路，所述周邊電路包括：在所述第一基底的第一側面上的複數個周邊元件；設置在所述複數個周邊元件上的第一互連層；以及在所述第一基底的第二側面上的深溝槽隔離，其中，所述第一側面和所述第二側面是所述第一基底的相對側面，並且所述深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離；以及形成在第二基底上的儲存陣列，所述儲存陣列包括：至少一個儲存單元；以及設置在所述至少一個儲存單元上的第二互連層，其中，所述儲存陣列的第二互連層與所述周邊電路的第一互連層鍵合，並且所述複數個周邊元件中的至少一個與所述至少一個儲存單元電連接。
  2. 根據申請專利範圍第1項所述的3D儲存裝置，其中，所述深溝槽隔離從所述第二側面延伸穿過所述第一基底，並且在所述第一基底的第一側面上與淺溝槽隔離接觸。
  3. 根據申請專利範圍第1項所述的3D儲存裝置，其中，所述深溝槽隔離從所述第二側面延伸穿過所述第一基底，並在所述第一基底的第一側面上與所述第一互連層接觸。
  4. 根據申請專利範圍第1項所述的3D儲存裝置，其中，所述深溝槽隔離包括溝槽絕緣層，其中，所述溝槽絕緣層包括氧化矽、氮化矽或氮氧化矽。
  5. 根據申請專利範圍第1項所述的3D儲存裝置，還包括：在所述第一基底的第二側面上的介電覆蓋層，其中，所述介電覆蓋層和所述深溝槽隔離共平面。
  6. 一種用於形成三維(3D)儲存裝置的方法，包括：在第一基底的第一側面上形成包括複數個周邊元件和第一互連層的周邊電路；在第二基底上形成包括複數個儲存單元和第二互連層的儲存陣列；將所述周邊電路的第一互連層與所述儲存陣列的第二互連層鍵合，使得所述周邊電路的周邊元件中的至少一個與所述儲存陣列的儲存單元中的至少一個電連接；以及在所述第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，所述第一側面和所述第二側面是所述第一基底的相對側面，並且所述一個或複數個深溝槽隔離被配置為在至少兩個相鄰周邊元件之間提供電隔離。
  7. 根據申請專利範圍第6項所述的方法，其中，形成一個或複數個深溝槽隔離包括：在所述第一基底的第二側面上形成一個或複數個溝槽；以及在所述一個或複數個溝槽內設置溝槽絕緣層。
  8. 根據申請專利範圍第7項所述的方法，其中，在所述第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過所述第一基底並暴露所述第一互連層的一部分。
  9. 根據申請專利範圍第7項所述的方法，還包括：去除所述溝槽絕緣層的位於所述一個或複數個溝槽外部的部分。
  10. 根據申請專利範圍第9項所述的方法，其中，去除製程包括化學機械拋光。
  11. 根據申請專利範圍第6項所述的方法，還包括：在鍵合所述第一互連層和所述第二互連層之後從所述第二側面減薄所述第一基底。
  12. 根據申請專利範圍第6項所述的方法，還包括：在形成一個或複數個溝槽之前，在所述第一基底的第二側面上設置介電覆蓋層。
  13. 根據申請專利範圍第6項所述的方法，其中，所述周邊電路的第一互連層與所述儲存陣列的第二互連層的鍵合包括在鍵合界面處的介電質對介電質鍵合和金屬對金屬鍵合。
  14. 一種用於形成三維(3D)儲存裝置的方法，包括：在第一基底的第一側面上形成包括複數個周邊元件、第一互連層和一個或複數個淺溝槽隔離的周邊電路；在第二基底上形成包括複數個儲存單元和第二互連層的儲存陣列；將所述周邊電路的第一互連層與所述儲存陣列的第二互連層鍵合，使得所 述周邊電路的周邊元件中的至少一個與所述儲存陣列的儲存單元中的至少一個電連接；以及在所述第一基底的第二側面上形成一個或複數個深溝槽隔離，其中，所述第一側面和所述第二側面是所述第一基底的相對側面，並且所述一個或複數個深溝槽隔離被配置成為所述周邊元件中的至少一個提供電隔離。
  15. 根據申請專利範圍第14項所述的方法，其中，形成一個或複數個深溝槽隔離包括：在所述第一基底的第二側面上形成一個或複數個溝槽；以及在所述一個或複數個溝槽內設置溝槽絕緣層。
  16. 根據申請專利範圍第15項所述的方法，其中，在所述第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過所述第一基底並暴露所述第一互連層的一部分。
  17. 根據申請專利範圍第15項所述的方法，其中，在所述第一基底的第二側面上形成一個或複數個溝槽包括蝕刻穿過所述第一基底並且在所述第一基底的第一側面上暴露所述淺溝槽隔離中的至少一個的一部分。
  18. 根據申請專利範圍第15項所述的方法，還包括：透過平坦化製程去除所述溝槽絕緣層的位於所述一個或複數個溝槽外部的部分。
  19. 根據申請專利範圍第18項所述的方法，其中，所述平坦化製程包括 化學機械拋光。
  20. 根據申請專利範圍第14項所述的方法，其中，所述周邊電路的第一互連層與所述儲存陣列的第二互連層的鍵合包括在鍵合界面處的介電質對介電質鍵合和金屬對金屬鍵合。
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