TW202027180A - 半導體裝置的製造方法 - Google Patents

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賴昇志
林仲德
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置及其製造方法包括在基板上的週邊電路之電晶體。第一互連結構，如第一存取線路，形成於電晶體上。導通孔延伸於第一存取線路上方。導通孔延伸於第一存取線路上方。複數個記憶體單元結構形成於互連結構及導通孔上方。第二互連結構，如第二存取線路，形成於記憶體單元結構上。第一存取線路耦接於複數個記憶體單元結構的第一記憶體單元，且第二存取線路耦接於複數個記憶體單元結構的第二記憶體單元。

Description

半導體裝置的製造方法
本揭露是有關於一種半導體裝置及其製造方法，特別是有關於具有在陣列記憶體裝置下方之週邊電路的半導體裝置及其製造方法。
半導體積體電路(integrated circuit, IC)工業經歷了指數式增長。IC之材料和設計的技術進步已經產生了幾代IC，其中每一代都具有比上一代更小和更複雜的電路。在IC演變過程中，功能密度(即，每一晶片面積的互連裝置的數量)通常增加，而幾何尺寸(即，可使用製程處理來產生的最小元件(或線路))減小。這種縮小尺寸的製程通常有益於提高生產效率和降低相關成本。這種按比例縮小尺寸的製程也增加了處理和製造IC的複雜度，並且為了實現這些進步的技術，需要類似的技術發展於IC的處理和製造。
記憶體裝置是一種用於增加容量及整合的裝置。縮小記憶體裝置單元的尺寸的設計，讓提供存取的互連結構及這些記憶體裝置單元的操作產生挑戰。 此外，用於存取這些記憶體裝置單元的週邊電路已經成為整合改進的目標。
因此，儘管傳統的半導體裝置通常已經足夠用於它們的預期目的，但它們並非在各方面都令人滿意。
本揭露之一實施例揭露一種半導體裝置的製造方法包括：於基板上形成週邊電路(peripheral circuit)之電晶體。於電晶體上形成第一互連結構(interconnect structure)，其中該第一互連結構包括一第一存取線路(access line)。形成延伸於第一存取線路上方之導通孔。形成導通孔之後，於第一互連結構及導通孔上形成複數個記憶體單元結構(memory cell structure)。形成在記憶體單元結構上的第二互連結構，其中第二互連結構包括第二存取線路，其中第一存取線路耦接複數個記憶體單元結構的第一記憶體單元，並且第二存取線路耦接複數個記憶體單元結構的第二記憶體單元。
本揭露之一實施例揭露一種半導體裝置的製造方法包括：形成週邊電路的裝置於基板上。形成第一金屬層在週邊電路的該裝置上。在第一方向中以第一間隔(pitch)及在第二方向中以第二間隔形成複數個導通孔，其中複數個導通孔的每一者延伸於該第一金屬層上方。沉積覆蓋層(capping layer)於複數個導通孔上。形成複數個記憶體單元於覆蓋層上方，其中複數個記憶體單元具有閘極結構，其中在第一方向中以第三間隔形成閘極結構，其中第三間隔約為該第一間隔的一半。複數個記憶體單元的第一閘極結構連接於複數個導通孔的第一導通孔。
本揭露之一實施例揭露一種半導體記憶體裝置包括：形成於基板上的週邊電路、形成於週邊電路上的記憶體單元陣列和導電的導通孔。記憶體單元陣列的第一記憶體單元連接於第一字元線，並且第一字元線介於週邊電路及記憶體單元陣列之間，並且記憶體單元陣列的第二記憶體單元連接於第二字元線，其中該第二字元線設置於記憶體單元陣列上方。導電的導通孔延伸於第一字元線的上方，第一記憶體單元經由導電的導通孔連接於第一字元線。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當用“約”、“近似”等描述數字或數字範圍時，該術語旨在包括在合理範圍內的數字，例如在+/-10%內或本領域技術人員理解的其他值。舉例說明，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。
現在請參閱第1圖，其示出了半導體裝置100的示意圖。半導體裝置100是半導體記憶體裝置，因為它包括多個記憶體單元，其中該多個記憶體單元可操作以作為儲存裝置。半導體裝置100包括記憶體單元陣列區102、相關聯的週邊電路區104，其中記憶體單元陣列區102及週邊電路區104皆形成在基板106上。
週邊電路區104可以包括用於驅動記憶體單元陣列區102之複數個裝置的組件(例如，半導體器件)。週邊電路區104可以包括可操作於存取和/或控制記憶體單元陣列區的各種裝置(例如，執行讀/寫/抹除之操作)。其中上述裝置包括N型場效電晶體(N-type FET)及P型場效電晶體(P-type FET)。上述裝置可以被配置為平面電晶體(planar transistor)或多閘極電晶體(multi-gate transistor)，例如：在本揭露中被稱為FinFET裝置的鰭型多閘極電晶體(fin-type multi-gate transistor)。這種FinFET裝置可以包括P型金屬氧化半導體FinFET裝置或N型金屬氧化半導體FinFET。FinFET裝置可以為雙閘極裝置(dual-gate device)、三閘極裝置(tri-gate device)、塊體裝置(bulk device)、矽上絕緣體裝置(silicon-on-insulator device, SOI device)及/或其他配置。本領域之普通技術人員可以理解，半導體裝置的其他實施例，例如全包覆式閘極裝置(gate-all-around device, GAA device)、亞米笳閘極裝置(Omega-gate device, Ω-gate device)或π型閘極裝置(P-gate device, π-gate device)亦可以應用於週邊電路區。
記憶體單元陣列區102包括多個記憶體單元之陣列，其中記憶體單元之陣列被繪示出為陣列102A和陣列102B以作為參考。 每一個記憶體陣列可以包括可操作用於儲存的多個記憶體單元，陣列中的記憶體單元可以被設置為以行/列配置。在一實施例中，記憶體單元為快閃記憶體單元(flash memory cell)。在另一實施例中，記憶體單元為非或型快閃記憶體單元(NOR type flash memory cell)。在一些實施例中，記憶體單元陣列102A及/或102B包括可堆疊型記憶體單元(stackable memory cell)，其中可堆疊型記憶體單元垂直地設置於陣列格式中。雖然本揭露提供快閃記憶體單元作為範例性裝置，但是其他類型的裝置也可受益於本揭露，例如包括電子可抹拭唯讀記憶體單元(EEPROM cell)。在一實施例中，輸入-輸出襯墊(input-ouput pad)(未圖示)設置在半導體裝置100的上表面上(例如，相對於基板106)。
在一些實施例中，半導體裝置100可以被視為在記憶體陣列之下的週邊電路(peripheral circuit under memory array (PUA) device)。PUA裝置的配置可以提供記憶密度(memory density)的增加。舉例而言，相較於相鄰於記憶體單元陣列的週邊電路之位置配置，記憶密度會明顯的增加。相反於並列配置(side-by-side configuration)，PUA裝置允許記憶體單元至少部分地垂直地形成在週邊電路上方。因此，如第1圖所示，設置在週邊電路區104上方。例如，週邊電路區104夾設於記憶體單元陣列區102和基板106之間。
然而，在這樣的配置下，記憶體單元陣列區102及週邊電路區104之間的互連結構的設計和實作是充滿挑戰的。例如，在記憶體單元陣列區102及週邊電路區104之間的導電的線路/導穿孔(via)之路徑必須被處理。第2圖提供了這種路徑設計的圖示。
請參閱第2圖以說明裝置200，其中裝置200類似於上面第1圖中所討論的裝置100，包括週邊電路區104和位於上方的記憶體單元陣列區102。裝置200為一PUA裝置。裝置200還說明了第一或更下方的互連區(interconnect region) 202。更低的互連區202可以是多層內連線(multi-layer interconnect, MLI)，其中多層內連線可以被用於將週邊電路區104的裝置彼此連接。更低的互連區202之多層內連線還可以被用於將週邊電路區104的裝置連接於記憶體單元陣列區102的裝置(例如：單元及其組件)。更下方的互連區202之多層內連線包括透過多個接點或導通孔206(例如，提供垂直路徑)互連的多個金屬線路204(例如，提供水平路徑)。金屬線路204及導通孔206可以被介電材料208所環繞，例如：介電質層(inter layer dielectric, ILD)、蝕刻停止層(etch stop layer, ESL)等。
金屬線路204及導通孔206可以包括導電材料，例如：鎢(tungsten, W)、鉬(molybdenum, Mo)、鈦(titanium, Ti)、鈷(cobalt, Co)、鉭(tantalum, Ta)、鎳(nickel, Ni )、多晶矽(polysilicon) 、鋁(aluminum, Al)、銅(copper, Cu)、矽化物(silicides)、氮化物(nitrides)和/或其他合適的導電材料排列成一層或多層。介電材料208可包括諸如原矽酸四乙酯(tetraethylorthosilicate, TEOS)氧化物、未摻雜矽酸鹽玻璃(un-doped silicate glass)或摻雜氧化矽(doped silicon oxide)，例如：硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)，熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)，摻硼矽玻璃的材料(boron doped silicon glass, BSG)和/或其他合適的介電材料，包括通常用於介電質層(ILD)的介電材料。介電材料可以通過電漿化學氣相沈積(PECVD)製程或其他合適的沉積技術來沉積。
在較下方的互連區202中具體繪示出的是金屬線路204A，其中金屬線路204A可以是多層內連線(MLI)的最上面或頂部金屬線路。在一實施例中，金屬線路204A是導線，其可操作以存取記憶體單元陣列區102的記憶體單元。因此，金屬線路204A在本揭露中可稱為“存取線路”。金屬線路204A是存取線路以提供與存取記憶體單元陣列區102中的一個或多個記憶體單元(memory cell)的電性連接的導線。存取記憶體單元陣列區102的範例性的記憶體單元將被討論如下。在一實施例中，金屬線路204A是存取線路，其提供字元線(word line, WL)以用於存取記憶體單元陣列區102的記憶體單元。在一實施例中，金屬線路204A是存取線路，其提供位元線(bit line, BL)以用於存取記憶體單元陣列區102的記憶體單元。
如裝置200中所示，記憶體單元陣列區102包括多個記憶體單元或儲存單元，其標記為208A-208K以便於參閱。記憶體單元208A-208K解釋了被設置以行/列配置的多個記憶體單元，其在一些實施例中一起操作如同記憶體單元陣列區102中的單一記憶體陣列(例如，第1圖的102A)。記憶體單元208A-208K可以是各種類型的記憶體單元中的一種或多種，其包括形成快閃記憶體裝置(flash memory device)( 例如，NAND或NOR類型)、靜態隨機存取記憶體裝置(SRAM memory device)、動態隨機存取記憶體裝置(DRAM memory device)和/或其他合適的記憶體類型的記憶體單元。注意，所繪示的“單元”208A-208K中的每一者可以是垂直配置的多個記憶體單元的堆疊。舉例來說，所繪示的記憶體單元208A可說明多個記憶體單元的堆疊，這些記憶體單元的每一者彼此共享，例如，閘極線路，而此閘極線路連接於存取線路204A。
存取線路(金屬線路204A)可以被可以互連到記憶體單元的第一組，如圖所示：通過導通孔206A將金屬線路204A互連於每個記憶體單元208B、208D、208F、208H或208J。第2圖繪示出了單一金屬線路204A通過相應的導通孔206A互連到每個記憶體單元208B、208D、208F、208H或208J。然而，應該理解的是，可存在多個金屬線，包括與金屬層204A實質地平行的金屬線(例如，與金屬層204A處於相同的金屬化層(metallization level)上)，其中多個金屬線互連於記憶體單元208B、208D、208F、208H、或208J或陣列的其他單元以提供類似於金屬層204A的存取線路功能。舉例說明，裝置400的頂視圖說明如下，並且將應用於裝置200的。在一些實施例中，金屬線路204A，或與此線路共平面的線路，互連於記憶體單元陣列的記憶體單元的其他每一者垂直地延伸列。
在記憶體單元陣列區102上方是頂部互連區210的附加互連特徵部件。頂部互連區210可以形成在記憶體單元208A-208J上方，換句話說，形成在更遠離基板106的上方。在一實施例中，頂部互連區域210包括金屬線路204B，其中金屬線路204B互連到記憶體單元的第二組或部分的記憶體單元，如所繪示的通過互連於單元208A、208C、208E、208G、208I和208K。金屬線路204B可以通過相應的導通孔206B被互連到單元208A、208C、208E、208G、208I和208K中的每一者。同樣地，單一金屬線路204B被繪示在第2圖的截面圖中，金屬線路204B示出為通過相應的導通孔206B互連到單元208A、208C、208E、208G、208I和208K中的每一者。然而，應該理解的是，可以存在金屬線路，例如：與金屬線路204B共平面的線路，這些金屬線路互連於記憶體單元208A、208C、208E、208G、208I和208K或其他陣列的單元以提供與金屬線路204B相同功能的存取線路。例如，裝置400的頂視圖說明如下，並且其將應用於裝置200的頂視圖。在一些實施例中，金屬線路204B互連於記憶體單元陣列的記憶體單元的其他每一者垂直地延伸列。例如，所繪示的記憶體單元204B可以說明每個共享的多個記憶體單元的堆疊，例如，閘極線路連接於存取線路204B。頂部互連區域210也可以包括多個附加的金屬線路、導通孔、輸入-輸出襯墊(input-output pad, I/O pad)等(未圖示)，且這些元件可夾設於介電材料之間。頂部互連區210的介電材料可以實質地相似於互連區202的介電材料。
在一實施例中，金屬線路204B具有與金屬線路204A相同的功能，僅提供功能給記憶體單元208的第二組而不是記憶體單元208的第一組。在一實施例中，金屬線路204B為提供一字元線(WL)的存取線路。在一實施例中，金屬線路204B為提供一位元線(BL)給單元的存取線路。也就是說，在一些實施例中，記憶體陣列的裝置的閘極拾取(gate pick-up)藉由互連到金屬線路204B或金屬線路204A的其中之一者來執行。
第2圖中所繪示之線路的優點在於它可以避免透過記憶體陣列的頂部(例如，朝向輸入-輸出襯墊)之存取線路(例如，閘極拾取)的互連，這樣的互連會降低記憶體單元的可擴充性(scalablity)。也就是說，裝置200中的存取線路(例如，閘極拾取)的互連所需的間隔(pitch)由在頂部區完成之陣列的記憶體單元(例如，閘極拾取)的互連的一半所限定，並且在底部區完成之陣列的記憶體單元(例如，閘極拾取)的互連的另一半允許改善陣列的可擴充性。另外，第2圖的裝置可以被這樣的方式所製造，使得它避免需要非常高縱橫比(aspect ratio)及非自我對準蝕刻(non-self-aligned etching)，以打開到底部互連的連接，例如，透過第3圖的方法300的一個或多個操作之實現。例如，方法300的某些實施例提供導通孔(例如，206A)，其提供到將在記憶體單元陣列區102之前形成的底部存取線路的互連。
週邊電路區104和記憶體單元陣列區102之間的互連區202或其部分可以被稱為中介層(interposer)。舉例而言，中介層可以包括互連區202的多層內連線(MLI)的全部或部分，例如導通孔206A和/或金屬線路204A。因此，本揭露的各個方面提供了一種在記憶體陣列製程之前的中介層形成方法，在一些實施例中，其提供以下一個或多個優點：(1)簡化整合製程流程、(2)緩衝互連(例如，金屬)的間隔需求(pitch requirement)及/或(3)提高記憶體效能。在一實施例中，這裡提供的裝置和方法可以改善記憶體裝置(例如，3D快閃記憶體)的帶寬(bandwidth)。
現在請參閱第3圖以說明方法300，其中方法300為根據本揭露的一個或多個實施例中具有位於記憶體單元陣列區下面的週邊電路區之半導體記憶體裝置的製造方法。方法300可以被用於製造如上面第1圖及第2圖分別所討論的裝置100或裝置200。第4、5、6A、7A、8、9、10、11A、12A、12B、13A、13B、14A、 14B、15A、15B、16A及16B圖提供裝置400的一實施例的剖面圖，以相應於第3圖的方法300的一或多個操作。第5B、6B、7B、11B、12C、13C、14C、15C及16C圖提供裝置400的一實施例的頂視圖，以相應於第3圖的方法300的一個或多個操作。舉例而言，應該理解到裝置400關於記憶體單元的配置及記憶體單元的類型是示例性的，並且方法300可以同樣地應用於包括其他記憶體單元類型的其他實施例。裝置400提供一快閃記憶體裝置(flash memory device)，特別是垂直堆疊型快閃記憶體裝置。然而，其他裝置類型也可受益於本揭露。
方法300開始於操作302，其中提供一基板。請參閱第4圖的範例，基板402被提供。基板402可以實質地相似於如上所述的基板106。在一些實施例中，基板402可以是半導體基板，例如矽基板(silicon substrate)。基板402可以包括各種層，其包括形成於半導體基板上的導電層或絕緣層。基板402可以包括依據本領域已知的設計需求之各種摻雜的配置。舉例而言，可以在設計用於不同裝置類型的區域中在基板402上形成不同的摻雜分佈(例如：N型井或P型井)。這些不同的摻雜分佈可以包括摻雜物(dopant)及/或擴散製程(diffusion process)的離子植入法(ion implantation)。基板402通常具有多個隔離特徵(例如，淺溝槽隔離(shallow trench isolation, STI)特徵)，包括那些夾設用於提供不同裝置類型的區域之間的隔離特徵。淺溝槽隔離特徵402A繪示於第4圖中。基板402(例如，上面所討論的矽)可以額外地或選擇性地包括其他半導體，例如：鍺(germanium)、碳化矽(silicon carbide, SiC)、矽化鍺(silicon germanium, SiGe)或金剛石(diamond)。或者，基板402可以包括化合物半導體(compound semiconductor)和/或合金半導體(alloy semiconductor)。此外，基板402可以可選擇性地包括磊晶層(epitaxial layer, epi-layer)，可以用以提高效能，且可以包括矽上絕緣體(SOI)結構和/或具有其他合適的增強特徵。
然後，方法300進行至操作304，其中在基板上形成週邊電路組件。週邊電路的組成可以包括：構成控制電路的裝置以用於操作記憶體單元的陣列，例如，下面所討論的包括週邊電路的NAND型的記憶體單元的陣列，例如用於輔助記憶體單元的讀/寫/抹除功能的裝置，包括但不限於升壓電路(voltage boost circuitry)、頁面緩衝器電路(page buffer circuitry)、列解碼器(column decoder)、行解碼器(row decoder)、誤差修正電路(error correction circuitry)、寫入輔助電路(write assist circuitry)、包括用於互接記憶體單元類型之間的介面電路、總線控制電路(bus control circuitry)等。週邊電路可以由金屬氧化物半導體電晶體(MOS transistor)所形成。金屬氧化物半導體電晶體可以是P型金屬氧化物半導體電晶體(PMOS)或N型金屬氧化物半導體電晶體(NMOS)。金屬氧化物半導體電晶體可以是平面型電晶體(planar type transistor)、鰭片型電晶體(fin-type transistor, FinFET)、和/或包括如上所述的其他電晶體配置。
請參閱第4圖的範例，第一週邊裝置404及第二周邊裝置406形成於基板402上。在一實施例中，第一週邊裝置404可以是P型金屬氧化物半導體電晶體或N型金屬氧化物半導體電晶體的其中之一者，第二週邊裝置406可以是P型金屬氧化物半導體電晶體或N型金屬氧化物半導體電晶體的其中之另一者。雖然本揭露僅繪示出了兩個週邊裝置，但是應該理解的是，通常可以使用數百、數千或更多的裝置來形成週邊電路。每一個週邊裝置404和406包括夾設於源/汲極區410之間的閘極結構408。
閘極結構408可以包括可以包括閘極介電層(gate dielectric layer)及位於上方的閘電極層(overlying gate electrode layer)。在一些實施例中，閘極介電層包括介電材料的介面層(interfacial layer)，例如：氧化矽(silicon oxide, SiO2 )、矽酸鉿(HfSiO)或氮氧化矽(silicon oxynitride, SiON)。其中介面層可以由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、原子層沉積(atomic layer deposition, ALD) 、化學氣相沉積(chemical vapor deposition, CVD)和/或其他合適的方法所形成。在一些實施例中，閘極介電層包括高K介電材料的高K閘極介電層，例如：氧化鉿(hafnium, HfO2) 、TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、 AlSiO、HfTaO、HfTiO、(Ba, Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物(oxynirides, SiON)，它們的組合或其他合適的材料。高K閘極介電層可以通過原子層沉積(ALD)、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、氧化(oxidation)和/或其他合適的方法來形成。閘電極層可以包括多晶矽(polysilicon)、金屬、金屬合金或金屬矽化物(metal siliside)覆蓋在閘極介電層上。閘電極層可以包括單一層或者可選地多層結構，例如具有選定功函數的金屬層的各種組合以增強裝置效能(功函數金屬層)、襯墊層(liner layer) 、潤濕層(wetting layer) 、粘著層(adhesion layer) 、填充層(fill layer)和/或其他合適的層。舉例說明，可存在於閘電極層中的組件包括多晶矽、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni，其他合適的金屬材料或其組合。在各種實施例中，閘電極層可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)，電子束蒸發(e-beam evaporation)或其他合適的製程所形成。此外，閘極結構可以單獨形成以用於P型金屬氧化物半導體電晶體和N型金屬氧化物半導體電晶體，其可以使用不同的閘電極層。
源極/汲極區410可以是適當摻雜的基板402的區域，其中適當摻雜的基板402用以提供相關裝置的功能，或者可以是基板402上的磊晶生長特徵，其同樣用於合適地摻雜給定裝置類型(例如，N型或P型) 。
然後，方法300進行到操作304，其中在週邊電路組件上形成多層內連線(MLI)，並將多層內連線耦合到週邊電路組件。多層內連線可以用於互連週邊電路的裝置，以及將週邊電路與位於上方的記憶體陣列(overlying memory array)互連。這樣，部分的多層內連線可以被稱為提供中介層(interposer)。操作304的多層內連線可以實質地類似於上面所討論的關於底部的互連區202。
請參閱第4圖的範例，在基板402上形成多層內連線414(MLI 414)。所顯示出的接點結構412連接至第一和第二週邊裝置404和406的每一個的源極/汲極區410。然而，應注意的是，其他接點(未繪示出)可以形成在閘極結構408上。接點結構412可以包括合適的材料，例如：鎢(tungsten)、矽化物(silicide)和/或其他導電材料。接點結構412可以具有多層結構，例如，包括襯墊層(liner layer)、種子層(seed layer)、粘著層(adhesion layer)、阻絕層(barrier layer)等。
在第一週邊裝置404和第二週邊裝置406上形成的多層內連線414還包括多個金屬層416和導通孔420。(注意，金屬層416和導通孔420僅是示例性的，並且任何數量的層和配置的線可以被提供在其中)。多層內連線414可以基本上類似於上面第2圖所討論的互連區202。多層內連線414可以互連於第一週邊裝置404和第二週邊裝置406。多層內連線414還可以將第一週邊裝置404和第二週邊裝置406中的一個或多個與位於上方的記憶體單元互連，如下所討論。
金屬層416和導通孔420可以包括合適的導電材料，例如：多晶矽(polysilicon) 、銅(copper, Cu)、鎢(tungsten, W)、矽化物(silicide)、鋁(aluminum) 、鈦(titanium, Ti)、鈷(cobalt, Co)、鉬(molybdenum, Mo)、鉭(tantalum, Ta)、鎳(nickel, Ni )、鋁(aluminum, Al)、氮化物(nitrides)、這些材料的矽化物、這些材料的氮化物和/或其他合適的導電材料。金屬層416和導通孔420可以包括多層結構，例如，包括：襯墊層(liner layer)、種子層(seed layer)、粘著層(adhesion layer)、阻絕層(barrier layer)等。
在一些實施例中，操作306包括形成多層內連線的頂部金屬層。頂部金屬層可以提供金屬線路，其中該金屬線路為週邊裝置的電路所產生的信號或信號提供水平路徑。在第4圖的實施例中，頂部金屬層416A提供金屬線路，該金屬線路為信號(例如，來自週邊裝置404或406)提供水平路徑。在一實施例中，頂部金屬層416A可以提供一存取線路給記憶體單元陣列的一個或多個單元。在一實施例中，在金屬層416A上佈線的存取線路提供一個或多個字元線(WL)以用於存取記憶體單元陣列(如下討論)。在一實施例中，在金屬層416A上佈線的存取線路提供一個或多個位元線(BL)以用於存取記憶體單元陣列(如下討論)。應注意的是，在金屬層416A上佈線的存取線路是字元線還是位元線，取決於單元的所期望之配置，而所期望之配置會提供字元線或位元線中的另一者的功能，例如，在記憶體裝置的堆疊702內(例如，通過導電層的水平路徑(例如，金屬、多晶矽、導電摻雜區706等))。如第5B圖的頂視圖所示，頂部金屬層416A可以包括多個水平延伸的金屬線路，其中每個金屬線路彼此間距為間隔Y。
在一些實施例中，介電層(dielectric layer)形成在頂部金屬層上。介電層可以是介電質層(ILD)。請參考第4圖的範例，介電質層418形成在頂部金屬層416A上。介電質層418可以包括下列材料，例如：四乙基正矽酸鹽(tetraethylorthosilicate, TEOS)氧化物、未摻雜的矽酸鹽玻璃(un-doped silicate glass)或摻雜的氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜的矽玻璃的材料(boron doped silicon glass, BSG)和/或其他合適的介電材料。介電材料可以通過PECVD製程或其他合適的沉積技術來沉積。在一些實施例中，介電質層418還包括蝕刻停止層，例如，形成在金屬層416A上方或與金屬層416A連接。蝕刻停止材料(etch stop material)可包括氮化矽層(silicon nitride layer) 、氧化矽層(silicon oxide layer)、氧氮化矽層(silicon oxynitride layer)和/或其他合適的介電材料。
然後，方法300進行到操作308，其中將導電的導通孔形成在頂部金屬層上方並連接到頂部金屬層。導通孔可以形成在頂部金屬層的每一者金屬線路上。導通孔可以被合適的導電材料所填充，例如鎢。在一實施例中，導通孔通過圖案化位於頂部金屬線路上方的介電材料來形成。在一些實施例中，圖案化的操作包括微影製程(photolithography process)，其中微影製程提供形成位於介電層上方的光阻層(阻劑層)，將光阻層暴露於執行曝露出後烘烤製程的圖案，以及顯影光阻層以形成包括光阻層的光罩元件(masking element)。在一些實施例中，可以使用電子束(electron beam, e-beam)微影製程來執行圖案化光阻層以形成光罩元件。然後，光罩元件可以用於保護介電質的區域，同時蝕刻製程根據要形成的導通孔的圖案在介電質層中形成凹槽(recess)，從而在介電質層中留下開口(opening)。凹槽可以使用乾蝕刻(dry etch)(例如，化學氧化物去除)、濕蝕刻(wet etch)和/或其他合適的製程來蝕刻。然後，可以用導電材料填充凹槽以形成導通孔。在一些實施例中，在沉積導電材料之後，執行化學機械平坦化(chemical mechanical planarization, CMP)製程，使得導通孔的頂表面基本上與介電質層的頂表面共平面。
請參閱第5A圖及第5B圖的範例，導通孔420被形成以延伸穿過的介電質層418到達金屬層416A。如第5B圖的頂視圖所示，導通孔420對齊於頂部金屬層416A的每一個金屬線上。在一實施例中，裝置400的記憶體單元在相鄰單元的存取線路之間具有Y間隔(Y pitch)，並且在相鄰單元的存取線路之間具有X間隔(X pitch)。在一個實施例中，Y間隔由單元之間的字元線(WL)的間隔所限定。在一個實施例中，X間距由單元之間的位元線(BL)的間隔所限定。如第5B圖中所示，導通孔420被配置為具有Y間隔和2 *X間隔(或者彼此設置於位元線(BL))。
在一實施例中，導通孔420具有在x軸方向的尺寸L和在y軸方向的尺寸w。尺寸L和尺寸w可以基本上地相似(substantially similar)。在一實施例中，尺寸L是設置於導通孔420上方的記憶體單元陣列(X間隔)所關聯的位元線之間隔的0.2至0.8倍(並在下面討論)。在一實施例中，導通孔420具有尺寸w，其是設置在導通孔420上方的與記憶體單元陣列(Y間隔)所關聯的字元線(WL)之間隔的0.2至0.8倍。舉例而言，導通孔420可以具有在y軸方向中的尺寸，其中y軸方向中的尺寸可以是第5B圖中所示的金屬層416A的線路之間隔的0.2至0.8倍。導通孔420的間隔可以基本上等於Y間隔，例如佈置在導通孔420上方的記憶體單元陣列之字元線的間距。導通孔420在x方向上的間隔是X間隔的2倍，例如佈置在導通孔420上方的記憶體單元陣列的位元線之間隔的兩倍。這種在x方向上的寬鬆的間隔是由於一半的單元被配置為連接到頂部金屬層416A(例如，底部的字元線)的存取線路(例如，字元線)並且一半的單元被配置為連接到金屬層1602(如下面所討論的)。
然後，方法300進行到操作310，其中在上面討論的操作308中，形成覆蓋層(capping dielectric)於導通孔上方。覆蓋層可以是介電材料層。介電材料的實例包括SiOC、AlOx、AlN、SiN、SiO 2或其組合。覆蓋層可以沉積為均勻覆蓋層(conformal layer)。在一實施例中，通過電漿化學氣相沈積法(PECVD)或其他合適的沉積方法來沉積覆蓋層。覆蓋層的示例性厚度在3至100奈米(nm)之間。覆蓋層的厚度可以決定於設置在覆蓋層上方的記憶體單元的數量。例如，所提供的記憶體單元越多和/或在覆蓋層上方垂直地延伸的記憶體裝置堆疊的更多層，覆蓋層所需的厚度越大。請參考第6A和6B圖的範例，繪示出了在基板402上形成的介電覆蓋層602。介電覆蓋層602與導通孔420和相鄰的介電質層418中的每一者相接。
然後，方法300進行到操作312，其中在基板上形成記憶體單元陣列。記憶體單元陣列可以如操作304所述形成在週邊電路組件上，以及分別在上面操作306、208和310所述的多層內連線、導通孔和介電覆蓋層上形成。在一實施例中，記憶體單元的陣列包括具有垂直堆疊的快閃記憶體裝置結構的單元，其中多個快閃記憶體單元 (例如，NOR閃存單元)在遠離基板的頂表面的方向上垂直地形成。
在一些實施例中，操作312包括形成記憶體裝置堆疊(memory device stack)，其中記憶體裝置堆疊用於形成記憶體單元。記憶體裝置堆疊可以重複任何次數，例如2、4、8、16、24、32或更多，取決於所需的陣列大小。出於示例性的目的，第7A圖的範例繪示出了夾設於介電層704之間的記憶體裝置堆疊702的2個循環(cycles)。在一些實施例中，記憶體裝置堆疊702包括適合於形成記憶體單元的源極特徵、汲極特徵、位元線特徵、源極線路特徵、通道區和/或其他特徵的層。在所說明的實施例中，裝置400包括源極/汲極層706以提供記憶體單元的相應的源極區或汲極區中的其中之一者。在一實施例中，源極/汲極層706是矽。在一些實施例中，源極/汲極層706是被摻雜的(例如，摻雜的矽)。在一些實施例中，源極/汲極層706是未摻雜的(例如，未摻雜的矽)。在一實施例中，最底層的源極/汲極層706 (相鄰於介電覆蓋層602)為源極層，並且源極/汲極層706的位於上方的另一層是汲極層。然而，在其他實施例中，源極/汲極層706的功能可以是相反的。形成介電層708(例如，氧化物)被形成以夾設於源極/汲極層706之間。再次，雖然在所說明的裝置400的範例中，示出的是垂直堆疊的快閃記憶體單元，但是本揭露也可以應用於記憶體單元的其他實施例。
在一些實施例中，在形成記憶體裝置堆疊702之後，在記憶體裝置裝置堆疊702中蝕刻出溝槽712。在一實施例中，溝槽712定義出用於形成閘極結構的區域。在一實施例中，每一個單元之通道區710被形成以相鄰於溝槽712。通道區710可以是多晶矽(polysilicon)。
在一些實施例中，然後，形成記憶體單元之儲存層(storage layer)。請參閱第7A圖的範例，儲存層714沉積在基板406上。在一實施例中，儲存層714是ONO儲存層。 ONO儲存層可以包括氧化物-氮化物-氧化物配置，例如：SiO2 -Si3 N4 -SiO2 。儲存層714用於收集(trap)電荷(電子)，其中在單元中檢測到的電流差(例如，汲極電流)以提供記憶效應(memory effect)。
在一些實施例中，在形成儲存層714之後，在裝置400上形成保護間隔物716。保護間隔物716可用於在後續製程期間保護儲存層714(例如，操作314中所討論的蝕刻)。在一些實施例中，保護間隔物716可以是多晶矽。在另一實施例中，保護間隔物716可以是摻雜或未摻雜的多晶矽。在一實施例中，保護間隔物716與下面所討論的形成閘極結構的材料相似。在一些實施例中，保護間隔物716的厚度可在約1奈米(nanometer)至約10奈米之間。在一些實施例中，用於保護間隔物716的材料順應性地沉積在裝置400上，然後回蝕刻使得它在溝槽712內。保護間隔物716可以通過乾蝕刻來形成。
然後，方法300進行到操作314，其中提供開口以曝露出導通孔，如上面關於操作308所討論的。在一實施例中，為一些溝槽，於溝槽的底部(例如，溝槽)形成開口(opened)以曝露出導通孔。曝露出導通孔的開口可以使用蝕刻製程來形成，但是不需要微影製程或在蝕刻製程期間使用光罩元件。
請參考第8A圖的範例，藉由蝕刻製程溝槽712的底部形成開口。仔細而言，從溝槽712的底表面(參見第7A圖)移除儲存層714和保護間隔物716，使得溝槽712的底部蝕刻出開口。該開口將溝槽712的深度延伸到並穿過介電覆蓋層602。具有增加的深度的溝槽被表示為712A並且在第8A圖中繪示出。應注意的是，在一些實施例中，修改後的溝槽712A產生操作(包括從溝槽712的底部移除儲存層714和保護間隔物716的操作)在不需要微影操作的情況下所執行。換句話說，蝕刻製程不使用光罩元件。所使用的蝕刻製程可以是非等向性(anisotropic)的。在一實施例中，蝕刻與被蝕刻的材料之間具有非選擇性。應注意的是，與導通孔420對準的已修改的溝槽712A會曝露出所對準的導通孔420。然而，未與導通孔420對準的已修改的溝槽712A(例如，導通孔420其間隔為溝槽712A之間隔的2倍)僅延伸到介電層418中。
然後，方法300進行到操作316，其中形成記憶體單元的閘極結構，此操作可以包括用導電材料填充用於曝露出導通孔的開口和其上方的溝槽以形成閘極結構。在一實施例中，形成閘極結構的導電材料是多晶矽。請參閱第9A圖的範例，經修改的溝槽712A已經被導電材料902所填充。在一實施例中，導電材料902包括多晶矽。如第9A圖所繪示，導電材料902接觸且電性連接於導通孔420。
如第10A圖所示，在沉積導電材料902之後，該方法可以繼續進行導電材料902的凹陷製程(recessing)和/或導電材料902的平坦化製程(planarization process)，以形成記憶體單元的閘極結構1002。閘極結構1002可以提供控制閘極給記憶體單元。閘極結構1002形成於鄰近的儲存層(ONO) 714。
在一些實施例中，方法300和操作316包括執行閘極隔離製程(gate isolation process)或閘極切割製程(cut process)。在一些實施例中，上面討論的閘極結構(例如，多晶矽)被隔離或切割成多個部分。在一實施例中，形成一個或多個光罩元件(masking element)(例如，光阻(photoresist)和/或硬罩幕(hard mask))以定義出閘極結構將被切割的位置，將相鄰記憶體單元的閘極線路(例如，在y方向上)與另一個記憶體單元分開。
請參閱第11A和11B圖的範例，形成光罩元件1102。在一實施例中，光罩元件1102是圖案化的光阻材料(photoresist material)。在一實施例中，設置在光罩元件1102中的開口以第一間隔X和第二間隔Y進行排列。第一間隔X可以是位元線的間隔(bit line pitch)，或者是x方向上的記憶體單元的最小間隔。第二間隔Y可以是字元線的間隔(word line pitch)，或者是y方向上的記憶體單元的最小間隔。光罩元件的形成可以包括多個層，例如三層光阻(tri-layer phtoresist)1100，其中多個層包括圖案化的光阻材料、中間層(例如，包含旋轉塗層(spin-on coated material)的矽)和底層(例如，有機旋轉塗層)。在形成光罩元件1102之後，如第12A、12B和12C圖所示，在光罩元件1102的開口下面去除部分的閘極結構1002。部分的閘極結構1002可以通過諸如乾蝕刻製程(例如，等離子體增強蝕刻)或濕蝕刻製程等蝕刻製程來去除。開口1202係形成在閘極結構1002中。
操作316還可以更包括填充絕緣材料於切割該閘極結構所形成之開口，以隔離閘極結構的兩個部分開口。請參閱第13A、13B和13C圖，絕緣材料1302形成在基板上和開口1202中。在一實施例中，絕緣材料1302可以是氧化物。絕緣材料1302的形成可以包括沉積製程(例如，CVD或其他合適的製程)，以及後續的平坦化製程。
然後，方法300進行到操作318，其中在記憶體單元上形成上互連結構(upper interconnect structure)。所形成的上互連結構可以基本上類似於上面第2圖的裝置200描述的上互連結構210。上互連結構可以包括用於記憶體單元的上存取線路(upper access line(s))以及導通孔，其中導通孔互連於部分的記憶體單元到此上存取線路。
請參照第14A、14B和14C圖的範例，光罩元件1402形成在基板上，並且被圖案化以形成開口1404，該等開口1404用以定義出用於導通孔的圖案以提供與記憶體單元的互連，特別是與閘極結構1002中所選擇到的閘極結構1002的互連。光罩元件可以包括多層結構，例如：三層光阻1400。如第14圖C所示，開口1404的間隔可以為在y方向上近似Y間隔，並且在x方向上具有兩倍的X間隔(2*X間隔)。將x方向上的間隔放寬到兩倍的X間隔(2*X間距)可能是因為導通孔僅耦接到記憶體單元中所選到的記憶體單元。換句話說，導通孔提供上存取線路和記憶體單元之間的互連。在一單元已經被互連至較低的存取線路(參見416A)時，不需要再與上存取線路的互連。因此，僅一部分(例如，一半)的閘極結構需要連接到上存取線路，故僅一部分閘極結構需要與記憶體單元上方的導通孔互連以提供閘極拾取(gate pick-up)。
在形成光罩元件1402之後，操作318包括蝕刻導通孔開口並用導電材料填充導通孔。請參照第15A、15B和15C的範例，導電的導通孔1502被形成以連接於選擇閘極結構1002。例如，導電的導通孔1502連接於每一個其他的記憶體單元，且特別地是，在x方向上連接於每一個其他的閘極結構1002。
然後，方法300的操作318繼續在記憶體單元上方形成存取線路(例如，字元線)並連接到導通孔。請參考第16A、16B和16C圖的範例，形成金屬層1602，其中金屬層1602可以提供記憶體單元之存取線路。在一實施例中，金屬層1602提供作為字元線(WL)的存取線路。在另一實施例中，金屬層(或稱存取線路)1602是提供給第一組記憶體單元(閘極結構1002)的字元線，並且存取線路416A是提供給第二組記憶體單元的字元線。在另一實施例中，金屬層1602提供作為位元線(BL)的存取線路。
在一實施例中，每一個其他的閘極結構(位於x方向上)連接到提供存取線路的金屬層1602，並且剩餘的閘極結構連接到提供存取線路的金屬層416A。在一實施例中，由金屬層1602和416A所提供的存取線路提供相同的功能(例如，兩者都提供字元線)。金屬層1602和導通孔1502可以包括導電材料，例如：鎢(tungsten, W)、鉬(molybdenum, MO)、鈦(titanium, Ti)、鈷(cobalt, Co)、鉭(tantalum, Ta)、鎳(nickel, Ni)、多晶矽(polysilicon) 、鋁(aluminum, Al)、銅(copper, Cu)、矽化物(silicides)、氮化物(nitrides)和/或位於一層或多層中的其他合適材料。
然後，方法300可以繼續進一步的製造操作，包括形成輸入/輸出特徵，其中輸入/輸出特徵可操作於存取裝置400。
因此，在一些實施例中，可以理解的是，方法300提供了一種允許在記憶體單元之前先形成底部存取線路及連接元件(例如，存取線路及上面設置的導通孔)的方法及裝置。所形成的底部存取線路和連接元件可以被有保護性覆蓋層所覆蓋，其中該保護性覆蓋層可以隨後在與記憶體單元的元件(例如，閘極結構)互連的區域中被去除。在一些實施例中，該方法提供了覆蓋層的去除和暴露出底部存取線路和連接元件，而不需要微影製程(photolithography process)或因難的蝕刻製程，以隨後形成互連元件。在形成記憶體單元之後，將上部存取線路作為記憶體單元的一部分(例如，此處未提供與下部存取線的互連)。因此，在一些實施例中，記憶體單元尺寸可以減小。在一些實施例中，該方法可以提供改進的產能(例如，消除如上所述的微影操作)。此外，該方法操作的一些實施例提供保護記憶體單元的儲存層以防止損壞。
在本揭露討論的更廣泛的實施例之一中，提供一種半導體裝置的製造方法。該製造方法包括：於基板上形成週邊電路之電晶體，以及於電晶體上形成第一互連結構。第一互連結構包括第一存取線路(access line)。該製造方法更包括：形成延伸於第一存取線路上方之導通孔。在形成導通孔之後，該製造方法包括於第一互連結構及導通孔上形成複數個記憶體單元結構(memory cell structure)。形成在記憶體單元結構上的第二互連結構。第二互連結構包括第二存取線路。第一存取線路耦接複數個記憶體單元結構的第一記憶體單元，並且第二存取線路耦接複數個記憶體單元結構的第二記憶體單元。
在一實施例中，該製造方法包括：在形成複數個記憶體單元結構之前，沉積介電保護層(dielectric protection layer)於該導通孔上。在一實施例中，第一存取線為字元線且第二存取線為一字元線。在一實施例中，第一存取線為位元線且第二存取線為位元線。在一實施例中，該製造方法更包括形成複數個記憶體單元結構之方法包括：形成包含源極層(source layer)和汲極層(drain layer)的記憶體裝置堆疊(memory device stack)；在記憶體裝置堆疊中蝕刻複數個開口(opening)；以及在複數個開口的每一者中形成閘極結構(gate structure)。在一實施例中，蝕刻複數個開口之操作包括蝕刻第一開口以曝露出(expose)導通孔，並且蝕刻相鄰於第一開口的第二開口。第二開口用以曝露出相鄰於導通孔的介電材料。在一實施例中，形成閘極結構之操作包括沉積多晶矽(polysilicon)於第一開口中，並且多晶矽連接於導通孔。在一實施例中，該製造方法可更包括在形成閘極結構於複數個開口的每一者中之前，形成間隔層(spacer layer)在複數個開口的每一者之側壁上，及/或形成間隔層之前，形成ONO型儲存層(ONO storage layer)在複數個開口的每一者之側壁上。
在另一個更廣泛的實施例中，提供一種半導體裝置的製造方法，其包括：形成週邊電路的複數個裝置於基板上，並且形成第一金屬層在週邊電路的裝置之上。在第一方向中以第一間隔(pitch)及在第二方向中以第二間隔形成複數個導通孔，且複數個導通孔的每一者延伸於第一金屬層上方。沉積覆蓋層(capping layer)於複數個導通孔上。形成複數個記憶體單元於覆蓋層上方。複數個記憶體單元具有閘極結構，其中在第一方向中以第三間隔形成該閘極結構。第三間隔約為第一間隔的一半。然後，該方法包括複數個記憶體單元的第一閘極結構連接於複數個導通孔的第一導通孔。
在一實施例中，該製造方法包括複數個記憶體單元的第二閘極結構連接於第二金屬層，其中第二金屬層設置於複數個記憶體單元的上方。在一實施例中，第一閘極結構及第二閘極結構相關聯於複數個記憶體單元之相鄰的記憶體單元。在一實施例中，覆蓋層為SiOC、AlOx、氮化鋁(AlN)、氮化矽(SiN)或二氧化矽(SiO2 )。在一實施例中，複數個導通孔由鎢(tungsten)所形成。在一實施例中，該製造方法更包括形成複數個記憶體單元於覆蓋層上方的操作包括形成堆疊層，其中堆疊層用以提供源極/汲極特徵部件(source/drain features)，其中源極/汲極特徵部件被夾設於介電層之間。閘極結構延伸穿過堆疊層。在一實施例中，儲存層夾設於閘極結構的每一者及堆疊層之間。
在另一個更廣泛的實施例中，一種半導體記憶體裝置包括：形成於基板上的週邊電路、形成於該週邊電路上的記憶體單元陣列以及延伸於該第一字元線的上方的導電的導通孔。記憶體單元陣列的第一記憶體單元經由導電的導通孔連接於第一字元線。第一字元線介於該週邊電路及該記憶體單元陣列之間，並且記憶體單元陣列的第二記憶體單元連接於第二字元線，其中第二字元線設置於該記憶體單元陣列上方。
在其他一實施例中，第一記憶體單元的閘極結構連接於導電的導通孔。在一實施例中，閘極結構延伸通過介電覆蓋層，其中介電覆蓋層設置於導電的導通孔上方且設置於第一記憶體單元的源/汲極下方。在一實施例中，第一記憶體單元及第二記憶體單元為快閃記憶體單元。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體裝置 102:記憶體單元陣列區 102A、102B:陣列 104:週邊電路區 106:基板 200:裝置 202:互連區 204、204A、204B:金屬線路 206、206A、206B:導通孔 208A~208K:記憶體單元 300:方法 302~318:操作 400:裝置 402:基板 402A:淺溝槽隔離特徵 404:第一週邊裝置 406:第二週邊裝置 408:閘極結構 410:源極/汲極區 412:接點結構 414:多層內連線(MLI) 416:金屬層 416A:金屬層 418:介電質層 420:導通孔 602:介電覆蓋層 702:記憶體裝置堆疊 704:介電層 706:源極/汲極層 708:介電層 710:通道區 712:溝槽 712A:溝槽 714:儲存層 716:保護間隔物 902:導電材料 1002:閘極結構 1102:光罩元件 1100:三層光阻 1202:開口 1302:絕緣材料 1400:三層光阻 1402:光罩元件 1404:開口 1502:導電的導通孔 1602:金屬層 W、L:尺寸
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖是根據本揭露的一個或多個方面之示意圖以說明包括記憶體單元陣列的半導體裝置。 第2圖是根據本揭露的一個或多個方面之半導體裝置的一實施例的截面圖，其說明從週邊電路到記憶體單元陣列的互連。 第3圖是根據本揭露的一個或多個方面之製造半導體裝置方法的一實施例的流程圖。 第4、5A、6A、7A、8A、9A、10A、11A、12A、12B、13A、13B、14A、 14B、15A、15B、16A及16B圖是根據第3圖的方法之一個或多個操作所製造的半導體記憶體裝置的一實施例的剖面圖。 第5B、6B、7B、11B、12C、13C、14C、15C及16C圖是根據第3圖的方法之一個或多個操作所製造的半導體記憶體裝置所對應之半導體裝置的一實施例的相應的頂視圖。
200:裝置
102:記憶體單元陣列區
104:週邊電路區
106:基板
210:頂部互連區
202:互連區
204、204A、204B:金屬線路
206、206A、206B:導通孔
208A~208K:記憶體單元

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 於一基板上形成一週邊電路之一電晶體； 於該電晶體上形成一第一互連結構，其中該第一互連結構包括一第一存取線路； 形成延伸於該第一存取線路上方之一導通孔； 形成該導通孔之後，於該第一互連結構及該導通孔上形成複數個記憶體單元結構；以及 形成在該記憶體單元結構上的一第二互連結構，其中該第二互連結構包括一第二存取線路，其中該第一存取線路耦接該複數個記憶體單元結構的一第一記憶體單元，並且該第二存取線路耦接該複數個記憶體單元結構的一第二記憶體單元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720742B (zh) * 2019-10-14 2021-03-01 大陸商長江存儲科技有限責任公司 三維儲存裝置及其形成方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037952B2 (en) * 2018-09-28 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Peripheral circuitry under array memory device and method of fabricating thereof
US10978473B2 (en) 2019-02-12 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method of forming the same
WO2021035601A1 (en) * 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
US11411025B2 (en) 2019-10-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
DE102020119199A1 (de) 2019-10-23 2021-04-29 Taiwan Semiconductor Manufacturing Co. Ltd. 3d-ferroelektrikum-speicher
KR20220003359A (ko) * 2020-07-01 2022-01-10 삼성전자주식회사 3차원 반도체 메모리 장치
CN112909015B (zh) * 2021-03-08 2023-10-17 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
US11849655B2 (en) * 2021-04-14 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory devices with electrically isolated stacked bit lines and methods of manufacture
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
CN116918475A (zh) 2021-05-12 2023-10-20 长江存储科技有限责任公司 具有三维晶体管的存储器外围电路及其形成方法
CN114284285B (zh) * 2021-06-02 2024-04-16 青岛昇瑞光电科技有限公司 一种nor型半导体存储器件及其制造方法
US20230140053A1 (en) * 2021-11-04 2023-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US11037952B2 (en) * 2018-09-28 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Peripheral circuitry under array memory device and method of fabricating thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720742B (zh) * 2019-10-14 2021-03-01 大陸商長江存儲科技有限責任公司 三維儲存裝置及其形成方法
US11538780B2 (en) 2019-10-14 2022-12-27 Yangtze Memory Technologies Co., Ltd. Structure and method for isolation of bit-line drivers for a three-dimensional NAND

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Publication number Publication date
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