CN110970354A - 半导体装置的制造方法 - Google Patents

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CN110970354A
CN110970354A CN201910891870.5A CN201910891870A CN110970354A CN 110970354 A CN110970354 A CN 110970354A CN 201910891870 A CN201910891870 A CN 201910891870A CN 110970354 A CN110970354 A CN 110970354A
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memory cell
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memory cells
metal
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赖昇志
林仲德
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种存储器装置及其制造方法包括在基板上的周边电路的晶体管。第一互连结构，如第一存取线路，形成于晶体管上。导通孔延伸于第一存取线路上方。导通孔延伸于第一存取线路上方。多个存储器单元结构形成于互连结构及导通孔上方。第二互连结构，如第二存取线路，形成于存储器单元结构上。第一存取线路耦接于多个存储器单元结构的第一存储器单元，且第二存取线路耦接于多个存储器单元结构的第二存储器单元。

Description

半导体装置的制造方法
技术领域
本公开涉及一种半导体装置及其制造方法，特别涉及具有在阵列存储 器装置下方的周边电路的半导体装置及其制造方法。
背景技术
半导体集成电路(integrated circuit,IC)工业经历了指数式增长。IC的 材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更 小和更复杂的电路。在IC演变过程中，功能密度(即，每一芯片面积的互 连装置的数量)通常增加，而几何尺寸(即，可使用工艺处理来产生的最 小元件(或线路))减小。这种缩小尺寸的工艺通常有益于提高生产效率和 降低相关成本。这种按比例缩小尺寸的工艺也增加了处理和制造IC的复杂 度，并且为了实现这些进步的技术，需要类似的技术发展于IC的处理和制 造。
存储器装置是一种用于增加容量及整合的装置。缩小存储器装置单元 的尺寸的设计，让提供存取的互连结构及这些存储器装置单元的操作产生 挑战。此外，用于存取这些存储器装置单元的周边电路已经成为整合改进 的目标。
因此，尽管传统的半导体装置通常已经足够用于它们的预期目的，但 它们并非在各方面都令人满意。
发明内容
本公开的一实施例公开一种半导体装置的制造方法包括：于基板上形 成周边电路(peripheral circuit)的晶体管。于晶体管上形成第一互连结构 (interconnectstructure)，其中该第一互连结构包括一第一存取线路(access line)。形成延伸于第一存取线路上方的导通孔。形成导通孔之后，于第一 互连结构及导通孔上形成多个存储器单元结构(memory cell structure)。形 成在存储器单元结构上的第二互连结构，其中第二互连结构包括第二存取 线路，其中第一存取线路耦接多个存储器单元结构的第一存储器单元，并 且第二存取线路耦接多个存储器单元结构的第二存储器单元。
本公开的一实施例公开一种半导体装置的制造方法包括：形成周边电 路的装置于基板上。形成第一金属层在周边电路的该装置上。在第一方向 中以第一间隔(pitch)及在第二方向中以第二间隔形成多个导通孔，其中 多个导通孔的每一者延伸于该第一金属层上方。沉积覆盖层(capping layer) 于多个导通孔上。形成多个存储器单元于覆盖层上方，其中多个存储器单 元具有栅极结构，其中在第一方向中以第三间隔形成栅极结构，其中第三 间隔约为该第一间隔的一半。多个存储器单元的第一栅极结构连接于多个 导通孔的第一导通孔。
本公开的一实施例公开一种半导体存储器装置包括：形成于基板上的 周边电路、形成于周边电路上的存储器单元阵列和导电的导通孔。存储器 单元阵列的第一存储器单元连接于第一字元线，并且第一字元线介于周边 电路及存储器单元阵列之间，并且存储器单元阵列的第二存储器单元连接 于第二字元线，其中该第二字元线设置于存储器单元阵列上方。导电的导 通孔延伸于第一字元线的上方，第一存储器单元经由导电的导通孔连接于 第一字元线。
附图说明
根据以下的详细说明并配合说明书附图做完整公开。应注意的是，根 据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放 大或缩小元件的尺寸，以做清楚的说明。
图1是根据本公开的一个或多个方面的示意图以说明包括存储器单元 阵列的半导体装置。
图2是根据本公开的一个或多个方面的半导体装置的一实施例的截面 图，其说明从周边电路到存储器单元阵列的互连。
图3是根据本公开的一个或多个方面的制造半导体装置方法的一实施 例的流程图。
图4、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、 图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A及图16B是根据图3的方法的一个或多个操作所制造的半导体存储器装置的一 实施例的剖面图。
图5B、图6B、图7B、图11B、图12C、图13C、图14C、图15C及 图16C是根据图3的方法的一个或多个操作所制造的半导体存储器装置所 对应的半导体装置的一实施例的相应的顶视图。
附图标记说明：
100：半导体装置
102：存储器单元阵列区
102A、102B：阵列
104：周边电路区
106：基板
200：装置
202：互连区
204、204A、204B：金属线路
206、206A、206B：导通孔
208A～208K：存储器单元
300：方法
302～318：操作
400：装置
402：基板
402A：浅沟槽隔离特征
404：第一周边装置
406：第二周边装置
408：栅极结构
410：源极/漏极区
412：接点结构
414：多层内连线(MLI)
416：金属层
416A：金属层
418：介电质层
420：导通孔
602：介电覆盖层
702：存储器装置堆叠
704：介电层
706：源极/漏极层
708：介电层
710：通道区
712：沟槽
712A：沟槽
714：存储层
716：保护间隔物
902：导电材料
1002：栅极结构
1102：掩模元件
1100：三层光刻胶
1202：开口
1302：绝缘材料
1400：三层光刻胶
1402：掩模元件
1404：开口
1502：导电的导通孔
1602：金属层
W、L：尺寸
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特 征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。 当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一 特征形成于一第二特征的上或上方，即表示其可能包含上述第一特征与上 述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第 一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接 触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/ 或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实 施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上 方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另 一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空 间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向 不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相 同解释。
此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包 括在合理范围内的数字，例如在+/-10％内或本领域技术人员理解的其他值。 举例说明，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
现在请参阅图1，其示出了半导体装置100的示意图。半导体装置100 是半导体存储器装置，因为它包括多个存储器单元，其中该多个存储器单 元可操作以作为存储装置。半导体装置100包括存储器单元阵列区102、相 关联的周边电路区104，其中存储器单元阵列区102及周边电路区104皆形 成在基板106上。
周边电路区104可以包括用于驱动存储器单元阵列区102的多个装置 的组件(例如，半导体器件)。周边电路区104可以包括可操作于存取和/ 或控制存储器单元阵列区的各种装置(例如，执行读/写/抹除的操作)。其 中上述装置包括N型场效晶体管(N-typeFET)及P型场效晶体管(P-type FET)。上述装置可以被配置为平面晶体管(planartransistor)或多栅极晶体 管(multi-gate transistor)，例如：在本公开中被称为FinFET装置的鳍型多 栅极晶体管(fin-type multi-gate transistor)。这种FinFET装置可以包括P型 金属氧化半导体FinFET装置或N型金属氧化半导体FinFET。FinFET装置 可以为双栅极装置(dual-gate device)、三栅极装置(tri-gate device)、块体 装置(bulk device)、硅上绝缘体装置(silicon-on-insulator device,SOI device) 及/或其他配置。本领域的普通技术人员可以理解，半导体装置的其他实施 例，例如全包覆式栅极装置(gate-all-around device,GAA device)、亚米笳 栅极装置(Omega-gate device,Ω-gate device)或π型栅极装置(P-gate device, π-gate device)亦可以应用于周边电路区。
存储器单元阵列区102包括多个存储器单元的阵列，其中存储器单元 的阵列被示出为阵列102A和阵列102B以作为参考。每一个存储器阵列可 以包括可操作用于存储的多个存储器单元，阵列中的存储器单元可以被设 置为以行/列配置。在一实施例中，存储器单元为快闪存储器单元(flash memory cell)。在另一实施例中，存储器单元为或非型快闪存储器单元(NOR type flash memory cell)。在一些实施例中，存储器单元阵列102A及/或102B 包括可堆叠型存储器单元(stackable memory cell)，其中可堆叠型存储器单 元垂直地设置于阵列格式中。虽然本公开提供快闪存储器单元作为范例性 装置，但是其他类型的装置也可受益于本公开，例如包括电子可抹拭只读 存储器单元(EEPROM cell)。在一实施例中，输入-输出衬垫(input-ouput pad) (未图示)设置在半导体装置100的上表面上(例如，相对于基板106)。
在一些实施例中，半导体装置100可以被视为在存储器阵列的下的周 边电路(peripheral circuit under memory array(PUA)device)。PUA装置 的配置可以提供存储密度(memory density)的增加。举例而言，相较于相 邻于存储器单元阵列的周边电路的位置配置，存储密度会明显的增加。相 反于并列配置(side-by-side configuration)，PUA装置允许存储器单元至少 部分地垂直地形成在周边电路上方。因此，如图1所示，设置在周边电路 区104上方。例如，周边电路区104夹设于存储器单元阵列区102和基板 106之间。
然而，在这样的配置下，存储器单元阵列区102及周边电路区104之 间的互连结构的设计和实作是充满挑战的。例如，在存储器单元阵列区102 及周边电路区104之间的导电的线路/导穿孔(via)的路径必须被处理。图 2提供了这种路径设计的图示。
请参阅图2以说明装置200，其中装置200类似于上面图1中所讨论的 装置100，包括周边电路区104和位于上方的存储器单元阵列区102。装置 200为一PUA装置。装置200还说明了第一或更下方的互连区(interconnect region)202。更低的互连区202可以是多层内连线(multi-layer interconnect, MLI)，其中多层内连线可以被用于将周边电路区104的装置彼此连接。更 低的互连区202的多层内连线还可以被用于将周边电路区104的装置连接 于存储器单元阵列区102的装置(例如：单元及其组件)。更下方的互连区 202的多层内连线包括通过多个接点或导通孔206(例如，提供垂直路径) 互连的多个金属线路204(例如，提供水平路径)。金属线路204及导通孔 206可以被介电材料208所环绕，例如：介电质层(inter layer dielectric,ILD)、 蚀刻停止层(etch stop layer,ESL)等。
金属线路204及导通孔206可以包括导电材料，例如：钨(tungsten,W)、 钼(molybdenum,Mo)、钛(titanium,Ti)、钴(cobalt,Co)、钽(tantalum,Ta)、 镍(nickel,Ni)、多晶硅(polysilicon)、铝(aluminum,Al)、铜(copper, Cu)、硅化物(silicides)、氮化物(nitrides)和/或其他合适的导电材料排列 成一层或多层。介电材料208可包括诸如原硅酸四乙酯 (tetraethylorthosilicate,TEOS)氧化物、未掺杂硅酸盐玻璃(un-dopedsilicate glass)或掺杂氧化硅(doped silicon oxide)，例如：硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)，熔融石英玻璃(fused silica glass,FSG)、 磷硅酸盐玻璃(phosphosilicate glass,PSG)，掺硼硅玻璃的材料(boron doped silicon glass,BSG)和/或其他合适的介电材料，包括通常用于介电质层(ILD) 的介电材料。介电材料可以通过等离子体化学气相沉积(PECVD)工艺或 其他合适的沉积技术来沉积。
在较下方的互连区202中具体示出的是金属线路204A，其中金属线路 204A可以是多层内连线(MLI)的最上面或顶部金属线路。在一实施例中， 金属线路204A是导线，其可操作以存取存储器单元阵列区102的存储器单 元。因此，金属线路204A在本公开中可称为“存取线路”。金属线路204A 是存取线路以提供与存取存储器单元阵列区102中的一个或多个存储器单 元(memory cell)的电性连接的导线。存取存储器单元阵列区102的范例 性的存储器单元将被讨论如下。在一实施例中，金属线路204A是存取线路， 其提供字元线(wordline,WL)以用于存取存储器单元阵列区102的存储器 单元。在一实施例中，金属线路204A是存取线路，其提供位元线(bit line, BL)以用于存取存储器单元阵列区102的存储器单元。
如装置200中所示，存储器单元阵列区102包括多个存储器单元或存 储单元，其标记为208A-208K以便于参阅。存储器单元208A-208K解释了 被设置以行/列配置的多个存储器单元，其在一些实施例中一起操作如同存 储器单元阵列区102中的单一存储器阵列(例如，图1的102A)。存储器 单元208A-208K可以是各种类型的存储器单元中的一种或多种，其包括形 成快闪存储器装置(flash memory device)(例如，NAND或NOR类型)、 静态随机存取存储器装置(SRAM memory device)、动态随机存取存储器装 置(DRAM memory device)和/或其他合适的存储器类型的存储器单元。注 意，所示出的“单元”208A-208K中的每一者可以是垂直配置的多个存储 器单元的堆叠。举例来说，所示出的存储器单元208A可说明多个存储器单 元的堆叠，这些存储器单元的每一者彼此共享，例如，栅极线路，而此栅 极线路连接于存取线路204A。
存取线路(金属线路204A)可以被可以互连到存储器单元的第一组， 如图所示：通过导通孔206A将金属线路204A互连于每个存储器单元208B、 208D、208F、208H或208J。图2示出了单一金属线路204A通过相应的导 通孔206A互连到每个存储器单元208B、208D、208F、208H或208J。然 而，应该理解的是，可存在多个金属线，包括与金属层204A实质地平行的 金属线(例如，与金属层204A处于相同的金属化层(metallization level) 上)，其中多个金属线互连于存储器单元208B、208D、208F、208H、或208J 或阵列的其他单元以提供类似于金属层204A的存取线路功能。举例说明， 装置400的顶视图说明如下，并且将应用于装置200的。在一些实施例中， 金属线路204A，或与此线路共平面的线路，互连于存储器单元阵列的存储 器单元的其他每一者垂直地延伸列。
在存储器单元阵列区102上方是顶部互连区210的附加互连特征部件。 顶部互连区210可以形成在存储器单元208A-208J上方，换句话说，形成 在更远离基板106的上方。在一实施例中，顶部互连区域210包括金属线 路204B，其中金属线路204B互连到存储器单元的第二组或部分的存储器 单元，如所示出的通过互连于单元208A、208C、208E、208G、208I和208K。 金属线路204B可以通过相应的导通孔206B被互连到单元208A、208C、 208E、208G、208I和208K中的每一者。同样地，单一金属线路204B被示 出在图2的截面图中，金属线路204B示出为通过相应的导通孔206B互连 到单元208A、208C、208E、208G、208I和208K中的每一者。然而，应该 理解的是，可以存在金属线路，例如：与金属线路204B共平面的线路，这些金属线路互连于存储器单元208A、208C、208E、208G、208I和208K或 其他阵列的单元以提供与金属线路204B相同功能的存取线路。例如，装置 400的顶视图说明如下，并且其将应用于装置200的顶视图。在一些实施例 中，金属线路204B互连于存储器单元阵列的存储器单元的其他每一者垂直 地延伸列。例如，所示出的存储器单元204B可以说明每个共享的多个存储 器单元的堆叠，例如，栅极线路连接于存取线路204B。顶部互连区域210 也可以包括多个附加的金属线路、导通孔、输入-输出衬垫(input-output pad, I/O pad)等(未图示)，且这些元件可夹设于介电材料之间。顶部互连区210 的介电材料可以实质地相似于互连区202的介电材料。
在一实施例中，金属线路204B具有与金属线路204A相同的功能，仅 提供功能给存储器单元208的第二组而不是存储器单元208的第一组。在 一实施例中，金属线路204B为提供一字元线(WL)的存取线路。在一实 施例中，金属线路204B为提供一位元线(BL)给单元的存取线路。也就 是说，在一些实施例中，存储器阵列的装置的栅极拾取(gate pick-up)通过互连到金属线路204B或金属线路204A的其中之一者来执行。
图2中所示出的线路的优点在于它可以避免通过存储器阵列的顶部(例 如，朝向输入-输出衬垫)的存取线路(例如，栅极拾取)的互连，这样的 互连会降低存储器单元的可扩充性(scalablity)。也就是说，装置200中的 存取线路(例如，栅极拾取)的互连所需的间隔(pitch)由在顶部区完成 的阵列的存储器单元(例如，栅极拾取)的互连的一半所限定，并且在底 部区完成的阵列的存储器单元(例如，栅极拾取)的互连的另一半允许改 善阵列的可扩充性。另外，图2的装置可以被这样的方式所制造，使得它 避免需要非常高纵横比(aspect ratio)及非自我对准蚀刻(non-self-aligned etching)，以打开到底部互连的连接，例如，通过图3的方法300的一个或 多个操作的实现。例如，方法300的某些实施例提供导通孔(例如，206A)， 其提供到将在存储器单元阵列区102的前形成的底部存取线路的互连。
周边电路区104和存储器单元阵列区102之间的互连区202或其部分 可以被称为中介层(interposer)。举例而言，中介层可以包括互连区202的 多层内连线(MLI)的全部或部分，例如导通孔206A和/或金属线路204A。 因此，本公开的各个方面提供了一种在存储器阵列工艺的前的中介层形成 方法，在一些实施例中，其提供以下一个或多个优点：(1)简化整合工艺 流程、(2)缓冲互连(例如，金属)的间隔需求(pitch requirement)及/或 (3)提高存储器效能。在一实施例中，这里提供的装置和方法可以改善存 储器装置(例如，3D快闪存储器)的带宽(bandwidth)。
现在请参阅图3以说明方法300，其中方法300为根据本公开的一个或 多个实施例中具有位于存储器单元阵列区下面的周边电路区的半导体存储 器装置的制造方法。方法300可以被用于制造如上面图1及图2分别所讨 论的装置100或装置200。图4、图5、图6A、图7A、图8A、图9A、图 10A、图11A、图12A、图12B、图13A、图13B、图14A、图14B、图15A、 图15B、图16A及图16B提供装置400的一实施例的剖面图，以相应于图 3的方法300的一或多个操作。图5B、图6B、图7B、图11B、图12C、图 13C、图14C、图15C及图16C提供装置400的一实施例的顶视图，以相 应于图3的方法300的一个或多个操作。举例而言，应该理解到装置400 关于存储器单元的配置及存储器单元的类型是示例性的，并且方法300可 以同样地应用于包括其他存储器单元类型的其他实施例。装置400提供一 快闪存储器装置(flash memorydevice)，特别是垂直堆叠型快闪存储器装置。 然而，其他装置类型也可受益于本公开。
方法300开始于操作302，其中提供一基板。请参阅图4的范例，基板 402被提供。基板402可以实质地相似于如上所述的基板106。在一些实施 例中，基板402可以是半导体基板，例如硅基板(silicon substrate)。基板 402可以包括各种层，其包括形成于半导体基板上的导电层或绝缘层。基板 402可以包括依据本领域已知的设计需求的各种掺杂的配置。举例而言，可 以在设计用于不同装置类型的区域中在基板402上形成不同的掺杂分布(例 如：N型井或P型井)。这些不同的掺杂分布可以包括掺杂物(dopant)及/ 或扩散工艺(diffusion process)的离子植入法(ion implantation)。基板402 通常具有多个隔离特征(例如，浅沟槽隔离(shallow trench isolation,STI) 特征)，包括那些夹设用于提供不同装置类型的区域之间的隔离特征。浅沟 槽隔离特征402A示出于图4中。基板402(例如，上面所讨论的硅)可以 额外地或选择性地包括其他半导体，例如：锗(germanium)、碳化硅(silicon carbide,SiC)、硅化锗(silicon germanium,SiGe)或金刚石(diamond)。或 者，基板402可以包括化合物半导体(compound semiconductor)和/或合金 半导体(alloysemiconductor)。此外，基板402可以可选择性地包括磊晶层 (epitaxial layer,epi-layer)，可以用以提高效能，且可以包括硅上绝缘体(SOI) 结构和/或具有其他合适的增强特征。
然后，方法300进行至操作304，其中在基板上形成周边电路组件。周 边电路的组成可以包括：构成控制电路的装置以用于操作存储器单元的阵 列，例如，下面所讨论的包括周边电路的NAND型的存储器单元的阵列， 例如用于辅助存储器单元的读/写/抹除功能的装置，包括但不限于升压电路 (voltage boost circuitry)、页面缓冲器电路(pagebuffer circuitry)、列解码 器(column decoder)、行解码器(row decoder)、误差修正电路(error correction circuitry)、写入辅助电路(write assist circuitry)、包括用于互接存储器单元 类型之间的接口电路、总线控制电路(bus control circuitry)等。周边电路 可以由金属氧化物半导体晶体管(MOS transistor)所形成。金属氧化物半 导体晶体管可以是P型金属氧化物半导体晶体管(PMOS)或N型金属氧 化物半导体晶体管(NMOS)。金属氧化物半导体晶体管可以是平面型晶体 管(planar type transistor)、鳍片型晶体管(fin-type transistor,FinFET)、和/ 或包括如上所述的其他晶体管配置。
请参阅图4的范例，第一周边装置404及第二周边装置406形成于基 板402上。在一实施例中，第一周边装置404可以是P型金属氧化物半导 体晶体管或N型金属氧化物半导体晶体管的其中之一者，第二周边装置406 可以是P型金属氧化物半导体晶体管或N型金属氧化物半导体晶体管的其 中的另一者。虽然本公开仅示出了两个周边装置，但是应该理解的是，通 常可以使用数百、数千或更多的装置来形成周边电路。每一个周边装置404 和406包括夹设于源/漏极区410之间的栅极结构408。
栅极结构408可以包括可以包括栅极介电层(gate dielectric layer)及位 于上方的闸电极层(overlying gate electrode layer)。在一些实施例中，栅极 介电层包括介电材料的接口层(interfacial layer)，例如：氧化硅(silicon oxide, SiO2)、硅酸铪(HfSiO)或氮氧化硅(silicon oxynitride,SiON)。其中接口 层可以由化学氧化(chemicaloxidation)、热氧化(thermal oxidation)、原子 层沉积(atomic layer deposition,ALD)、化学气相沉积(chemical vapor deposition,CVD)和/或其他合适的方法所形成。在一些实施例中，栅极介 电层包括高K介电材料的高K栅极介电层，例如：氧化铪(hafnium,HfO2)、 TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、 Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、 HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、 Si3N4、氮氧化物(oxynirides,SiON)，它们的组合或其他合适的材料。高 K栅极介电层可以通过原子层沉积(ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、氧化 (oxidation)和/或其他合适的方法来形成。闸电极层可以包括多晶硅 (polysilicon)、金属、金属合金或金属硅化物(metal siliside)覆盖在栅极 介电层上。闸电极层可以包括单一层或者可选地多层结构，例如具有选定 功函数的金属层的各种组合以增强装置效能(功函数金属层)、衬垫层(liner layer)、润湿层(wetting layer)、粘着层(adhesion layer)、填充层(fill layer)和/或其他合适的层。举例说明，可存在于闸电极层中的组件包括多 晶硅、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、 Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni，其他合适的金属材料或其 组合。在各种实施例中，闸电极层可以通过原子层沉积(ALD)、物理气相 沉积(PVD)、化学气相沉积(CVD)，电子束蒸发(e-beam evaporation) 或其他合适的工艺所形成。此外，栅极结构可以单独形成以用于P型金属 氧化物半导体晶体管和N型金属氧化物半导体晶体管，其可以使用不同的 闸电极层。
源极/漏极区410可以是适当掺杂的基板402的区域，其中适当掺杂的 基板402用以提供相关装置的功能，或者可以是基板402上的磊晶生长特 征，其同样用于合适地掺杂给定装置类型(例如，N型或P型)。
然后，方法300进行到操作304，其中在周边电路组件上形成多层内连 线(MLI)，并将多层内连线耦合到周边电路组件。多层内连线可以用于互 连周边电路的装置，以及将周边电路与位于上方的存储器阵列(overlying memory array)互连。这样，部分的多层内连线可以被称为提供中介层 (interposer)。操作304的多层内连线可以实质地类似于上面所讨论的关于 底部的互连区202。
请参阅图4的范例，在基板402上形成多层内连线414(MLI 414)。所 显示出的接点结构412连接至第一和第二周边装置404和406的每一个的 源极/漏极区410。然而，应注意的是，其他接点(未示出)可以形成在栅 极结构408上。接点结构412可以包括合适的材料，例如：钨(tungsten)、 硅化物(silicide)和/或其他导电材料。接点结构412可以具有多层结构， 例如，包括衬垫层(liner layer)、种子层(seed layer)、粘着层(adhesion layer)、阻绝层(barrier layer)等。
在第一周边装置404和第二周边装置406上形成的多层内连线414还 包括多个金属层416和导通孔420。(注意，金属层416和导通孔420仅是 示例性的，并且任何数量的层和配置的线可以被提供在其中)。多层内连线 414可以基本上类似于上面图2所讨论的互连区202。多层内连线414可以 互连于第一周边装置404和第二周边装置406。多层内连线414还可以将第 一周边装置404和第二周边装置406中的一个或多个与位于上方的存储器 单元互连，如下所讨论。
金属层416和导通孔420可以包括合适的导电材料，例如：多晶硅 (polysilicon)、铜(copper,Cu)、钨(tungsten,W)、硅化物(silicide)、 铝(aluminum)、钛(titanium,Ti)、钴(cobalt,Co)、钼(molybdenum,Mo)、 钽(tantalum,Ta)、镍(nickel,Ni)、铝(aluminum,Al)、氮化物(nitrides)、 这些材料的硅化物、这些材料的氮化物和/或其他合适的导电材料。金属层 416和导通孔420可以包括多层结构，例如，包括：衬垫层(liner layer)、 种子层(seed layer)、粘着层(adhesion layer)、阻绝层(barrier layer)等。
在一些实施例中，操作306包括形成多层内连线的顶部金属层。顶部 金属层可以提供金属线路，其中该金属线路为周边装置的电路所产生的信 号或信号提供水平路径。在图4的实施例中，顶部金属层416A提供金属线 路，该金属线路为信号(例如，来自周边装置404或406)提供水平路径。 在一实施例中，顶部金属层416A可以提供一存取线路给存储器单元阵列的 一个或多个单元。在一实施例中，在金属层416A上布线的存取线路提供一 个或多个字元线(WL)以用于存取存储器单元阵列(如下讨论)。在一实 施例中，在金属层416A上布线的存取线路提供一个或多个位元线(BL) 以用于存取存储器单元阵列(如下讨论)。应注意的是，在金属层416A上 布线的存取线路是字元线还是位元线，取决于单元的所期望的配置，而所 期望的配置会提供字元线或位元线中的另一者的功能，例如，在存储器装 置的堆叠702内(例如，通过导电层的水平路径(例如，金属、多晶硅、 导电掺杂区706等))。如图5B的顶视图所示，顶部金属层416A可以包括 多个水平延伸的金属线路，其中每个金属线路彼此间距为间隔Y。
在一些实施例中，介电层(dielectric layer)形成在顶部金属层上。介 电层可以是介电质层(ILD)。请参考图4的范例，介电质层418形成在顶 部金属层416A上。介电质层418可以包括下列材料，例如：四乙基正硅酸 盐(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃(un-doped silicate glass)或掺杂的氧化硅、硼磷硅酸盐玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃 (phosphosilicate glass,PSG)、硼掺杂的硅玻璃的材料(boron doped siliconglass,BSG)和/或其他合适的介电材料。介电材料可以通过PECVD工艺或 其他合适的沉积技术来沉积。在一些实施例中，介电质层418还包括蚀刻 停止层，例如，形成在金属层416A上方或与金属层416A连接。蚀刻停止 材料(etch stop material)可包括氮化硅层(silicon nitride layer)、氧化硅 层(silicon oxide layer)、氧氮化硅层(siliconoxynitride layer)和/或其他合 适的介电材料。
然后，方法300进行到操作308，其中将导电的导通孔形成在顶部金属 层上方并连接到顶部金属层。导通孔可以形成在顶部金属层的每一者金属 线路上。导通孔可以被合适的导电材料所填充，例如钨。在一实施例中， 导通孔通过图案化位于顶部金属线路上方的介电材料来形成。在一些实施 例中，图案化的操作包括光刻工艺(photolithographyprocess)，其中光刻工 艺提供形成位于介电层上方的光刻胶层(阻剂层)，将光刻胶层暴露于执行 曝露出后烘烤工艺的图案，以及显影光刻胶层以形成包括光刻胶层的掩模 元件(masking element)。在一些实施例中，可以使用电子束(electron beam, e-beam)光刻工艺来执行图案化光刻胶层以形成掩模元件。然后，掩模元 件可以用于保护介电质的区域，同时蚀刻工艺根据要形成的导通孔的图案 在介电质层中形成凹槽(recess)，从而在介电质层中留下开口(opening)。 凹槽可以使用干蚀刻(dry etch)(例如，化学氧化物去除)、湿蚀刻(wet etch) 和/或其他合适的工艺来蚀刻。然后，可以用导电材料填充凹槽以形成导通 孔。在一些实施例中，在沉积导电材料之后，执行化学机械平坦化(chemicalmechanical planarization,CMP)工艺，使得导通孔的顶表面基本上与介电质 层的顶表面共平面。
请参阅图5A及图5B的范例，导通孔420被形成以延伸穿过的介电质 层418到达金属层416A。如图5B的顶视图所示，导通孔420对齐于顶部 金属层416A的每一个金属线上。在一实施例中，装置400的存储器单元在 相邻单元的存取线路之间具有Y间隔(Y pitch)，并且在相邻单元的存取线 路之间具有X间隔(X pitch)。在一个实施例中，Y间隔由单元之间的字元 线(WL)的间隔所限定。在一个实施例中，X间距由单元之间的位元线(BL) 的间隔所限定。如图5B中所示，导通孔420被配置为具有Y间隔和2*X 间隔(或者彼此设置于位元线(BL))。
在一实施例中，导通孔420具有在x轴方向的尺寸L和在y轴方向的 尺寸w。尺寸L和尺寸w可以基本上地相似(substantially similar)。在一实 施例中，尺寸L是设置于导通孔420上方的存储器单元阵列(X间隔)所 关联的位元线的间隔的0.2至0.8倍(并在下面讨论)。在一实施例中，导 通孔420具有尺寸w，其是设置在导通孔420上方的与存储器单元阵列(Y 间隔)所关联的字元线(WL)的间隔的0.2至0.8倍。举例而言，导通孔 420可以具有在y轴方向中的尺寸，其中y轴方向中的尺寸可以是图5B中 所示的金属层416A的线路的间隔的0.2至0.8倍。导通孔420的间隔可以 基本上等于Y间隔，例如布置在导通孔420上方的存储器单元阵列的字元 线的间距。导通孔420在x方向上的间隔是X间隔的2倍，例如布置在导通孔420上方的存储器单元阵列的位元线的间隔的两倍。这种在x方向上 的宽松的间隔是由于一半的单元被配置为连接到顶部金属层416A(例如， 底部的字元线)的存取线路(例如，字元线)并且一半的单元被配置为连 接到金属层1602(如下面所讨论的)。
然后，方法300进行到操作310，其中在上面讨论的操作308中，形成 覆盖层(capping dielectric)于导通孔上方。覆盖层可以是介电材料层。介 电材料的实例包括SiOC、AlOx、AlN、SiN、SiO 2或其组合。覆盖层可以 沉积为均匀覆盖层(conformal layer)。在一实施例中，通过等离子体化学气 相沉积法(PECVD)或其他合适的沉积方法来沉积覆盖层。覆盖层的示例 性厚度在3至100纳米(nm)之间。覆盖层的厚度可以决定于设置在覆盖层上方的存储器单元的数量。例如，所提供的存储器单元越多和/或在覆盖 层上方垂直地延伸的存储器装置堆叠的更多层，覆盖层所需的厚度越大。 请参考图6A和图6B的范例，示出了在基板402上形成的介电覆盖层602。 介电覆盖层602与导通孔420和相邻的介电质层418中的每一者相接。
然后，方法300进行到操作312，其中在基板上形成存储器单元阵列。 存储器单元阵列可以如操作304所述形成在周边电路组件上，以及分别在 上面操作306、208和310所述的多层内连线、导通孔和介电覆盖层上形成。 在一实施例中，存储器单元的阵列包括具有垂直堆叠的快闪存储器装置结 构的单元，其中多个快闪存储器单元(例如，NOR闪存单元)在远离基板 的顶表面的方向上垂直地形成。
在一些实施例中，操作312包括形成存储器装置堆叠(memory device stack)，其中存储器装置堆叠用于形成存储器单元。存储器装置堆叠可以重 复任何次数，例如2、4、8、16、24、32或更多，取决于所需的阵列大小。 出于示例性的目的，图7A的范例示出了夹设于介电层704之间的存储器装 置堆叠702的2个循环(cycles)。在一些实施例中，存储器装置堆叠702 包括适合于形成存储器单元的源极特征、漏极特征、位元线特征、源极线 路特征、通道区和/或其他特征的层。在所说明的实施例中，装置400包括 源极/漏极层706以提供存储器单元的相应的源极区或漏极区中的其中之一 者。在一实施例中，源极/漏极层706是硅。在一些实施例中，源极/漏极层 706是被掺杂的(例如，掺杂的硅)。在一些实施例中，源极/漏极层706是 未掺杂的(例如，未掺杂的硅)。在一实施例中，最底层的源极/漏极层706(相邻于介电覆盖层602)为源极层，并且源极/漏极层706的位于上方的 另一层是漏极层。然而，在其他实施例中，源极/漏极层706的功能可以是 相反的。形成介电层708(例如，氧化物)被形成以夹设于源极/漏极层706 之间。再次，虽然在所说明的装置400的范例中，示出的是垂直堆叠的快 闪存储器单元，但是本公开也可以应用于存储器单元的其他实施例。
在一些实施例中，在形成存储器装置堆叠702之后，在存储器装置装 置堆叠702中蚀刻出沟槽712。在一实施例中，沟槽712定义出用于形成栅 极结构的区域。在一实施例中，每一个单元的通道区710被形成以相邻于 沟槽712。通道区710可以是多晶硅(polysilicon)。
在一些实施例中，然后，形成存储器单元的存储层(storage layer)。请 参阅图7A的范例，存储层714沉积在基板406上。在一实施例中，存储层 714是ONO存储层。ONO存储层可以包括氧化物-氮化物-氧化物配置， 例如：SiO2-Si3N4-SiO2。存储层714用于收集(trap)电荷(电子)，其中 在单元中检测到的电流差(例如，漏极电流)以提供存储效应(memory effect)。
在一些实施例中，在形成存储层714之后，在装置400上形成保护间 隔物716。保护间隔物716可用于在后续工艺期间保护存储层714(例如， 操作314中所讨论的蚀刻)。在一些实施例中，保护间隔物716可以是多晶 硅。在另一实施例中，保护间隔物716可以是掺杂或未掺杂的多晶硅。在 一实施例中，保护间隔物716与下面所讨论的形成栅极结构的材料相似。 在一些实施例中，保护间隔物716的厚度可在约1纳米(nanometer)至约 10纳米之间。在一些实施例中，用于保护间隔物716的材料顺应性地沉积 在装置400上，然后回蚀刻使得它在沟槽712内。保护间隔物716可以通 过干蚀刻来形成。
然后，方法300进行到操作314，其中提供开口以曝露出导通孔，如上 面关于操作308所讨论的。在一实施例中，为一些沟槽，于沟槽的底部(例 如，沟槽)形成开口(opened)以曝露出导通孔。曝露出导通孔的开口可以 使用蚀刻工艺来形成，但是不需要光刻工艺或在蚀刻工艺期间使用掩模元 件。
请参考图8A的范例，通过蚀刻工艺沟槽712的底部形成开口。仔细而 言，从沟槽712的底表面(参见图7A)移除存储层714和保护间隔物716， 使得沟槽712的底部蚀刻出开口。该开口将沟槽712的深度延伸到并穿过 介电覆盖层602。具有增加的深度的沟槽被表示为712A并且在图8A中示 出。应注意的是，在一些实施例中，修改后的沟槽712A产生操作(包括从 沟槽712的底部移除存储层714和保护间隔物716的操作)在不需要光刻 操作的情况下所执行。换句话说，蚀刻工艺不使用掩模元件。所使用的蚀 刻工艺可以是非等向性(anisotropic)的。在一实施例中，蚀刻与被蚀刻的 材料之间具有非选择性。应注意的是，与导通孔420对准的已修改的沟槽 712A会曝露出所对准的导通孔420。然而，未与导通孔420对准的已修改 的沟槽712A(例如，导通孔420其间隔为沟槽712A的间隔的2倍)仅延 伸到介电层418中。
然后，方法300进行到操作316，其中形成存储器单元的栅极结构，此 操作可以包括用导电材料填充用于曝露出导通孔的开口和其上方的沟槽以 形成栅极结构。在一实施例中，形成栅极结构的导电材料是多晶硅。请参 阅图9A的范例，经修改的沟槽712A已经被导电材料902所填充。在一实 施例中，导电材料902包括多晶硅。如图9A所示出，导电材料902接触且 电性连接于导通孔420。
如图10A所示，在沉积导电材料902之后，该方法可以继续进行导电 材料902的凹陷工艺(recessing)和/或导电材料902的平坦化工艺 (planarization process)，以形成存储器单元的栅极结构1002。栅极结构1002 可以提供控制栅极给存储器单元。栅极结构1002形成于邻近的存储层 (ONO)714。
在一些实施例中，方法300和操作316包括执行栅极隔离工艺(gate isolationprocess)或栅极切割工艺(cut process)。在一些实施例中，上面讨 论的栅极结构(例如，多晶硅)被隔离或切割成多个部分。在一实施例中， 形成一个或多个掩模元件(maskingelement)(例如，光刻胶(photoresist) 和/或硬掩模(hard mask))以定义出栅极结构将被切割的位置，将相邻存 储器单元的栅极线路(例如，在y方向上)与另一个存储器单元分开。
请参阅图11A和图11B的范例，形成掩模元件1102。在一实施例中， 掩模元件1102是图案化的光刻胶材料(photoresist material)。在一实施例中， 设置在掩模元件1102中的开口以第一间隔X和第二间隔Y进行排列。第 一间隔X可以是位元线的间隔(bit linepitch)，或者是x方向上的存储器单 元的最小间隔。第二间隔Y可以是字元线的间隔(wordline pitch)，或者是 y方向上的存储器单元的最小间隔。掩模元件的形成可以包括多个层，例如 三层光刻胶(tri-layer phtoresist)1100，其中多个层包括图案化的光刻胶材料、中间层(例如，包含旋转涂层(spin-on coated material)的硅)和底层 (例如，有机旋转涂层)。在形成掩模元件1102之后，如图12A、图12B 和图12C所示，在掩模元件1102的开口下面去除部分的栅极结构1002。部 分的栅极结构1002可以通过诸如干蚀刻工艺(例如，等离子体增强蚀刻) 或湿蚀刻工艺等蚀刻工艺来去除。开口1202是形成在栅极结构1002中。
操作316还可以还包括填充绝缘材料于切割该栅极结构所形成的开口， 以隔离栅极结构的两个部分开口。请参阅图13A、图13B和图13C，绝缘 材料1302形成在基板上和开口1202中。在一实施例中，绝缘材料1302可 以是氧化物。绝缘材料1302的形成可以包括沉积工艺(例如，CVD或其他 合适的工艺)，以及后续的平坦化工艺。
然后，方法300进行到操作318，其中在存储器单元上形成上互连结构 (upperinterconnect structure)。所形成的上互连结构可以基本上类似于上面 图2的装置200描述的上互连结构210。上互连结构可以包括用于存储器单 元的上存取线路(upper accessline(s))以及导通孔，其中导通孔互连于部 分的存储器单元到此上存取线路。
请参照图14A、图14B和图14C的范例，掩模元件1402形成在基板上， 并且被图案化以形成开口1404，所述开口1404用以定义出用于导通孔的图 案以提供与存储器单元的互连，特别是与栅极结构1002中所选择到的栅极 结构1002的互连。掩模元件可以包括多层结构，例如：三层光刻胶1400。 如图14C所示，开口1404的间隔可以为在y方向上近似Y间隔，并且在x 方向上具有两倍的X间隔(2*X间隔)。将x方向上的间隔放宽到两倍的X 间隔(2*X间距)可能是因为导通孔仅耦接到存储器单元中所选到的存储 器单元。换句话说，导通孔提供上存取线路和存储器单元之间的互连。在 一单元已经被互连至较低的存取线路(参见416A)时，不需要再与上存取 线路的互连。因此，仅一部分(例如，一半)的栅极结构需要连接到上存 取线路，故仅一部分栅极结构需要与存储器单元上方的导通孔互连以提供 栅极拾取(gate pick-up)。
在形成掩模元件1402之后，操作318包括蚀刻导通孔开口并用导电材 料填充导通孔。请参照第15A、15B和15C的范例，导电的导通孔1502被 形成以连接于选择栅极结构1002。例如，导电的导通孔1502连接于每一个 其他的存储器单元，且特别地是，在x方向上连接于每一个其他的栅极结 构1002。
然后，方法300的操作318继续在存储器单元上方形成存取线路(例 如，字元线)并连接到导通孔。请参考图16A、图16B和图16C的范例， 形成金属层1602，其中金属层1602可以提供存储器单元的存取线路。在一 实施例中，金属层1602提供作为字元线(WL)的存取线路。在另一实施 例中，金属层(或称存取线路)1602是提供给第一组存储器单元(栅极结 构1002)的字元线，并且存取线路416A是提供给第二组存储器单元的字 元线。在另一实施例中，金属层1602提供作为位元线(BL)的存取线路。
在一实施例中，每一个其他的栅极结构(位于x方向上)连接到提供 存取线路的金属层1602，并且剩余的栅极结构连接到提供存取线路的金属 层416A。在一实施例中，由金属层1602和416A所提供的存取线路提供相 同的功能(例如，两者都提供字元线)。金属层1602和导通孔1502可以包 括导电材料，例如：钨(tungsten,W)、钼(molybdenum,MO)、钛(titanium, Ti)、钴(cobalt,Co)、钽(tantalum,Ta)、镍(nickel,Ni)、多晶硅(polysilicon)、 铝(aluminum,Al)、铜(copper,Cu)、硅化物(silicides)、氮化物(nitrides) 和/或位于一层或多层中的其他合适材料。
然后，方法300可以继续进一步的制造操作，包括形成输入/输出特征， 其中输入/输出特征可操作于存取装置400。
因此，在一些实施例中，可以理解的是，方法300提供了一种允许在 存储器单元的前先形成底部存取线路及连接元件(例如，存取线路及上面 设置的导通孔)的方法及装置。所形成的底部存取线路和连接元件可以被 有保护性覆盖层所覆盖，其中该保护性覆盖层可以随后在与存储器单元的 元件(例如，栅极结构)互连的区域中被去除。在一些实施例中，该方法 提供了覆盖层的去除和暴露出底部存取线路和连接元件，而不需要光刻工 艺(photolithography process)或因难的蚀刻工艺，以随后形成互连元件。 在形成存储器单元之后，将上部存取线路作为存储器单元的一部分(例如， 此处未提供与下部存取线的互连)。因此，在一些实施例中，存储器单元尺 寸可以减小。在一些实施例中，该方法可以提供改进的产能(例如，消除 如上所述的光刻操作)。此外，该方法操作的一些实施例提供保护存储器单 元的存储层以防止损坏。
在本公开讨论的更广泛的实施例之一中，提供一种半导体装置的制造 方法。该制造方法包括：于基板上形成周边电路的晶体管，以及于晶体管 上形成第一互连结构。第一互连结构包括第一存取线路(access line)。该制 造方法还包括：形成延伸于第一存取线路上方的导通孔。在形成导通孔之 后，该制造方法包括于第一互连结构及导通孔上形成多个存储器单元结构 (memory cell structure)。形成在存储器单元结构上的第二互连结构。第二 互连结构包括第二存取线路。第一存取线路耦接多个存储器单元结构的第 一存储器单元，并且第二存取线路耦接多个存储器单元结构的第二存储器 单元。
在一实施例中，该制造方法包括：在形成多个存储器单元结构之前， 沉积介电保护层(dielectric protection layer)于该导通孔上。在一实施例中， 第一存取线为字元线且第二存取线为一字元线。在一实施例中，第一存取 线为位元线且第二存取线为位元线。在一实施例中，该制造方法还包括形 成多个存储器单元结构的方法包括：形成包含源极层(source layer)和漏极 层(drain layer)的存储器装置堆叠(memory devicestack)；在存储器装置 堆叠中蚀刻多个开口(opening)；以及在多个开口的每一者中形成栅极结构 (gate structure)。在一实施例中，蚀刻多个开口的操作包括蚀刻第一开口 以曝露出(expose)导通孔，并且蚀刻相邻于第一开口的第二开口。第二开 口用以曝露出相邻于导通孔的介电材料。在一实施例中，形成栅极结构的 操作包括沉积多晶硅(polysilicon)于第一开口中，并且多晶硅连接于导通 孔。在一实施例中，该制造方法可还包括在形成栅极结构于多个开口的每 一者中之前，形成间隔层(spacer layer)在多个开口的每一者的侧壁上，及 /或形成间隔层之前，形成ONO型存储层(ONO storage layer)在多个开口 的每一者的侧壁上。
在另一个更广泛的实施例中，提供一种半导体装置的制造方法，其包 括：形成周边电路的多个装置于基板上，并且形成第一金属层在周边电路 的装置之上。在第一方向中以第一间隔(pitch)及在第二方向中以第二间 隔形成多个导通孔，且多个导通孔的每一者延伸于第一金属层上方。沉积 覆盖层(capping layer)于多个导通孔上。形成多个存储器单元于覆盖层上 方。多个存储器单元具有栅极结构，其中在第一方向中以第三间隔形成该栅极结构。第三间隔约为第一间隔的一半。然后，该方法包括多个存储器 单元的第一栅极结构连接于多个导通孔的第一导通孔。
在一实施例中，该制造方法包括多个存储器单元的第二栅极结构连接 于第二金属层，其中第二金属层设置于多个存储器单元的上方。在一实施 例中，第一栅极结构及第二栅极结构相关联于多个存储器单元的相邻的存 储器单元。在一实施例中，覆盖层为SiOC、AlOx、氮化铝(AlN)、氮化 硅(SiN)或二氧化硅(SiO2)。在一实施例中，多个导通孔由钨(tungsten) 所形成。在一实施例中，该制造方法还包括形成多个存储器单元于覆盖层上方的操作包括形成堆叠层，其中堆叠层用以提供源极/漏极特征部件 (source/drainfeatures)，其中源极/漏极特征部件被夹设于介电层之间。栅 极结构延伸穿过堆叠层。在一实施例中，存储层夹设于栅极结构的每一者 及堆叠层之间。
在另一个更广泛的实施例中，一种半导体存储器装置包括：形成于基 板上的周边电路、形成于该周边电路上的存储器单元阵列以及延伸于该第 一字元线的上方的导电的导通孔。存储器单元阵列的第一存储器单元经由 导电的导通孔连接于第一字元线。第一字元线介于该周边电路及该存储器 单元阵列之间，并且存储器单元阵列的第二存储器单元连接于第二字元线， 其中第二字元线设置于该存储器单元阵列上方。
在其他一实施例中，第一存储器单元的栅极结构连接于导电的导通孔。 在一实施例中，栅极结构延伸通过介电覆盖层，其中介电覆盖层设置于导 电的导通孔上方且设置于第一存储器单元的源/漏极下方。在一实施例中， 第一存储器单元及第二存储器单元为快闪存储器单元。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从 各个方面优选地了解本公开。本技术领域中技术人员应可理解，且可轻易 地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的 及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应 了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开 的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的制造方法，包括：
于一基板上形成一周边电路的一晶体管；
于该晶体管上形成一第一互连结构，其中该第一互连结构包括一第一存取线路；
形成延伸于该第一存取线路上方的一导通孔；
形成该导通孔之后，于该第一互连结构及该导通孔上形成多个存储器单元结构；以及
形成在该存储器单元结构上的一第二互连结构，其中该第二互连结构包括一第二存取线路，其中该第一存取线路耦接该多个存储器单元结构的一第一存储器单元，并且该第二存取线路耦接该多个存储器单元结构的一第二存储器单元。
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