JP6055240B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、素子分離領域を有する半導体装置及びその製造方法に関する。
半導体集積回路の高集積化等を図ることを目的として、半導体基板における複数の素子領域を互いに電気的に分離する素子分離領域としてトレンチ構造が採用されている（例えば、特許文献１参照）。また、ゲート電極の端辺が素子分離領域上に重なるように、ゲート電極を形成することで、ＭＯＳトランジスタのソース・ドレイン間のリーク電流が低減することが、知られている（例えば、特許文献２参照）。
特開平１０−５６０５９号公報 特開２０１０−４０８９６号公報
しかしながら、さらなる高集積化を図るためにトレンチ構造の素子分離領域の幅を微小にした場合には、ゲート電極の端辺の製造ずれによって、ゲート電極の端辺が素子分離領域上に重ならず、ソース・ドレイン間のリーク電流の低減を図ることができない状況や、隣接するゲート電極同士が素子分離領域上で互いにオーバーラップしてしまうことにより電気的にショートしてしまう状況等が懸念される。
そこで、本発明においては、トレンチ構造の素子分離領域の幅を微小にした場合であってもソース・ドレイン間のリーク電流の低減を図ることができ、且つ、隣接するゲート電極同士のショートの発生を生じ難くする半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、半導体基板内に形成され、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域と、前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域と、前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第１の方向に並ぶ複数のゲート電極とを有し、前記第１の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを含み、隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含むことを特徴とする。
本発明の他の態様に係る半導体装置の製造方法は、半導体基板内に、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域を形成する工程と、前記半導体基板内に、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域を形成する工程と、前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように、前記第１の方向に並ぶ複数のゲート電極を形成する工程とを有し、前記第１の素子分離領域を形成する前記工程は、前記第１の素子分離領域として、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを形成するように行われ、前記複数のゲート電極を形成する前記工程は、隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含むように、行われることを特徴とする。
本発明によれば、ソース・ドレイン間のリーク電流の低減を図ることができ、且つ、隣接するゲート電極同士のショートの発生を生じ難くすることができる。
本発明の第１の実施形態に係る半導体装置を概略的に示す平面図である。 図１における半導体装置をＳ２−Ｓ２線で切る面を概略的に示す縦断面図である。 図１における半導体装置をＳ３−Ｓ３線で切る面を概略的に示す縦断面図である。 図１における半導体装置をＳ４−Ｓ４線で切る面を概略的に示す縦断面図である。 第１の実施形態に係る半導体装置を概略的に示す平面図である。 図５における半導体装置をＳ６−Ｓ６線で切る面を概略的に示す縦断面図である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その１）である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その２）である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その３）である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その４）である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その５）である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その６）である。 第１の実施形態に係る半導体装置の製造方法の工程を示す概略的な縦断面図（その７）である。 第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。 第１の比較例の半導体装置を概略的に示す平面図である。 図１５における半導体装置をＳ１６−Ｓ１６線で切る面を概略的に示す縦断面図である。 第１の比較例の半導体装置を概略的に示す平面図である。 第２の比較例の半導体装置を概略的に示す平面図である。 図１８における半導体装置をＳ１９−Ｓ１９線で切る面を概略的に示す縦断面図である。 第１の実施形態の変形例に係る半導体装置を概略的に示す平面図である。 図２０における半導体装置をＳ２１−Ｓ２１線で切る面を概略的に示す縦断面図である。 本発明の第２の実施形態に係る半導体装置を概略的に示す平面図である。 図２２における半導体装置をＳ２３−Ｓ２３線で切る面を概略的に示す縦断面図である。 図２２における半導体装置をＳ２４−Ｓ２４線で切る面を概略的に示す縦断面図である。 図２２における半導体装置をＳ２５−Ｓ２５線で切る面を概略的に示す縦断面図である。 第２の実施形態に係る半導体装置を概略的に示す平面図である。 図２６における半導体装置をＳ２７−Ｓ２７線で切る面を概略的に示す縦断面図である。 第２の実施形態の変形例に係る半導体装置を概略的に示す平面図である。 図２８における半導体装置をＳ２９−Ｓ２９線で切る面を概略的に示す縦断面図である。 本発明の第３の実施形態に係る半導体装置を概略的に示す平面図である。 図３０における半導体装置をＳ３１−Ｓ３１線で切る面を概略的に示す縦断面図である。 図３０における半導体装置をＳ３２−Ｓ３２線で切る面を概略的に示す縦断面図である。 図３０における半導体装置をＳ３３−Ｓ３３線で切る面を概略的に示す縦断面図である。 第３の実施形態に係る半導体装置を概略的に示す平面図である。 図３４における半導体装置をＳ３５−Ｓ３５線で切る面を概略的に示す縦断面図である。 第３の実施形態の変形例に係る半導体装置を概略的に示す平面図である。 図３６における半導体装置をＳ３７−Ｓ３７線で切る面を概略的に示す縦断面図である。 変形例の半導体装置９を概略的に示す平面図である。
《１》第１の実施形態
《１−１》第１の実施形態に係る半導体装置
図１は、第１の実施形態に係る半導体装置１を概略的に示す平面図である。図１には、半導体装置１が２つの半導体素子１ａ，１ｂを含む例が示されている。半導体素子１ａ，１ｂは、例えば、ＭＯＳトランジスタである。また、図２は、図１における半導体装置１をＳ２−Ｓ２線で切る面を概略的に示す縦断面図であり、図３は、図１における半導体装置１をＳ３−Ｓ３線で切る面を概略的に示す縦断面図であり、図４は、図１における半導体装置１をＳ４−Ｓ４線で切る面を概略的に示す縦断面図である。
図５は、第１の実施形態に係る半導体装置１を概略的に示す平面図である。図５には、半導体基板１０としてのシリコンウェハに、複数の半導体素子がマトリクス状に配列された例が示されている。図６は、図５における半導体装置１をＳ６−Ｓ６線で切る面を概略的に示す縦断面図である。
図１〜図６に示されるように、第１の実施形態に係る半導体装置１は、半導体基板１０内又は半導体基板１０上に、アクティブ領域１１（１１ａ，１１ｂ）と、第１の素子分離領域１２（１２１，１２２）と、第２の素子分離領域１３と、ゲート絶縁膜１４（１４ａ，１４ｂ）と、ゲート電極１５（１５ａ，１５ｂ）とを有している。
図１又は図５に示されるように、複数のアクティブ領域１１は、半導体基板１０内に形成され、半導体基板１０の表面（例えば、図２における水平面）に平行な第１の方向Ｄ１に並ぶように配置される。第１の素子分離領域１２は、半導体基板１０内に形成され、複数のアクティブ領域１１の内の隣接するアクティブ領域１１ａ，１１ｂを互いに電気的に分離する。第２の素子分離領域１３は、半導体基板１０内における第１の素子分離領域１２とアクティブ領域１１との間に形成される。ゲート電極１５は、ゲート絶縁膜１４を挟んで、半導体基板１０の表面上にアクティブ領域１１を第１の方向Ｄ１に跨ぐように形成される。複数のゲート電極１５は、第１の方向Ｄ１に並ぶように形成される。図２〜図４及び図６に示されるように、第２の素子分離領域１３の深さは、第１の素子分離領域１２の深さよりも浅く形成される。第１の素子分離領域１２は、ディープトレンチアイソレーション（ＤＴＩ）領域である。第２の素子分離領域１３は、シャロートレンチアイソレーション（ＳＴＩ）領域である。
図１に示されるように、第１の素子分離領域１２は、隣接するアクティブ領域１１ａ，１１ｂの間において半導体基板１０の表面に平行で且つ第１の方向Ｄ１に直交する第２の方向Ｄ２に延びる第１の領域１２１と、半導体基板１０の表面に平行で且つ第１の領域１２１に交差する方向に延びる第２の領域１２２とを含む。第１の実施形態においては、第１の素子分離領域１２の第２の領域１２２は、隣接するアクティブ領域１１ａ，１１ｂの一方のアクティブ領域１１ａ側に突き出る第１の凸部１２２ａと、隣接するアクティブ領域１１ａ，１１ｂの他方のアクティブ領域１１ｂ側に突き出る第２の凸部１２２ｂとを含む。第１の凸部１２２ａと第２の凸部１２２ｂとは、第１の方向Ｄ１に直線状に（１列に）配列され、第１の領域１２１から互いに反対方向に突き出ている。
また、図１に示されるように、第１の実施形態においては、複数のゲート電極１５の内の隣接するゲート電極１５ａ，１５ｂの一方のゲート電極１５ａの端辺である第１の端辺１５ａ１は、第１の凸部１２２ａ上に在る第１の重なり部分（第１の凸部１２２ａに重なる部分）を含むように形成されている。第１の端辺１５ａ１に対向し、且つ、隣接するゲート電極１５ａ，１５ｂの他方のゲート電極１５ｂの端辺である第２の端辺１５ｂ１は、第２の凸部１２２ｂ上にある第２の重なり部分（第２の凸部１２２ｂに重なる部分）を含むように形成されている。なお、図１のゲート電極１５は矩形であるが、矩形以外の形状とすることも可能である。
仮に、第１の素子分離領域１２の第１及び第２の凸部１２２ａ，１２２ｂが第２の素子分離領域１３を超えてアクティブ領域１１にまで達するように構成した場合には、第１及び第２の凸部１２２ａ，１２２ｂが半導体素子１ａ又は１ｂとしてのトランジスタの特性に影響を与えるおそれがある。しかし、第１の素子分離領域１２を囲うように第２の素子分離領域１３を備えることによって、すなわち、ＤＴＩ領域をＳＴＩ領域で囲う構造を採用することによって、第１の素子分離領域１２の第１及び第２の凸部１２２ａ，１２２ｂがトランジスタの特性に与える影響が軽減される。
また、第１の実施形態において、半導体素子１ａ，１ｂがＭＯＳトランジスタである場合には、図４に示されるように、アクティブ領域１１内に、ソース領域１１１とドレイン領域１１２とが形成される。
《１−２》第１の実施形態に係る半導体装置の製造方法
図７〜図１１、図１２（ａ）及び（ｂ）、図１３は、第１の実施形態に係る半導体装置１の製造方法の工程を示す概略的な縦断面図である。図１４は、第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。なお、図７〜図１１及び図１２（ａ）は、図１における半導体装置１をＳ４−Ｓ４線で切る面（すなわち、図５における半導体装置１をＳ６−Ｓ６線で切る面）を示しており、図１２（ｂ）及び図１３は、図１における半導体装置１をＳ４−Ｓ４線で切る面を示している。
第１の実施形態においては、先ず、図７に示されるように、例えば、フォトリソグラフィ技術及びドライエッチング処理を用いて、半導体基板１０に、シャロートレンチ１０１を形成する（図１４におけるステップＳＴ１）。
次に、図８に示されるように、例えば、フォトリソグラフィ技術及びドライエッチング処理を用いて、半導体基板１０に、シャロートレンチ１０１よりも深いディープトレンチ１０２を形成する（図１４におけるステップＳＴ２）。
次に、図９に示されるように、例えば、ＣＶＤ（化学気相成長）法を用いて、シャロートレンチ１０１内及びディープトレンチ１０２内が埋まるように、半導体基板１０上に、絶縁材料、例えば、ポリシリコン１０３を堆積させる（図１４におけるステップＳＴ３）。
次に、図１０に示されるように、例えば、ＣＭＰ（化学機械研磨）法を用いて、ポリシリコン１０３を備えた半導体基板１０の表面（図１４における上面）を平坦化する（図１４におけるステップＳＴ４）。
次に、図１１に示されるように、例えば、熱酸化処理を用いて、半導体基板１０の表面にゲート絶縁膜１４を形成する（図１４におけるステップＳＴ５）。ゲート絶縁膜１４は、例えば、シリコン酸化膜であるあり、例えば、膜厚が８００Åである。
次に、図１２（ａ）及び（ｂ）に示されるように、例えば、スパッタ法、フォトリソグラフィ技術、及びエッチング処理を用いて、半導体基板１０の表面上のゲート絶縁膜１４上に導電性材料からなるゲート電極１５を形成する（図１４におけるステップＳＴ６）。ゲート電極１５は、例えば、ポリシリコンである。このとき、ゲート電極１５の第１の方向Ｄ１の両端のそれぞれが、第１の素子分離領域１２上になるよう、ゲート電極１５を形成する。
次に、図１３に示されるように、不純物打ち込み（イオン注入）によって、アクティブ領域１１内に低濃度拡散層であるソース領域１１１及びドレイン領域１１２を形成する（図１４におけるステップＳＴ７）。不純物は、例えば、リンである。
次に、例えば、スパッタ法、フォトリソグラフィ技術、及びエッチング処理を用いて、ソース領域１１１のコンタクト層１１１ａ、ドレイン領域１１２のコンタクト層１１２ａ、及びゲート電極１５のコンタクト層１５１を形成する（図１４におけるステップＳＴ８）。
《１−３》第１の比較例
図１５は、第１の比較例の半導体装置７を概略的に示す平面図であり、図１６は、図１５における半導体装置７をＳ１６−Ｓ１６線で切る面を概略的に示す縦断面図である。第１の比較例の半導体装置７における第１の素子分離領域７２は、第１の凸部１２２ａ及び第２の凸部１２２ｂを持たない点において第１の実施形態における第１の素子分離領域１２と相違する。図１５及び図１６に示されるように、第１の比較例の半導体装置７（７ａ，７ｂ）は、半導体基板７０と、アクティブ領域７１（７１ａ，７１ｂ）と、ＤＴＩ領域である第１の素子分離領域７２と、ＳＴＩ領域である第２の素子分離領域７３と、ゲート絶縁膜７４（７４ａ，７４ｂ）と、ゲート電極７５（７５ａ，７５ｂ）とを有している。
図１５又は図１６に示されるように、第１の比較例においては、第１の素子分離領域７２は、半導体基板７０内に形成され、隣接するアクティブ領域７１ａ，７１ｂを互いに電気的に分離する。第２の素子分離領域７３は、半導体基板７０内における第１の素子分離領域７２とアクティブ領域７１との間に、第１の素子分離領域７２を囲うように形成される。ゲート電極７５は、ゲート絶縁膜７４を挟んで、半導体基板１０の表面上にアクティブ領域７１を跨ぐように形成される。また、図１５又は図１６に示されるように、第１の比較例においては、隣接するゲート電極７５ａ，７５ｂの一方のゲート電極７５ａの端辺７５ａ１は、第１の素子分離領域７２の直線状領域７２１の上に在る第１の重なり部分を含むように形成される。端辺７５ａ１に対向する他方のゲート電極７５ｂの端辺７５ｂ１は、第１の素子分離領域７２の直線状領域７２１上に在る第２の重なり部分を含むように形成される。
第１の比較例においては、第１の素子分離領域７２の直線状領域７２１上に、ゲート電極７５ａの端辺７５ａ１とゲート電極７５ｂの端辺７５ｂ１とを、互いに接触しないように配置する必要がある。しかし、集積度を高くするために、第１の素子分離領域７２の直線状領域７２１の幅Ｗ７は微小であるため、ゲート電極７５ａ，７５ｂの端辺７５ａ１，７５ｂ１の僅かな位置ずれによって、図１７に示されるように、隣接するゲート電極７５ａ，７５ｂ同士のショート（端辺７５ａ１と端辺７５ｂ１の接触）が発生しやすい。
《１−４》第２の比較例
図１８は、第２の比較例の半導体装置７を概略的に示す平面図であり、図１９は、図１８における半導体装置８をＳ１９−Ｓ１９線で切る面を概略的に示す縦断面図である。第２の比較例の半導体装置８における第１の素子分離領域８２は、第１の凸部１２２ａ及び第２の凸部１２２ｂを持たない点において第１の実施形態における第１の素子分離領域１２と相違する。図１８及び図１９に示されるように、第２の比較例の半導体装置８（８ａ，８ｂ）は、半導体基板８０と、アクティブ領域８１（８１ａ，８１ｂ）と、ＤＴＩ領域である第１の素子分離領域８２と、ＳＴＩ領域である第２の素子分離領域８３と、ゲート絶縁膜８４（８４ａ，８４ｂ）と、ゲート電極８５（８５ａ，８５ｂ）とを有している。
図１８又は図１９に示されるように、第２の比較例においては、第１の素子分離領域８２は、隣接するアクティブ領域８１ａ，８１ｂを互いに電気的に分離する。第２の素子分離領域８３は、第１の素子分離領域８２とアクティブ領域８１との間に形成される。ゲート電極８５は、ゲート絶縁膜８４を挟んで、半導体基板８０の表面上にアクティブ領域８１を跨ぐように形成される。また、図１８又は図１９に示されるように、第２の比較例においては、一方のゲート電極８５ａの端辺８５ａ１は、第１の素子分離領域８２の直線状領域８２１の上に在る第１の重なり部分を含むように形成され、端辺８５ａ１に対向する他方のゲート電極８５ｂの端辺８５ｂ１は、第１の素子分離領域８２の直線状領域８２１上に在る第２の重なり部分を含むように形成される。
第２の比較例においては、第１の素子分離領域８２の直線状領域８２１上に、ゲート電極８５ａの端辺８５ａ１とゲート電極８５ｂの端辺８５ｂ１とを、互いに接触しないように配置する必要がある。しかし、集積度を高くするために、第１の素子分離領域８２の直線状領域８２１の幅Ｗ８は微小であるため、ゲート電極８５ａ，８５ｂの端辺８５ａ１，８５ｂ１の僅かな位置ずれによって、図１９に示されるように、ゲート電極８５ａ，８５ｂの端辺８５ａ１，８５ｂ１が、第２の素子分離領域８３上に配置される場合がある。ＳＴＩ領域である第２の素子分離領域８３の下には、チャンネルストッパ領域が形成されていないので、この場合には、図１８に矢印８６で示すように、ソース・ドレイン間にリーク電流が発生し、半導体素子８ａ，８ｂが所望の特性を持たなくなる。
《１−５》第１の実施形態の効果
第１の実施形態においては、第１の素子分離領域１２は、隣接するアクティブ領域１１ａ，１１ｂの間において第２の方向Ｄ２に延びる第１の領域１２１と、第１の領域１２１に交差する第１の方向Ｄ１に延びる第２の領域１２２とを含み、第２の領域１２２は、一方のアクティブ領域１１ａ側に突き出る第１の凸部１２２ａと他方のアクティブ領域１１ｂ側に突き出る第２の凸部１２２ｂとを含む。第１の凸部１２２ａと第２の凸部１２２ｂとは、第１の方向Ｄ１に直線状に配列され、互いに第１の領域１２１から反対方向に突き出ている。したがって、第１の実施形態においては、ゲート電極１５ａの第１の端辺１５ａ１及びゲート電極１５ｂの第２の端辺１５ｂ１は、第１の領域１２１と第２の領域１２２（第１の凸部１２２ａ及び第２の凸部１２２ｂ）とからなる幅Ｗ１の範囲内に、互いにショートしないように形成すればよい。図１に示される幅Ｗ１は、第１の比較例における第１の素子分離領域７２の直線状領域７２１の幅Ｗ７よりも第１及び第２の凸部１２２ａ，１２２ｂの幅だけ広く、且つ、第２の比較例における第１の素子分離領域８２の直線状領域８２１の幅Ｗ８よりも、第１及び第２の凸部１２２ａ，１２２ｂの幅だけ広い。このため、半導体装置１の製造に際して、ゲート電極１５ａ，１５ｂの端辺１５ａ１，１５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極１５ａ，１５ｂの端辺１５ａ１，１５ｂ１が、互いにショートしたり、又は、第１の素子分離領域１２から外れてしまったりする不具合を減らすことができる。
また、第１の実施形態によれば、第１の素子分離領域１２を単に幅Ｗ１の直線状の領域に形成する場合に比べ、第１の素子分離領域１２を構成する絶縁材料を節約できるので、コスト削減が可能である。
《１−６》第１の実施形態の変形例
図２０は、第１の実施形態の変形例に係る半導体装置２を概略的に示す平面図である。図２１は、図２０における半導体装置２をＳ２１−Ｓ２１線で切る面を概略的に示す縦断面図である。図２０及び図２１に示されるように、第１の実施形態の変形例に係る半導体装置２（２ａ，２ｂ）は、半導体基板２０と、アクティブ領域２１（２１ａ，２１ｂ）と、ＤＴＩ領域である第１の素子分離領域２２（２２１，２２２）と、ゲート絶縁膜２４（２４ａ，２４ｂ）と、ゲート電極２５（２５ａ，２５ｂ）とを有している。図２０及び図２１に示される半導体装置２は、第２の素子分離領域１３を持たない点において第１の実施形態における半導体装置１と相違する。
図２０又は図２１に示されるように、複数のアクティブ領域２１は、半導体基板２０内にマトリクス状に配列される。第１の素子分離領域２２は、半導体基板２０内に形成され、複数のアクティブ領域２１の内の隣接するアクティブ領域２１ａ，２１ｂを互いに電気的に分離する。ゲート電極２５は、ゲート絶縁膜２４を挟んで、半導体基板２０の表面上にアクティブ領域２１を跨ぐよう形成される。複数のゲート電極２５は、第１の方向Ｄ１に並ぶように形成される。
図２０に示されるように、第１の素子分離領域２２は、隣接するアクティブ領域２１ａ，２１ｂの間において半導体基板２０の表面に平行で且つ第１の方向Ｄ１に直交する第２の方向Ｄ２に延びる第１の領域２２１と、半導体基板２０の表面に平行で且つ第１の領域２２１に交差する方向に延びる第２の領域２２２とを含む。第１の実施形態の変形例においては、第１の素子分離領域２２の第２の領域２２２は、隣接するアクティブ領域２１ａ，２１ｂの一方のアクティブ領域２１ａ側に突き出る第１の凸部２２２ａと、隣接するアクティブ領域２１ａ，２１ｂの他方のアクティブ領域２１ｂ側に突き出る第２の凸部２２２ｂとを含む。第１の凸部２２２ａと第２の凸部２２２ｂとは、第１の方向Ｄ１に直線状に配列され、互いに第１の領域２２１から反対方向に突き出ている。
また、図２０に示されるように、第１の実施形態の変形例においては、ゲート電極２５ａの端辺である第１の端辺２５ａ１は、第１の凸部２２２ａ上に在る第１の重なり部分（第１の凸部２２２ａに重なる部分）を含むように形成される。第１の端辺２５ａ１に対向し、且つ、隣接するゲート電極２５ｂの端辺である第２の端辺２５ｂ１は、第２の凸部２２２ｂ上にある第２の重なり部分（第２の凸部２２２ｂに重なる部分）を含むように形成される。
第１の実施形態の変形例においては、ゲート電極２５ａの第１の端辺２５ａ１及びゲート電極２５ｂの第２の端辺２５ｂ１は、第１の領域２２１と第２の領域２２２（第１の凸部２２２ａ及び第２の凸部２２２ｂ）とからなる幅Ｗ２の範囲内に、互いにショートしないように形成すればよい。幅Ｗ２は、第１の比較例における幅Ｗ７よりも広く、且つ、第２の比較例における幅Ｗ８よりも広い。このため、ゲート電極２５ａ，２５ｂの端辺２５ａ１，２５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極２５ａ，２５ｂの端辺２５ａ１，２５ｂ１が、互いにショートしたり、又は、第１の素子分離領域２２から外れたりする不具合を減らすことができる。
また、第１の実施形態の変形例では、第２の素子分離領域１３を備えていない（ＤＴＩ領域をＳＴＩ領域で囲う構造を採用していない）ので、構造及び製造工程が簡素である。
第１の実施形態の変形例は、第１の素子分離領域１２の第１及び第２の凸部１２２ａ，１２２ｂがトランジスタの特性に与える影響が僅かである場合、又は、トランジスタの用途が特性の僅かな違いを許容する用途である場合には、採用することができる。
《２》第２の実施形態
《２−１》第２の実施形態に係る半導体装置及びその製造方法
図２２は、第２の実施形態に係る半導体装置３を概略的に示す平面図である。図２２には、半導体装置３が２つの半導体素子３ａ，３ｂを含む例が示されている。半導体素子３ａ，３ｂは、例えば、ＭＯＳトランジスタである。また、図２３は、図２２における半導体装置３をＳ２３−Ｓ２３線で切る面を概略的に示す縦断面図であり、図２４は、図２２における半導体装置３をＳ２４−Ｓ２４線で切る面を概略的に示す縦断面図であり、図２５は、図２２における半導体装置３をＳ２５−Ｓ２５線で切る面を概略的に示す縦断面図である。
図２６は、第２の実施形態に係る半導体装置３を概略的に示す平面図である。図２６には、半導体装置３がマトリクス状に配列された複数の半導体素子を含む例が示されている。図２７は、図２６における半導体装置３をＳ２７−Ｓ２７線で切る面を概略的に示す縦断面図である。
図２２〜図２７に示されるように、第２の実施形態に係る半導体装置３は、半導体基板３０内又は半導体基板３０上に、アクティブ領域３１（３１ａ，３１ｂ）と、ＤＴＩ領域である第１の素子分離領域３２（３２１，３２２）と、ＳＴＩ領域である第２の素子分離領域３３と、ゲート絶縁膜３４（３４ａ，３４ｂ）と、ゲート電極３５（３５ａ，３５ｂ）とを有している。
図２２又は図２６に示されるように、複数のアクティブ領域３１は、第１の方向Ｄ１に並ぶように配置される。第１の素子分離領域３２は、隣接するアクティブ領域３１ａ，３１ｂを互いに電気的に分離する。第２の素子分離領域３３は、第１の素子分離領域３２とアクティブ領域３１との間に形成される。ゲート電極３５は、ゲート絶縁膜３４を挟んで、半導体基板３０の表面上にアクティブ領域３１を跨ぐよう形成される。複数のゲート電極３５は、第１の方向Ｄ１に並ぶように形成される。
図２２に示されるように、第１の素子分離領域３２は、隣接するアクティブ領域３１ａ，３１ｂの間において半導体基板３０の表面に平行で且つ第１の方向Ｄ１に直交する第２の方向Ｄ２に延びる第１の領域３２１と、半導体基板３０の表面に平行で且つ第１の領域３２１に交差する方向に延びる第２の領域３２２とを含む。第２の実施形態においては、第１の素子分離領域３２の第２の領域３２２は、一方のアクティブ領域１１ａ側に突き出る第１の凸部３２２ａと、他方のアクティブ領域３１ｂ側に突き出る第２の凸部３２２ｂとを含む。第１の凸部３２２ａと第２の凸部３２２ｂとは、第１の領域３２１から互いに反対方向に突き出ている。第２の実施形態に係る半導体装置３は、第１の凸部３２２ａと第２の凸部３２２ｂとが、第２の方向Ｄ２において互いに異なる位置に配置されている点が、第１の実施形態に係る半導体装置１と相違する。この点を除き、第２の実施形態は、第１の実施形態と同じである。
図２２に示されるように、第２の実施形態においては、複数のゲート電極３５の内の隣接するゲート電極３５ａ，３５ｂの一方のゲート電極３５ａの端辺である第１の端辺３５ａ１は、第１の凸部３２２ａ上に在る第１の重なり部分（第１の凸部３２２ａに重なる部分）を含むように形成される。第１の端辺３５ａ１に対向し、且つ、隣接するゲート電極３５ａ，３５ｂの他方のゲート電極３５ｂの端辺である第２の端辺３５ｂ１は、第２の凸部３２２ｂ上にある第２の重なり部分（第２の凸部３２２ｂに重なる部分）を含むように形成される。第１の素子分離領域３２の他に、第２の素子分離領域３３を備えることによって、すなわち、ＤＴＩ領域をＳＴＩ領域で囲う構造を採用することによって、第１の素子分離領域３２の第１及び第２の凸部３２２ａ，３２２ｂがトランジスタの特性に与える影響が軽減される。
なお、第２の実施形態に係る半導体装置３の製造方法は、第１及び第２の素子分離領域の平面形状が異なる点を除いて、第１の実施形態に係る半導体装置の製造方法と同じである。
《２−２》第２の実施形態の効果
第２の実施形態においては、第１の素子分離領域３２は、隣接するアクティブ領域３１ａ，３１ｂの間において第２の方向Ｄ２に延びる第１の領域３２１と、第１の領域３２１に交差する第１の方向Ｄ１に延びる第２の領域３２２とを含み、第２の領域３２２は、一方のアクティブ領域３１ａ側に突き出る第１の凸部３２２ａと他方のアクティブ領域３１ｂ側に突き出る第２の凸部３２２ｂとを含む。第１の凸部３２２ａと第２の凸部３２２ｂとは、互いに第１の領域３２１から反対方向に突き出ている。したがって、第２の実施形態においては、ゲート電極３５ａの第１の端辺３５ａ１及びゲート電極３５ｂの第２の端辺３５ｂ１は、第１の領域３２１と第２の領域３２２（第１の凸部３２２ａ及び第２の凸部３２２ｂ）とからなる幅Ｗ３の範囲内に、互いにショートしないように形成すればよい。図２２に示される幅Ｗ３は、第１の比較例及び第２の比較例における第１の素子分離領域の直線状領域の幅Ｗ７，Ｗ８よりも、第１及び第２の凸部３２２ａ，３２２ｂの幅だけ広い。このため、半導体装置３の製造に際して、ゲート電極３５ａ，３５ｂの端辺３５ａ１，３５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極３５ａ，３５ｂの端辺３５ａ１，３５ｂ１が、互いにショートしたり、又は、第１の素子分離領域３２から外れてしまったりする不具合を減らすことができる。
また、第２の実施形態によれば、第１の素子分離領域３２を単に幅Ｗ３の直線状の領域に形成する場合に比べ、第１の素子分離領域３２を構成する絶縁材料を節約できるので、コスト削減が可能である。
さらに、第２の実施形態によれば、第１の素子分離領域３２の平面形状が、第１の実施形態の場合のように、トレンチ埋め込み性が比較的良好ではない十字形の交差部分（交差部分の中心は、第１の素子分離領域３２の辺からの距離が遠いため）を持たないので、トレンチをポリシリコンで埋め込む工程（図９に相当する工程）において、埋め込み不良が生じ難い。
《２−３》第２の実施形態の変形例
図２８は、第２の実施形態の変形例に係る半導体装置４を概略的に示す平面図である。図２９は、図２８における半導体装置４をＳ２９−Ｓ２９線で切る面を概略的に示す縦断面図である。図２８及び図２９に示されるように、第２の実施形態の変形例に係る半導体装置４（４ａ，４ｂ）は、半導体基板４０と、アクティブ領域４１（４１ａ，４１ｂ）と、ＤＴＩ領域である第１の素子分離領域４２（４２１，４２２）と、ゲート絶縁膜４４（４４ａ，４４ｂ）と、ゲート電極４５（４５ａ，４５ｂ）とを有している。図２８及び図２９に示される半導体装置４は、第２の素子分離領域３３を持たない点において第２の実施形態に係る半導体装置３と相違する。
図２８又は図２９に示されるように、複数のアクティブ領域４１は、半導体基板４０内にマトリクス状に配列される。第１の素子分離領域４２は、半導体基板４０内に形成され、複数のアクティブ領域４１の内の隣接するアクティブ領域４１ａ，４１ｂを互いに電気的に分離する。ゲート電極４５は、ゲート絶縁膜４４を挟んで、半導体基板４０の表面上にアクティブ領域４１を跨ぐよう形成される。複数のゲート電極４５は、第１の方向Ｄ１に並ぶように形成される。
図２８に示されるように、第１の素子分離領域４２は、隣接するアクティブ領域４１ａ，４１ｂの間において半導体基板４０の表面に平行で且つ第１の方向Ｄ１に直交する第２の方向Ｄ２に延びる第１の領域４２１と、半導体基板４０の表面に平行で且つ第１の領域４２１に交差する方向に延びる第２の領域４２２とを含む。第２の実施形態の変形例においては、第１の素子分離領域４２の第２の領域４２２は、隣接するアクティブ領域４１ａ，４１ｂの一方のアクティブ領域４１ａ側に突き出る第１の凸部４２２ａと、隣接するアクティブ領域４１ａ，４１ｂの他方のアクティブ領域４１ｂ側に突き出る第２の凸部４２２ｂとを含む。第１の凸部４２２ａと第２の凸部４２２ｂとは、第１の方向Ｄ１に直線状に配列され、互いに第１の領域２２１から反対方向に突き出ている。
また、図２９に示されるように、第２の実施形態の変形例においては、ゲート電極４５ａの端辺である第１の端辺４５ａ１は、第１の凸部４２２ａ上に在る第１の重なり部分（第１の凸部４２２ａに重なる部分）を含むように形成される。第１の端辺４５ａ１に対向し、且つ、隣接するゲート電極４５ｂの端辺である第２の端辺４５ｂ１は、第２の凸部４２２ｂ上にある第２の重なり部分（第２の凸部４２２ｂに重なる部分）を含むように形成される。
第２の実施形態の変形例においては、ゲート電極４５ａの第１の端辺４５ａ１及びゲート電極４５ｂの第２の端辺４５ｂ１は、第１の領域４２１と第２の領域４２２（第１の凸部４２２ａ及び第２の凸部４２２ｂ）とからなる幅Ｗ４の範囲内に、互いにショートしないように形成すればよい。幅Ｗ４は、第１の比較例における幅Ｗ７よりも広く、且つ、第２の比較例における幅Ｗ８よりも広い。このため、ゲート電極４５ａ，４５ｂの端辺４５ａ１，４５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極４５ａ，４５ｂの端辺４５ａ１，４５ｂ１が、互いにショートしたり、又は、第１の素子分離領域４２から外れたりする不具合を減らすことができる。
また、第２の実施形態の変形例は、第２の素子分離領域１３を備えていない（ＤＴＩ領域をＳＴＩ領域で囲う構造を採用していない）ので、構成及び製造工程が簡素である。
第２の実施形態の変形例は、第１の素子分離領域４２の第１及び第２の凸部４２２ａ，４２２ｂがトランジスタの特性に与える影響が僅かである場合、又は、トランジスタの用途が特性の僅かな違いを許容する用途である場合には、採用することができる。
《３》第３の実施形態
《３−１》第３の実施形態に係る半導体装置及びその製造方法
図３０は、第３の実施形態に係る半導体装置５を概略的に示す平面図である。図３０には、半導体装置５が２つの半導体素子５ａ，５ｂを含む例が示されている。半導体素子５ａ，５ｂは、例えば、ＭＯＳトランジスタである。また、図３１は、図３０における半導体装置５をＳ３１−Ｓ３１線で切る面を概略的に示す縦断面図であり、図３２は、図３０における半導体装置５をＳ３２−Ｓ３２線で切る面を概略的に示す縦断面図であり、図３３は、図３０における半導体装置５をＳ３３−Ｓ３３線で切る面を概略的に示す縦断面図である。
図３４は、第３の実施形態に係る半導体装置５を概略的に示す平面図である。図３４には、半導体装置５がマトリクス状に配列された複数の半導体素子を含む例が示されている。図３５は、図３４における半導体装置５をＳ３５−Ｓ３５線で切る面を概略的に示す縦断面図である。
図３０〜図３５に示されるように、第３の実施形態に係る半導体装置５は、半導体基板５０内又は半導体基板５０上に、アクティブ領域５１（５１ａ，５１ｂ）と、ＤＴＩ領域である第１の素子分離領域５２（５２１，５２２）と、ＳＴＩ領域である第２の素子分離領域５３と、ゲート絶縁膜５４（５４ａ，５４ｂ）と、ゲート電極５５（５５ａ，５５ｂ）とを有している。
図３０又は図３４に示されるように、複数のアクティブ領域５１は、第１の方向Ｄ１に並ぶように配置される。第１の素子分離領域５２は、隣接するアクティブ領域５１ａ，５１ｂを互いに電気的に分離する。第２の素子分離領域５３は、第１の素子分離領域５２とアクティブ領域５１との間に形成される。ゲート電極５５は、ゲート絶縁膜５４を挟んで、半導体基板５０の表面上にアクティブ領域５１を跨ぐよう形成される。複数のゲート電極５５は、第１の方向Ｄ１に並ぶように形成される。
図３０に示されるように、第１の素子分離領域５２は、隣接するアクティブ領域５１ａ，５１ｂの間において半導体基板５０の表面に平行で且つ第１の方向Ｄ１に直交する第２の方向Ｄ２に延びる第１の領域５２１と、半導体基板５０の表面に平行で且つ第１の領域５２１に交差する方向に延びる第２の領域５２２とを含む。第３の実施形態においては、
第１の素子分離領域５２の第１の領域５２１は、第２の方向Ｄ２に延びる第１の部分５２１ａと、第１の方向Ｄ１について第１の部分５２１ａとは異なる位置において、第２の方向Ｄ２に延びる第２の部分５２１ｂとを含む。図３０に示されるように、第１の素子分離領域５２の第２の領域５２２は、第１の部分５２１ａの一端であって、第２の方向Ｄ２を向く第１の辺５２１ａ１と、第２の部分５２１ｂの一端であって、第１の部分５２１ａの第１の辺５２１ａ１と反対を向く第２の辺５２１ｂ１と、を繋ぐ第３の部分を含む。第３の部分は、図３０において第２の領域５２２として示されており、第１の方向Ｄ１に延びる形状を持つ。第３の実施形態に係る半導体装置５は、第１の素子分離領域５２の形状が、第１及び第２の実施形態に係る半導体装置１及び３と相違する。この点を除き、第３の実施形態は、第１及び第２の実施形態と同じである。
図３４に示されるように、第３の実施形態においては、複数のゲート電極５５の内の隣接するゲート電極５５ａ，５５ｂの一方のゲート電極５５ａの端辺である第１の端辺５５ａ１は、第２の領域５２２上に在る第１の重なり部分を含むように形成される。第１の端辺５５ａ１に対向し、且つ、隣接するゲート電極５５ａ，５５ｂの他方のゲート電極５５ｂの端辺である第２の端辺５５ｂ１は、第２の領域５２２上に在る第１の重なり部分を含むように形成される。第１の素子分離領域５２の他に、第２の素子分離領域５３を備えることによって、すなわち、ＤＴＩ領域をＳＴＩ領域で囲う構造を採用することによって、第１の素子分離領域５２の形状がトランジスタの特性に与える影響が軽減される。
なお、第３の実施形態に係る半導体装置５の製造方法は、第１及び第２の素子分離領域の平面形状が異なる点を除いて、第１の実施形態に係る半導体装置の製造方法と同じである。
《３−２》第３の実施形態の効果
第３の実施形態においては、第１の素子分離領域５２は、隣接するアクティブ領域５１ａ，５１ｂの間において第２の方向Ｄ２に延びる第１の領域５２１（５２１ａ，５２１ｂ）と、第１の領域５２１に交差する第１の方向Ｄ１に延びる第２の領域５２２とを含む。したがって、第３の実施形態においては、ゲート電極５５ａの第１の端辺５５ａ１及びゲート電極５５ｂの第２の端辺５５ｂ１は、第２の領域５２２からなる幅Ｗ５の範囲内に、互いにショートしないように形成すればよい。図３０に示される幅Ｗ５は、第１の比較例及び第２の比較例における第１の素子分離領域の直線状領域の幅Ｗ７，Ｗ８よりも、広い。このため、半導体装置５の製造に際して、ゲート電極５５ａ，５５ｂの端辺５５ａ１，５５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極５５ａ，５５ｂの端辺５５ａ１，５５ｂ１が、互いにショートしたり、又は、第１の素子分離領域５２から外れてしまったりする不具合を減らすことができる。
また、第３の実施形態によれば、第１の素子分離領域５２を単に幅Ｗ５の直線状の領域に形成する場合に比べ、第１の素子分離領域５２を構成する絶縁材料を節約できるので、コスト削減が可能である。
さらに、第３の実施形態によれば、第１の素子分離領域５２の平面形状が、第１及び第２の実施形態の場合のように、トレンチ埋め込み性が比較的良好ではない十字形又はＴ字形の交差部分（交差部分の中心は、第２の素子分離領域の辺からの距離が遠いため）を持たないので、トレンチをポリシリコンで埋め込む工程（図９に相当する工程）において、埋め込み不良が生じ難い。
《３−３》第３の実施形態の変形例
図３６は、第３の実施形態の変形例に係る半導体装置６を概略的に示す平面図である。図３７は、図３６における半導体装置６をＳ３７−Ｓ３７線で切る面を概略的に示す縦断面図である。図３６及び図３７に示されるように、第３の実施形態の変形例に係る半導体装置６（６ａ，６ｂ）は、半導体基板６０と、アクティブ領域６１（６１ａ，６１ｂ）と、ＤＴＩ領域である第１の素子分離領域６２（６２１，６２２）と、ゲート絶縁膜６４（６４ａ，６４ｂ）と、ゲート電極６５（６５ａ，６５ｂ）とを有している。図３６及び図３７に示される半導体装置６は、第２の素子分離領域５３を持たない点において第３の実施形態に係る半導体装置５と相違する。
図３６又は図３７に示されるように、複数のアクティブ領域６１は、半導体基板６０内にマトリクス状に配列される。第１の素子分離領域６２は、半導体基板６０内に形成され、複数のアクティブ領域６１の内の隣接するアクティブ領域６１ａ，６１ｂを互いに電気的に分離する。ゲート電極６５は、ゲート絶縁膜６４を挟んで、半導体基板６０の表面上にアクティブ領域６１を跨ぐよう形成される。複数のゲート電極６５は、第１の方向Ｄ１に並ぶように形成される。
図３６に示されるように、第１の素子分離領域６２の第１の領域６２１は、第２の方向Ｄ２に延びる第１の部分６２１ａと、第１の方向Ｄ１について第１の部分６２１ａとは異なる位置において、第２の方向Ｄ２に延びる第２の部分６２１ｂとを含む。図３６に示されるように、第１の素子分離領域６２の第２の領域６２２は、第１の部分６２１ａの一端であって、第２の方向Ｄ２を向く第１の辺６２１ａ１と、第２の部分６２１ｂの一端であって、第１の部分６２１ａの第１の辺６２１ａ１と反対を向く第２の辺６２１ｂ１と、を繋ぐ第３の部分を含む。第３の部分は、図３６において第２の領域６２２として示されており、第１の方向Ｄ１に延びる形状を持つ。
また、図３７に示されるように、第３の実施形態の変形例においては、ゲート電極６５ａの端辺である第１の端辺６５ａ１は、第２の領域６２２上に在る第１の重なり部分を含むように形成される。第１の端辺６５ａ１に対向し、且つ、隣接するゲート電極６５ｂの端辺である第２の端辺６５ｂ１は、第２の領域６２２上にある第２の重なり部分を含むように形成される。
第３の実施形態の変形例においては、ゲート電極６５ａの第１の端辺６５ａ１及びゲート電極６５ｂの第２の端辺６５ｂ１は、第２の領域６２２からなる幅Ｗ６の範囲内に、互いにショートしないように形成すればよい。幅Ｗ６は、第１の比較例における幅Ｗ７よりも広く、且つ、第２の比較例における幅Ｗ８よりも広い。このため、ゲート電極６５ａ，６５ｂの端辺６５ａ１，６５ｂ１の僅かな位置ずれが生じたとしても、ゲート電極６５ａ，６５ｂの端辺６５ａ１，６５ｂ１が、互いにショートしたり、又は、第１の素子分離領域６２から外れたりする不具合を減らすことができる。
また、第３の実施形態の変形例は、第２の素子分離領域５３を備えていない（ＤＴＩ領域をＳＴＩ領域で囲う構造を採用していない）ので、構成及び製造工程が簡素である。
第３の実施形態の変形例は、第１の素子分離領域６２の形状がトランジスタの特性に与える影響が僅かである場合、又は、トランジスタの用途が特性の僅かな違いを許容する用途である場合には、採用することができる。
《４》他の変形例
図３８は、変形例の半導体装置９を概略的に示す平面図である。図３８に示されるように、半導体装置９は、共通の半導体基板に形成され、高耐圧素子を含む高耐圧素子領域９１と、共通の半導体基板に形成され、高耐圧素子領域９１よりも低い耐圧性能を持つ論理回路を含む低耐圧素子領域９２とを有する。第１〜第３の実施形態の半導体装置１〜６は、図３８に示されるような共通の半導体基板上に高耐圧素子領域（又はメモリ領域）９１と低耐圧素子領域（又は論理回路領域）９２とが混載されている装置（例えば、特開２００１−１６８１６４号公報に記載の半導体集積回路装置）に適用可能である。また、このような場合には、高耐圧素子領域９１に、第１〜第３の実施形態の半導体装置１〜６の構造を適用することが望ましい。
１，２，３，４，５，６，９ 半導体装置、 １ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ，５ａ，５ｂ，６ａ，６ｂ 半導体素子、 １０，２０，３０，４０，５０，６０ 半導体基板、 １１，１１ａ，１１ｂ，２１，２１ａ，２１ｂ，３１，３１ａ，３１ｂ，４１，４１ａ，４１ｂ，５１，５１ａ，５１ｂ，６１，６１ａ，６１ｂ アクティブ領域、 １２，２２，３２，４２，５２，６２ 第１の素子分離領域（ＤＴＩ領域）、 １３，２３，３３，４３，５３，６３ 第２の素子分離領域（ＳＴＩ領域）、 １４，２４，３４，４４，５４，６４ ゲート絶縁膜、 １５，１５ａ，１５ｂ，２５，２５ａ，２５ｂ，３５，３５ａ，３５ｂ，４５，４５ａ，４５ｂ，５５，５５ａ，５５ｂ，６５，６５ａ，６５ｂ ゲート電極、 １５ａ１，２５ａ１，３５ａ１，４５ａ１，５５ａ１，６５ａ１ ゲート電極の第１の端辺、 １５ｂ１，２５ｂ１，３５ｂ１，４５ｂ１，５５ｂ１，６５ｂ１ ゲート電極の第２の端辺、 １０１ シャロートレンチ、 １０２ ディープトレンチ、 １１１ ソース領域、 １１２ ドレイン領域、 １２１，２２１，３２１，４２１，５２１，５２１ａ，５２１ｂ，６２１，６２１ａ，６２１ｂ ＤＴＩ領域の第１の領域、 １２２，２２２，３２２，４２２，５２２，６２２ ＤＴＩ領域の第２の領域、 １２２ａ，２２２ａ，３２２ａ，４２２ａ 第２の領域の第１の凸部、 １２２ｂ，２２２ｂ，３２２ｂ，４２２ｂ 第２の領域の第２の凸部、 Ｄ１ 第１の方向、 Ｄ２ 第２の方向、 Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６ 第１の素子分離領域の最大幅。

Claims (18)

  1. 半導体基板内に形成され、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域と、
    前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第１の方向に並ぶ複数のゲート電極と
    を有し、
    前記第１の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを含み、
    隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、
    前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含む
    ことを特徴とする半導体装置。
  2. 前記半導体基板内における前記第１の素子分離領域と前記アクティブ領域との間に形成された第２の素子分離領域をさらに有し、
    前記第２の素子分離領域の深さは、前記第１の素子分離領域の深さよりも浅い
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の素子分離領域の前記第２の領域は、
    隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第１の凸部と、
    隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第２の凸部と
    を含むことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の素子分離領域の前記第２の領域は、
    前記第２の素子分離領域内において、隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第１の凸部と、
    前記第２の素子分離領域内において、隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第２の凸部と
    を含むことを特徴とする請求項２に記載の半導体装置。
  5. 前記第１の凸部と前記第２の凸部とは、前記第１の方向に直線状に並んで配置されたことを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第１の凸部と前記第２の凸部とは、前記第２の方向において異なる位置に配置され、前記第１の方向に突き出ることを特徴とする請求項３又は４に記載の半導体装置。
  7. 半導体基板内に形成され、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域と、
    前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第１の方向に並ぶ複数のゲート電極と
    を有し、
    前記第１の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを含み、
    隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺は、前記第２の領域上に在る第１の重なり部分を含み、
    前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺は、前記第２の領域上に在る第２の重なり部分を含み、
    前記第１の素子分離領域の前記第１の領域は、
    前記第２の方向に延びる第１の部分と、
    前記第１の方向について前記第１の部分とは異なる位置において、前記第２の方向に延びる第２の部分とを含み、
    前記第１の素子分離領域の前記第２の領域は、前記第１の部分の一端であって、前記第２の方向を向く第１の辺と、前記第２の部分の一端であって、前記第１の部分の前記一端と反対を向く第２の辺と、を繋ぐ第３の部分を含む
    ことを特徴とする半導体装置。
  8. 前記第３の部分は、前記第１の方向に延びることを特徴とする請求項７に記載の半導体装置。
  9. 半導体基板内に形成され、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域と、
    前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離すると共に、深さが第１の素子分離領域より浅い第２の素子分離領域を介して前記アクティブ領域に接する第１の素子分離領域と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第１の方向に並ぶ複数のゲート電極と
    を有し、
    前記第１の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを含み、
    前記ゲート電極の端辺は、前記第２の領域上に在る第１の重なり部分を有すると共に前記第１の領域と前記アクティブ領域との距離は、前記第１の重なり部分と前記アクティブ領域との距離より長い
    ことを特徴とする半導体装置。
  10. 半導体基板内に、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域を形成する工程と、
    前記半導体基板内に、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域を形成する工程と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように、前記第１の方向に並ぶ複数のゲート電極を形成する工程と
    を有し、
    前記第１の素子分離領域を形成する前記工程は、前記第１の素子分離領域として、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを形成するように行われ、
    前記複数のゲート電極を形成する前記工程は、隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含むように、行われる
    ことを特徴とする半導体装置の製造方法。
  11. 前記半導体基板内における前記第１の素子分離領域と前記アクティブ領域との間に第２の素子分離領域を形成する工程をさらに有し、
    前記第２の素子分離領域の深さは、前記第１の素子分離領域の深さよりも浅い
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１の素子分離領域の前記第２の領域は、
    隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第１の凸部と、
    隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第２の凸部と
    を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記第１の素子分離領域の前記第２の領域は、
    前記第２の素子分離領域内において、隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第１の凸部と、
    前記第２の素子分離領域内において、隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第２の凸部と
    を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 前記第１の凸部と前記第２の凸部とは、前記第１の方向に直線状に並んで配置されたことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記第１の凸部と前記第２の凸部とは、前記第２の方向において異なる位置に配置され、前記第１の方向に突き出ることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  16. 半導体基板内に、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域を形成する工程と、
    前記半導体基板内に、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域を形成する工程と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように、前記第１の方向に並ぶ複数のゲート電極を形成する工程と
    を有し、
    前記第１の素子分離領域を形成する前記工程は、前記第１の素子分離領域として、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを形成するように行われ、
    前記複数のゲート電極を形成する前記工程は、隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺が、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含むように、行われ、
    前記第１の素子分離領域の前記第１の領域は、
    前記第２の方向に延びる第１の部分と、
    前記第１の方向について前記第１の部分とは異なる位置において、前記第２の方向に延びる第２の部分とを含み、
    前記第１の素子分離領域の前記第２の領域は、前記第１の部分の一端であって、前記第２の方向を向く第１の辺と、前記第２の部分の一端であって、前記第１の部分の前記一端と反対を向く第２の辺と、を繋ぐ第３の部分を含む
    ことを特徴とする半導体装置の製造方法。
  17. 前記第３の部分は、前記第１の方向に延びることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 半導体基板に形成され、高耐圧素子を含む高耐圧素子領域と、
    前記半導体基板に形成され、前記高耐圧素子領域よりも低い耐圧性能を持つ論理回路を含む低耐圧素子領域と
    を有する半導体装置において、
    前記高耐圧素子領域は、
    前記半導体基板内に形成され、前記半導体基板の表面に平行な第１の方向に並ぶ複数のアクティブ領域と、
    前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第１の素子分離領域と、
    前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第１の方向に並ぶ複数のゲート電極と
    を有し、
    前記第１の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第１の方向に直交する第２の方向に延びる第１の領域と、前記表面に平行で且つ前記第１の領域に交差する方向に延びる第２の領域とを含み、
    隣接する前記ゲート電極の一方のゲート電極の端辺である第１の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第１の重なり部分を含み、
    前記第１の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第２の端辺は、前記第１の領域に交差する方向に延びる前記第２の領域の端部を内包する第２の重なり部分を含む
    ことを特徴とする半導体装置。
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