JP6055240B2 - 半導体装置及びその製造方法 - Google Patents
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Description
《1−1》第1の実施形態に係る半導体装置
図1は、第1の実施形態に係る半導体装置1を概略的に示す平面図である。図1には、半導体装置1が2つの半導体素子1a,1bを含む例が示されている。半導体素子1a,1bは、例えば、MOSトランジスタである。また、図2は、図1における半導体装置1をS2−S2線で切る面を概略的に示す縦断面図であり、図3は、図1における半導体装置1をS3−S3線で切る面を概略的に示す縦断面図であり、図4は、図1における半導体装置1をS4−S4線で切る面を概略的に示す縦断面図である。
図7〜図11、図12(a)及び(b)、図13は、第1の実施形態に係る半導体装置1の製造方法の工程を示す概略的な縦断面図である。図14は、第1の実施形態に係る半導体装置の製造方法を示すフローチャートである。なお、図7〜図11及び図12(a)は、図1における半導体装置1をS4−S4線で切る面(すなわち、図5における半導体装置1をS6−S6線で切る面)を示しており、図12(b)及び図13は、図1における半導体装置1をS4−S4線で切る面を示している。
図15は、第1の比較例の半導体装置7を概略的に示す平面図であり、図16は、図15における半導体装置7をS16−S16線で切る面を概略的に示す縦断面図である。第1の比較例の半導体装置7における第1の素子分離領域72は、第1の凸部122a及び第2の凸部122bを持たない点において第1の実施形態における第1の素子分離領域12と相違する。図15及び図16に示されるように、第1の比較例の半導体装置7(7a,7b)は、半導体基板70と、アクティブ領域71(71a,71b)と、DTI領域である第1の素子分離領域72と、STI領域である第2の素子分離領域73と、ゲート絶縁膜74(74a,74b)と、ゲート電極75(75a,75b)とを有している。
図18は、第2の比較例の半導体装置7を概略的に示す平面図であり、図19は、図18における半導体装置8をS19−S19線で切る面を概略的に示す縦断面図である。第2の比較例の半導体装置8における第1の素子分離領域82は、第1の凸部122a及び第2の凸部122bを持たない点において第1の実施形態における第1の素子分離領域12と相違する。図18及び図19に示されるように、第2の比較例の半導体装置8(8a,8b)は、半導体基板80と、アクティブ領域81(81a,81b)と、DTI領域である第1の素子分離領域82と、STI領域である第2の素子分離領域83と、ゲート絶縁膜84(84a,84b)と、ゲート電極85(85a,85b)とを有している。
第1の実施形態においては、第1の素子分離領域12は、隣接するアクティブ領域11a,11bの間において第2の方向D2に延びる第1の領域121と、第1の領域121に交差する第1の方向D1に延びる第2の領域122とを含み、第2の領域122は、一方のアクティブ領域11a側に突き出る第1の凸部122aと他方のアクティブ領域11b側に突き出る第2の凸部122bとを含む。第1の凸部122aと第2の凸部122bとは、第1の方向D1に直線状に配列され、互いに第1の領域121から反対方向に突き出ている。したがって、第1の実施形態においては、ゲート電極15aの第1の端辺15a1及びゲート電極15bの第2の端辺15b1は、第1の領域121と第2の領域122(第1の凸部122a及び第2の凸部122b)とからなる幅W1の範囲内に、互いにショートしないように形成すればよい。図1に示される幅W1は、第1の比較例における第1の素子分離領域72の直線状領域721の幅W7よりも第1及び第2の凸部122a,122bの幅だけ広く、且つ、第2の比較例における第1の素子分離領域82の直線状領域821の幅W8よりも、第1及び第2の凸部122a,122bの幅だけ広い。このため、半導体装置1の製造に際して、ゲート電極15a,15bの端辺15a1,15b1の僅かな位置ずれが生じたとしても、ゲート電極15a,15bの端辺15a1,15b1が、互いにショートしたり、又は、第1の素子分離領域12から外れてしまったりする不具合を減らすことができる。
図20は、第1の実施形態の変形例に係る半導体装置2を概略的に示す平面図である。図21は、図20における半導体装置2をS21−S21線で切る面を概略的に示す縦断面図である。図20及び図21に示されるように、第1の実施形態の変形例に係る半導体装置2(2a,2b)は、半導体基板20と、アクティブ領域21(21a,21b)と、DTI領域である第1の素子分離領域22(221,222)と、ゲート絶縁膜24(24a,24b)と、ゲート電極25(25a,25b)とを有している。図20及び図21に示される半導体装置2は、第2の素子分離領域13を持たない点において第1の実施形態における半導体装置1と相違する。
《2−1》第2の実施形態に係る半導体装置及びその製造方法
図22は、第2の実施形態に係る半導体装置3を概略的に示す平面図である。図22には、半導体装置3が2つの半導体素子3a,3bを含む例が示されている。半導体素子3a,3bは、例えば、MOSトランジスタである。また、図23は、図22における半導体装置3をS23−S23線で切る面を概略的に示す縦断面図であり、図24は、図22における半導体装置3をS24−S24線で切る面を概略的に示す縦断面図であり、図25は、図22における半導体装置3をS25−S25線で切る面を概略的に示す縦断面図である。
第2の実施形態においては、第1の素子分離領域32は、隣接するアクティブ領域31a,31bの間において第2の方向D2に延びる第1の領域321と、第1の領域321に交差する第1の方向D1に延びる第2の領域322とを含み、第2の領域322は、一方のアクティブ領域31a側に突き出る第1の凸部322aと他方のアクティブ領域31b側に突き出る第2の凸部322bとを含む。第1の凸部322aと第2の凸部322bとは、互いに第1の領域321から反対方向に突き出ている。したがって、第2の実施形態においては、ゲート電極35aの第1の端辺35a1及びゲート電極35bの第2の端辺35b1は、第1の領域321と第2の領域322(第1の凸部322a及び第2の凸部322b)とからなる幅W3の範囲内に、互いにショートしないように形成すればよい。図22に示される幅W3は、第1の比較例及び第2の比較例における第1の素子分離領域の直線状領域の幅W7,W8よりも、第1及び第2の凸部322a,322bの幅だけ広い。このため、半導体装置3の製造に際して、ゲート電極35a,35bの端辺35a1,35b1の僅かな位置ずれが生じたとしても、ゲート電極35a,35bの端辺35a1,35b1が、互いにショートしたり、又は、第1の素子分離領域32から外れてしまったりする不具合を減らすことができる。
図28は、第2の実施形態の変形例に係る半導体装置4を概略的に示す平面図である。図29は、図28における半導体装置4をS29−S29線で切る面を概略的に示す縦断面図である。図28及び図29に示されるように、第2の実施形態の変形例に係る半導体装置4(4a,4b)は、半導体基板40と、アクティブ領域41(41a,41b)と、DTI領域である第1の素子分離領域42(421,422)と、ゲート絶縁膜44(44a,44b)と、ゲート電極45(45a,45b)とを有している。図28及び図29に示される半導体装置4は、第2の素子分離領域33を持たない点において第2の実施形態に係る半導体装置3と相違する。
《3−1》第3の実施形態に係る半導体装置及びその製造方法
図30は、第3の実施形態に係る半導体装置5を概略的に示す平面図である。図30には、半導体装置5が2つの半導体素子5a,5bを含む例が示されている。半導体素子5a,5bは、例えば、MOSトランジスタである。また、図31は、図30における半導体装置5をS31−S31線で切る面を概略的に示す縦断面図であり、図32は、図30における半導体装置5をS32−S32線で切る面を概略的に示す縦断面図であり、図33は、図30における半導体装置5をS33−S33線で切る面を概略的に示す縦断面図である。
第1の素子分離領域52の第1の領域521は、第2の方向D2に延びる第1の部分521aと、第1の方向D1について第1の部分521aとは異なる位置において、第2の方向D2に延びる第2の部分521bとを含む。図30に示されるように、第1の素子分離領域52の第2の領域522は、第1の部分521aの一端であって、第2の方向D2を向く第1の辺521a1と、第2の部分521bの一端であって、第1の部分521aの第1の辺521a1と反対を向く第2の辺521b1と、を繋ぐ第3の部分を含む。第3の部分は、図30において第2の領域522として示されており、第1の方向D1に延びる形状を持つ。第3の実施形態に係る半導体装置5は、第1の素子分離領域52の形状が、第1及び第2の実施形態に係る半導体装置1及び3と相違する。この点を除き、第3の実施形態は、第1及び第2の実施形態と同じである。
第3の実施形態においては、第1の素子分離領域52は、隣接するアクティブ領域51a,51bの間において第2の方向D2に延びる第1の領域521(521a,521b)と、第1の領域521に交差する第1の方向D1に延びる第2の領域522とを含む。したがって、第3の実施形態においては、ゲート電極55aの第1の端辺55a1及びゲート電極55bの第2の端辺55b1は、第2の領域522からなる幅W5の範囲内に、互いにショートしないように形成すればよい。図30に示される幅W5は、第1の比較例及び第2の比較例における第1の素子分離領域の直線状領域の幅W7,W8よりも、広い。このため、半導体装置5の製造に際して、ゲート電極55a,55bの端辺55a1,55b1の僅かな位置ずれが生じたとしても、ゲート電極55a,55bの端辺55a1,55b1が、互いにショートしたり、又は、第1の素子分離領域52から外れてしまったりする不具合を減らすことができる。
図36は、第3の実施形態の変形例に係る半導体装置6を概略的に示す平面図である。図37は、図36における半導体装置6をS37−S37線で切る面を概略的に示す縦断面図である。図36及び図37に示されるように、第3の実施形態の変形例に係る半導体装置6(6a,6b)は、半導体基板60と、アクティブ領域61(61a,61b)と、DTI領域である第1の素子分離領域62(621,622)と、ゲート絶縁膜64(64a,64b)と、ゲート電極65(65a,65b)とを有している。図36及び図37に示される半導体装置6は、第2の素子分離領域53を持たない点において第3の実施形態に係る半導体装置5と相違する。
図38は、変形例の半導体装置9を概略的に示す平面図である。図38に示されるように、半導体装置9は、共通の半導体基板に形成され、高耐圧素子を含む高耐圧素子領域91と、共通の半導体基板に形成され、高耐圧素子領域91よりも低い耐圧性能を持つ論理回路を含む低耐圧素子領域92とを有する。第1〜第3の実施形態の半導体装置1〜6は、図38に示されるような共通の半導体基板上に高耐圧素子領域(又はメモリ領域)91と低耐圧素子領域(又は論理回路領域)92とが混載されている装置(例えば、特開2001−168164号公報に記載の半導体集積回路装置)に適用可能である。また、このような場合には、高耐圧素子領域91に、第1〜第3の実施形態の半導体装置1〜6の構造を適用することが望ましい。
Claims (18)
- 半導体基板内に形成され、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域と、
前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第1の素子分離領域と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第1の方向に並ぶ複数のゲート電極と
を有し、
前記第1の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを含み、
隣接する前記ゲート電極の一方のゲート電極の端辺である第1の端辺は、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第1の重なり部分を含み、
前記第1の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第2の端辺は、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第2の重なり部分を含む
ことを特徴とする半導体装置。 - 前記半導体基板内における前記第1の素子分離領域と前記アクティブ領域との間に形成された第2の素子分離領域をさらに有し、
前記第2の素子分離領域の深さは、前記第1の素子分離領域の深さよりも浅い
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1の素子分離領域の前記第2の領域は、
隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第1の凸部と、
隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第2の凸部と
を含むことを特徴とする請求項1に記載の半導体装置。 - 前記第1の素子分離領域の前記第2の領域は、
前記第2の素子分離領域内において、隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第1の凸部と、
前記第2の素子分離領域内において、隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第2の凸部と
を含むことを特徴とする請求項2に記載の半導体装置。 - 前記第1の凸部と前記第2の凸部とは、前記第1の方向に直線状に並んで配置されたことを特徴とする請求項3又は4に記載の半導体装置。
- 前記第1の凸部と前記第2の凸部とは、前記第2の方向において異なる位置に配置され、前記第1の方向に突き出ることを特徴とする請求項3又は4に記載の半導体装置。
- 半導体基板内に形成され、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域と、
前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第1の素子分離領域と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第1の方向に並ぶ複数のゲート電極と
を有し、
前記第1の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを含み、
隣接する前記ゲート電極の一方のゲート電極の端辺である第1の端辺は、前記第2の領域上に在る第1の重なり部分を含み、
前記第1の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第2の端辺は、前記第2の領域上に在る第2の重なり部分を含み、
前記第1の素子分離領域の前記第1の領域は、
前記第2の方向に延びる第1の部分と、
前記第1の方向について前記第1の部分とは異なる位置において、前記第2の方向に延びる第2の部分とを含み、
前記第1の素子分離領域の前記第2の領域は、前記第1の部分の一端であって、前記第2の方向を向く第1の辺と、前記第2の部分の一端であって、前記第1の部分の前記一端と反対を向く第2の辺と、を繋ぐ第3の部分を含む
ことを特徴とする半導体装置。 - 前記第3の部分は、前記第1の方向に延びることを特徴とする請求項7に記載の半導体装置。
- 半導体基板内に形成され、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域と、
前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離すると共に、深さが第1の素子分離領域より浅い第2の素子分離領域を介して前記アクティブ領域に接する第1の素子分離領域と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第1の方向に並ぶ複数のゲート電極と
を有し、
前記第1の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを含み、
前記ゲート電極の端辺は、前記第2の領域上に在る第1の重なり部分を有すると共に前記第1の領域と前記アクティブ領域との距離は、前記第1の重なり部分と前記アクティブ領域との距離より長い
ことを特徴とする半導体装置。 - 半導体基板内に、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域を形成する工程と、
前記半導体基板内に、隣接する前記アクティブ領域を互いに電気的に分離する第1の素子分離領域を形成する工程と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように、前記第1の方向に並ぶ複数のゲート電極を形成する工程と
を有し、
前記第1の素子分離領域を形成する前記工程は、前記第1の素子分離領域として、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを形成するように行われ、
前記複数のゲート電極を形成する前記工程は、隣接する前記ゲート電極の一方のゲート電極の端辺である第1の端辺が、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第1の重なり部分を含み、前記第1の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第2の端辺が、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第2の重なり部分を含むように、行われる
ことを特徴とする半導体装置の製造方法。 - 前記半導体基板内における前記第1の素子分離領域と前記アクティブ領域との間に第2の素子分離領域を形成する工程をさらに有し、
前記第2の素子分離領域の深さは、前記第1の素子分離領域の深さよりも浅い
ことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第1の素子分離領域の前記第2の領域は、
隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第1の凸部と、
隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第2の凸部と
を含むことを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第1の素子分離領域の前記第2の領域は、
前記第2の素子分離領域内において、隣接する前記アクティブ領域の一方のアクティブ領域側に突き出る第1の凸部と、
前記第2の素子分離領域内において、隣接する前記アクティブ領域の他方のアクティブ領域側に突き出る第2の凸部と
を含むことを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第1の凸部と前記第2の凸部とは、前記第1の方向に直線状に並んで配置されたことを特徴とする請求項12又は13に記載の半導体装置の製造方法。
- 前記第1の凸部と前記第2の凸部とは、前記第2の方向において異なる位置に配置され、前記第1の方向に突き出ることを特徴とする請求項12又は13に記載の半導体装置の製造方法。
- 半導体基板内に、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域を形成する工程と、
前記半導体基板内に、隣接する前記アクティブ領域を互いに電気的に分離する第1の素子分離領域を形成する工程と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように、前記第1の方向に並ぶ複数のゲート電極を形成する工程と
を有し、
前記第1の素子分離領域を形成する前記工程は、前記第1の素子分離領域として、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを形成するように行われ、
前記複数のゲート電極を形成する前記工程は、隣接する前記ゲート電極の一方のゲート電極の端辺である第1の端辺が、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第1の重なり部分を含み、前記第1の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第2の端辺が、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第2の重なり部分を含むように、行われ、
前記第1の素子分離領域の前記第1の領域は、
前記第2の方向に延びる第1の部分と、
前記第1の方向について前記第1の部分とは異なる位置において、前記第2の方向に延びる第2の部分とを含み、
前記第1の素子分離領域の前記第2の領域は、前記第1の部分の一端であって、前記第2の方向を向く第1の辺と、前記第2の部分の一端であって、前記第1の部分の前記一端と反対を向く第2の辺と、を繋ぐ第3の部分を含む
ことを特徴とする半導体装置の製造方法。 - 前記第3の部分は、前記第1の方向に延びることを特徴とする請求項16に記載の半導体装置の製造方法。
- 半導体基板に形成され、高耐圧素子を含む高耐圧素子領域と、
前記半導体基板に形成され、前記高耐圧素子領域よりも低い耐圧性能を持つ論理回路を含む低耐圧素子領域と
を有する半導体装置において、
前記高耐圧素子領域は、
前記半導体基板内に形成され、前記半導体基板の表面に平行な第1の方向に並ぶ複数のアクティブ領域と、
前記半導体基板内に形成され、隣接する前記アクティブ領域を互いに電気的に分離する第1の素子分離領域と、
前記半導体基板の前記表面上に前記複数のアクティブ領域をそれぞれ跨ぐように形成され、前記第1の方向に並ぶ複数のゲート電極と
を有し、
前記第1の素子分離領域は、隣接する前記アクティブ領域の間において前記表面に平行で且つ前記第1の方向に直交する第2の方向に延びる第1の領域と、前記表面に平行で且つ前記第1の領域に交差する方向に延びる第2の領域とを含み、
隣接する前記ゲート電極の一方のゲート電極の端辺である第1の端辺は、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第1の重なり部分を含み、
前記第1の端辺に対向し、且つ、隣接する前記ゲート電極の他方のゲート電極の端辺である第2の端辺は、前記第1の領域に交差する方向に延びる前記第2の領域の端部を内包する第2の重なり部分を含む
ことを特徴とする半導体装置。
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