JP2010040896A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010040896A JP2010040896A JP2008203878A JP2008203878A JP2010040896A JP 2010040896 A JP2010040896 A JP 2010040896A JP 2008203878 A JP2008203878 A JP 2008203878A JP 2008203878 A JP2008203878 A JP 2008203878A JP 2010040896 A JP2010040896 A JP 2010040896A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- isolation film
- element isolation
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000012535 impurity Substances 0.000 claims abstract description 77
- 238000002955 isolation Methods 0.000 claims abstract description 75
- 238000009792 diffusion process Methods 0.000 claims abstract description 71
- 230000015572 biosynthetic process Effects 0.000 claims description 50
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 32
- 238000000034 method Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
【課題】ハンプ特性の発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置１は、一導電型の半導体基板表面に設けられた素子分離膜１２、一対の端部が素子分離膜１２と素子形成領域１３との境界上に位置するゲート電極１４、ゲート電極１４の直下の領域を挟んで配置される逆導電型のソース領域１５、ドレイン領域１６、素子形成領域１３内に形成された一導電型の不純物拡散領域１７を備える。ソース領域１５は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間している。不純物拡散領域１７は、境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に配置されるとともに、ソース領域１５と、境界側の領域１４１とに接する。不純物拡散領域１７は、ドレイン領域１６と素子分離膜１２との間には配置されていない。
【選択図】図１
【解決手段】半導体装置１は、一導電型の半導体基板表面に設けられた素子分離膜１２、一対の端部が素子分離膜１２と素子形成領域１３との境界上に位置するゲート電極１４、ゲート電極１４の直下の領域を挟んで配置される逆導電型のソース領域１５、ドレイン領域１６、素子形成領域１３内に形成された一導電型の不純物拡散領域１７を備える。ソース領域１５は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間している。不純物拡散領域１７は、境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に配置されるとともに、ソース領域１５と、境界側の領域１４１とに接する。不純物拡散領域１７は、ドレイン領域１６と素子分離膜１２との間には配置されていない。
【選択図】図１
Description
本発明は、半導体装置に関する。
従来、半導体装置の高集積化に伴いＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離技術が使用されている。
この素子分離技術では、半導体基板表面に溝を形成し、この溝内を素子分離膜で埋め込み、複数の素子形成領域を分離している。
しかしながら、このような素子分離技術を用いた半導体装置では、図６に示すようにハンプ特性を示すことが知られている。図６は、ゲート電圧と、ドレイン電流との関係を示す図である。
この素子分離技術では、半導体基板表面に溝を形成し、この溝内を素子分離膜で埋め込み、複数の素子形成領域を分離している。
しかしながら、このような素子分離技術を用いた半導体装置では、図６に示すようにハンプ特性を示すことが知られている。図６は、ゲート電圧と、ドレイン電流との関係を示す図である。
素子形成領域中の不純物が素子分離膜内に拡散し、素子分離膜に近接した素子形成領域で不純物濃度が低下する。また、素子形成領域と素子分離膜との境界上のゲート酸化膜が薄くなる。これらの影響により素子分離膜に近接したチャネル領域の閾値電圧が、本来のチャネルの閾値電圧よりも低くなる。そのため、寄生トランジスタが形成されてしまい、半導体装置は、等価的に閾値電圧の異なる二つのトランジスタが接続されているものと見なすことができる。これにより、図６に示すようなハンプ特性が発現すると考えられる。なお、図６のＡは、メイントランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線であり、Ｂは、寄生トランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線であり、Ｃは、ＡとＢとを合わせた曲線である。
このようなハンプ特性の発生を抑制するために、たとえば、図７に示すような半導体装置８００が知られている（特許文献１参照）。
この半導体装置８００では、ゲート電極８０１の端部を第一のゲートライン部８０１Ａと第二のゲートライン部８０１Ｂとで構成し、第一のゲートライン部８０１Ａと第二のゲートライン部８０１Ｂとで挟まれた領域８０２をｐ型半導体領域としている。なお、この半導体装置８００においては、ソース領域８０３，ドレイン領域８０４はｎ型半導体領域となっている。
このような半導体装置８００では、ｐ型半導体領域８０２により、チャネル領域がつながらず、寄生トランジスタの形成を防止することができるとされている。
この半導体装置８００では、ゲート電極８０１の端部を第一のゲートライン部８０１Ａと第二のゲートライン部８０１Ｂとで構成し、第一のゲートライン部８０１Ａと第二のゲートライン部８０１Ｂとで挟まれた領域８０２をｐ型半導体領域としている。なお、この半導体装置８００においては、ソース領域８０３，ドレイン領域８０４はｎ型半導体領域となっている。
このような半導体装置８００では、ｐ型半導体領域８０２により、チャネル領域がつながらず、寄生トランジスタの形成を防止することができるとされている。
また、図８に示す半導体装置９００も提案されている（特許文献２参照）。
この半導体装置９００では、ソース領域９０１と素子分離膜９０２との間に第一の高抵抗領域９０３を形成するとともに、ドレイン領域９０４と素子分離膜９０２との間に第二の高抵抗領域９０５を形成している。ここで、たとえば、ソース領域９０１およびドレイン領域９０４は、ｎ＋拡散層であり、第一の高抵抗領域９０３、第二の高抵抗領域９０５は、ｎ−拡散層あるいはｐ−拡散層である。
第一の高抵抗領域９０３および第二の高抵抗領域９０５を形成することで、チャネル領域と素子分離膜９０２および素子形成領域の境界とが重ならず、ハンプ特性の発生を抑制することができるとされている。
この半導体装置９００では、ソース領域９０１と素子分離膜９０２との間に第一の高抵抗領域９０３を形成するとともに、ドレイン領域９０４と素子分離膜９０２との間に第二の高抵抗領域９０５を形成している。ここで、たとえば、ソース領域９０１およびドレイン領域９０４は、ｎ＋拡散層であり、第一の高抵抗領域９０３、第二の高抵抗領域９０５は、ｎ−拡散層あるいはｐ−拡散層である。
第一の高抵抗領域９０３および第二の高抵抗領域９０５を形成することで、チャネル領域と素子分離膜９０２および素子形成領域の境界とが重ならず、ハンプ特性の発生を抑制することができるとされている。
しかしながら、特許文献１の技術では、ゲート電極８０１の端部を第一のゲートライン部８０１Ａと第二のゲートライン部８０１Ｂとで構成しているため、ゲート電極８０１の形状が複雑化する。
また、特許文献２の技術では、第一の高抵抗領域９０３、第二の高抵抗領域９０５をｎ−拡散層とした場合には、寄生トランジスタのチャネル領域を介して、ドレインーソース間に電流がながれるおそれがある。
一方で、第一の高抵抗領域９０３、第二の高抵抗領域９０５をｐ−拡散層とした場合には、以下のような課題が生じる。
第一の高抵抗領域９０３はソース領域９０１に隣接して配置されているため、第一の高抵抗領域９０３およびソース領域９０１上にまたがってコンタクト用の金属膜が設置されると考えられ、第一の高抵抗領域９０３上にはソース領域９０１と同じ電圧が印加される。
同様に、第二の高抵抗領域９０５およびドレイン領域９０４上にまたがってコンタクト用の金属膜が設置され、第二の高抵抗領域９０５上にはドレイン領域９０４と同じ電圧が印加される。
そのため、第一の高抵抗領域９０３の電位はソース領域９０１の電位と等しく、第二の高抵抗領域９０５の電位はドレイン領域９０４の電位と等しくなる。基板電位と、ソース領域９０１の電位とは等しくできるが、基板電位とドレイン領域９０４の電位とは異なるため、ドレイン領域９０４側に形成された第二の高抵抗領域９０５と、Ｐ型の半導体基板との間にリーク電流がながれてしまう可能性がある。
なお、特許文献２は、高抵抗領域９０３，９０５をソース領域９０１側、ドレイン領域９０４側それぞれに設けることにより、素子形成領域の小面積化を図ることを目的としたものであるため、特許文献２においては、必ず、高抵抗領域９０３，９０５がソース領域９０１側、ドレイン領域９０４側それぞれに配置される構成となる。
また、特許文献２の技術では、第一の高抵抗領域９０３、第二の高抵抗領域９０５をｎ−拡散層とした場合には、寄生トランジスタのチャネル領域を介して、ドレインーソース間に電流がながれるおそれがある。
一方で、第一の高抵抗領域９０３、第二の高抵抗領域９０５をｐ−拡散層とした場合には、以下のような課題が生じる。
第一の高抵抗領域９０３はソース領域９０１に隣接して配置されているため、第一の高抵抗領域９０３およびソース領域９０１上にまたがってコンタクト用の金属膜が設置されると考えられ、第一の高抵抗領域９０３上にはソース領域９０１と同じ電圧が印加される。
同様に、第二の高抵抗領域９０５およびドレイン領域９０４上にまたがってコンタクト用の金属膜が設置され、第二の高抵抗領域９０５上にはドレイン領域９０４と同じ電圧が印加される。
そのため、第一の高抵抗領域９０３の電位はソース領域９０１の電位と等しく、第二の高抵抗領域９０５の電位はドレイン領域９０４の電位と等しくなる。基板電位と、ソース領域９０１の電位とは等しくできるが、基板電位とドレイン領域９０４の電位とは異なるため、ドレイン領域９０４側に形成された第二の高抵抗領域９０５と、Ｐ型の半導体基板との間にリーク電流がながれてしまう可能性がある。
なお、特許文献２は、高抵抗領域９０３，９０５をソース領域９０１側、ドレイン領域９０４側それぞれに設けることにより、素子形成領域の小面積化を図ることを目的としたものであるため、特許文献２においては、必ず、高抵抗領域９０３，９０５がソース領域９０１側、ドレイン領域９０４側それぞれに配置される構成となる。
本発明によれば、一導電型の半導体層表面に形成された素子分離膜と、前記素子分離膜により区画された素子形成領域上に設けられ、一対の端部が前記素子分離膜と前記素子形成領域との境界上に位置するゲート電極と、前記素子形成領域内に形成され、前記ゲート電極の直下の領域を挟んで配置される逆導電型のソース領域およびドレイン領域と、前記素子形成領域内に形成された一導電型の不純物拡散領域とを備え、前記ソース領域は、前記素子形成領域内の前記ゲート電極の直下の領域のうち、前記素子分離膜と前記素子形成領域との境界側の領域に対し離間配置され、前記一導電型の不純物拡散領域は、前記ソース領域と、前記ゲート電極の直下の領域の前記境界側の領域とに接するとともに、前記境界側の領域と隣接する部分が、前記ソース領域と、前記素子分離膜との間に位置し、前記一導電型の不純物拡散領域は、前記ドレイン領域と前記素子分離膜との間には配置されていない半導体装置が提供される。
この発明によれば、ソース領域は、素子形成領域内のゲート電極の直下の領域のうち、素子分離膜と素子形成領域との境界側の領域に対し離間配置されている。
そして、一導電型の不純物拡散領域は、ゲート電極の直下の領域の前記境界側の領域と隣接する部分が、ソース領域と、素子分離膜との間に配置されている。また、一導電型の不純物拡散領域は、ソース領域と、ゲート電極の直下の領域の前記境界側の領域とに接している。
従って、本発明によれば、一導電型の不純物拡散領域により、ゲート電極の直下の領域のうち素子分離膜と素子形成領域との境界側の領域と、ソース領域とが直接接することがなくなる。これにより、ゲート電極の直下の領域のうち前記素子分離膜と素子形成領域との境界側の領域が、チャネル領域となることを防止でき、寄生トランジスタの発生を抑制できる。そのため、ハンプ特性の発生を抑制することができる。
このように、本発明では、一導電型の不純物拡散領域を、ゲート電極の直下の領域の前記境界側の領域と隣接する領域において、ソース領域と、素子分離膜との間に配置するとともに、ソース領域と、ゲート電極の直下の領域の前記境界側の領域とに接するように配置すればよく、特許文献１の技術のように、ゲート電極の分割された端部間に一導電型の不純物拡散領域を配置する必要がないので、ゲート電極の形状の複雑化を防止することができる。
さらに、本発明では、一導電型の不純物拡散領域は、ドレイン領域と素子分離膜との間には配置されていない。これにより、従来のように、一導電型の不純物拡散領域と半導体層との間でリーク電流が発生することを防止でき、半導体装置の性能を向上させることができる。
そして、一導電型の不純物拡散領域は、ゲート電極の直下の領域の前記境界側の領域と隣接する部分が、ソース領域と、素子分離膜との間に配置されている。また、一導電型の不純物拡散領域は、ソース領域と、ゲート電極の直下の領域の前記境界側の領域とに接している。
従って、本発明によれば、一導電型の不純物拡散領域により、ゲート電極の直下の領域のうち素子分離膜と素子形成領域との境界側の領域と、ソース領域とが直接接することがなくなる。これにより、ゲート電極の直下の領域のうち前記素子分離膜と素子形成領域との境界側の領域が、チャネル領域となることを防止でき、寄生トランジスタの発生を抑制できる。そのため、ハンプ特性の発生を抑制することができる。
このように、本発明では、一導電型の不純物拡散領域を、ゲート電極の直下の領域の前記境界側の領域と隣接する領域において、ソース領域と、素子分離膜との間に配置するとともに、ソース領域と、ゲート電極の直下の領域の前記境界側の領域とに接するように配置すればよく、特許文献１の技術のように、ゲート電極の分割された端部間に一導電型の不純物拡散領域を配置する必要がないので、ゲート電極の形状の複雑化を防止することができる。
さらに、本発明では、一導電型の不純物拡散領域は、ドレイン領域と素子分離膜との間には配置されていない。これにより、従来のように、一導電型の不純物拡散領域と半導体層との間でリーク電流が発生することを防止でき、半導体装置の性能を向上させることができる。
本発明によれば、ハンプ特性の発生を抑制することができ、半導体装置の性能を向上させることができる半導体装置が提供される。
以下、本発明の実施形態を図面に基づいて説明する。
図１には、本実施形態の半導体装置の平面図を示す。また、図２〜５には半導体装置の断面図を示す。図２は図１のII-II方向の断面図であり、図３は、図１のIII-III方向の断面図である。図４は、図１のIV-IV方向の断面図であり、図５は、図１のV-V方向の断面図である。
まず、本実施形態の半導体装置１の概要について説明する。
本実施形態の半導体装置１は、一導電型の半導体層（半導体基板１１）表面に設けられた素子分離膜１２と、素子分離膜１２により区画された素子形成領域１３上に設けられ、一対の端部が素子分離膜１２と素子形成領域１３との境界上に位置するゲート電極１４と、素子形成領域１３内に形成され、ゲート電極１４の直下の領域を挟んで配置される逆導電型のソース領域１５およびドレイン領域１６と、素子形成領域１３内に形成された一導電型の不純物拡散領域１７とを備える。
ソース領域１５は、素子形成領域１３内の前記ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。
一導電型の不純物拡散領域１７は、ゲート電極１４の直下の領域の境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に位置するとともに、ソース領域１５と、境界側の領域１４１の間に配置され、ソース領域１５および境界側の領域１４１に接する。また、一導電型の不純物拡散領域１７は、ドレイン領域１６と素子分離膜１２との間には配置されていない。
ここで、境界側の領域１４１とは、ゲート電極１４直下の素子分離膜１２と素子形成領域１３との境界から、ゲート電極１４の延在方向（一対の端部を結んだ方向）にそった所定の領域のことであり、ゲート電極１４の直下の領域で、素子形成領域１３内の領域の端部を意味する。
図１には、本実施形態の半導体装置の平面図を示す。また、図２〜５には半導体装置の断面図を示す。図２は図１のII-II方向の断面図であり、図３は、図１のIII-III方向の断面図である。図４は、図１のIV-IV方向の断面図であり、図５は、図１のV-V方向の断面図である。
まず、本実施形態の半導体装置１の概要について説明する。
本実施形態の半導体装置１は、一導電型の半導体層（半導体基板１１）表面に設けられた素子分離膜１２と、素子分離膜１２により区画された素子形成領域１３上に設けられ、一対の端部が素子分離膜１２と素子形成領域１３との境界上に位置するゲート電極１４と、素子形成領域１３内に形成され、ゲート電極１４の直下の領域を挟んで配置される逆導電型のソース領域１５およびドレイン領域１６と、素子形成領域１３内に形成された一導電型の不純物拡散領域１７とを備える。
ソース領域１５は、素子形成領域１３内の前記ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。
一導電型の不純物拡散領域１７は、ゲート電極１４の直下の領域の境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に位置するとともに、ソース領域１５と、境界側の領域１４１の間に配置され、ソース領域１５および境界側の領域１４１に接する。また、一導電型の不純物拡散領域１７は、ドレイン領域１６と素子分離膜１２との間には配置されていない。
ここで、境界側の領域１４１とは、ゲート電極１４直下の素子分離膜１２と素子形成領域１３との境界から、ゲート電極１４の延在方向（一対の端部を結んだ方向）にそった所定の領域のことであり、ゲート電極１４の直下の領域で、素子形成領域１３内の領域の端部を意味する。
次に、本実施形態の半導体装置１について詳細に説明する。
図２に示す半導体装置１の半導体基板１１は、一導電型（ｐ型）のシリコン基板である。
この半導体基板１１の表面には、図１〜図５に示すように、ＳＴＩ技術により溝が形成されるとともに、この溝内を埋め込むように、素子分離膜１２が設けられている。
素子分離膜１２としては、たとえばＳｉＯ２膜等があげられる。このような素子分離膜１２で囲まれた領域が素子形成領域１３となる。
図２に示す半導体装置１の半導体基板１１は、一導電型（ｐ型）のシリコン基板である。
この半導体基板１１の表面には、図１〜図５に示すように、ＳＴＩ技術により溝が形成されるとともに、この溝内を埋め込むように、素子分離膜１２が設けられている。
素子分離膜１２としては、たとえばＳｉＯ２膜等があげられる。このような素子分離膜１２で囲まれた領域が素子形成領域１３となる。
素子形成領域１３には、ソース領域１５と、ドレイン領域１６とが形成されている。本実施形態では、ソース領域１５およびドレイン領域１６は、平面略矩形形状である。
ソース領域１５およびドレイン領域１６は、ｎ＋型の領域であり、半導体基板１１表面にリン、ヒ素等の不純物を拡散させることで形成される。
ソース領域１５およびドレイン領域１６は、所定の隙間をあけて対向配置されており、半導体基板１１の基板面側から平面視した際に、ソース領域１５よりもドレイン領域１６の方が面積が大きくなっている。
具体的には、ソース領域１５のゲート電極１４の長手方向に沿った幅寸法（ソース領域１５の長手方向の幅寸法）は、ドレイン領域１６のゲート電極１４の長手方向に沿った幅寸法（ドレイン領域１６の長手方向の幅寸法）よりも短く、ドレイン領域１６の長手方向の一対の端部は、ソース領域１５と対向していない。
ソース領域１５およびドレイン領域１６は、ｎ＋型の領域であり、半導体基板１１表面にリン、ヒ素等の不純物を拡散させることで形成される。
ソース領域１５およびドレイン領域１６は、所定の隙間をあけて対向配置されており、半導体基板１１の基板面側から平面視した際に、ソース領域１５よりもドレイン領域１６の方が面積が大きくなっている。
具体的には、ソース領域１５のゲート電極１４の長手方向に沿った幅寸法（ソース領域１５の長手方向の幅寸法）は、ドレイン領域１６のゲート電極１４の長手方向に沿った幅寸法（ドレイン領域１６の長手方向の幅寸法）よりも短く、ドレイン領域１６の長手方向の一対の端部は、ソース領域１５と対向していない。
また、図２に示すように、ドレイン領域１６の長手方向の一対の端部は、素子分離膜１２および素子形成領域１３の境界Ｓに接している。
ドレイン領域１６の周縁は、素子形成領域１３内のゲート電極１４の直下の領域全長に接する。さらには、素子分離膜１２および素子形成領域１３の境界Ｓのうち、ゲート電極１４よりもドレイン領域１６側に位置する部分全周にわたって、ドレイン領域１６の周縁が、接している。
換言すると、素子分離膜１２と前記素子形成領域１３との境界のうち、ゲート電極１４よりもドレイン領域１６側に位置する部分と、ドレイン領域１６とは離間していない。
ドレイン領域１６の周縁は、素子形成領域１３内のゲート電極１４の直下の領域全長に接する。さらには、素子分離膜１２および素子形成領域１３の境界Ｓのうち、ゲート電極１４よりもドレイン領域１６側に位置する部分全周にわたって、ドレイン領域１６の周縁が、接している。
換言すると、素子分離膜１２と前記素子形成領域１３との境界のうち、ゲート電極１４よりもドレイン領域１６側に位置する部分と、ドレイン領域１６とは離間していない。
一方、図３に示すように、ゲート電極１４の直下の領域の前記境界側の領域１４１に隣接する領域には、ソース領域１５が形成されておらず、ソース領域１５の長手方向の一対の端部が、素子分離膜１２から離間している。
換言すると、ソース領域１５の長手方向の一対の端部は、素子分離膜１２および素子形成領域１３の境界Ｓとは接しておらず、ソース領域１５の長手方向の一対の端部は、素子分離膜１２と対向している。
さらに、ソース領域１５の長手方向の一対の端部は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。換言すると、ソース領域１５は、ゲート電極１４直下の領域の素子分離膜１２と素子形成領域１３との境界線から離間しており、ゲート電極１４直下の前記境界線から延びる境界線であり、ゲート電極１４直下からはみ出した素子分離膜１２と素子形成領域１３との境界線Ｓから所定の間隔をあけて配置されている。素子形成領域１３のうち、ゲート電極１４が形成されていない領域であって、ゲート電極１４を挟んでドレイン領域と反対側にある領域のうち、ゲート電極１４の延在方向にそった一対の端部に該当する領域には、ソース領域１５は形成されていない。また、ソース領域１５は、ゲート電極１４の直下の領域のうち、境界側の領域１４１をのぞいた領域に接している。
換言すると、ソース領域１５の長手方向の一対の端部は、素子分離膜１２および素子形成領域１３の境界Ｓとは接しておらず、ソース領域１５の長手方向の一対の端部は、素子分離膜１２と対向している。
さらに、ソース領域１５の長手方向の一対の端部は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。換言すると、ソース領域１５は、ゲート電極１４直下の領域の素子分離膜１２と素子形成領域１３との境界線から離間しており、ゲート電極１４直下の前記境界線から延びる境界線であり、ゲート電極１４直下からはみ出した素子分離膜１２と素子形成領域１３との境界線Ｓから所定の間隔をあけて配置されている。素子形成領域１３のうち、ゲート電極１４が形成されていない領域であって、ゲート電極１４を挟んでドレイン領域と反対側にある領域のうち、ゲート電極１４の延在方向にそった一対の端部に該当する領域には、ソース領域１５は形成されていない。また、ソース領域１５は、ゲート電極１４の直下の領域のうち、境界側の領域１４１をのぞいた領域に接している。
ゲート電極１４は、ドレイン領域１６と、ソース領域１５との間の領域上に設けられている。ゲート電極１４の直下の領域と、ドレイン領域１６と、ソース領域１５とは重なっていない。ゲート電極１４は、平面矩形形状であり、図４に示すように、長手方向の端部がそれぞれ素子分離膜１２と素子形成領域１３との境界Ｓ上に位置する。本実施形態では、ゲート電極１４の長手方向の端部先端は、素子分離膜１２上まで延びている。
ゲート電極１４は、たとえば、ポリシリコン膜であり、ゲート電極１４と半導体基板１１表面との間には、ゲート酸化膜１８が配置されている。
なお、ゲート電極１４直下の領域には、不純物は注入されておらず、ｐ型の領域となっている。
ゲート電極１４は、たとえば、ポリシリコン膜であり、ゲート電極１４と半導体基板１１表面との間には、ゲート酸化膜１８が配置されている。
なお、ゲート電極１４直下の領域には、不純物は注入されておらず、ｐ型の領域となっている。
不純物拡散領域１７は、半導体基板１１表面にボロン等の不純物を注入することで形成された領域であり、本実施形態では、ｐ＋領域となっている。
この不純物拡散領域１７は、複数、具体的には２つ形成されており、不純物拡散領域１７は、それぞれ、ソース領域１５の長手方向の一方の端部と素子分離膜１２との間、ソース領域１５の長手方向の他方の端部と素子分離膜１２との間に配置されている。
なお、不純物拡散領域１７は、素子分離膜１２とドレイン領域１６との間には配置されていない。
各不純物拡散領域１７は、ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に隣接する領域において、素子分離膜１２と素子形成領域１３との境界Ｓに接するように配置されている。また、各不純物拡散領域１７は、ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に接するとともに、ソース領域１５の長手方向の端部に接している。
また、各不純物拡散領域１７は、ソース領域１５の長手方向の端部全長に沿って配置され、ソース領域１５の長手方向の一対の端部の素子分離膜１２に対向する面全面に接している。
さらに、図５に示すように、各不純物拡散領域１７はゲート電極１４の直下の領域を挟んでドレイン領域１６の各端部と対向する。
この不純物拡散領域１７は、複数、具体的には２つ形成されており、不純物拡散領域１７は、それぞれ、ソース領域１５の長手方向の一方の端部と素子分離膜１２との間、ソース領域１５の長手方向の他方の端部と素子分離膜１２との間に配置されている。
なお、不純物拡散領域１７は、素子分離膜１２とドレイン領域１６との間には配置されていない。
各不純物拡散領域１７は、ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に隣接する領域において、素子分離膜１２と素子形成領域１３との境界Ｓに接するように配置されている。また、各不純物拡散領域１７は、ゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に接するとともに、ソース領域１５の長手方向の端部に接している。
また、各不純物拡散領域１７は、ソース領域１５の長手方向の端部全長に沿って配置され、ソース領域１５の長手方向の一対の端部の素子分離膜１２に対向する面全面に接している。
さらに、図５に示すように、各不純物拡散領域１７はゲート電極１４の直下の領域を挟んでドレイン領域１６の各端部と対向する。
このような不純物拡散領域１７の一導電型（ｐ型）の不純物濃度は、ソース領域１５およびドレイン領域１６の逆導電型（ｎ型）の不純物濃度以上である。
また、不純物拡散領域１７の抵抗値は、ソース領域１５およびドレイン領域１６の抵抗値以下である。
また、不純物拡散領域１７の抵抗値は、ソース領域１５およびドレイン領域１６の抵抗値以下である。
以上のようなソース領域１５および不純物拡散領域１７上には、これらの領域にまたがるように、導体膜、たとえば、金属膜（図示略）が形成される。
同様に、ドレイン領域１６上、ゲート電極１４上にも図示しないが、それぞれ導体膜、たとえば、金属膜が設けられる。不純物拡散領域１７の電位はソース領域１５および半導体基板１１の電位（基板電位）と等しくなる。
同様に、ドレイン領域１６上、ゲート電極１４上にも図示しないが、それぞれ導体膜、たとえば、金属膜が設けられる。不純物拡散領域１７の電位はソース領域１５および半導体基板１１の電位（基板電位）と等しくなる。
次に、以上のような半導体装置１の製造方法について説明する。
はじめにＰ型の半導体基板１１表面にＲＩＥにより溝を形成し、この溝にシリコン酸化膜を埋め込み、素子分離膜１２を形成する。
その後、ゲート酸化膜１８およびポリシリコンを形成し、ゲート電極１４を設ける。
次に、半導体基板１１の素子形成領域１３上に不純物拡散領域１７を形成すべき箇所を覆うようにマスクを形成する。その後半導体基板１１表面にリン、ヒ素等の不純物をイオン注入し、ソース領域１５およびドレイン領域１６を形成する。
次に、前記マスクを除去するとともに、ソース領域１５およびドレイン領域１６を被覆するマスクを形成する。その後、ボロン等の不純物をイオン注入し、不純物拡散領域１７を形成する。
はじめにＰ型の半導体基板１１表面にＲＩＥにより溝を形成し、この溝にシリコン酸化膜を埋め込み、素子分離膜１２を形成する。
その後、ゲート酸化膜１８およびポリシリコンを形成し、ゲート電極１４を設ける。
次に、半導体基板１１の素子形成領域１３上に不純物拡散領域１７を形成すべき箇所を覆うようにマスクを形成する。その後半導体基板１１表面にリン、ヒ素等の不純物をイオン注入し、ソース領域１５およびドレイン領域１６を形成する。
次に、前記マスクを除去するとともに、ソース領域１５およびドレイン領域１６を被覆するマスクを形成する。その後、ボロン等の不純物をイオン注入し、不純物拡散領域１７を形成する。
次に、本実施形態の作用効果について説明する。
本実施形態では、ソース領域１５は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。
そして、一導電型の不純物拡散領域１７は、ゲート電極１４の直下の領域の前記境界側の領域１４１と隣接する部分がソース領域１５と、素子分離膜１２との間に位置するとともに、ソース領域１５と、ゲート電極１４の直下の領域の前記境界側の領域１４１とに接している。
従って、一導電型の不純物拡散領域１７により、ゲート電極１４の直下の領域の境界側の領域１４１と、ソース領域１５とが直接接することがなくなる。これにより、ゲート電極１４の直下の領域の境界側の領域１４１が、チャネル領域となることを防止でき、寄生トランジスタの発生を抑制できる。そのため、ハンプ特性の発生を抑制することができる。
このように、本実施形態では、一導電型の不純物拡散領域１７を、ゲート電極１４の直下の領域の前記境界側の領域１４１と隣接する領域において、ソース領域１５と、素子分離膜１２との間に配置するとともに、ソース領域１５と、ゲート電極１４の直下の領域の前記境界側の領域１４１とに接するように配置すればよく、特許文献１の技術のように、ゲート電極の分割された端部間に一導電型の不純物拡散領域を配置する必要がないので、ゲート電極の形状の複雑化を防止することができる。
本実施形態では、ソース領域１５は、素子形成領域１３内のゲート電極１４の直下の領域のうち、素子分離膜１２と素子形成領域１３との境界側の領域１４１に対し離間配置されている。
そして、一導電型の不純物拡散領域１７は、ゲート電極１４の直下の領域の前記境界側の領域１４１と隣接する部分がソース領域１５と、素子分離膜１２との間に位置するとともに、ソース領域１５と、ゲート電極１４の直下の領域の前記境界側の領域１４１とに接している。
従って、一導電型の不純物拡散領域１７により、ゲート電極１４の直下の領域の境界側の領域１４１と、ソース領域１５とが直接接することがなくなる。これにより、ゲート電極１４の直下の領域の境界側の領域１４１が、チャネル領域となることを防止でき、寄生トランジスタの発生を抑制できる。そのため、ハンプ特性の発生を抑制することができる。
このように、本実施形態では、一導電型の不純物拡散領域１７を、ゲート電極１４の直下の領域の前記境界側の領域１４１と隣接する領域において、ソース領域１５と、素子分離膜１２との間に配置するとともに、ソース領域１５と、ゲート電極１４の直下の領域の前記境界側の領域１４１とに接するように配置すればよく、特許文献１の技術のように、ゲート電極の分割された端部間に一導電型の不純物拡散領域を配置する必要がないので、ゲート電極の形状の複雑化を防止することができる。
また、本実施形態では、不純物拡散領域１７は、ソース領域１５と素子分離膜１２との間に配置され、ドレイン領域１６と素子分離膜１２との間には配置されていない。
ドレイン領域１６と素子分離膜１２との間に不純物拡散領域を形成した場合には、不純物拡散領域およびドレイン領域１６にまたがるコンタクト用の金属膜が形成されるため、ドレイン領域１６の電位と不純物拡散領域の電位とが等しくなる。ドレイン領域１６の電位と基板電位とは異なるため、不純物拡散領域と半導体基板１１との間でリーク電流が発生してしまう。
なお、不純物拡散領域上に金属膜を形成しないようにすることも可能ではあるが、金属膜を形成する際に、不純物拡散領域１７を覆うマスク等を設ける必要があり、半導体装置の製造に手間を要することとなる。
これに対し、本実施形態では、不純物拡散領域１７は、ソース領域１５と素子分離膜１２との間に配置されている。不純物拡散領域１７およびソース領域１５にまたがるコンタクト用の金属膜を形成した場合には、不純物拡散領域１７は、ソース領域１５と同じ電位となる。本実施形態では、ソース領域１５は、半導体基板１１と同じ電位（基板電位）であるため、不純物拡散領域１７と半導体基板１１間でリーク電流が発生することを防止できる。
ドレイン領域１６と素子分離膜１２との間に不純物拡散領域を形成した場合には、不純物拡散領域およびドレイン領域１６にまたがるコンタクト用の金属膜が形成されるため、ドレイン領域１６の電位と不純物拡散領域の電位とが等しくなる。ドレイン領域１６の電位と基板電位とは異なるため、不純物拡散領域と半導体基板１１との間でリーク電流が発生してしまう。
なお、不純物拡散領域上に金属膜を形成しないようにすることも可能ではあるが、金属膜を形成する際に、不純物拡散領域１７を覆うマスク等を設ける必要があり、半導体装置の製造に手間を要することとなる。
これに対し、本実施形態では、不純物拡散領域１７は、ソース領域１５と素子分離膜１２との間に配置されている。不純物拡散領域１７およびソース領域１５にまたがるコンタクト用の金属膜を形成した場合には、不純物拡散領域１７は、ソース領域１５と同じ電位となる。本実施形態では、ソース領域１５は、半導体基板１１と同じ電位（基板電位）であるため、不純物拡散領域１７と半導体基板１１間でリーク電流が発生することを防止できる。
さらに、本実施形態では、ソース領域１５と素子分離膜１２との間に不純物拡散領域１７を形成しており、この不純物拡散領域１７は、ソース領域１５以下の抵抗値となっている。
このように抵抗値の低い不純物拡散領域１７を形成することで、この不純物拡散領域１７を介して基板電位をとることができる。
従来、ソース領域１５に隣接する領域に基板電位をとるための、ｐ＋型の領域（ボディ領域）を形成していたが、不純物拡散領域１７を形成することで、ボディ領域が不要となる。これにより、素子形成領域の小面積化を図ることが可能となる。
このように抵抗値の低い不純物拡散領域１７を形成することで、この不純物拡散領域１７を介して基板電位をとることができる。
従来、ソース領域１５に隣接する領域に基板電位をとるための、ｐ＋型の領域（ボディ領域）を形成していたが、不純物拡散領域１７を形成することで、ボディ領域が不要となる。これにより、素子形成領域の小面積化を図ることが可能となる。
また、本実施形態では、不純物拡散領域１７をソース領域１５の長手方向の端部全長に沿って形成し、ソース領域１５の長手方向の一対の端部の素子分離膜１２に対向する面全面に接するように設けている。
このように不純物拡散領域１７を形成することで、ハンプ特性の発現を確実に抑制することができる。
このように不純物拡散領域１７を形成することで、ハンプ特性の発現を確実に抑制することができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、ｐ型の半導体基板１１表面にソース領域１５、ドレイン領域１６、不純物拡散領域１７が形成されていたが、これに限らず、たとえば、ｎ型の半導体基板表面にｐ型のウェルを形成し、ｐ型のウェル中に、ソース領域１５、ドレイン領域１６、不純物拡散領域１７を形成してもよい。
さらには、半導体基板１１は、ＳＯＩ基板等であってもよい。
たとえば、前記実施形態では、ｐ型の半導体基板１１表面にソース領域１５、ドレイン領域１６、不純物拡散領域１７が形成されていたが、これに限らず、たとえば、ｎ型の半導体基板表面にｐ型のウェルを形成し、ｐ型のウェル中に、ソース領域１５、ドレイン領域１６、不純物拡散領域１７を形成してもよい。
さらには、半導体基板１１は、ＳＯＩ基板等であってもよい。
また、前記実施形態では、不純物拡散領域１７をｐ＋領域としたが、これに限らず、たとえば、ｐ−領域としてもよい。
さらに、前記実施形態では、半導体基板１１をｐ型、ソース領域１５、ドレイン領域１６をｎ＋型、不純物拡散領域１７をｐ＋型としたが、これに限らず、半導体基板をｎ型、ソース領域１５、ドレイン領域１６をｐ＋型、不純物拡散領域１７をｎ＋型としてもよい。
さらに、前記実施形態では、半導体基板１１をｐ型、ソース領域１５、ドレイン領域１６をｎ＋型、不純物拡散領域１７をｐ＋型としたが、これに限らず、半導体基板をｎ型、ソース領域１５、ドレイン領域１６をｐ＋型、不純物拡散領域１７をｎ＋型としてもよい。
さらに、前記実施形態では、不純物拡散領域１７は、ソース領域１５の長手方向の端部全長に沿って配置されているとしたが、これに限られない。不純物拡散領域１７は、ゲート電極１４の直下の領域の境界側の領域１４１に接していればよく、ソース領域１５の長手方向の端部の長さよりも短くてもよい。
１ 半導体装置
１１ 半導体基板
１２ 素子分離膜
１３ 素子形成領域
１４ ゲート電極
１５ ソース領域
１６ ドレイン領域
１７ 不純物拡散領域
１８ ゲート酸化膜
１４１ 境界側の領域
８００ 半導体装置
８０１ ゲート電極
８０１Ａ ゲートライン部
８０１Ｂ ゲートライン部
８０２ ｐ型半導体領域
８０３ ソース領域
８０４ ドレイン領域
９００ 半導体装置
９０１ ソース領域
９０２ 素子分離膜
９０３ 第一の高抵抗領域
９０４ ドレイン領域
９０５ 第二の高抵抗領域
Ｓ 境界
１１ 半導体基板
１２ 素子分離膜
１３ 素子形成領域
１４ ゲート電極
１５ ソース領域
１６ ドレイン領域
１７ 不純物拡散領域
１８ ゲート酸化膜
１４１ 境界側の領域
８００ 半導体装置
８０１ ゲート電極
８０１Ａ ゲートライン部
８０１Ｂ ゲートライン部
８０２ ｐ型半導体領域
８０３ ソース領域
８０４ ドレイン領域
９００ 半導体装置
９０１ ソース領域
９０２ 素子分離膜
９０３ 第一の高抵抗領域
９０４ ドレイン領域
９０５ 第二の高抵抗領域
Ｓ 境界
Claims (6)
- 一導電型の半導体層表面に形成された素子分離膜と、
前記素子分離膜により区画された素子形成領域上に設けられ、一対の端部が前記素子分離膜と前記素子形成領域との境界上に位置するゲート電極と、
前記素子形成領域内に形成され、前記ゲート電極の直下の領域を挟んで配置される逆導電型のソース領域およびドレイン領域と、
前記素子形成領域内に形成された一導電型の不純物拡散領域とを備え、
前記ソース領域は、前記素子形成領域内の前記ゲート電極の直下の領域のうち、前記素子分離膜と前記素子形成領域との境界側の領域に対し離間配置され、
前記一導電型の不純物拡散領域は、前記ソース領域と、前記ゲート電極の直下の領域の前記境界側の領域とに接するとともに、
前記境界側の領域と隣接する部分が、前記ソース領域と、前記素子分離膜との間に位置し、
前記一導電型の不純物拡散領域は、前記ドレイン領域と前記素子分離膜との間には配置されていない半導体装置。 - 請求項１に記載の半導体装置において、
前記素子分離膜と前記素子形成領域との境界のうち、前記ゲート電極よりも前記ドレイン領域側に位置する部分の全長と、
前記素子形成領域内の前記ゲート電極の直下の領域の全長とにわたって、前記ドレイン領域の周縁部が接している半導体装置。 - 請求項１または２に記載の半導体装置において、
前記一導電型の不純物拡散領域の電位と、前記半導体層との電位とが等しい半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置において、
前記一導電型の不純物拡散領域の一導電型の不純物濃度は、前記ソース領域の逆導電型の不純物濃度以上である半導体装置。 - 請求項１乃至４のいずれかに記載の半導体装置において、
前記一導電型の不純物拡散領域の抵抗値は、前記ソース領域の抵抗値以下である半導体装置。 - 請求項１乃至５のいずれかに記載の半導体装置において、
前記ソース領域は、一対の端部が前記ゲート電極の直下の領域の前記境界側の領域に対し離間配置されるとともに、
前記境界側の領域に隣接する領域には前記ソース領域が形成されておらず、前記ソース領域の各端部と、前記素子分離膜とが離間しており、
前記一導電型の不純物拡散領域は、前記ゲート電極の直下の領域の前記境界側の領域に接するとともに、前記ソース領域の一対の端部の前記素子分離膜に対向する面全面に接するように形成されている半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008203878A JP2010040896A (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
| US12/461,113 US7944021B2 (en) | 2008-08-07 | 2009-07-31 | Semiconductor device with suppressed hump characteristic |
| CN200910166007XA CN101645461B (zh) | 2008-08-07 | 2009-08-07 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008203878A JP2010040896A (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010040896A true JP2010040896A (ja) | 2010-02-18 |
Family
ID=41652112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008203878A Pending JP2010040896A (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7944021B2 (ja) |
| JP (1) | JP2010040896A (ja) |
| CN (1) | CN101645461B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841729B2 (en) | 2012-08-29 | 2014-09-23 | Lapis Semiconductor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| WO2017014024A1 (ja) * | 2015-07-17 | 2017-01-26 | 日立オートモティブシステムズ株式会社 | スイッチ素子及び負荷駆動装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087436A (ja) * | 2008-10-03 | 2010-04-15 | Nec Electronics Corp | 半導体装置 |
| CN107516650A (zh) * | 2016-06-17 | 2017-12-26 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的单端口sram单元及其制作方法 |
| CN107516659A (zh) * | 2016-06-17 | 2017-12-26 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的双端口sram单元及其制作方法 |
| CN107516676B (zh) * | 2016-06-17 | 2022-05-17 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的mos器件结构及其制作方法 |
| FR3069374B1 (fr) | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
| FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| FR3069377B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| KR102389814B1 (ko) | 2018-01-03 | 2022-04-22 | 삼성전자주식회사 | 집적회로 소자 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353245B1 (en) * | 1998-04-09 | 2002-03-05 | Texas Instruments Incorporated | Body-tied-to-source partially depleted SOI MOSFET |
| JP2001148478A (ja) | 1999-11-19 | 2001-05-29 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP4212018B2 (ja) * | 2001-11-30 | 2009-01-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6677645B2 (en) * | 2002-01-31 | 2004-01-13 | International Business Machines Corporation | Body contact MOSFET |
| JP2004288873A (ja) | 2003-03-20 | 2004-10-14 | Sony Corp | 半導体装置 |
| KR20050010226A (ko) * | 2003-07-18 | 2005-01-27 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성 방법 |
| JP2006222329A (ja) * | 2005-02-14 | 2006-08-24 | Elpida Memory Inc | 半導体装置 |
| KR101009398B1 (ko) * | 2007-12-31 | 2011-01-19 | 주식회사 동부하이텍 | 고 전압 트랜지스터 및 그의 제조 방법 |
-
2008
- 2008-08-07 JP JP2008203878A patent/JP2010040896A/ja active Pending
-
2009
- 2009-07-31 US US12/461,113 patent/US7944021B2/en not_active Expired - Fee Related
- 2009-08-07 CN CN200910166007XA patent/CN101645461B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8841729B2 (en) | 2012-08-29 | 2014-09-23 | Lapis Semiconductor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| WO2017014024A1 (ja) * | 2015-07-17 | 2017-01-26 | 日立オートモティブシステムズ株式会社 | スイッチ素子及び負荷駆動装置 |
| JP2017027999A (ja) * | 2015-07-17 | 2017-02-02 | 日立オートモティブシステムズ株式会社 | スイッチ素子及び負荷駆動装置 |
| US10665496B2 (en) | 2015-07-17 | 2020-05-26 | Hitachi Automotive Systems, Ltd. | Switch element and load driving device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101645461B (zh) | 2011-10-12 |
| US7944021B2 (en) | 2011-05-17 |
| US20100032772A1 (en) | 2010-02-11 |
| CN101645461A (zh) | 2010-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010040896A (ja) | 半導体装置 | |
| TWI438898B (zh) | 自我對準之互補雙擴散金氧半導體 | |
| US20100006936A1 (en) | Semiconductor device | |
| US8106465B2 (en) | Semiconductor device | |
| US8598026B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5700027B2 (ja) | 半導体装置 | |
| JP2009088199A (ja) | 半導体装置 | |
| KR101667499B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102252364B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| JP2800702B2 (ja) | 半導体装置 | |
| JP2006173538A (ja) | 半導体装置 | |
| US20070278613A1 (en) | Semiconductor device | |
| JP2006013450A (ja) | 半導体装置およびその製造方法 | |
| US9190477B2 (en) | Semiconductor device and manufacturing method therefor | |
| JP2006295062A (ja) | 半導体装置 | |
| JP2004335812A (ja) | 高耐圧半導体装置及びその製造方法 | |
| JP2006128160A (ja) | 半導体装置及びその製造方法 | |
| JP2004055968A (ja) | 半導体装置 | |
| CN107845682B (zh) | 对mos晶体管的衬底区域进行偏置 | |
| JP4692455B2 (ja) | 半導体装置およびその製造方法 | |
| JP4150704B2 (ja) | 横型短チャネルｄｍｏｓ | |
| JP2012227489A (ja) | 半導体装置およびその製造方法 | |
| JP2011171420A (ja) | 半導体装置及びその製造方法 | |
| JP3825765B2 (ja) | 半導体素子 | |
| JP2016046456A (ja) | 半導体装置 |