JP4212018B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、半導体基板の表層部に形成された不純物拡散領域に負荷抵抗が接続された等価回路を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、４つの金属／酸化物／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）と２つの負荷抵抗素子とで１つのスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを構成するＳＲＡＭにおいて、負荷抵抗素子として高抵抗の多結晶シリコンが用いられていた。多結晶シリコンからなる負荷抵抗素子を形成すると、セル面積が大きくなってしまう。また、上層の配線層に、多結晶シリコンからなる負荷抵抗素子を引き回すと、製造工程が複雑になってしまう。
【０００３】
特開昭５３−６８９９１号公報に、負荷抵抗素子を流れる電流の代わりに、メモリセルを構成するＭＯＳＦＥＴのソースまたはドレイン領域とウェルとのｐｎ接合を流れるリーク電流を用いる半導体装置が開示されている。この方法では、負荷抵抗素子を設ける必要がないため、セル面積を小さくすることができる。
【０００４】
Ｎｏｄａらによる「Ａ １．９−μｍ2 Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ ｉｎ ａ ０．１８−μｍＬｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ」（１９９８年、ＩＥＤＭの発表論文）に、ＳＲＡＭの転送トランジスタとして用いているＰＭＯＳＦＥＴのオフリーク電流を利用してデータを保持する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
特開昭５３−６８９９１号公報に開示された発明においては、負荷抵抗素子を配置する専用の領域を確保する必要はないが、所望の大きさのリーク電流を得るためにｐｎ接合の面積を大きくしたり、ウェルにバックバイアスを印加したりする必要がある。特に、近年の半導体集積回路装置の微細化及び低電圧化に伴い、ｐｎ接合を流れるリーク電流が少なくなるため、所望の大きさのリーク電流を確保することが困難である。
【０００６】
ＳＲＡＭの転送トランジスタのオフリーク電流を利用する方法では、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加に伴って、転送トランジスタのオフリーク電流を大きくしなければならない。転送トランジスタのオフリーク電流が大きくなると、データの書き込み時に、選択されていないセルにもデータが書き込まれてしまう危険性が大きくなる。これにより、データ破壊が生じてしまう。
【０００７】
本発明の目的は、セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によると、
第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含むＳＲＡＭメモリセルを含み、該第１及び第２のインバータの各々は、ショットキ接合からなる抵抗素子と駆動トランジスタとの直列接続により構成されており、該第１及び第２の転送トランジスタのドレインが、それぞれ該第１及び第２のインバータの抵抗素子と駆動トランジスタとの相互接続点に接続されている半導体装置の製造方法であって、
第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、各々ゲート絶縁膜及びゲート電極がこの順番に積層された前記第１及び第２の転送トランジスタ用の積層構造を形成する工程と、
前記積層構造の各々をマスクとして、前記ゲート電極の各々の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型のソース及びドレインを形成する工程と、
前記積層構造の各々の側面上にサイドウォールスペーサを形成する工程と、
前記第１及び第２の転送トランジスタのドレインをレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に第２導電型の不純物を注入し、前記積層構造の各々のソース側にのみ前記ソースよりも深い不純物拡散領域を形成する工程と、
前記積層構造の各々の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有し、
前記積層構造のソース側に配置された金属シリサイド膜は、前記ソースよりも深い前記不純物拡散領域の底面まで達せず、ドレイン側に配置された金属シリサイド膜は、前記ドレインを厚さ方向に突き抜け、第１導電型の領域まで達しており、前記金属シリサイド膜と該第１導電型の領域との界面はショットキ接合になっている半導体装置の製造方法が提供される。
【００１０】
ショットキ接合により抵抗素子が構成される。電流供給のための抵抗素子を配置する専用の領域を確保する必要がないため、高集積化を図ることが可能になる。
【００１５】
【発明の実施の形態】
図１に、本発明の第１の実施例によるＳＲＡＭセルの等価回路図を示す。抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１とが直列接続され、インバータを構成している。抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２とが直列接続され、他のインバータを構成している。
【００１６】
抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１との相互接続点（ＮＭＯＳトランジスタＱＮ１のドレイン端子）が、ＮＭＯＳトランジスタＱＮ２のゲート電極に接続され、抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２との相互接続点（ＮＭＯＳトランジスタＱＮ２のドレイン端子）が、ＮＭＯＳトランジスタＱＮ１のゲート電極に接続されている。抵抗素子Ｒ１及びＲ２の他端に、電源電圧Ｖｄｄが印加され、ＮＭＯＳトランジスタＱＮ１及びＱＮ２のソース端子は、接地されている。
【００１７】
抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１との相互接続点が、ＰＭＯＳトランジスタＱＰ１を介してビット線ＢＬに接続され、抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２との相互接続点が、ＰＭＯＳトランジスタＱＰ２を介して反転ビット線／ＢＬに接続されている。ここで、「／ＢＬ」は、ＢＬのオーバーバーを意味する。ＰＭＯＳトランジスタＱＰ１及びＱＰ２のゲート電極が、ワード線ＷＬに接続されている。
【００１８】
図２に、第１の実施例によるＳＲＡＭの半導体基板表面からゲート電極が配置されている層までの平面図を示す。シリコンからなる半導体基板の表層部に、図２の行方向（横方向）に延びるｎ型ウェル１及びｐ型ウェル２が形成されている。ｎ型ウェル１とｐ型ウェル２とは、図の列方向（縦方向）に交互に配置されている。
【００１９】
ｎ型ウェル１内に、活性領域３が行方向に規則的に配列している。活性領域３の各々は、列方向に長い形状を有する。ｐ型ウェル２内に、活性領域４が行方向に規則的に配列している。活性領域４の各々は、行方向に長い形状を有し、その長さは、行方向に配列した活性領域３の４個分に相当する。さらに、ｐ型ウェル２内に、活性領域５が行方向に規則的に配列している。活性領域４の配置された行は、活性領域５の配置された行とｎ型ウェル１との間に位置する。また、活性領域５の各々は、行方向に長い形状を有し、その長さは、活性領域４の長さとほぼ等しく、行方向に関して、活性領域４を半ピッチ分ずらせた位置に配置されている。
【００２０】
接続部材６が、活性領域５の端部からｎ型ウェル１に向かって列方向に延び、対応する活性領域４と交差して活性領域３の端部まで達する。接続部材７が、活性領域４の端部から上方向及び下方向に延びる。上方向に延びた部分は、対応する活性領域５と交差し、下方向に延びた部分は、対応する活性領域３の端部まで至る。
【００２１】
活性領域３の１行分に対応して２本のワード線ＷＬが配置されている。ワード線ＷＬの各々は、活性領域３と交差する。
【００２２】
相互に隣り合う接続部材６と接続部材７、これらと部分的に重なる活性領域４の半分の領域、活性領域５の半分の領域、及び２つの活性領域３の半分の領域が、１つのメモリセル１０に対応する。メモリセル１０は、行方向及び列方向に規則的に配置されている。
【００２３】
メモリセル１０の複数列、例えば８列ごとに１つのつなぎ部１１が配置されている。つなぎ部１１内に、ｎ型ウェル１にオーミック接触するｎ型ウェルタップ領域１２、ｐ型ウェル２にオーミック接触するｐ型ウェルタップ領域１３が配置されている。ｎ型ウェルタップ領域１２に、配線１４を介して電源電圧Ｖｄｄが印加される。ｐ型ウェルタップ領域１３に、配線１５を介して接地電圧Ｖｓｓが印加される。
【００２４】
また、つなぎ部１１内に、ワード線ＷＬと、上層の主ワード線とを接続するためのワードコンタクトホール１６が配置される。
【００２５】
図３（Ａ）に、１つのメモリセル１０の平面図を示す。図の縦方向に延在する活性領域３Ａ及び３Ｂがｎ型ウェル１内に配置され、図の横方向に延在する活性領域４及び５がｐ型ウェル２内に配置されている。行方向に延在するワード線ＷＬが、２つの活性領域３Ａ及び３Ｂと交差している。
【００２６】
活性領域３Ａとワード線ＷＬとの交差個所にＰＭＯＳトランジスタＱＰ１が配置され、活性領域３Ｂとワード線ＷＬとの交差個所にもう一つのＰＭＯＳトランジスタＱＰ２が配置される。ワード線ＷＬが、ＰＭＯＳトランジスタＱＰ１及びＱＰ２のゲート電極を兼ねる。活性領域３Ａのうちワード線ＷＬの両側の領域が、それぞれソース領域ＱＰ１Ｓ及びドレイン領域ＱＰ１Ｄになる。同様に、活性領域３Ｂのうちワード線ＷＬの両側の領域が、それぞれソース領域ＱＰ２Ｓ及びドレイン領域ＱＰ２Ｄになる。
【００２７】
接続部材６が、活性領域４と交差し、接続部材７が活性領域５と交差する。接続部材６と活性領域４との交差個所にＮＭＯＳトランジスタＱＮ２が配置され、接続部材７と活性領域５との交差個所にＮＭＯＳトランジスタＱＮ１が配置される。活性領域４のうち接続部材６の両側の領域が、それぞれソース領域ＱＮ２Ｓ及びドレイン領域ＱＮ２Ｄになる。同様に、活性領域５のうち接続部材７の両側の領域が、それぞれソース領域ＱＮ１Ｓ及びドレイン領域ＱＮ１Ｄが配置される。接続部材６及び７の一部が、それぞれＮＭＯＳトランジスタＱＮ２及びＱＮ１のゲート電極を兼ねる。
【００２８】
接続部材６の一端が、ドレイン領域ＱＰ１Ｄと重なり、他端がドレイン領域ＱＮ１Ｄと重なる。接続部材６とドレイン領域ＱＰ１Ｄとは、ビアホールＨ１内に埋め込まれた導電プラグにより相互に接続される。接続部材６とドレイン領域ＱＮ１Ｄとは、ビアホールＨ３内に埋め込まれた導電プラグにより相互に接続される。
【００２９】
接続部材７の一端が、ドレイン領域ＱＰ２Ｄと重なり、中央部がドレイン領域ＱＮ２Ｄと重なる。接続部材７とドレイン領域ＱＰ２Ｄとは、ビアホールＨ２内に埋め込まれた導電プラグにより相互に接続される。接続部材７とドレイン領域ＱＮ２Ｄとは、ビアホールＨ４内に埋め込まれた導電プラグにより相互に接続される。
【００３０】
ソース領域ＱＮ１Ｓ及びＱＮ２Ｓは、それぞれビアホールＨ７及びＨ８内に埋め込まれた導電プラグを介して、上層のグランド配線に接続されている。ソース領域ＱＰ１Ｓは、ビアホールＨ５内に埋め込まれた導電プラグを介して、上層のビット線ＢＬに接続されている。ソース領域ＱＰ２Ｓは、ビアホールＨ６内に埋め込まれた導電プラグを介して、上層の反転ビット線／ＢＬに接続されている。
【００３１】
図３（Ｂ）に、図３（Ａ）の一転鎖線Ｂ３−Ｂ３における断面図を示す。シリコンからなる半導体基板２０の表層部に、ｎ型ウェル１及びｐ型ウェル２が形成されている。ｎ型ウェル１とｐ型ウェル２との境界部分に素子分離絶縁膜１が形成されており、ｎ型ウェル１内に活性領域３Ｂが画定され、ｐ型ウェル２内に活性領域４が画定されている。ｎ型ウェル１は、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でリンイオンを注入することにより形成される。ｐ型ウェル２は、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でボロンイオンを注入することにより形成される。
【００３２】
活性領域３の表面上に、ＰＭＯＳトランジスタＱＰ２が配置されている。ＰＭＯＳトランジスタＱＰ２は、ゲート絶縁膜ＱＰ２Ｉ、ゲート電極ＱＰ２Ｇ、ｐ型のソース領域ＱＰ２Ｓ、及びｐ型のドレイン領域ＱＰ２Ｄを含んで構成される。ゲート電極ＱＰ２Ｇの側面上に、サイドウォールスペーサ２５が形成されている。ゲート電極ＱＰ２Ｇは、図３（Ａ）に示したワード線ＷＬの一部である。
【００３３】
ソース領域ＱＰ２Ｓ及びドレイン領域ＱＰ２Ｄは、低濃度ドレイン（ＬＤＤ）構造を有する。低濃度のエクステンション部ＱＰ２Ｅは、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０14ｃｍ-2の条件でボロン（Ｂ）イオンを注入することにより形成される。高濃度の領域は、加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でＢイオンを注入することにより形成される。
【００３４】
エクステンション部よりもやや深い位置に、エクステンション部に接するｎ型のポケット領域ＱＰ２Ｐが形成されている。ポケット領域ＱＰ２Ｐは、加速エネルギ６０ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件で砒素（Ａｓ）イオンを注入することにより形成される。
【００３５】
ドレイン領域ＱＰ２Ｄとｎ型ウェル１との境界部分に、格子欠陥密度の高い格子欠陥高密度領域２４が形成されている。格子欠陥高密度領域２４は、ソース領域及びドレイン領域の不純物よりも質量数の大きな原子、例えばゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）等を、加速エネルギ１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件でイオン注入することにより形成される。ソース領域ＱＰ２Ｓ、ドレイン領域ＱＰ２Ｄ、ゲート電極ＱＰ２Ｇの上面に、コバルトシリサイド（ＣｏＳｉ2）膜２６が形成されている。ソース領域ＱＰ２Ｓとｎ型ウェル１との境界部分には、格子欠陥密度の高い領域が形成されていない。
【００３６】
接続部材７が、ドレイン領域ＱＰ２Ｄの一部の領域上から、素子分離絶縁膜２１上を経由して、活性領域４の上面まで達する。接続部材７は、ゲート電極ＱＰ２Ｇと同時に形成される。このため、接続部材７の底面に、ゲート絶縁膜ＱＰ２Ｉと同時に形成された絶縁膜２７が配置され、接続部材７の上面に、ＣｏＳｉ2膜２６が配置され、接続部材７の側面上にサイドウォールスペーサ２５が形成されている。
【００３７】
ＰＭＯＳトランジスタＱＰ２及び接続部材７を覆うように、酸化シリコンからなる層間絶縁膜３０が形成されている。ビアホールＨ２が層間絶縁膜３０を貫通する。半導体基板２０の表面の法線に平行な視線で見たとき、ビアホールＨ２は、ドレイン領域ＱＰ２Ｄの一部及び接続部材７の一部と重なる位置に配置されている。
【００３８】
ビアホールＨ２内に導電プラグ３２が埋め込まれている。導電プラグ３２は、ビアホールＨ２の底面及び内周面を覆うチタン（Ｔｉ）膜３２ａと窒化チタン（ＴｉＮ）膜３２ｂとの積層、及びビアホールＨ２内を埋め込むタングステン（Ｗ）部材３２ｃで構成されている。導電プラグ３２は、接続部材７上のＣｏＳｉ2膜２６及びドレイン領域ＱＰ２Ｄ上のＣｏＳｉ2膜２６の双方に接する。すなわち、導電プラグ３２は、接続部材７とドレイン領域ＱＰ２Ｄとを相互に電気的に接続する。
【００３９】
図３（Ａ）に示したＰＭＯＳトランジスタＱＰ１も、ＰＭＯＳトランジスタＱＰ２と同様の構造である。また、ビアホールＨ１、Ｈ３及びＨ４の配置された部分の断面構造は、図３（Ｂ）に示したビアホールＨ２の断面構造と同様である。
【００４０】
ｎ型ウェル１に、図２に示したｎ型ウェルタップ領域１２を経由して、電源電圧Ｖｄｄが印加されている。このため、ドレイン領域ＱＰ２Ｄは、格子欠陥高密度領域２４及びｎ型ウェル１を介して電源電圧Ｖｄｄに接続される。ｐｎ接合部の格子欠陥密度が高い場合には、多くの接合リーク電流が流れる。この接合リーク電流は、図１に示した抵抗素子Ｒ２を流れる電流に相当する。すなわり、格子欠陥高密度領域２４が、抵抗素子Ｒ２の機能を有する。
【００４１】
ｐｎ接合部の格子欠陥密度を高めているため、格子欠陥密度を高めていない場合に比べて、多くの接合リーク電流を流すことができる。このため、ドレイン領域ＱＰ２Ｄの占める面積を大きくすることなく、所望の大きさの接合リーク電流を流すことができる。
【００４２】
次に、図４〜図６を参照して、上記第１の実施例による半導体装置の製造方法について説明する。なお、図４〜図６の各図は、左側にＮＭＯＳトランジスタＱＮ１の配置される活性領域５を示し、右側にＰＭＯＳトランジスタＱＰ１の配置される活性領域３Ａを示す。ＮＭＯＳトランジスタＱＮ２及びＰＭＯＳトランジスタＱＰ２は、それぞれＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１と同一の工程で形成される。
【００４３】
図４（Ａ）に示すように、シリコンからなる基板２０の表層部に、周知のシャロートレンチアイソレーション（ＳＴＩ）技術を用いて酸化シリコンからなる素子分離絶縁膜２１を形成する。素子分離絶縁膜２１により活性領域３Ａ及び５が画定される。ＮＭＯＳトランジスタを形成すべき領域にｐ型ウェル２を形成し、ＰＭＯＳトランジスタを形成すべき領域にｎ型ウェル１を形成する。
【００４４】
基板２０の表面上に、厚さ１．２ｎｍの酸窒化シリコン（ＳｉＯＮ）膜を形成する。ＳｉＯＮ膜は、基板２０の表面を熱酸化して酸化シリコン膜を形成した後、窒素雰囲気中で酸化シリコン膜をアニールすることにより形成される。このＳｉＯＮ膜の上に、厚さ１１０ｎｍのノンドープの多結晶シリコン膜を、化学気相成長（ＣＶＤ）により形成する。
【００４５】
多結晶シリコン膜の表面をレジストパターンで覆い、多結晶シリコン膜をエッチングする。ｐ型ウェル２の表面上に、多結晶シリコンからなるゲート電極ＱＮ１Ｇが残り、ｎ型ウェル１の表面上に、多結晶シリコンからなるゲート電極ＱＰ１Ｇが残る。多結晶シリコン膜のエッチングは、ＨＢｒとＯ2とを用いた反応性イオンエッチングにより行うことができる。ゲート長は、例えば４０〜１００ｎｍである。
【００４６】
ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇを形成した後、レジストパターンを除去する。このとき、ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇで覆われていないＳｉＯＮ膜が除去される。
【００４７】
図４（Ｂ）に示すように、ｎ型ウェル１が形成されている領域をレジストパターン３３で覆う。ゲート電極ＱＮ１Ｇマスクとして、ｐ型ウェル２の表層部に、加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で砒素（Ａｓ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向（キャリアの移動方向）へ傾いており、その入射角は０〜７°である。砒素のイオン注入により、ｎ型のソース及びドレイン領域のエクステンション部ＱＮ１Ｅが形成される。
【００４８】
次に、ゲート電極ＱＮ１Ｇをマスクとして、ｐ型ウェル２の表層部に、加速エネルギ９ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でボロン（Ｂ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。ボロンのイオン注入により、ｐ型のポケット領域ＱＮ１Ｐがエクステンション部ＱＮ１Ｅよりも深い位置に形成される。イオン注入後、レジストパターン３３を除去する。
【００４９】
図４（Ｃ）に示すように、ｐ型ウェル２が形成されている領域をレジストパターン３４で覆う。ゲート電極ＱＰ１Ｇをマスクとして、ｎ型ウェル１の表層部に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０14ｃｍ-2の条件でＢイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は０〜７°である。Ｂイオン注入により、ｐ型のソース及びドレイン領域のエクステンション部ＱＰ１Ｅが形成される。
【００５０】
次に、ゲート電極ＱＰ１Ｇをマスクとして、ｎ型ウェル１の表層部に、加速エネルギ６０ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でＡｓイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。Ａｓのイオン注入により、ｎ型のポケット領域ＱＰ１Ｐが形成される。イオン注入後、レジストパターン３４を除去する。Ａｓのイオン注入後、レジストパターン３４を除去する。
【００５１】
図５（Ｄ）に示すように、ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇの側面上に、酸化シリコンからなるサイドウォールスペーサ２５を形成する。サイドウォールスペーサ２５は、厚さ８０ｎｍの酸化シリコン膜をＣＶＤにより形成した後、この酸化シリコン膜を異方性エッチングすることにより形成される。
【００５２】
図５（Ｅ）に示すように、ｎ型ウェル１が形成されている領域をレジストパターン３５で覆う。ゲート電極ＱＮ１Ｇ及びその側面上に形成されているサイドウォールスペーサ２５をマスクとして、ｐ型ウェル２の表層部に、加速エネルギ８ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｐイオンを注入する。Ｐイオンの注入により、ソース領域ＱＮ１Ｓ及びドレイン領域ＱＮ１Ｄの高濃度部が形成される。このとき、ゲート電極ＱＮ１ＧにもＰイオンが注入される。Ｐイオンの注入後、レジストパターン３５を除去する。
【００５３】
図５（Ｆ）に示すように、ｐ型ウェル２の形成された領域をレジストパターン３６で覆う。ゲート電極ＱＰ１Ｇ及びその側面上に形成されたサイドウォールスペーサ２５をマスクとして、ｎ型ウェル１の表層部に、加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｂイオンを注入する。Ｂイオンの注入により、ソース領域ＱＰ１Ｓ及びドレイン領域ＱＰ１Ｄの高濃度部が形成される。このとき、ゲート電極ＱＰ１ＧにもＢイオンが注入される。Ｂイオンの注入後、レジストパターン３６を除去する。
【００５４】
図６（Ｇ）に示すように、ＰＭＯＳトランジスタＱＰ１のドレイン領域ＱＰ１Ｄの位置に開口３８を有するレジストパターン３７を形成する。半導体基板２０の表面の法線に平行な視線で見たとき、開口３８は、ドレイン領域ＱＰ１Ｄの高濃度部に内包される。
【００５５】
レジストパターン３７をマスクとして、Ｂよりも質量数の大きな元素のイオン、例えばＧｅ、Ｉｎ、Ｓｂ等のイオンを、加速エネルギ１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入する。このイオン注入により、ドレイン領域ＱＰ１Ｄの高濃度部とｎ型ウェル１との境界部分に、格子欠陥密度の高い格子欠陥高密度領域２４が形成される。格子欠陥高密度領域２４を形成した後、レジストパターン３７を除去する。１０５０℃で３秒間の熱処理を行い、イオン注入された不純物を活性化させる。
【００５６】
図６（Ｈ）に示すように、ソース領域ＱＮ１Ｓ、ＱＰ１Ｓ、ドレイン領域ＱＮ１Ｄ、ＱＰ１Ｄ、及びゲート電極ＱＮ１Ｇ、ＱＰ１Ｇの露出した上面上に、ＣｏＳｉ2膜２６を形成する。
【００５７】
以下、ＣｏＳｉ2膜２６の形成方法を説明する。ゲート電極ＱＮ１Ｇ、ＱＰ１Ｇ、サイドウォールスペーサ２５、及び基板２０の表面上に、コバルト（Ｃｏ）膜を形成する。熱処理を行うことにより、Ｃｏ膜とシリコンとのシリサイド反応を生じさせる。このシリサイド反応により、ＣｏＳｉ2膜２６が形成される。シリサイド反応後、未反応のＣｏ膜を除去する。
【００５８】
図３（Ｂ）に示した層間絶縁膜３０及び導電プラグ３２は、周知のＣＶＤ、フォトリソグラフィ、ＣＭＰ技術を用いて形成することができる。
【００５９】
上記実施例では、図６（Ｇ）に示した格子欠陥高密度領域２４を形成するためのイオン注入時の加速エネルギを１００ｋｅＶとしたが、その他の加速エネルギとしてもよい。ただし、ドレイン領域ＱＰ１Ｄとｎ型ウェル１とのｐｎ接合界面の格子欠陥密度が効率的に増加する条件とすることが好ましい。例えば、格子欠陥高密度領域２４を形成するために注入された質量数の大きな原子の深さ方向の濃度が、ドレイン領域ＱＰ１Ｄの高濃度部の底面の近傍で最大となる条件で、質量数の大きな原子を注入すればよい。また、質量数の大きな原子の深さ方向の濃度分布が最大値を示す位置が、ドレイン領域ＱＰ１Ｄ内のＢの深さ方向の濃度分布が最大値を示す位置よりも深くなる条件で、質量数の大きな原子を注入すればよい。
【００６０】
図７に、第２の実施例による半導体装置の断面図を示す。第２の実施例による半導体装置の平面図、及び以下に説明する第３〜第６の実施例による半導体装置の平面図は、図２及び図２（Ａ）に示した第１の実施例による半導体装置の平面図と同様である。以下、第１の実施例による半導体装置の構成と異なる点に着目して、第２〜第６の実施例について説明する。
【００６１】
第２の実施例においては、図３（Ｂ）に示した格子欠陥高密度領域２４の位置に、ｎ型高濃度領域４０が形成されている。ｎ型高濃度領域４０は、第１の実施例の格子欠陥高密度領域２４を形成するための質量数の大きな原子の注入の代わりに、ｎ型不純物を注入することにより形成される。例えば、加速エネルギ１６０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でヒ素イオンを注入することにより、ｎ型高濃度領域４０を形成することができる。
【００６２】
ドレイン領域ＱＰ２Ｄの高濃度部と、ｎ型高濃度領域４０との界面に、急峻なｐｎ接合が形成される。このため、ドレイン領域ＱＰ２Ｄとｎ型ウェル１とが直接接する場合に比べて、リーク電流が多くなる。
【００６３】
図８に、第３の実施例による半導体装置の断面図を示す。第３の実施例においては、図３（Ｂ）のドレイン領域ＱＰ２Ｄが、エクステンション部のみで構成されており、ドレイン領域ＱＰ２Ｄが高濃度部を持たない。また、図３（Ｂ）の格子欠陥高密度領域２４も形成されていない。このような構成は、第１の実施例の図５（Ｆ）に示したイオン注入工程において、ドレイン領域ＱＰ１Ｄをレジストパターン３６でマスクすることにより形成することができる。
【００６４】
ドレイン領域ＱＰ２Ｄ側に形成されたＣｏＳｉ2膜２６が、ドレイン領域ＱＰ２Ｄを深さ方向に突き抜け、ポケット領域ＱＰ２Ｐまで達している。ポケット領域ＱＰ２Ｐの不純物濃度は、ソース及びドレイン領域の不純物濃度よりも低いため、ＣｏＳｉ2膜２６とポケット領域ＱＰ２Ｐとの界面にショットキ接合が得られる。なお、ＣｏＳｉ2膜２６がポケット領域ＱＰ２Ｐをも突き抜け、ｎ型ウェル１に接触する構造としてもよい。この場合、ＣｏＳｉ2膜２６とｎ型ウェル１との界面にショットキ接合が得られる。
【００６５】
半導体装置の動作時には、このショットキ接合に逆バイアス電圧が印加され、逆バイアス電流が流れる。このため、ショットキ接合が、図１の抵抗素子Ｒ２として機能する。
【００６６】
図９に、第４の実施例による半導体装置の断面図を示す。第４の実施例においては、ドレイン領域ＱＰ２Ｄの高濃度部に、そのドレイン領域の導電型とは反対のｎ型の不純物が注入され、補償領域４２が形成されている。ｎ型不純物の注入により、ドレイン領域ＱＰ２Ｄの高濃度のｐ型不純物が補償されるため、実質的な不純物濃度が低下する。このため、ＣｏＳｉ2膜２６と補償領域４２との界面に、ショットキ接合が得られる。第３の実施例の場合と同様に、このショットキ接合が図１の抵抗素子Ｒ２として機能する。
【００６７】
補償領域４２は、図５（Ｆ）に示したソース及びドレイン領域形成のためのイオン注入の後、ドレイン領域ＱＰ１Ｄ及びＱＰ２Ｄの位置に開口を有するレジストパターンを形成し、ｎ型不純物を注入することにより形成される。
【００６８】
ｎ型不純物の注入条件は、ＣｏＳｉ2膜２６と補償領域４２との界面がショットキ接合になるように設定される。ＣｏＳｉ2膜２６に接触する領域の実質的な不純物濃度が１×１０19ｃｍ-3以下であれば、ショットキ接合が得られるであろう。例えば、加速エネルギは、深さ方向の濃度分布がドレイン領域ＱＰ１Ｄ及びＱＰ２Ｄのｐ型不純物のそれとほぼ等しくなる条件とする。ｎ型不純物のドーズ量は、ｐ型不純物のドーズ量とほぼ等しくする。
【００６９】
図１０に、第５の実施例による半導体装置の断面図を示す。第５の実施例では、図３（Ｂ）に示した格子欠陥高密度領域２４が形成されていない。その代わりに、ビアホールＨ２内に埋め込まれた導電プラグ３２が抵抗素子として機能する。
【００７０】
ビアホールＨ２の底面及び内周面をＴｉ膜３２ａが覆い、その上にＴｉＮ膜３２ｂが形成されている。ビアホールＨ２内の基板側の一部に低抵抗部材３２ｃが埋め込まれ、残りの上部の空間に、低抵抗部材３２ｃよりも抵抗率の高い高抵抗部材３２ｄが埋め込まれている。接続部材７とドレイン領域ＱＰ２Ｄとは、低抵抗部材３２ｃによって相互に電気的に接続される。図１０では、接続部材７の端部が活性領域３Ｂと重なっているが、必ずしも両者を重ねて配置させる必要はない。接続部材７が、活性領域３Ｂに隣接する素子分離絶縁膜２１の上まで達していれば、低抵抗部材３２ｃを介してドレイン領域ＱＰ２Ｄと接続部材７とを相互に接続することができる。
【００７１】
ビアホールＨ４及びＨ６内には高抵抗部材が埋め込まれておらず、Ｔｉ層３２ａ、ＴｉＮ層３２ｂ、及び低抵抗部材３２ｃで埋め尽くされている。
【００７２】
層間絶縁膜３０の上に、電源電圧Ｖｄｄを供給するための電源配線４５が形成されている。電源配線４５は、高抵抗部材３２ｄに接続されている。ドレイン領域ＱＰ２Ｄは、低抵抗部材３２ｃ及び高抵抗部材３２ｄを介して電源配線４５に接続されている。従って、高抵抗部材３２ｄが、図１に示した抵抗素子Ｒ２として機能する。ビアホールＨ２内に埋め込まれた導電プラグの一部を高抵抗領域としているため、抵抗素子専用の領域を確保する必要がない。このため、セル面積を小さくすることができる。
【００７３】
低抵抗部材３２ｃは、例えばタングステンで形成される。高抵抗部材３２ｄは、ビアホールＨ２に埋め込まれたタングステンを窒化または酸化することにより形成することができる。すなわち、高抵抗部材３２ｄは、タングステンの窒化物または酸化物で形成される。タングステンの窒化または酸化は、ビアホールＨ２の位置に開口を有するレジストパターンで層間絶縁膜３０の表面を覆い、タングステンに窒素イオンまたは酸素イオンを注入するか、またはタングステン表面を窒素プラズマまたは酸素プラズマに晒すことにより行われる。
【００７４】
高抵抗部材３２ｄを、ＣｏＳｉ2膜２６よりも抵抗率の高い材料、例えば多結晶シリコンで形成してもよい。この場合、高抵抗部材３２ｄは、ビアホールＨ２内に埋め込まれたタングステンの上層部をエッチバックし、エッチバックされた部分に多結晶シリコンを埋め込むことにより形成される。
【００７５】
また、高抵抗部材３２ｄを、薄い酸化シリコン膜や窒化シリコン膜で構成することも可能である。ＳＲＡＭセルに記憶されているデータを保持するために必要な電流を確保するために、この酸化シリコン膜や窒化シリコン膜を薄くする必要がある。図１のＮＭＯＳトランジスタＱＮ２が非導通状態のときに、高抵抗部材３２ｄを構成する薄い酸化シリコン膜や窒化シリコン膜を流れる電流が、ＮＭＯＳトランジスタＱＮ２のゲートリーク電流よりも大きくなるように、酸化シリコン膜または窒化シリコン膜を薄くすることが好ましい。
【００７６】
図１１に、第６の実施例による半導体装置の断面図を示す。第６の実施例においては、接続部材７の側面上のサイドウォールスペーサが除去されている。このため、接続部材７の側面上にもＣｏＳｉ2膜２６が形成され、ドレイン領域ＱＰ２Ｄと接続部材７とが、ＣｏＳｉ2膜２６を介して相互に接続される。ビアホールＨ２の底面及び内周面を、Ｔｉ膜３２ａ及びＴｉＮ膜３２ｂが覆い、ビアホールＨ２内が、高抵抗部材３２ｄで埋め込まれている。その他の構造は、図１０に示した第５の実施例による半導体装置の構造と同様である。
【００７７】
第６の実施例では、ビアホールＨ２内に埋め込まれた高抵抗部材３２ｄが、図１に示した抵抗素子Ｒ２として機能する。
【００７８】
第６の実施例の場合には、ＣｏＳｉ2膜２６がドレイン領域ＱＰ２Ｄと接続部材７とを相互に接続するため、図１０に示した第５の実施例のビアホールＨ２内の低抵抗部材３２ｃは不要である。ただし、第５の実施例の場合と同様に、ビアホールＨ２内の基板側の一部の空間に、低抵抗部材３２ｃを配置してもよい。
【００７９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８０】
上記実施例から、以下の付記に示された発明が導出される。
【００８１】
（付記１） 半導体基板の表層部のうち一部の領域に形成された第１導電型の第１のウェルと、
前記第１のウェルの表面の一部の領域上に形成されたゲート絶縁膜、該ゲート絶縁膜の上に配置されたゲート電極、及び該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成された第２導電型の第１及び第２の不純物拡散領域を含むＭＯＳ型トランジスタと、
前記ＭＯＳ型トランジスタの第１の不純物拡散領域と前記第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、前記第２の不純物拡散領域と該第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような高リーク電流構造と
を有する半導体装置。
【００８２】
（付記２） 前記高リーク電流構造が、前記第１の不純物拡散領域と前記第１のウェルとの界面に配置され、前記第２の不純物拡散領域と前記第１のウェルとの界面の格子欠陥密度よりも高い格子欠陥密度を有する格子欠陥高密度領域を含む付記１に記載の半導体装置。
【００８３】
（付記３） 前記高リーク電流構造が、前記第１の不純物拡散領域と前記第１のウェルとの界面に配置され、第１導電型の不純物が添加されており、不純物濃度が前記第１のウェルの不純物濃度よりも高い高濃度領域を含む付記１に記載の半導体装置。
【００８４】
（付記４） 前記第２の不純物拡散領域が、前記ゲート電極の縁から離れて配置された第１の領域と、該第１の領域とゲート電極の縁との間に配置され、該第１の領域よりも浅いエクステンション領域とを含み、
前記第１の不純物拡散領域が、前記第１の領域よりも浅く、
前記高リーク電流構造が、前記第１の不純物拡散領域内に形成され、該第１の不純物拡散領域を厚さ方向に貫通し、前記第１のウェルの第１導電型の領域まで達している金属シリサイド領域を含む付記１に記載の半導体装置。
【００８５】
（付記５） 前記第１の不純物拡散領域の一部に、第１導電型の不純物が注入された第３の不純物拡散領域が形成されており、
前記高リーク電流構造が、前記第３の不純物拡散領域の表層部に形成された金属シリサイド膜を含み、該金属シリサイド膜と該第３の不純物拡散領域との界面がショットキ接合になっている付記１に記載の半導体装置。
【００８６】
（付記６） 半導体基板の表層部の一部に形成された第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
前記第１のウェル内に配置された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々が、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成された第２導電型のソース領域及びドレイン領域を含む前記第１及び第２のトランジスタと、
前記第２のウェル内に配置された第３及び第４のトランジスタであって、該第１及び第２のトランジスタの各々が、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成された第１導電型のソース領域及びドレイン領域を含む前記第３及び第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極、前記第１のトランジスタのドレイン領域、及び前記第４のトランジスタのドレイン領域を接続する第１の接続部材と、
前記第４のトランジスタのゲート電極、前記第２のトランジスタのドレイン領域、及び前記第３のトランジスタのドレイン領域を接続する第２の接続部材と、
前記第１及び第２のトランジスタの各々のドレイン領域と前記第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、該第１及び第２のトランジスタの各々のソース領域と該第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような高リーク電流構造と
を有する半導体装置。
【００８７】
（付記７） さらに、前記第１の接続部材に接続された第１の電源配線と、
前記第１のウェルに接続された第２の電源配線とを有し、
前記第１の電源配線及び第２の電源配線に印加される電源電圧の向きが、前記第１及び第２のトランジスタのドレイン領域と前記第１のウェルとに対して逆方向バイアスになる向きである付記６に記載の半導体装置。
【００８８】
（付記８） 半導体基板の表層部の一部に形成され、第１及び第２の活性領域の外周を画定する素子分離絶縁膜と、
前記第１の活性領域の表層部に形成された不純物拡散領域と、
前記第２の活性領域上から、前記第１の活性領域に隣接する素子分離絶縁膜上まで延在し、導電材料で形成された第１の接続部材と、
前記不純物拡散領域及び前記第１の接続部材を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記不純物拡散領域の一部及び前記第１の接続部材の一部と重なる前記ビアホールと、
前記ビアホール内の、前記半導体基板側の空間に埋め込まれ、前記不純物拡散領域と前記第１の接続部材とを電気的に接続する第２の接続部材と、
前記ビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第２の接続部材の抵抗率よりも高い抵抗率を有し、該第２の接続部材に接続された第３の接続部材と、
前記層間絶縁膜の上に形成され、前記第３の接続部材に接続された配線と
を有する半導体装置。
【００８９】
（付記９） 前記第２の接続部材が金属材料で形成され、前記第３の接続部材が、前記第２の接続部材を構成する金属材料の酸化物または窒化物で形成されている付記８に記載の半導体装置。
【００９０】
（付記１０） 半導体基板の表層部の一部に形成さた第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
半導体基板の表層部の一部の領域に形成され、前記第１のウェル内に第１及び第２の活性領域を画定し、前記第２のウェル内に第３及び第４の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第１のトランジスタと、
前記第２の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第２のトランジスタと、
前記第３の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第３のトランジスタと、
前記第４の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのドレイン領域とを接続し、前記第１のトランジスタのドレイン領域に隣接する素子分離絶縁膜上まで達する第１の接続部材と、
前記第４のトランジスタのゲート電極と前記第３のトランジスタのドレイン領域とを接続し、前記第２のトランジスタのドレイン領域に隣接する素子分離絶縁膜上まで達する第２の接続部材と、
前記第１〜第４のトランジスタを覆うように前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第１のトランジスタのドレイン領域の少なくとも一部及び前記第１の接続部材の一部と重なる前記第１のビアホールと、
前記層間絶縁膜を貫通する第２のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第２のトランジスタのドレイン領域の少なくとも一部及び前記第２の接続部材の一部と重なる前記第２のビアホールと、
前記第１のビアホール内の、前記半導体基板側の空間に埋め込まれ、前記第１のトランジスタのドレイン領域と前記第１の接続部材とを電気的に接続する第３の接続部材と、
前記第１のビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第３の接続部材の抵抗率よりも高い抵抗率を有し、該第３の接続部材に接続された第４の接続部材と、
前記第２のビアホール内の、前記半導体基板側の空間に埋め込まれ、前記第２のトランジスタのドレイン領域と前記第２の接続部材とを電気的に接続する第５の接続部材と、
前記第２のビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第５の接続部材の抵抗率よりも高い抵抗率を有し、該第５の接続部材に接続された第６の接続部材と、
前記層間絶縁膜の上に形成され、前記第４の接続部材及び第６の接続部材に接続された配線と
を有する半導体装置。
【００９１】
（付記１１） 前記第４の接続部材が、酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる絶縁薄膜を含み、
前記第１のトランジスタが非導通状態のとき、前記第４の接続部材を通して前記配線から前記第１の接続部材に流れる電流が、前記第１のトランジスタのゲートリーク電流とドレイン領域の接合リーク電流との和よりも大きくなるように、前記絶縁薄膜の膜厚が設定されている付記１０に記載の半導体装置。
【００９２】
（付記１２） 半導体基板の表層部の一部に形成され、第１及び第２の活性領域の外周を画定する素子分離絶縁膜と、
前記第１の活性領域の表層部に形成された不純物拡散領域と、
前記第２の活性領域上から、前記素子分離絶縁膜上を経由して、前記第１の活性領域上まで達し、導電材料で形成された第１の接続部材と、
前記第１の接続部材の上面から、側面を経由して、前記不純物拡散領域の上面まで至り、該第１の接続部材と該不純物拡散領域とを相互に電気的に接続する導電膜と、
前記不純物拡散領域及び前記第１の接続部材を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記導電膜の一部と重なる前記ビアホールと、
前記ビアホール内に埋め込まれ、前記導電膜の抵抗率よりも高い抵抗率を有する材料で形成された第２の接続部材と、
前記層間絶縁膜の上に形成され、前記第２の接続部材に接続された配線と
を有する半導体装置。
【００９３】
（付記１３） 前記半導体基板及び前記第１の接続部材が、主成分としてシリコンを含み、前記導電膜が、金属シリサイドで形成されている付記１２に記載の半導体装置。
【００９４】
（付記１４） 半導体基板の表層部の一部に形成さた第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
半導体基板の表層部の一部の領域に形成され、前記第１のウェル内に第１及び第２の活性領域を画定し、前記第２のウェル内に第３及び第４の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第１のトランジスタと、
前記第２の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第２のトランジスタと、
前記第３の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第３のトランジスタと、
前記第４の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのドレイン領域とを接続し、前記第１のトランジスタのドレイン領域上まで達する第１の接続部材と、
前記第１の接続部材の上面から、側面を経由し、前記第１のトランジスタのドレイン領域の上面まで達し、該第１の接続部材と該第１のトランジスタのドレイン領域とを電気的に接続する第１の導電膜と、
前記第４のトランジスタのゲート電極と前記第３のトランジスタのドレイン領域とを接続し、前記第２のトランジスタのドレイン領域上まで達する第２の接続部材と、
前記第２の接続部材の上面から、側面を経由し、前記第２のトランジスタのドレイン領域の上面まで達し、該第２の接続部材と該第２のトランジスタのドレイン領域とを電気的に接続する第２の導電膜と、
前記第１〜第４のトランジスタを覆うように前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電膜の一部と重なる前記第１のビアホールと、
前記層間絶縁膜を貫通する第２のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第２の導電膜の一部と重なる前記第２のビアホールと、
前記第１のビアホール内に埋め込まれ、前記第１の導電膜に電気的に接続され、前記第１の導電膜よりも抵抗率の高い材料で形成された第３の接続部材と、
前記第２のビアホール内に埋め込まれ、前記第２の導電膜に電気的に接続され、前記第２の導電膜よりも抵抗率の高い材料で形成された第４の接続部材と、
前記層間絶縁膜の上に形成され、前記第３の接続部材及び第４の接続部材に接続された配線と
を有する半導体装置。
【００９５】
（付記１５） 半導体基板の第１導電型の表層部に、該第１導電型とは反対の第２導電型の第１の不純物を注入し、不純物拡散領域を形成する工程と、
前記不純物拡散領域内における前記第１の不純物の深さ方向の濃度分布が最大を示す位置よりも深い位置において、濃度分布が最大を示す条件で、前記第１の不純物よりも質量数の大きな原子を注入する工程と
を有する半導体装置の製造方法。
【００９６】
（付記１６） 半導体基板の第１導電型の表層部に、該第１導電型とは反対の第２導電型の第１の不純物を注入し、不純物拡散領域を形成する工程と、
前記不純物拡散領域の底面に沿って、前記第１導電型の表層部の不純物濃度よりも高濃度の第１導電型の高濃度領域が形成されるように、第１導電型の不純物を注入する工程と
を有する半導体装置の製造方法。
【００９７】
（付記１７） 第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、ゲート絶縁膜及びゲート電極がこの順番に積層された積層構造を形成する工程と、
前記積層構造をマスクとして、前記ゲート電極の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型の第１の不純物拡散領域を形成する工程と、
前記積層構造の側面上にサイドウォールスペーサを形成する工程と、
前記積層構造の両側の第１の不純物拡散領域のうち一方をレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に、前記第１の不純物拡散領域の深さ方向の不純物濃度分布が最大値を示す位置よりも深い位置で、不純物濃度分布が最大値を示す条件で、第２導電型の不純物を注入し、前記積層構造の一方の側にのみ第２の不純物拡散領域を形成する工程と、
前記積層構造の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【００９８】
（付記１８） 前記金属シリサイド膜が、前記第１の不純物拡散領域を厚さ方向に突き抜け、第１導電型の領域まで達する付記１７に記載の半導体装置の製造方法。
【００９９】
（付記１９） 第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、ゲート絶縁膜及びゲート電極がこの順番に積層された積層構造を形成する工程と、
前記積層構造をマスクとして、前記ゲート電極の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型のエクステンション領域を形成する工程と、
前記積層構造の側面上にサイドウォールスペーサを形成する工程と、
前記積層構造と前記サイドウォールスペーサとをマスクとして、前記半導体基板の表層部に第２導電型の不純物を、前記エクステンション領域の不純物よりも深い位置まで注入して、第２導電型の第１の領域を形成する工程と、
前記積層構造の両側の不純物拡散領域のうち一方をレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に、第１導電型の不純物を注入する工程と、
前記積層構造の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【０１００】
（付記２０） 前記不純物拡散領域のうち、第１導電型の不純物が注入された領域において、前記金属シリサイド膜と前記不純物拡散領域との界面にショットキ接合が形成される付記１９に記載の半導体装置の製造方法。
【０１０１】
（付記２１） 半導体基板の表面の一部の領域に絶縁材料からなる素子分離絶縁膜を形成し、第１及び第２の活性領域を画定する工程と、
前記第１の活性領域の表層部に不純物を注入し、不純物拡散領域を形成する工程と、
前記第２の活性領域上から、前記第１の活性領域に隣接する素子分離絶縁膜上まで延在する導電材料からなる第１の接続部材を形成する工程と、
前記第１の接続部材を覆うように、前記半導体基板の上に絶縁材料からなる層間絶縁膜を形成する工程と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記不純物拡散領域の一部及び前記第１の接続部材の一部と重なる位置に、前記層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内に金属材料を埋め込む工程と、
前記ビアホール内に埋め込まれた金属材料の上側の一部分を酸化または窒化して高抵抗化する工程と
を有する半導体装置の製造方法。
【０１０２】
（付記２２） シリコンからなる表層部を有する半導体基板の表面の一部の領域に、絶縁材料からなる素子分離絶縁膜を形成し、第１及び第２の活性領域を画定する工程と、
前記第１の活性領域の表層部に不純物を注入し、不純物拡散領域を形成する工程と、
前記第２の活性領域上から前記素子分離絶縁膜上を経由し、第１の活性領域上まで達するシリコンからなる第１の接続部材を形成する工程と、
前記第１の接続部材及び前記不純物拡散領域を、シリコンとシリサイド反応する金属からなる金属膜で覆う工程と、
前記不純物拡散領域と前記金属膜との界面、及び前記第１の接続部材と前記金属膜との界面でシリサイド反応を生じさせ、前記第１の接続部材の表面から前記不純物拡散領域の表面までを連続的に覆う金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記金属シリサイド膜を覆うように、前記半導体基板の上に絶縁材料からなる層間絶縁膜を形成する工程と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記金属シリサイド膜の一部と重なる位置に、前記層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内に、前記金属シリサイド膜よりも抵抗率の高い材料からなる導電材料を埋め込む工程と
を有する半導体装置の製造方法。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、抵抗素子専用の領域を確保することなく、電源配線から抵抗を経由して、半導体基板の表層部に形成された不純物拡散領域に電流を供給することができる。この構造をＳＲＡＭに適用すると、セル面積を大きくすることなく、データ保持に必要な電流を確保することができる。
【図面の簡単な説明】
【図１】 ＳＲＡＭセルの等価回路図である。
【図２】 第１の実施例による半導体装置の活性領域及びゲート電極層の平面図である。
【図３】 第１の実施例による半導体装置の１つのセルの平面図及び一部分の断面図である。
【図４】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図５】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図６】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図７】 第２の実施例による半導体装置の断面図である。
【図８】 第３の実施例による半導体装置の断面図である。
【図９】 第４の実施例による半導体装置の断面図である。
【図１０】 第５の実施例による半導体装置の断面図である。
【図１１】 第６の実施例による半導体装置の断面図である。
【符号の説明】
ＢＬ ビット線
／ＢＬ 反転ビット線
Ｈ１〜Ｈ８ ビアホール
ＱＮ１、ＱＮ２ ＮＭＯＳトランジスタ
ＱＰ１、ＱＰ２ ＰＭＯＮトランジスタ
Ｒ１、Ｒ２ 抵抗素子
ＷＬ ワード線
１ ｎ型ウェル
２ ｐ型ウェル
３、３Ａ、３Ｂ、４、５ 活性領域
６、７ 接続部材
１０ ＳＲＡＭセル
１１ つなぎ部
１２ ｎ型ウェルパッド
１３ ｐ型ウェルパッド
１４、１５ 配線
１６ ワードコンタクトホール
２０ 半導体基板
２１ 素子分離絶縁膜
２４ 格子欠陥高密度領域
２５ サイドウォールスペーサ
２６ コバルトシリサイド膜
３０ 層間絶縁膜
３２ 導電プラグ
３３、３４、３５、３６、３７ レジストパターン
４０ ｎ型高濃度領域
４２ 補償領域
４５ 電源配線
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、半導体基板の表層部に形成された不純物拡散領域に負荷抵抗が接続された等価回路を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、４つの金属／酸化物／半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）と２つの負荷抵抗素子とで１つのスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを構成するＳＲＡＭにおいて、負荷抵抗素子として高抵抗の多結晶シリコンが用いられていた。多結晶シリコンからなる負荷抵抗素子を形成すると、セル面積が大きくなってしまう。また、上層の配線層に、多結晶シリコンからなる負荷抵抗素子を引き回すと、製造工程が複雑になってしまう。
【０００３】
特開昭５３−６８９９１号公報に、負荷抵抗素子を流れる電流の代わりに、メモリセルを構成するＭＯＳＦＥＴのソースまたはドレイン領域とウェルとのｐｎ接合を流れるリーク電流を用いる半導体装置が開示されている。この方法では、負荷抵抗素子を設ける必要がないため、セル面積を小さくすることができる。
【０００４】
Ｎｏｄａらによる「Ａ １．９−μｍ2 Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｃｅｌｌ ｉｎ ａ ０．１８−μｍＬｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ」（１９９８年、ＩＥＤＭの発表論文）に、ＳＲＡＭの転送トランジスタとして用いているＰＭＯＳＦＥＴのオフリーク電流を利用してデータを保持する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
特開昭５３−６８９９１号公報に開示された発明においては、負荷抵抗素子を配置する専用の領域を確保する必要はないが、所望の大きさのリーク電流を得るためにｐｎ接合の面積を大きくしたり、ウェルにバックバイアスを印加したりする必要がある。特に、近年の半導体集積回路装置の微細化及び低電圧化に伴い、ｐｎ接合を流れるリーク電流が少なくなるため、所望の大きさのリーク電流を確保することが困難である。
【０００６】
ＳＲＡＭの転送トランジスタのオフリーク電流を利用する方法では、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加に伴って、転送トランジスタのオフリーク電流を大きくしなければならない。転送トランジスタのオフリーク電流が大きくなると、データの書き込み時に、選択されていないセルにもデータが書き込まれてしまう危険性が大きくなる。これにより、データ破壊が生じてしまう。
【０００７】
本発明の目的は、セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によると、
第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含むＳＲＡＭメモリセルを含み、該第１及び第２のインバータの各々は、ショットキ接合からなる抵抗素子と駆動トランジスタとの直列接続により構成されており、該第１及び第２の転送トランジスタのドレインが、それぞれ該第１及び第２のインバータの抵抗素子と駆動トランジスタとの相互接続点に接続されている半導体装置の製造方法であって、
第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、各々ゲート絶縁膜及びゲート電極がこの順番に積層された前記第１及び第２の転送トランジスタ用の積層構造を形成する工程と、
前記積層構造の各々をマスクとして、前記ゲート電極の各々の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型のソース及びドレインを形成する工程と、
前記積層構造の各々の側面上にサイドウォールスペーサを形成する工程と、
前記第１及び第２の転送トランジスタのドレインをレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に第２導電型の不純物を注入し、前記積層構造の各々のソース側にのみ前記ソースよりも深い不純物拡散領域を形成する工程と、
前記積層構造の各々の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有し、
前記積層構造のソース側に配置された金属シリサイド膜は、前記ソースよりも深い前記不純物拡散領域の底面まで達せず、ドレイン側に配置された金属シリサイド膜は、前記ドレインを厚さ方向に突き抜け、第１導電型の領域まで達しており、前記金属シリサイド膜と該第１導電型の領域との界面はショットキ接合になっている半導体装置の製造方法が提供される。
【００１０】
ショットキ接合により抵抗素子が構成される。電流供給のための抵抗素子を配置する専用の領域を確保する必要がないため、高集積化を図ることが可能になる。
【００１５】
【発明の実施の形態】
図１に、本発明の第１の実施例によるＳＲＡＭセルの等価回路図を示す。抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１とが直列接続され、インバータを構成している。抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２とが直列接続され、他のインバータを構成している。
【００１６】
抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１との相互接続点（ＮＭＯＳトランジスタＱＮ１のドレイン端子）が、ＮＭＯＳトランジスタＱＮ２のゲート電極に接続され、抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２との相互接続点（ＮＭＯＳトランジスタＱＮ２のドレイン端子）が、ＮＭＯＳトランジスタＱＮ１のゲート電極に接続されている。抵抗素子Ｒ１及びＲ２の他端に、電源電圧Ｖｄｄが印加され、ＮＭＯＳトランジスタＱＮ１及びＱＮ２のソース端子は、接地されている。
【００１７】
抵抗素子Ｒ１とＮＭＯＳトランジスタＱＮ１との相互接続点が、ＰＭＯＳトランジスタＱＰ１を介してビット線ＢＬに接続され、抵抗素子Ｒ２とＮＭＯＳトランジスタＱＮ２との相互接続点が、ＰＭＯＳトランジスタＱＰ２を介して反転ビット線／ＢＬに接続されている。ここで、「／ＢＬ」は、ＢＬのオーバーバーを意味する。ＰＭＯＳトランジスタＱＰ１及びＱＰ２のゲート電極が、ワード線ＷＬに接続されている。
【００１８】
図２に、第１の実施例によるＳＲＡＭの半導体基板表面からゲート電極が配置されている層までの平面図を示す。シリコンからなる半導体基板の表層部に、図２の行方向（横方向）に延びるｎ型ウェル１及びｐ型ウェル２が形成されている。ｎ型ウェル１とｐ型ウェル２とは、図の列方向（縦方向）に交互に配置されている。
【００１９】
ｎ型ウェル１内に、活性領域３が行方向に規則的に配列している。活性領域３の各々は、列方向に長い形状を有する。ｐ型ウェル２内に、活性領域４が行方向に規則的に配列している。活性領域４の各々は、行方向に長い形状を有し、その長さは、行方向に配列した活性領域３の４個分に相当する。さらに、ｐ型ウェル２内に、活性領域５が行方向に規則的に配列している。活性領域４の配置された行は、活性領域５の配置された行とｎ型ウェル１との間に位置する。また、活性領域５の各々は、行方向に長い形状を有し、その長さは、活性領域４の長さとほぼ等しく、行方向に関して、活性領域４を半ピッチ分ずらせた位置に配置されている。
【００２０】
接続部材６が、活性領域５の端部からｎ型ウェル１に向かって列方向に延び、対応する活性領域４と交差して活性領域３の端部まで達する。接続部材７が、活性領域４の端部から上方向及び下方向に延びる。上方向に延びた部分は、対応する活性領域５と交差し、下方向に延びた部分は、対応する活性領域３の端部まで至る。
【００２１】
活性領域３の１行分に対応して２本のワード線ＷＬが配置されている。ワード線ＷＬの各々は、活性領域３と交差する。
【００２２】
相互に隣り合う接続部材６と接続部材７、これらと部分的に重なる活性領域４の半分の領域、活性領域５の半分の領域、及び２つの活性領域３の半分の領域が、１つのメモリセル１０に対応する。メモリセル１０は、行方向及び列方向に規則的に配置されている。
【００２３】
メモリセル１０の複数列、例えば８列ごとに１つのつなぎ部１１が配置されている。つなぎ部１１内に、ｎ型ウェル１にオーミック接触するｎ型ウェルタップ領域１２、ｐ型ウェル２にオーミック接触するｐ型ウェルタップ領域１３が配置されている。ｎ型ウェルタップ領域１２に、配線１４を介して電源電圧Ｖｄｄが印加される。ｐ型ウェルタップ領域１３に、配線１５を介して接地電圧Ｖｓｓが印加される。
【００２４】
また、つなぎ部１１内に、ワード線ＷＬと、上層の主ワード線とを接続するためのワードコンタクトホール１６が配置される。
【００２５】
図３（Ａ）に、１つのメモリセル１０の平面図を示す。図の縦方向に延在する活性領域３Ａ及び３Ｂがｎ型ウェル１内に配置され、図の横方向に延在する活性領域４及び５がｐ型ウェル２内に配置されている。行方向に延在するワード線ＷＬが、２つの活性領域３Ａ及び３Ｂと交差している。
【００２６】
活性領域３Ａとワード線ＷＬとの交差個所にＰＭＯＳトランジスタＱＰ１が配置され、活性領域３Ｂとワード線ＷＬとの交差個所にもう一つのＰＭＯＳトランジスタＱＰ２が配置される。ワード線ＷＬが、ＰＭＯＳトランジスタＱＰ１及びＱＰ２のゲート電極を兼ねる。活性領域３Ａのうちワード線ＷＬの両側の領域が、それぞれソース領域ＱＰ１Ｓ及びドレイン領域ＱＰ１Ｄになる。同様に、活性領域３Ｂのうちワード線ＷＬの両側の領域が、それぞれソース領域ＱＰ２Ｓ及びドレイン領域ＱＰ２Ｄになる。
【００２７】
接続部材６が、活性領域４と交差し、接続部材７が活性領域５と交差する。接続部材６と活性領域４との交差個所にＮＭＯＳトランジスタＱＮ２が配置され、接続部材７と活性領域５との交差個所にＮＭＯＳトランジスタＱＮ１が配置される。活性領域４のうち接続部材６の両側の領域が、それぞれソース領域ＱＮ２Ｓ及びドレイン領域ＱＮ２Ｄになる。同様に、活性領域５のうち接続部材７の両側の領域が、それぞれソース領域ＱＮ１Ｓ及びドレイン領域ＱＮ１Ｄが配置される。接続部材６及び７の一部が、それぞれＮＭＯＳトランジスタＱＮ２及びＱＮ１のゲート電極を兼ねる。
【００２８】
接続部材６の一端が、ドレイン領域ＱＰ１Ｄと重なり、他端がドレイン領域ＱＮ１Ｄと重なる。接続部材６とドレイン領域ＱＰ１Ｄとは、ビアホールＨ１内に埋め込まれた導電プラグにより相互に接続される。接続部材６とドレイン領域ＱＮ１Ｄとは、ビアホールＨ３内に埋め込まれた導電プラグにより相互に接続される。
【００２９】
接続部材７の一端が、ドレイン領域ＱＰ２Ｄと重なり、中央部がドレイン領域ＱＮ２Ｄと重なる。接続部材７とドレイン領域ＱＰ２Ｄとは、ビアホールＨ２内に埋め込まれた導電プラグにより相互に接続される。接続部材７とドレイン領域ＱＮ２Ｄとは、ビアホールＨ４内に埋め込まれた導電プラグにより相互に接続される。
【００３０】
ソース領域ＱＮ１Ｓ及びＱＮ２Ｓは、それぞれビアホールＨ７及びＨ８内に埋め込まれた導電プラグを介して、上層のグランド配線に接続されている。ソース領域ＱＰ１Ｓは、ビアホールＨ５内に埋め込まれた導電プラグを介して、上層のビット線ＢＬに接続されている。ソース領域ＱＰ２Ｓは、ビアホールＨ６内に埋め込まれた導電プラグを介して、上層の反転ビット線／ＢＬに接続されている。
【００３１】
図３（Ｂ）に、図３（Ａ）の一転鎖線Ｂ３−Ｂ３における断面図を示す。シリコンからなる半導体基板２０の表層部に、ｎ型ウェル１及びｐ型ウェル２が形成されている。ｎ型ウェル１とｐ型ウェル２との境界部分に素子分離絶縁膜１が形成されており、ｎ型ウェル１内に活性領域３Ｂが画定され、ｐ型ウェル２内に活性領域４が画定されている。ｎ型ウェル１は、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でリンイオンを注入することにより形成される。ｐ型ウェル２は、加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2の条件でボロンイオンを注入することにより形成される。
【００３２】
活性領域３の表面上に、ＰＭＯＳトランジスタＱＰ２が配置されている。ＰＭＯＳトランジスタＱＰ２は、ゲート絶縁膜ＱＰ２Ｉ、ゲート電極ＱＰ２Ｇ、ｐ型のソース領域ＱＰ２Ｓ、及びｐ型のドレイン領域ＱＰ２Ｄを含んで構成される。ゲート電極ＱＰ２Ｇの側面上に、サイドウォールスペーサ２５が形成されている。ゲート電極ＱＰ２Ｇは、図３（Ａ）に示したワード線ＷＬの一部である。
【００３３】
ソース領域ＱＰ２Ｓ及びドレイン領域ＱＰ２Ｄは、低濃度ドレイン（ＬＤＤ）構造を有する。低濃度のエクステンション部ＱＰ２Ｅは、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０14ｃｍ-2の条件でボロン（Ｂ）イオンを注入することにより形成される。高濃度の領域は、加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でＢイオンを注入することにより形成される。
【００３４】
エクステンション部よりもやや深い位置に、エクステンション部に接するｎ型のポケット領域ＱＰ２Ｐが形成されている。ポケット領域ＱＰ２Ｐは、加速エネルギ６０ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件で砒素（Ａｓ）イオンを注入することにより形成される。
【００３５】
ドレイン領域ＱＰ２Ｄとｎ型ウェル１との境界部分に、格子欠陥密度の高い格子欠陥高密度領域２４が形成されている。格子欠陥高密度領域２４は、ソース領域及びドレイン領域の不純物よりも質量数の大きな原子、例えばゲルマニウム（Ｇｅ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）等を、加速エネルギ１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件でイオン注入することにより形成される。ソース領域ＱＰ２Ｓ、ドレイン領域ＱＰ２Ｄ、ゲート電極ＱＰ２Ｇの上面に、コバルトシリサイド（ＣｏＳｉ2）膜２６が形成されている。ソース領域ＱＰ２Ｓとｎ型ウェル１との境界部分には、格子欠陥密度の高い領域が形成されていない。
【００３６】
接続部材７が、ドレイン領域ＱＰ２Ｄの一部の領域上から、素子分離絶縁膜２１上を経由して、活性領域４の上面まで達する。接続部材７は、ゲート電極ＱＰ２Ｇと同時に形成される。このため、接続部材７の底面に、ゲート絶縁膜ＱＰ２Ｉと同時に形成された絶縁膜２７が配置され、接続部材７の上面に、ＣｏＳｉ2膜２６が配置され、接続部材７の側面上にサイドウォールスペーサ２５が形成されている。
【００３７】
ＰＭＯＳトランジスタＱＰ２及び接続部材７を覆うように、酸化シリコンからなる層間絶縁膜３０が形成されている。ビアホールＨ２が層間絶縁膜３０を貫通する。半導体基板２０の表面の法線に平行な視線で見たとき、ビアホールＨ２は、ドレイン領域ＱＰ２Ｄの一部及び接続部材７の一部と重なる位置に配置されている。
【００３８】
ビアホールＨ２内に導電プラグ３２が埋め込まれている。導電プラグ３２は、ビアホールＨ２の底面及び内周面を覆うチタン（Ｔｉ）膜３２ａと窒化チタン（ＴｉＮ）膜３２ｂとの積層、及びビアホールＨ２内を埋め込むタングステン（Ｗ）部材３２ｃで構成されている。導電プラグ３２は、接続部材７上のＣｏＳｉ2膜２６及びドレイン領域ＱＰ２Ｄ上のＣｏＳｉ2膜２６の双方に接する。すなわち、導電プラグ３２は、接続部材７とドレイン領域ＱＰ２Ｄとを相互に電気的に接続する。
【００３９】
図３（Ａ）に示したＰＭＯＳトランジスタＱＰ１も、ＰＭＯＳトランジスタＱＰ２と同様の構造である。また、ビアホールＨ１、Ｈ３及びＨ４の配置された部分の断面構造は、図３（Ｂ）に示したビアホールＨ２の断面構造と同様である。
【００４０】
ｎ型ウェル１に、図２に示したｎ型ウェルタップ領域１２を経由して、電源電圧Ｖｄｄが印加されている。このため、ドレイン領域ＱＰ２Ｄは、格子欠陥高密度領域２４及びｎ型ウェル１を介して電源電圧Ｖｄｄに接続される。ｐｎ接合部の格子欠陥密度が高い場合には、多くの接合リーク電流が流れる。この接合リーク電流は、図１に示した抵抗素子Ｒ２を流れる電流に相当する。すなわり、格子欠陥高密度領域２４が、抵抗素子Ｒ２の機能を有する。
【００４１】
ｐｎ接合部の格子欠陥密度を高めているため、格子欠陥密度を高めていない場合に比べて、多くの接合リーク電流を流すことができる。このため、ドレイン領域ＱＰ２Ｄの占める面積を大きくすることなく、所望の大きさの接合リーク電流を流すことができる。
【００４２】
次に、図４〜図６を参照して、上記第１の実施例による半導体装置の製造方法について説明する。なお、図４〜図６の各図は、左側にＮＭＯＳトランジスタＱＮ１の配置される活性領域５を示し、右側にＰＭＯＳトランジスタＱＰ１の配置される活性領域３Ａを示す。ＮＭＯＳトランジスタＱＮ２及びＰＭＯＳトランジスタＱＰ２は、それぞれＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１と同一の工程で形成される。
【００４３】
図４（Ａ）に示すように、シリコンからなる基板２０の表層部に、周知のシャロートレンチアイソレーション（ＳＴＩ）技術を用いて酸化シリコンからなる素子分離絶縁膜２１を形成する。素子分離絶縁膜２１により活性領域３Ａ及び５が画定される。ＮＭＯＳトランジスタを形成すべき領域にｐ型ウェル２を形成し、ＰＭＯＳトランジスタを形成すべき領域にｎ型ウェル１を形成する。
【００４４】
基板２０の表面上に、厚さ１．２ｎｍの酸窒化シリコン（ＳｉＯＮ）膜を形成する。ＳｉＯＮ膜は、基板２０の表面を熱酸化して酸化シリコン膜を形成した後、窒素雰囲気中で酸化シリコン膜をアニールすることにより形成される。このＳｉＯＮ膜の上に、厚さ１１０ｎｍのノンドープの多結晶シリコン膜を、化学気相成長（ＣＶＤ）により形成する。
【００４５】
多結晶シリコン膜の表面をレジストパターンで覆い、多結晶シリコン膜をエッチングする。ｐ型ウェル２の表面上に、多結晶シリコンからなるゲート電極ＱＮ１Ｇが残り、ｎ型ウェル１の表面上に、多結晶シリコンからなるゲート電極ＱＰ１Ｇが残る。多結晶シリコン膜のエッチングは、ＨＢｒとＯ2とを用いた反応性イオンエッチングにより行うことができる。ゲート長は、例えば４０〜１００ｎｍである。
【００４６】
ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇを形成した後、レジストパターンを除去する。このとき、ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇで覆われていないＳｉＯＮ膜が除去される。
【００４７】
図４（Ｂ）に示すように、ｎ型ウェル１が形成されている領域をレジストパターン３３で覆う。ゲート電極ＱＮ１Ｇマスクとして、ｐ型ウェル２の表層部に、加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で砒素（Ａｓ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向（キャリアの移動方向）へ傾いており、その入射角は０〜７°である。砒素のイオン注入により、ｎ型のソース及びドレイン領域のエクステンション部ＱＮ１Ｅが形成される。
【００４８】
次に、ゲート電極ＱＮ１Ｇをマスクとして、ｐ型ウェル２の表層部に、加速エネルギ９ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でボロン（Ｂ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。ボロンのイオン注入により、ｐ型のポケット領域ＱＮ１Ｐがエクステンション部ＱＮ１Ｅよりも深い位置に形成される。イオン注入後、レジストパターン３３を除去する。
【００４９】
図４（Ｃ）に示すように、ｐ型ウェル２が形成されている領域をレジストパターン３４で覆う。ゲート電極ＱＰ１Ｇをマスクとして、ｎ型ウェル１の表層部に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０14ｃｍ-2の条件でＢイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は０〜７°である。Ｂイオン注入により、ｐ型のソース及びドレイン領域のエクステンション部ＱＰ１Ｅが形成される。
【００５０】
次に、ゲート電極ＱＰ１Ｇをマスクとして、ｎ型ウェル１の表層部に、加速エネルギ６０ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でＡｓイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。Ａｓのイオン注入により、ｎ型のポケット領域ＱＰ１Ｐが形成される。イオン注入後、レジストパターン３４を除去する。Ａｓのイオン注入後、レジストパターン３４を除去する。
【００５１】
図５（Ｄ）に示すように、ゲート電極ＱＮ１Ｇ及びＱＰ１Ｇの側面上に、酸化シリコンからなるサイドウォールスペーサ２５を形成する。サイドウォールスペーサ２５は、厚さ８０ｎｍの酸化シリコン膜をＣＶＤにより形成した後、この酸化シリコン膜を異方性エッチングすることにより形成される。
【００５２】
図５（Ｅ）に示すように、ｎ型ウェル１が形成されている領域をレジストパターン３５で覆う。ゲート電極ＱＮ１Ｇ及びその側面上に形成されているサイドウォールスペーサ２５をマスクとして、ｐ型ウェル２の表層部に、加速エネルギ８ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｐイオンを注入する。Ｐイオンの注入により、ソース領域ＱＮ１Ｓ及びドレイン領域ＱＮ１Ｄの高濃度部が形成される。このとき、ゲート電極ＱＮ１ＧにもＰイオンが注入される。Ｐイオンの注入後、レジストパターン３５を除去する。
【００５３】
図５（Ｆ）に示すように、ｐ型ウェル２の形成された領域をレジストパターン３６で覆う。ゲート電極ＱＰ１Ｇ及びその側面上に形成されたサイドウォールスペーサ２５をマスクとして、ｎ型ウェル１の表層部に、加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｂイオンを注入する。Ｂイオンの注入により、ソース領域ＱＰ１Ｓ及びドレイン領域ＱＰ１Ｄの高濃度部が形成される。このとき、ゲート電極ＱＰ１ＧにもＢイオンが注入される。Ｂイオンの注入後、レジストパターン３６を除去する。
【００５４】
図６（Ｇ）に示すように、ＰＭＯＳトランジスタＱＰ１のドレイン領域ＱＰ１Ｄの位置に開口３８を有するレジストパターン３７を形成する。半導体基板２０の表面の法線に平行な視線で見たとき、開口３８は、ドレイン領域ＱＰ１Ｄの高濃度部に内包される。
【００５５】
レジストパターン３７をマスクとして、Ｂよりも質量数の大きな元素のイオン、例えばＧｅ、Ｉｎ、Ｓｂ等のイオンを、加速エネルギ１００ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入する。このイオン注入により、ドレイン領域ＱＰ１Ｄの高濃度部とｎ型ウェル１との境界部分に、格子欠陥密度の高い格子欠陥高密度領域２４が形成される。格子欠陥高密度領域２４を形成した後、レジストパターン３７を除去する。１０５０℃で３秒間の熱処理を行い、イオン注入された不純物を活性化させる。
【００５６】
図６（Ｈ）に示すように、ソース領域ＱＮ１Ｓ、ＱＰ１Ｓ、ドレイン領域ＱＮ１Ｄ、ＱＰ１Ｄ、及びゲート電極ＱＮ１Ｇ、ＱＰ１Ｇの露出した上面上に、ＣｏＳｉ2膜２６を形成する。
【００５７】
以下、ＣｏＳｉ2膜２６の形成方法を説明する。ゲート電極ＱＮ１Ｇ、ＱＰ１Ｇ、サイドウォールスペーサ２５、及び基板２０の表面上に、コバルト（Ｃｏ）膜を形成する。熱処理を行うことにより、Ｃｏ膜とシリコンとのシリサイド反応を生じさせる。このシリサイド反応により、ＣｏＳｉ2膜２６が形成される。シリサイド反応後、未反応のＣｏ膜を除去する。
【００５８】
図３（Ｂ）に示した層間絶縁膜３０及び導電プラグ３２は、周知のＣＶＤ、フォトリソグラフィ、ＣＭＰ技術を用いて形成することができる。
【００５９】
上記実施例では、図６（Ｇ）に示した格子欠陥高密度領域２４を形成するためのイオン注入時の加速エネルギを１００ｋｅＶとしたが、その他の加速エネルギとしてもよい。ただし、ドレイン領域ＱＰ１Ｄとｎ型ウェル１とのｐｎ接合界面の格子欠陥密度が効率的に増加する条件とすることが好ましい。例えば、格子欠陥高密度領域２４を形成するために注入された質量数の大きな原子の深さ方向の濃度が、ドレイン領域ＱＰ１Ｄの高濃度部の底面の近傍で最大となる条件で、質量数の大きな原子を注入すればよい。また、質量数の大きな原子の深さ方向の濃度分布が最大値を示す位置が、ドレイン領域ＱＰ１Ｄ内のＢの深さ方向の濃度分布が最大値を示す位置よりも深くなる条件で、質量数の大きな原子を注入すればよい。
【００６０】
図７に、第２の実施例による半導体装置の断面図を示す。第２の実施例による半導体装置の平面図、及び以下に説明する第３〜第６の実施例による半導体装置の平面図は、図２及び図２（Ａ）に示した第１の実施例による半導体装置の平面図と同様である。以下、第１の実施例による半導体装置の構成と異なる点に着目して、第２〜第６の実施例について説明する。
【００６１】
第２の実施例においては、図３（Ｂ）に示した格子欠陥高密度領域２４の位置に、ｎ型高濃度領域４０が形成されている。ｎ型高濃度領域４０は、第１の実施例の格子欠陥高密度領域２４を形成するための質量数の大きな原子の注入の代わりに、ｎ型不純物を注入することにより形成される。例えば、加速エネルギ１６０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でヒ素イオンを注入することにより、ｎ型高濃度領域４０を形成することができる。
【００６２】
ドレイン領域ＱＰ２Ｄの高濃度部と、ｎ型高濃度領域４０との界面に、急峻なｐｎ接合が形成される。このため、ドレイン領域ＱＰ２Ｄとｎ型ウェル１とが直接接する場合に比べて、リーク電流が多くなる。
【００６３】
図８に、第３の実施例による半導体装置の断面図を示す。第３の実施例においては、図３（Ｂ）のドレイン領域ＱＰ２Ｄが、エクステンション部のみで構成されており、ドレイン領域ＱＰ２Ｄが高濃度部を持たない。また、図３（Ｂ）の格子欠陥高密度領域２４も形成されていない。このような構成は、第１の実施例の図５（Ｆ）に示したイオン注入工程において、ドレイン領域ＱＰ１Ｄをレジストパターン３６でマスクすることにより形成することができる。
【００６４】
ドレイン領域ＱＰ２Ｄ側に形成されたＣｏＳｉ2膜２６が、ドレイン領域ＱＰ２Ｄを深さ方向に突き抜け、ポケット領域ＱＰ２Ｐまで達している。ポケット領域ＱＰ２Ｐの不純物濃度は、ソース及びドレイン領域の不純物濃度よりも低いため、ＣｏＳｉ2膜２６とポケット領域ＱＰ２Ｐとの界面にショットキ接合が得られる。なお、ＣｏＳｉ2膜２６がポケット領域ＱＰ２Ｐをも突き抜け、ｎ型ウェル１に接触する構造としてもよい。この場合、ＣｏＳｉ2膜２６とｎ型ウェル１との界面にショットキ接合が得られる。
【００６５】
半導体装置の動作時には、このショットキ接合に逆バイアス電圧が印加され、逆バイアス電流が流れる。このため、ショットキ接合が、図１の抵抗素子Ｒ２として機能する。
【００６６】
図９に、第４の実施例による半導体装置の断面図を示す。第４の実施例においては、ドレイン領域ＱＰ２Ｄの高濃度部に、そのドレイン領域の導電型とは反対のｎ型の不純物が注入され、補償領域４２が形成されている。ｎ型不純物の注入により、ドレイン領域ＱＰ２Ｄの高濃度のｐ型不純物が補償されるため、実質的な不純物濃度が低下する。このため、ＣｏＳｉ2膜２６と補償領域４２との界面に、ショットキ接合が得られる。第３の実施例の場合と同様に、このショットキ接合が図１の抵抗素子Ｒ２として機能する。
【００６７】
補償領域４２は、図５（Ｆ）に示したソース及びドレイン領域形成のためのイオン注入の後、ドレイン領域ＱＰ１Ｄ及びＱＰ２Ｄの位置に開口を有するレジストパターンを形成し、ｎ型不純物を注入することにより形成される。
【００６８】
ｎ型不純物の注入条件は、ＣｏＳｉ2膜２６と補償領域４２との界面がショットキ接合になるように設定される。ＣｏＳｉ2膜２６に接触する領域の実質的な不純物濃度が１×１０19ｃｍ-3以下であれば、ショットキ接合が得られるであろう。例えば、加速エネルギは、深さ方向の濃度分布がドレイン領域ＱＰ１Ｄ及びＱＰ２Ｄのｐ型不純物のそれとほぼ等しくなる条件とする。ｎ型不純物のドーズ量は、ｐ型不純物のドーズ量とほぼ等しくする。
【００６９】
図１０に、第５の実施例による半導体装置の断面図を示す。第５の実施例では、図３（Ｂ）に示した格子欠陥高密度領域２４が形成されていない。その代わりに、ビアホールＨ２内に埋め込まれた導電プラグ３２が抵抗素子として機能する。
【００７０】
ビアホールＨ２の底面及び内周面をＴｉ膜３２ａが覆い、その上にＴｉＮ膜３２ｂが形成されている。ビアホールＨ２内の基板側の一部に低抵抗部材３２ｃが埋め込まれ、残りの上部の空間に、低抵抗部材３２ｃよりも抵抗率の高い高抵抗部材３２ｄが埋め込まれている。接続部材７とドレイン領域ＱＰ２Ｄとは、低抵抗部材３２ｃによって相互に電気的に接続される。図１０では、接続部材７の端部が活性領域３Ｂと重なっているが、必ずしも両者を重ねて配置させる必要はない。接続部材７が、活性領域３Ｂに隣接する素子分離絶縁膜２１の上まで達していれば、低抵抗部材３２ｃを介してドレイン領域ＱＰ２Ｄと接続部材７とを相互に接続することができる。
【００７１】
ビアホールＨ４及びＨ６内には高抵抗部材が埋め込まれておらず、Ｔｉ層３２ａ、ＴｉＮ層３２ｂ、及び低抵抗部材３２ｃで埋め尽くされている。
【００７２】
層間絶縁膜３０の上に、電源電圧Ｖｄｄを供給するための電源配線４５が形成されている。電源配線４５は、高抵抗部材３２ｄに接続されている。ドレイン領域ＱＰ２Ｄは、低抵抗部材３２ｃ及び高抵抗部材３２ｄを介して電源配線４５に接続されている。従って、高抵抗部材３２ｄが、図１に示した抵抗素子Ｒ２として機能する。ビアホールＨ２内に埋め込まれた導電プラグの一部を高抵抗領域としているため、抵抗素子専用の領域を確保する必要がない。このため、セル面積を小さくすることができる。
【００７３】
低抵抗部材３２ｃは、例えばタングステンで形成される。高抵抗部材３２ｄは、ビアホールＨ２に埋め込まれたタングステンを窒化または酸化することにより形成することができる。すなわち、高抵抗部材３２ｄは、タングステンの窒化物または酸化物で形成される。タングステンの窒化または酸化は、ビアホールＨ２の位置に開口を有するレジストパターンで層間絶縁膜３０の表面を覆い、タングステンに窒素イオンまたは酸素イオンを注入するか、またはタングステン表面を窒素プラズマまたは酸素プラズマに晒すことにより行われる。
【００７４】
高抵抗部材３２ｄを、ＣｏＳｉ2膜２６よりも抵抗率の高い材料、例えば多結晶シリコンで形成してもよい。この場合、高抵抗部材３２ｄは、ビアホールＨ２内に埋め込まれたタングステンの上層部をエッチバックし、エッチバックされた部分に多結晶シリコンを埋め込むことにより形成される。
【００７５】
また、高抵抗部材３２ｄを、薄い酸化シリコン膜や窒化シリコン膜で構成することも可能である。ＳＲＡＭセルに記憶されているデータを保持するために必要な電流を確保するために、この酸化シリコン膜や窒化シリコン膜を薄くする必要がある。図１のＮＭＯＳトランジスタＱＮ２が非導通状態のときに、高抵抗部材３２ｄを構成する薄い酸化シリコン膜や窒化シリコン膜を流れる電流が、ＮＭＯＳトランジスタＱＮ２のゲートリーク電流よりも大きくなるように、酸化シリコン膜または窒化シリコン膜を薄くすることが好ましい。
【００７６】
図１１に、第６の実施例による半導体装置の断面図を示す。第６の実施例においては、接続部材７の側面上のサイドウォールスペーサが除去されている。このため、接続部材７の側面上にもＣｏＳｉ2膜２６が形成され、ドレイン領域ＱＰ２Ｄと接続部材７とが、ＣｏＳｉ2膜２６を介して相互に接続される。ビアホールＨ２の底面及び内周面を、Ｔｉ膜３２ａ及びＴｉＮ膜３２ｂが覆い、ビアホールＨ２内が、高抵抗部材３２ｄで埋め込まれている。その他の構造は、図１０に示した第５の実施例による半導体装置の構造と同様である。
【００７７】
第６の実施例では、ビアホールＨ２内に埋め込まれた高抵抗部材３２ｄが、図１に示した抵抗素子Ｒ２として機能する。
【００７８】
第６の実施例の場合には、ＣｏＳｉ2膜２６がドレイン領域ＱＰ２Ｄと接続部材７とを相互に接続するため、図１０に示した第５の実施例のビアホールＨ２内の低抵抗部材３２ｃは不要である。ただし、第５の実施例の場合と同様に、ビアホールＨ２内の基板側の一部の空間に、低抵抗部材３２ｃを配置してもよい。
【００７９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８０】
上記実施例から、以下の付記に示された発明が導出される。
【００８１】
（付記１） 半導体基板の表層部のうち一部の領域に形成された第１導電型の第１のウェルと、
前記第１のウェルの表面の一部の領域上に形成されたゲート絶縁膜、該ゲート絶縁膜の上に配置されたゲート電極、及び該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成された第２導電型の第１及び第２の不純物拡散領域を含むＭＯＳ型トランジスタと、
前記ＭＯＳ型トランジスタの第１の不純物拡散領域と前記第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、前記第２の不純物拡散領域と該第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような高リーク電流構造と
を有する半導体装置。
【００８２】
（付記２） 前記高リーク電流構造が、前記第１の不純物拡散領域と前記第１のウェルとの界面に配置され、前記第２の不純物拡散領域と前記第１のウェルとの界面の格子欠陥密度よりも高い格子欠陥密度を有する格子欠陥高密度領域を含む付記１に記載の半導体装置。
【００８３】
（付記３） 前記高リーク電流構造が、前記第１の不純物拡散領域と前記第１のウェルとの界面に配置され、第１導電型の不純物が添加されており、不純物濃度が前記第１のウェルの不純物濃度よりも高い高濃度領域を含む付記１に記載の半導体装置。
【００８４】
（付記４） 前記第２の不純物拡散領域が、前記ゲート電極の縁から離れて配置された第１の領域と、該第１の領域とゲート電極の縁との間に配置され、該第１の領域よりも浅いエクステンション領域とを含み、
前記第１の不純物拡散領域が、前記第１の領域よりも浅く、
前記高リーク電流構造が、前記第１の不純物拡散領域内に形成され、該第１の不純物拡散領域を厚さ方向に貫通し、前記第１のウェルの第１導電型の領域まで達している金属シリサイド領域を含む付記１に記載の半導体装置。
【００８５】
（付記５） 前記第１の不純物拡散領域の一部に、第１導電型の不純物が注入された第３の不純物拡散領域が形成されており、
前記高リーク電流構造が、前記第３の不純物拡散領域の表層部に形成された金属シリサイド膜を含み、該金属シリサイド膜と該第３の不純物拡散領域との界面がショットキ接合になっている付記１に記載の半導体装置。
【００８６】
（付記６） 半導体基板の表層部の一部に形成された第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
前記第１のウェル内に配置された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々が、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成された第２導電型のソース領域及びドレイン領域を含む前記第１及び第２のトランジスタと、
前記第２のウェル内に配置された第３及び第４のトランジスタであって、該第１及び第２のトランジスタの各々が、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成された第１導電型のソース領域及びドレイン領域を含む前記第３及び第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極、前記第１のトランジスタのドレイン領域、及び前記第４のトランジスタのドレイン領域を接続する第１の接続部材と、
前記第４のトランジスタのゲート電極、前記第２のトランジスタのドレイン領域、及び前記第３のトランジスタのドレイン領域を接続する第２の接続部材と、
前記第１及び第２のトランジスタの各々のドレイン領域と前記第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、該第１及び第２のトランジスタの各々のソース領域と該第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような高リーク電流構造と
を有する半導体装置。
【００８７】
（付記７） さらに、前記第１の接続部材に接続された第１の電源配線と、
前記第１のウェルに接続された第２の電源配線とを有し、
前記第１の電源配線及び第２の電源配線に印加される電源電圧の向きが、前記第１及び第２のトランジスタのドレイン領域と前記第１のウェルとに対して逆方向バイアスになる向きである付記６に記載の半導体装置。
【００８８】
（付記８） 半導体基板の表層部の一部に形成され、第１及び第２の活性領域の外周を画定する素子分離絶縁膜と、
前記第１の活性領域の表層部に形成された不純物拡散領域と、
前記第２の活性領域上から、前記第１の活性領域に隣接する素子分離絶縁膜上まで延在し、導電材料で形成された第１の接続部材と、
前記不純物拡散領域及び前記第１の接続部材を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記不純物拡散領域の一部及び前記第１の接続部材の一部と重なる前記ビアホールと、
前記ビアホール内の、前記半導体基板側の空間に埋め込まれ、前記不純物拡散領域と前記第１の接続部材とを電気的に接続する第２の接続部材と、
前記ビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第２の接続部材の抵抗率よりも高い抵抗率を有し、該第２の接続部材に接続された第３の接続部材と、
前記層間絶縁膜の上に形成され、前記第３の接続部材に接続された配線と
を有する半導体装置。
【００８９】
（付記９） 前記第２の接続部材が金属材料で形成され、前記第３の接続部材が、前記第２の接続部材を構成する金属材料の酸化物または窒化物で形成されている付記８に記載の半導体装置。
【００９０】
（付記１０） 半導体基板の表層部の一部に形成さた第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
半導体基板の表層部の一部の領域に形成され、前記第１のウェル内に第１及び第２の活性領域を画定し、前記第２のウェル内に第３及び第４の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第１のトランジスタと、
前記第２の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第２のトランジスタと、
前記第３の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第３のトランジスタと、
前記第４の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのドレイン領域とを接続し、前記第１のトランジスタのドレイン領域に隣接する素子分離絶縁膜上まで達する第１の接続部材と、
前記第４のトランジスタのゲート電極と前記第３のトランジスタのドレイン領域とを接続し、前記第２のトランジスタのドレイン領域に隣接する素子分離絶縁膜上まで達する第２の接続部材と、
前記第１〜第４のトランジスタを覆うように前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第１のトランジスタのドレイン領域の少なくとも一部及び前記第１の接続部材の一部と重なる前記第１のビアホールと、
前記層間絶縁膜を貫通する第２のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第２のトランジスタのドレイン領域の少なくとも一部及び前記第２の接続部材の一部と重なる前記第２のビアホールと、
前記第１のビアホール内の、前記半導体基板側の空間に埋め込まれ、前記第１のトランジスタのドレイン領域と前記第１の接続部材とを電気的に接続する第３の接続部材と、
前記第１のビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第３の接続部材の抵抗率よりも高い抵抗率を有し、該第３の接続部材に接続された第４の接続部材と、
前記第２のビアホール内の、前記半導体基板側の空間に埋め込まれ、前記第２のトランジスタのドレイン領域と前記第２の接続部材とを電気的に接続する第５の接続部材と、
前記第２のビアホール内の、前記半導体基板とは反対側の空間に埋め込まれ、前記第５の接続部材の抵抗率よりも高い抵抗率を有し、該第５の接続部材に接続された第６の接続部材と、
前記層間絶縁膜の上に形成され、前記第４の接続部材及び第６の接続部材に接続された配線と
を有する半導体装置。
【００９１】
（付記１１） 前記第４の接続部材が、酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる絶縁薄膜を含み、
前記第１のトランジスタが非導通状態のとき、前記第４の接続部材を通して前記配線から前記第１の接続部材に流れる電流が、前記第１のトランジスタのゲートリーク電流とドレイン領域の接合リーク電流との和よりも大きくなるように、前記絶縁薄膜の膜厚が設定されている付記１０に記載の半導体装置。
【００９２】
（付記１２） 半導体基板の表層部の一部に形成され、第１及び第２の活性領域の外周を画定する素子分離絶縁膜と、
前記第１の活性領域の表層部に形成された不純物拡散領域と、
前記第２の活性領域上から、前記素子分離絶縁膜上を経由して、前記第１の活性領域上まで達し、導電材料で形成された第１の接続部材と、
前記第１の接続部材の上面から、側面を経由して、前記不純物拡散領域の上面まで至り、該第１の接続部材と該不純物拡散領域とを相互に電気的に接続する導電膜と、
前記不純物拡散領域及び前記第１の接続部材を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記導電膜の一部と重なる前記ビアホールと、
前記ビアホール内に埋め込まれ、前記導電膜の抵抗率よりも高い抵抗率を有する材料で形成された第２の接続部材と、
前記層間絶縁膜の上に形成され、前記第２の接続部材に接続された配線と
を有する半導体装置。
【００９３】
（付記１３） 前記半導体基板及び前記第１の接続部材が、主成分としてシリコンを含み、前記導電膜が、金属シリサイドで形成されている付記１２に記載の半導体装置。
【００９４】
（付記１４） 半導体基板の表層部の一部に形成さた第１導電型の第１のウェルと、
前記半導体基板の表層部の一部に形成され、前記第１導電型とは反対の第２導電型の第２のウェルと、
半導体基板の表層部の一部の領域に形成され、前記第１のウェル内に第１及び第２の活性領域を画定し、前記第２のウェル内に第３及び第４の活性領域を画定する素子分離絶縁膜と、
前記第１の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第１のトランジスタと、
前記第２の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第１のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第２のトランジスタと、
前記第３の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第３のトランジスタと、
前記第４の活性領域内に形成され、ゲート絶縁膜、ゲート電極、該ゲート電極の両側の前記第２のウェルの表層部にそれぞれ形成されたソース領域及びドレイン領域を含む第４のトランジスタと、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続するワード線と、
前記第３のトランジスタのゲート電極と前記第４のトランジスタのドレイン領域とを接続し、前記第１のトランジスタのドレイン領域上まで達する第１の接続部材と、
前記第１の接続部材の上面から、側面を経由し、前記第１のトランジスタのドレイン領域の上面まで達し、該第１の接続部材と該第１のトランジスタのドレイン領域とを電気的に接続する第１の導電膜と、
前記第４のトランジスタのゲート電極と前記第３のトランジスタのドレイン領域とを接続し、前記第２のトランジスタのドレイン領域上まで達する第２の接続部材と、
前記第２の接続部材の上面から、側面を経由し、前記第２のトランジスタのドレイン領域の上面まで達し、該第２の接続部材と該第２のトランジスタのドレイン領域とを電気的に接続する第２の導電膜と、
前記第１〜第４のトランジスタを覆うように前記半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第１のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電膜の一部と重なる前記第１のビアホールと、
前記層間絶縁膜を貫通する第２のビアホールであって、前記半導体基板の表面の法線に平行な視線で見たとき、前記第２の導電膜の一部と重なる前記第２のビアホールと、
前記第１のビアホール内に埋め込まれ、前記第１の導電膜に電気的に接続され、前記第１の導電膜よりも抵抗率の高い材料で形成された第３の接続部材と、
前記第２のビアホール内に埋め込まれ、前記第２の導電膜に電気的に接続され、前記第２の導電膜よりも抵抗率の高い材料で形成された第４の接続部材と、
前記層間絶縁膜の上に形成され、前記第３の接続部材及び第４の接続部材に接続された配線と
を有する半導体装置。
【００９５】
（付記１５） 半導体基板の第１導電型の表層部に、該第１導電型とは反対の第２導電型の第１の不純物を注入し、不純物拡散領域を形成する工程と、
前記不純物拡散領域内における前記第１の不純物の深さ方向の濃度分布が最大を示す位置よりも深い位置において、濃度分布が最大を示す条件で、前記第１の不純物よりも質量数の大きな原子を注入する工程と
を有する半導体装置の製造方法。
【００９６】
（付記１６） 半導体基板の第１導電型の表層部に、該第１導電型とは反対の第２導電型の第１の不純物を注入し、不純物拡散領域を形成する工程と、
前記不純物拡散領域の底面に沿って、前記第１導電型の表層部の不純物濃度よりも高濃度の第１導電型の高濃度領域が形成されるように、第１導電型の不純物を注入する工程と
を有する半導体装置の製造方法。
【００９７】
（付記１７） 第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、ゲート絶縁膜及びゲート電極がこの順番に積層された積層構造を形成する工程と、
前記積層構造をマスクとして、前記ゲート電極の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型の第１の不純物拡散領域を形成する工程と、
前記積層構造の側面上にサイドウォールスペーサを形成する工程と、
前記積層構造の両側の第１の不純物拡散領域のうち一方をレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に、前記第１の不純物拡散領域の深さ方向の不純物濃度分布が最大値を示す位置よりも深い位置で、不純物濃度分布が最大値を示す条件で、第２導電型の不純物を注入し、前記積層構造の一方の側にのみ第２の不純物拡散領域を形成する工程と、
前記積層構造の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【００９８】
（付記１８） 前記金属シリサイド膜が、前記第１の不純物拡散領域を厚さ方向に突き抜け、第１導電型の領域まで達する付記１７に記載の半導体装置の製造方法。
【００９９】
（付記１９） 第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、ゲート絶縁膜及びゲート電極がこの順番に積層された積層構造を形成する工程と、
前記積層構造をマスクとして、前記ゲート電極の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型のエクステンション領域を形成する工程と、
前記積層構造の側面上にサイドウォールスペーサを形成する工程と、
前記積層構造と前記サイドウォールスペーサとをマスクとして、前記半導体基板の表層部に第２導電型の不純物を、前記エクステンション領域の不純物よりも深い位置まで注入して、第２導電型の第１の領域を形成する工程と、
前記積層構造の両側の不純物拡散領域のうち一方をレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に、第１導電型の不純物を注入する工程と、
前記積層構造の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【０１００】
（付記２０） 前記不純物拡散領域のうち、第１導電型の不純物が注入された領域において、前記金属シリサイド膜と前記不純物拡散領域との界面にショットキ接合が形成される付記１９に記載の半導体装置の製造方法。
【０１０１】
（付記２１） 半導体基板の表面の一部の領域に絶縁材料からなる素子分離絶縁膜を形成し、第１及び第２の活性領域を画定する工程と、
前記第１の活性領域の表層部に不純物を注入し、不純物拡散領域を形成する工程と、
前記第２の活性領域上から、前記第１の活性領域に隣接する素子分離絶縁膜上まで延在する導電材料からなる第１の接続部材を形成する工程と、
前記第１の接続部材を覆うように、前記半導体基板の上に絶縁材料からなる層間絶縁膜を形成する工程と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記不純物拡散領域の一部及び前記第１の接続部材の一部と重なる位置に、前記層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内に金属材料を埋め込む工程と、
前記ビアホール内に埋め込まれた金属材料の上側の一部分を酸化または窒化して高抵抗化する工程と
を有する半導体装置の製造方法。
【０１０２】
（付記２２） シリコンからなる表層部を有する半導体基板の表面の一部の領域に、絶縁材料からなる素子分離絶縁膜を形成し、第１及び第２の活性領域を画定する工程と、
前記第１の活性領域の表層部に不純物を注入し、不純物拡散領域を形成する工程と、
前記第２の活性領域上から前記素子分離絶縁膜上を経由し、第１の活性領域上まで達するシリコンからなる第１の接続部材を形成する工程と、
前記第１の接続部材及び前記不純物拡散領域を、シリコンとシリサイド反応する金属からなる金属膜で覆う工程と、
前記不純物拡散領域と前記金属膜との界面、及び前記第１の接続部材と前記金属膜との界面でシリサイド反応を生じさせ、前記第１の接続部材の表面から前記不純物拡散領域の表面までを連続的に覆う金属シリサイド膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記金属シリサイド膜を覆うように、前記半導体基板の上に絶縁材料からなる層間絶縁膜を形成する工程と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記金属シリサイド膜の一部と重なる位置に、前記層間絶縁膜を貫通するビアホールを形成する工程と、
前記ビアホール内に、前記金属シリサイド膜よりも抵抗率の高い材料からなる導電材料を埋め込む工程と
を有する半導体装置の製造方法。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、抵抗素子専用の領域を確保することなく、電源配線から抵抗を経由して、半導体基板の表層部に形成された不純物拡散領域に電流を供給することができる。この構造をＳＲＡＭに適用すると、セル面積を大きくすることなく、データ保持に必要な電流を確保することができる。
【図面の簡単な説明】
【図１】 ＳＲＡＭセルの等価回路図である。
【図２】 第１の実施例による半導体装置の活性領域及びゲート電極層の平面図である。
【図３】 第１の実施例による半導体装置の１つのセルの平面図及び一部分の断面図である。
【図４】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図５】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図６】 第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図７】 第２の実施例による半導体装置の断面図である。
【図８】 第３の実施例による半導体装置の断面図である。
【図９】 第４の実施例による半導体装置の断面図である。
【図１０】 第５の実施例による半導体装置の断面図である。
【図１１】 第６の実施例による半導体装置の断面図である。
【符号の説明】
ＢＬ ビット線
／ＢＬ 反転ビット線
Ｈ１〜Ｈ８ ビアホール
ＱＮ１、ＱＮ２ ＮＭＯＳトランジスタ
ＱＰ１、ＱＰ２ ＰＭＯＮトランジスタ
Ｒ１、Ｒ２ 抵抗素子
ＷＬ ワード線
１ ｎ型ウェル
２ ｐ型ウェル
３、３Ａ、３Ｂ、４、５ 活性領域
６、７ 接続部材
１０ ＳＲＡＭセル
１１ つなぎ部
１２ ｎ型ウェルパッド
１３ ｐ型ウェルパッド
１４、１５ 配線
１６ ワードコンタクトホール
２０ 半導体基板
２１ 素子分離絶縁膜
２４ 格子欠陥高密度領域
２５ サイドウォールスペーサ
２６ コバルトシリサイド膜
３０ 層間絶縁膜
３２ 導電プラグ
３３、３４、３５、３６、３７ レジストパターン
４０ ｎ型高濃度領域
４２ 補償領域
４５ 電源配線
Claims (1)
- 第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含むＳＲＡＭメモリセルを含み、該第１及び第２のインバータの各々は、ショットキ接合からなる抵抗素子と駆動トランジスタとの直列接続により構成されており、該第１及び第２の転送トランジスタのドレインが、それぞれ該第１及び第２のインバータの抵抗素子と駆動トランジスタとの相互接続点に接続されている半導体装置の製造方法であって、
第１導電型のシリコンからなる表層部を有する半導体基板の表面の一部の領域上に、各々ゲート絶縁膜及びゲート電極がこの順番に積層された前記第１及び第２の転送トランジスタ用の積層構造を形成する工程と、
前記積層構造の各々をマスクとして、前記ゲート電極の各々の両側の半導体基板の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、第２導電型のソース及びドレインを形成する工程と、
前記積層構造の各々の側面上にサイドウォールスペーサを形成する工程と、
前記第１及び第２の転送トランジスタのドレインをレジスト膜で覆う工程と、
前記積層構造、前記サイドウォールスペーサ、及び前記レジスト膜をマスクとして、前記半導体基板の表層部に第２導電型の不純物を注入し、前記積層構造の各々のソース側にのみ前記ソースよりも深い不純物拡散領域を形成する工程と、
前記積層構造の各々の両側の半導体基板の表面上に、シリコンとシリサイド反応する金属からなる金属膜を堆積させる工程と、
前記金属膜と、前記半導体基板の表層部のシリコンとを反応させ、金属シリサイド膜を形成する工程と
を有し、
前記積層構造のソース側に配置された金属シリサイド膜は、前記ソースよりも深い前記不純物拡散領域の底面まで達せず、ドレイン側に配置された金属シリサイド膜は、前記ドレインを厚さ方向に突き抜け、第１導電型の領域まで達しており、前記金属シリサイド膜と該第１導電型の領域との界面はショットキ接合になっている半導体装置の製造方法。
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