JP2005093888A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 本発明の半導体装置では、ロジック部のトランジスタNT(またはPT)のソース/ドレイン領域40a(または40b)は、高濃度領域10a(または10b)と、LDD領域となる低濃度領域7a(または7b)とを有しており、DRAM部のメモリセルトランジスタMTのソース/ドレイン領域10cは高濃度領域のみから構成されている。
【選択図】 図1
Description
Claims (4)
- メモリ部とロジック部とを同一の半導体基板に有するメモリ混載の半導体装置であって、
前記半導体基板の主表面に形成された1対のソース/ドレイン領域、および前記1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有する、前記ロジック部の第1トランジスタと、
前記半導体基板の主表面に形成された1対のソース/ドレイン領域、および前記1対のソース/ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有する、前記メモリ部の第2トランジスタと、
前記第1トランジスタの前記1対のソース/ドレイン領域の各々は、高濃度領域と、前記高濃度領域に隣接した低濃度領域とを有しており、
前記第2トランジスタの前記1対のソース/ドレイン領域の各々は高濃度領域のみから構成されている、半導体装置。 - 前記第1のトランジスタの前記1対のソース/ドレイン領域および前記ゲート電極層の各々と、前記第2のトランジスタの前記1対のソース/ドレイン領域および前記ゲート電極層の各々との表面に形成されたシリサイド層をさらに備えたことを特徴とする、請求項1に記載の半導体装置。
- メモリ部とロジック部とを同一の半導体基板に有するメモリ混載の半導体装置の製造方法であって、
前記ロジック部と前記メモリ部とのそれぞれにおいて、前記半導体基板の主表面上にゲート絶縁層とゲート電極層とを積層して形成する工程と、
前記ロジック部において、前記ゲート電極層をマスクとして前記半導体基板の主表面に不純物を導入することにより、前記ゲート電極層を挟むように前記半導体基板の主表面に1対の低濃度領域を形成する工程と、
前記メモリ部の前記ゲート電極層の側壁を覆う側壁絶縁層と、前記ロジック部の前記ゲート電極層の側壁を覆う側壁絶縁層とを形成する工程と、
前記ロジック部と前記メモリ部とのそれぞれにおいて、前記ゲート電極層および前記側壁絶縁層をマスクとして前記半導体基板の主表面に不純物を導入し、前記ゲート電極層および前記側壁絶縁層を挟むように前記半導体基板の主表面に1対の高濃度領域を形成する工程とを備え、
前記ロジック部においては高濃度領域と、前記高濃度領域に隣接した低濃度領域とを有するソース/ドレイン領域を形成し、
前記メモリ部においては高濃度領域のみからなるソース/ドレイン領域を形成する、半導体装置の製造方法。 - 前記ロジック部と前記メモリ部とのそれぞれにおいて前記ゲート電極層と前記ソース/ドレイン領域とが形成された半導体基板の表面に金属膜を形成する工程と、
前記金属膜の前記ソース/ドレイン領域に接する部分および前記ゲート電極層に接する部分をシリサイド化する工程と、
前記金属膜のシリサイド化していない部分を除去する工程とさらに備えたことを特徴とする、請求項3に記載の半導体装置の製造方法。
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JP2003327952A JP2005093888A (ja) | 2003-09-19 | 2003-09-19 | 半導体装置およびその製造方法 |
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JP2010027872A (ja) * | 2008-07-18 | 2010-02-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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