JP2010232361A - 半導体記憶装置 - Google Patents

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Abstract

【課題】モリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供すること。
【解決手段】ホットエレクトロン注入による書込み方式の半導体記憶装置１０１において、例えば、Ｐ＋半導体基板１０と、Ｐ＋半導体基板１０上に形成されるＰ−エピ層（半導体層）であって、Ｐ＋半導体基板１０よりも高い抵抗を持つＰ−エピ層１１（半導体層）と、Ｐ−エピ層１１に形成されたメモリセルトランジスタ素子２０と、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内に、底部がＰ＋半導体基板１０に到達する深さで形成されたＰ＋不純物拡散領域１２であって、Ｐ−エピ層１１よりも低い抵抗を持つＰ＋不純物拡散領域１２と、を備える半導体記憶装置である。
【選択図】図１

Description

本発明は、半導体記憶装置に関するもので、特にホットエレクトロン注入による書き込みを行う半導体記憶装置に関するものである。
従来、ホットエレクトロン注入による書き込みを行う半導体記憶装置は、Ｐ−半導体基板にメモリセルトランジスタが形成されている。この半導体記憶装置において、メモリセルトランジスタ素子のデータ書き込みは、ゲート電極及びドレイン領域に高電圧を印加して、ソース領域・ドレイン領域間の高電界により発生したホットエレクトロンをゲート電極・ドレイン領域間の電界によりゲート電極方向に引き込むことにより行われる。その際、ホールが同時に発生して、ドレイン領域・半導体基板間の電界により、基板電流として半導体基板に流れる。
しかしながら、Ｐ−半導体基板の抵抗率が数Ω・ｃｍと高いため、基板電流による電圧降下が発生して、ソール領域及びドレイン領域近傍の基板電位浮きが起こり、書込み特性が劣化するという問題があった。
この問題を解決する為、低抵抗であるＰ＋半導体基板上にこれよりも高抵抗であるＰ−半導体層（例えばエピタキシャル層）を積層し、当該Ｐ−半導体層にメモリセルトランジスタ素子を形成することにより、高抵抗のＰ−半導体層を薄膜化して、基板電流による電圧降下量を抑制して、ソール領域及びドレイン領域近傍の基板電位浮きを抑える構造がある（例えば特許文献１等）。
特開平０９−２６０５０５号公報
上記基板電位浮きを抑える構造では、Ｐ＋半導体基板が十分低抵抗なため、電圧降下はＰ−半導体層の膜厚分（電流経路長分）の抵抗で決まる。
しかしながら、本構造では、周辺回路とＰ＋半導体基板との距離を一定以上確保する必要があるため、具体的には、例えば、例えば、周辺回路を構成するＰＭＯＳトランジスタをＰ−半導体層に形成するために設けるＮウエル領域に対して、Ｐ＋半導体基板が影響しないように、当該ＮウエルとＰ＋半導体基板との距離を一定以上確保する必要があるため、Ｐ＋半導体基板とメモリセルトランジスタ素子とのソース領域及びドレイン領域との距離をそれ以上縮められない。
このため、やはり、メモリセルトランジスタ素子下方でのＰ−半導体層での電圧降下抑制に限界があり、ソール領域及びドレイン領域近傍の基板電位浮きが起こり、書込み特性が劣化するという問題があった。
そこで、本発明の課題は、メモリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供することにある。
上記課題は、以下の手段により解決される。即ち、
本発明の半導体記憶装置は、
ホットエレクトロン注入による書込み方式の半導体記憶装置において、
第１伝導型の半導体基板と、
前記半導体基板上に形成される第１伝導型の半導体層であって、前記半導体基板よりも高い抵抗を持つ半導体層と、
前記半導体層の表層領域に形成されソース領域及びドレイン領域と前記ソース・ドレイン領域間の前記半導体層上に順次形成されたゲート絶縁層及びゲート電極とを有するメモリセルトランジスタ素子と、
前記メモリセルトランジスタ素子の下方の前記半導体層内に、底部が前記半導体基板に到達する深さで形成された第１伝導型の拡散領域であって、前記半導体層よりも低い抵抗を持つ拡散領域と、
を備える半導体記憶装置である。
本発明によれば、メモリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供することができる。
本実施形態に係る半導体装置を示す概略断面図である。 本実施形態に係る半導体装置の製造方法を示す工程図である。 本実施形態に係る半導体装置の製造方法を示す工程図である。 本実施形態に係る半導体装置の作用を説明するための模式図である。
以下、本発明の一例である実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
図１は、本実施形態に係る半導体装置を示す概略断面図である。
なお、図１中、メモリセルトランジスタ素子２０は複数集積されてアレイ状に配設されるが、簡略のため一つのメモリセルトランジスタ素子を示している。また、周辺回路トランジスタ素子３０は、メモリセルトランジスタ素子の読み出しや書込みをするために必要な周辺回路であり、ＰＭＯＳトランジスタ素子やＮＭＯＳトランジスタ素子等が配設されるが、簡略化のために、一つのＰＭＯＳトランジスタ素子を示している。また、図１中、層間絶縁層、コンタクトホール、メタル配線、パッシペーション保護層等、周知の構成は簡略化のため省略している。
本実施形態に係る半導体記憶装置１０１は、ホットエレクトロン注入による書込み方式の半導体記憶装置であり、図１に示すように、例えば、Ｐ＋シリコン半導体基板１０（第１伝導型の半導体基板：以下、Ｐ＋半導体基板と称する）と、Ｐ＋半導体基板１０上に形成されたＰ−シリコンエピタキシャル半導体層１１（第１伝導型の半導体層：以下、Ｐ−エピ層と称する）と、Ｐ−エピ層１１に形成されたメモリセルトランジスタ素子２０と、Ｐ−エピ層１１に形成された周辺回路トランジスタ素子３０と、を備えている。そして、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内には、Ｐ＋不純物拡散領域１２（第１伝導型の拡散領域）が配設されている。
Ｐ＋半導体基板１０は、Ｐ−エピ層１１よりも低い抵抗を持つ基板である。つまり、Ｐ−エピ層１１は、Ｐ＋半導体基板１０よりも高い抵抗を持つ層である。具体的には、Ｐ＋半導体基板の抵抗率は、例えば０．０１〜０．０２Ω・ｃｍである。Ｐ−エピ層１１の抵抗率は、例えば数Ω・ｃｍ程度（例えば１〜１０Ω・ｃｍ）である。
Ｐ−エピ層１１は、例えば、厚み３〜１０μｍ（例えば４．５μｍ程度）で形成されている。そして、Ｐ−エピ層１１には、メモリセルトランジスタ素子２０と、Ｐ−エピ層１１に形成された周辺回路トランジスタ素子３０と、を備えている。Ｐ−エピ層１１の周辺回路トランジスタ素子３０形成領域には、Ｎウエル１３が配設されている。このＮウエル１３の底部は、Ｐ＋半導体基板１０と離間して配設されている。この離間距離Ｒ１（エピ層厚み方向に沿った距離）は、例えば０．２〜２μｍとする。この離間距離Ｒ１を確保することで、Ｐ＋半導体基板１０に流れる基板電流による周辺回路トランジスタ素子３０への影響が抑制される。
メモリセルトランジスタ素子２０は、トレンチ型絶縁領域１４で分離されたＰ−エピ層１１に形成されている。一方、周辺回路トランジスタ素子３０は、トレンチ型絶縁領域１４で分離されたＰ−エピ層１１内のＮウエル１３に形成されている。
メモリセルトランジスタ素子２０は、周知の構成であり、例えば、Ｐ−エピ層１１表層領域に形成されたＮ＋不純物拡散層からなるソース領域２１及びドレイン領域２２と、これに挟まれるＰ−エピ層１１表層領域（チャネル領域）上に順次形成されるゲート絶縁層２３及びゲート電極２４と、ゲート絶縁層２３及びゲート電極２４の側面を覆うサイドウォール２５と、等から構成されている。
同様に、周辺回路トランジスタ素子３０も、周知の構成であり、例えば、Ｐ−エピ層１１内のＮウエル１３表層領域に形成されたＰ＋不純物拡散層からなるソース領域３１及びドレイン領域３２と、これに挟まれるＰ−エピ層１１内のＮウエル１３表層領域（チャネル領域）上に順次形成されるゲート絶縁層３３及びゲート電極３４と、ゲート絶縁層３３及びゲート電極３４の側面を覆うサイドウォール３５と、等から構成されている。
Ｐ＋不純物拡散領域１２は、例えば、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内であって、底部がＰ＋半導体基板１０に到達する深さで配設されている。そして、Ｐ＋不純物拡散領域１２は、Ｐ−エピ層１１により低い抵抗を持つ層である。Ｐ＋不純物拡散領域１２の抵抗率は、Ｐ＋半導体基板１０と同様又は高いことがよく、例えば０．０１〜０．１Ω・ｃｍである。つまり、Ｐ＋不純物拡散領域１２は、例えば、Ｐ−エピ層１１よりも低抵抗領域がＰ＋半導体基板１０から連続するように形成されるように配設されている。
Ｐ＋不純物拡散領域１２は、メモリセルトランジスタ素子２０（具体的には当該素子のソース領域２１、ドレイン領域２２、及びこれに挟まれる領域（チャネル領域））と離間して配設されている。この離間距離Ｒ２（厚み方向に沿った距離）は、メモリセルトランジスタ素子２０のゲート絶縁層２３（つまり、Ｐ−エピ層１１表面）からＰ＋不純物拡散領域１２に到達する距離で例えば１．５〜４．５μｍとすることがよい。なお、言い換えれば、この離間距離Ｒ２は、メモリセルトランジスタ素子２０のゲート絶縁層２３とＰ＋不純物拡散領域１２との対向距離である。メモリセルトランジスタ素子２０におけるソース領域２１、ドレイン領域２２、及びこれに挟まれる領域（チャネル領域）の厚みが１μｍ程度であることから、この離間距離Ｒ２を上記範囲で確保することで、メモリセルトランジスタ素子２０に対し、Ｐ＋半導体基板１０に流れる基板電流以外、例えば動作電流や接合耐圧等の特性に影響が抑制される。
次に、本実施形態に係る半導体記憶装置１０１の製造方法の一例につき説明する。図２及び図３は、本実施形態に係る半導体記憶装置１０１の製造方法を示す工程図である。
本実施形態に係る半導体記憶装置１０１の製造方法では、まず、図２（Ａ）に示すように、Ｐ＋半導体基板１０を準備する。
次に、図２（Ｂ）に示すように、例えば、ＣＶＤ（気相成長法）等により、公知のエピタキシャル成長装置により、Ｐ＋半導体基板１０の表面にＰ−エピ層１１を形成する。
次に、図２（Ｃ）に示すように、Ｐ＋半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つインプラレジスト（不図示）を形成する。このインプラレジストは、周辺回路トランジスタ素子３０形成領域が開口するように形成する。そして、Ｎ型イオン注入を行い、Ｐ−エピ層１１内のうち周辺回路トランジスタ素子３０形成領域に所定深さ（Ｐ＋半導体基板１０に底部が到達しない深さ）から基板表面にかけてＮウエル１３を形成する。その後、アニール処理を施し、Ｎウエル１３を活性化させる。このＮ型イオン注入や、アニール処理は、周知の条件で行われる。
次に、図２（Ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりインプラレジスト（不図示）を除去すると共にＰ＋半導体基板１０表面を平坦化した後、Ｐ＋半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つ他のインプラレジスト（不図示）を形成する。この他のインプラレジストは、メモリセルトランジスタ素子２０形成領域が開口するように形成する。そして、Ｐ型イオン注入を行い、Ｐ−エピ層１１内のうちメモリセルトランジスタ素子２０形成領域に所定深さ（Ｐ＋半導体基板１０に底部が到達する深さ）で当該Ｐ−エピ層１１内に埋め込まれるようにＰ＋不純物拡散領域１２を形成する。その後、アニール処理（例えば温度１０５０℃、６時間）を施し、Ｐ＋不純物拡散領域１２を活性化させる。
ここで、Ｐ型イオン注入は、例えば、加速エネルギー１．５ｋｅＶ程度、ドーズ量１Ｅ１４〜１Ｅ１６ｃｍ−２の条件でボロン（Ｂ）をイオン注入して行う。
次に、図３（Ｅ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により他のインプラレジスト（不図示）を除去すると共にＰ＋半導体基板１０表面を平坦化した後、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つ他のエッチングレジスト（不図示）を形成し、ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）によりトレンチ（溝）を形成する。このトレンチ（溝）は、Ｐ＋半導体基板１０の深さ方向に所定の深さで且つ所定の各トランジスタ素子形成領域を取り囲むように形成する。そして、トレンチに、例えば、酸化膜を埋め込みトレンチ型絶縁領域１４を形成する。
次に、図３（Ｆ）に示すように、例えば、トレンチ型絶縁領域１４に囲まれた一方のＰ−エピ層１１上（Ｎウエル１３が形成されていないＰ−エピ層１１）上に、ゲート絶縁層２３及びゲート電極２４を順次形成し、これを挟むＰ−エピ層１１表層領域にＮ型のイオン注入してソース領域２１及びドレイン領域２２を形成する。その後、ゲート絶縁層２３及びゲート電極２４の側面にサイドウォール２５を形成する。このようにして、メモリセルトランジスタ素子２０を形成する。なお、メモリセルトランジスタ素子２０の形成方法は、これに限られるわけではなく、周知の方法を採用すればよい。
次に、図３（Ｇ）に示すように、例えば、トレンチ型絶縁領域１４に囲まれた他方のＰ−エピ層１１上（Ｎウエル１３が形成たＰ−エピ層１１）上に、ゲート絶縁層３３及びゲート電極３４を順次形成し、これを挟むＰ−エピ層１１（Ｎウエル１３）表層領域にイオン注入してソース領域３１及びドレイン領域３２を形成する。その後、ゲート絶縁層３３及びゲート電極３４の側面にサイドウォール３５を形成する。このようにして、周辺回路トランジスタ素子３０を形成する。なお、周辺回路トランジスタ素子３０の形成方法も、これに限られるわけではなく、周知の方法を採用すればよい。
その後、図示しないが、例えば、層間絶縁層、コンタクトホール、メタル配線、及びパッシペーション保護層を形成して、本実施形態に係る半導体記憶装置１０１が得られる。
次に、本実施形態に係る半導体記憶装置１０１の作用について説明する。本実施形態に係る半導体記憶装置１０１の作用を説明するための模式図である。
本実施形態に係る半導体記憶装置１０１では、メモリセルトランジスタ素子２０のデータ書き込みは、図４に示すように、メモリセルトランジスタ素子２０のソース領域２１及びドレイン領域２２間に高電圧（ソース電圧Ｖｓ、ドレイン電圧Ｖｄ）を印加して、ソース領域２１及びドレイン領域２２間に高電圧により発生したホットエレクトロンをゲート電極２４及びドレイン領域２２間の電界によりゲート電極２４（ゲート電圧Ｖｇ）方向に引き込むことにより行われる。その際、ホールが同時に発生して、ドレイン領域２２及びＰ＋半導体基板１０間の電界により、基板電流としてＰ−エピ層１１、そしてＰ＋不純物拡散領域１２を通じてＰ＋半導体基板１０（ＧＮＰ）に流れる。
ここで、上述のように、Ｐ＋半導体基板１０が十分低抵抗なために、電圧降下の程度は高抵抗のＰ−エピ層１１（半導体層）の膜厚分（電流経路長分）の抵抗で決まるため、当該Ｐ−エピ層１１を薄膜化した方が電圧降下抑制効果が高まる。一方で、例えば、周辺回路トランジスタ素子３０を形成するためのＮウエル１３に対してＰ＋半導体基板１０が影響しないように、Ｎウエル１３とＰ＋半導体基板１０とを一定距離離間させる必要があることから、Ｐ−エピ層１１の厚みも所定以上確保する必要があり、電圧降下抑制効果に限界が出てくる。
そこで、メモリセルトランジスタ素子２０の下方のＰ−エピ層（半導体層）内に、底部がＰ＋半導体基板１０に到達する深さで形成されたＰ＋不純物拡散領域１２であって、Ｐ−エピ層１１（半導体層）よりも低い抵抗を持つＰ＋不純物拡散領域１２を配設させることで、メモリセルトランジスタ素子２０のソース領域２１及びドレイン領域２２下方の高抵抗であるＰ−エピ層１１の厚みを実質的に薄膜化させることができる。
このように、周辺回路トランジスタ素子３０下方のＰ−エピ層１１の厚みを所定以上確保しつつ、メモリセルトランジスタ素子２０下方のＰ−エピ層１１の厚みを実質的に薄膜化させることで、周辺回路トランジスタ素子３０の特性を確保しつつ、データ書き込み時に発生するホールによる基板電流によるＰ−エピ層１１における電圧降下を抑制できるため、メモリセルトランジスタ素子２０のソース領域２１及びドレイン領域２２近傍の基板電位浮きが減少される。
したがって、本実施形態に係る半導体記憶装置１０１では、メモリセルトランジスタ素子２０以外の周辺回路（本実施形態では周辺回路トランジスタ素子３０）の特性を低減させることなく、書込み特性の劣化を抑制することができる。
なお、上記本実施形態に係る半導体記憶装置１０１は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
１０ Ｐ＋シリコン半導体基板（半導体基板）
１１ Ｐ−シリコンエピタキシャル半導体層（Ｐ−エピ層）
１２ Ｐ＋不純物拡散領域
１３ Ｎウエル
１４ トレンチ型絶縁領域
２０ メモリセルトランジスタ素子
２１ ソース領域
２２ ドレイン領域
２３ ゲート絶縁層
２４ ゲート電極
２５ サイドウォール
３０ 周辺回路トランジスタ素子
３１ ソース領域
３２ ドレイン領域
３３ ゲート絶縁層
３４ ゲート電極
３５ サイドウォール
１０１ 半導体記憶装置

Claims (3)

  1. ホットエレクトロン注入による書込み方式の半導体記憶装置において、
    第１伝導型の半導体基板と、
    前記半導体基板上に形成される第１伝導型の半導体層であって、前記半導体基板よりも高い抵抗を持つ半導体層と、
    前記半導体層の表層領域に形成されソース領域及びドレイン領域と前記ソース・ドレイン領域間の前記半導体層上に順次形成されたゲート絶縁層及びゲート電極とを有するメモリセルトランジスタ素子と、
    前記メモリセルトランジスタ素子の下方の前記半導体層内に、底部が前記半導体基板に到達する深さで形成された第１伝導型の拡散領域であって、前記半導体層よりも低い抵抗を持つ拡散領域と、
    を備える半導体記憶装置。
  2. 前記メモリセルトランジスタ素子のゲート絶縁層から前記拡散領域に到達するまでの距離が、１．５〜４．５μｍである、請求項１に記載の半導体記憶装置。
  3. 前記拡散領域が、前記半導体基板と同等又は前記半導体基板よりも高い抵抗を持つ拡散領域である、請求項１に記載の半導体記憶装置。
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