JP2001148478A

JP2001148478A - 半導体装置

Info

Publication number: JP2001148478A
Application number: JP32994099A
Authority: JP
Inventors: Koichi Kuroki; 孝一黒木
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】溝分離法により形成された素子分離絶縁層と
素子領域との境界の欠陥による影響を防止すると共に素
子領域を更に縮小させた半導体装置を提供する。【解決手段】Ｐ型シリコン基板２０の表面にＳＴＩ技
術によりフィールド酸化膜１１が形成されている。この
フィールド酸化膜１１に仕切られた素子領域にＮ⁺拡散
層からなるソース領域１２及びドレイン領域１３がゲー
ト幅方向にずれて形成され、これらのＮ⁺拡散層に挟ま
れたチャネル領域の上にゲート電極１５がフィールド酸
化膜１１上に若干延出して形成されている。そして、ゲ
ート幅方向のソース領域１２の一方の端辺とフィールド
酸化膜１１との間及びゲート幅方向のドレイン領域１３
の他方の端辺とフィールド酸化膜１１との間には、高抵
抗領域であるＮ^-拡散層１９ａ及びＮ^-拡散層１９ｂが夫
々設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は溝分離法により形成
された素子分離絶縁層を有する半導体装置に関し、特
に、半導体記憶装置等に形成されるＭＯＳトランジスタ
に好適な半導体装置に関する。

【０００２】

【従来の技術】近時、素子分離技術として、従来のＬＯ
ＣＯＳ（Local Oxidation of Silicon）技術に代わり、
ＲＩＥ（reaction ion etching）により溝を形成し、絶
縁物によりその溝を埋め込んで形成するシャロートレン
チ分離（Shallow Trench Isolation、以下ＳＴＩ）技術
又は埋め込み素子分離法等の溝分離技術の台頭により半
導体記憶装置の高集積化が進められている。このような
溝分離技術では、マスクと実際のできあがりの寸法との
変換差を殆ど０にできるため、ＬＯＣＯＳの場合のよう
なバーズビークによるマスクからの変換差をなくし、理
想的な素子分離形状が得られる。更に、Ｐ／Ｎウェルの
分離も殆ど加工精度まで距離を低減できるため、ＳＲＡ
Ｍ（static random access memory）・ロジックデバイ
スの高集積化に極めて大きな寄与をする。

【０００３】図４（ａ）は、ＳＴＩ技術を使用したＭＯ
Ｓトランジスタを示す平面図、図４（ｂ）は（ａ）のＥ
−Ｅ線による断面図である。なお、図４（ｂ）におい
て、ゲート電極及びゲート絶縁膜は図示を省略してい
る。図４（ａ）及び（ｂ）に示すように、Ｐ型シリコン
基板５７の表面に、ＭＯＳトランジスタ形成領域を仕切
るフィールド酸化膜５１がＳＴＩ技術により形成され、
ＭＯＳトランジスタ形成領域にはＮ⁺拡散層からなるソ
ース領域５２及びドレイン領域５３が形成されており、
このソース領域５２とドレイン領域５３とに挟まれたチ
ャネル領域上のゲート絶縁膜（図示せず）上に、ポリシ
リコンからなるゲート電極５５が形成されている。この
ゲート電極５５はフィールド酸化膜５１上に延出してい
る。

【０００４】しかし、ＳＴＩ技術によりフィールド酸化
膜５１を形成すると、このフィールド酸化膜５１とＭＯ
Ｓトランジスタ形成領域との境界５４には、充填する材
料とシリコン基板との物性及び膨張率等の違い又はプロ
セス途中の酸化工程によって入るストレス等により、転
位等の欠陥が発生する。このため、ゲート電極５５の直
下における境界５４の部分、即ち線分５６にて示すよう
に、フィールド酸化膜５１とＭＯＳトランジスタ形成領
域との境界５４とチャネル領域とが重なる領域で、接合
リーク電流が生じる等、ＭＯＳトランジスタの特性が劣
化するという問題が生じている。

【０００５】図７は、横軸にゲート電圧、縦軸にドレイ
ン電流をとって、サブスレッショルド領域におけるゲー
ト電圧−ドレイン電流特性を示すグラフ図である。ゲー
ト電圧がしきい値以下でかつ、表面が弱反転状態のとき
に電流が流れてしまうサブスレッショルド領域におい
て、転位等の欠陥に起因して、図７に示すように、電圧
−電流特性に折れ曲がりが現れるハンプ特性が生じ、Ｍ
ＯＳトランジスタの特性が劣化する。

【０００６】このようなＭＯＳトランジスタ特性の劣化
を防止する半導体装置として従来、以下に示す従来例１
及び従来例２のＭＯＳトランジスタが提案されている。
図５（ａ）は従来例１のＭＯＳトランジスタを示す平面
図、図５（ｂ）は（ａ）のＤ−Ｄ線による断面図であ
る。なお、図５（ｂ）において、ゲート電極及びゲート
絶縁膜は図示を省略している。従来例１のＭＯＳトラン
ジスタは、Ｐ型シリコン基板４６の表面にＳＴＩ技術に
よりフィールド酸化膜４１が形成され、これにより仕切
られたＭＯＳトランジスタ形成領域に形成された拡散層
の上にゲート絶縁膜（図示せず）を介してループ状のゲ
ート電極４５が形成されている。従って、ループ状のゲ
ート電極４５の内側に形成された拡散層４３からループ
状のゲート電極４５の外側に形成された拡散層４２にか
けてチャネル領域が形成されるため、フィールド酸化膜
４１とＭＯＳトランジスタ形成領域との境界４４がＭＯ
Ｓトランジスタのチャネル領域と接しない。これによ
り、フィールド酸化膜４１とＭＯＳトランジスタ形成領
域との境界４４の欠陥によるＭＯＳトランジスタの特性
への影響を回避できる。しかし、このように構成された
ＭＯＳトランジスタは、そのＭＯＳトランジスタ形成領
域が大きくなるという問題がある。

【０００７】図６（ａ）は従来例２のＭＯＳトランジス
タを示す平面図、図６（ｂ）は（ａ）のＣ−Ｃ線による
断面図である。なお、図６（ｂ）においては、ゲート電
極及びゲート絶縁膜は図示を省略している。この従来例
２のＭＯＳトランジスタにおいて、Ｐ型シリコン基板３
９の表面に形成されたＳＴＩフィールド酸化膜３１によ
り仕切られたＭＯＳトランジスタ形成領域に、Ｎ⁺拡散
層からなるソース領域３２及びドレイン領域３３が正対
して設けられ、ソース領域３２とドレイン領域３３とに
挟まれたチャネル領域上のゲート絶縁膜（図示せず）上
にポリシリコンからなるゲート電極３５がフィールド酸
化膜３１上に若干延出して形成されているが、この従来
例２においては、ゲート幅方向のソース領域３２及びド
レイン領域３３の両端辺とフィールド酸化膜３１との間
に、幅がΔＷの高抵抗領域のＮ^-拡散層３８が形成され
ている。これにより、フィールド酸化膜３１とＭＯＳト
ランジスタ形成領域との境界３４と、ゲート電極３５の
直下のソース領域３２とドレイン領域３３との間に形成
されたチャネル領域の端部とが重ならず、境界３４にお
ける欠陥によるＭＯＳトランジスタの特性への影響を回
避できると共に、ＭＯＳトランジスタ形成領域を従来例
１に示すＭＯＳトランジスタより小さくすることができ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来例
２の技術においても、ソース・ドレイン領域となる拡散
層の両端辺に高抵抗領域を設けるため、ＭＯＳトランジ
スタの形成領域が大きくなってしまうという問題点があ
る。

【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、溝分離法により形成された素子分離絶縁層
と素子領域との境界の欠陥による影響を防止すると共に
素子領域を更に縮小させた半導体装置を提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板表面に溝分離法により形成された素子分
離絶縁層と、前記素子分離絶縁層に仕切られた素子領域
に形成されソース・ドレイン領域となる拡散層と、前記
ソース・ドレイン領域に挟まれたチャネル領域の上に形
成されたゲート電極とを有する半導体装置において、前
記ソース領域のゲート幅方向の一方の端辺と前記素子分
離絶縁層との間に前記拡散層より抵抗が高い第１の高抵
抗領域が形成され、前記ドレイン領域の前記ゲート幅方
向の他方の端辺と前記素子分離絶縁層との間に前記拡散
層より抵抗が高い第２の高抵抗領域が形成されているこ
とを特徴とする。

【００１１】本発明においては、ソース・ドレイン領域
のゲート幅方向における一方の端辺にのみ高抵抗領域が
形成されているため、チャネル領域と、素子分離絶縁層
と素子形成領域との境界と、が重ならず、この境界部の
欠陥による半導体装置の特性の劣化を防止すると共に、
ソース・ドレイン領域の両端辺に高抵抗領域を設けた従
来の構造よりも更に素子領域を縮小することができる。

【００１２】また、前記ソース領域のゲート幅方向の前
記一方の端辺の前記チャネル領域側の端部と、前記ドレ
イン領域のゲート幅方向の一方の端辺の前記チャネル領
域側の端部とを結ぶ線分は、前記素子分離絶縁層と前記
素子領域との境界に対して、θ（９０゜＞θ＞０゜）の
角度をなし、前記ソース領域のゲート幅方向の他方の端
辺の前記チャネル領域側の端部と、前記ドレイン領域の
ゲート幅方向の前記他方の端辺の前記チャネル領域側の
端部とを結ぶ線分は、前記素子分離絶縁層と前記素子領
域との境界に対して、θ（９０゜＞θ＞０゜）の角度を
なすことができる。

【００１３】また、前記素子領域は矩形状をなし、前記
ソース領域と前記ドレイン領域とはゲート幅方向にずれ
て対向していてもよい。

【００１４】更に、前記ソース領域と前記ドレイン領域
とは正対していてもよい。これにより、ソース・ドレイ
ン領域には均一に電圧が印加されるようになる。

【００１５】更にまた、前記第１の高抵抗領域及び第２
の高抵抗領域には、前記ソース・ドレイン領域と同一導
電型又は逆導電型の不純物イオンが前記ソース・ドレイ
ン領域より低濃度に注入されていてもよい。

【００１６】

【発明の実施の形態】以下、本発明の実施例に係る半導
体装置について、添付の図面を参照して具体的に説明す
る。図１（ａ）は、本発明の第１の実施例に係るＭＯＳ
トランジスタを示す平面図、図１（ｂ）は（ａ）のＡ−
Ａ線による断面図である。なお、図１（ｂ）において、
ゲート電極及びゲート絶縁膜は図示を省略している。

【００１７】図１（ａ）及び（ｂ）に示すように、第１
の実施例のＭＯＳトランジスタ１は、Ｐ型シリコン基板
２０の表面にＳＴＩ技術によりフィールド酸化膜１１が
形成されている。そして、このフィールド酸化膜１１に
仕切られた素子領域にＮ⁺拡散層からなるソース領域１
２及びドレイン領域１３が形成され、ソース領域１２及
びドレイン領域１３に挟まれたチャネル領域の上にはゲ
ート絶縁膜（図示せず）を介してポリサイドからなるゲ
ート電極１５が、フィールド酸化膜１１の上に若干延出
して形成されている。そして、ゲート幅方向の一方のソ
ース領域１２の端辺とフィールド酸化膜１１との間に高
抵抗領域であるＮ^-拡散層１９ａが形成され、ゲート幅
方向の他方のドレイン領域１３の端辺とフィールド酸化
膜１１との間にも高抵抗領域であるＮ^-拡散層１９ｂが
形成されている。そして、素子領域が矩形であって、前
記ソース領域及びドレイン領域はゲート幅方向にずれて
形成されている。

【００１８】また、ソース領域１２のゲート幅方向の一
方の端辺のチャネル領域側の端部と、ドレイン領域１３
のゲート幅方向の一方の端辺のチャネル領域側の端部と
を結ぶ線分１７は、フィールド酸化膜１１と素子領域と
の境界１４に対して、θ₁（９０゜＞θ₁＞０゜）の角度
をなし、また、ソース領域１２のゲート幅方向の他方の
端辺のチャネル領域側の端部と、ドレイン領域１３のゲ
ート幅方向の他方の端辺のチャネル領域側の端部とを結
ぶ線分は、フィールド酸化膜１１と素子領域との境界１
４に対して、θ₁（９０゜＞θ₁＞０゜）の角度をなす。
このように、線分１７と境界１４とが重ならず、ゲート
電極１５の形成領域内にて、θ₁の角度をなしている。
なお、本実施例では、この線分１７と境界１４との間の
シリコン基板２０の表面には不純物イオンは注入されて
いない。

【００１９】このように構成された第１の実施例では、
線分１７と境界１４とが任意の角度θ₁（９０゜＞θ₁＞
０°）になるよう間隙が形成され、境界１４とチャネル
領域とが接しない。また、この間隙にはＮ^-拡散層から
なる高抵抗領域が形成されているため、電子（或いは、
ホール）の流れ（電流）が欠陥の発生し易いフィールド
酸化膜とＭＯＳトランジスタ形成領域との境界１４付近
を流れないようにすることにより、ＳＴＩ技術によって
形成したフィールド酸化膜１１の欠陥によるＭＯＳトラ
ンジスタ特性の劣化を防止することができる。

【００２０】また、拡散層の両端ではなく一方の端辺に
のみ高抵抗領域を形成するため、ゲート幅をＷとしたと
き、従来例２よりも素子領域面積を小さくすることがで
きる。例えば、ゲート幅方向にＮ^-拡散層の高抵抗領域
が幅△Ｗで設けられているとすると、従来例２では、フ
ィールド酸化膜により仕切られた素子領域内のゲート幅
方向におけるゲート電極の距離をＷ_total、ゲート幅を
Ｗ、高抵抗領域であるＮ^-拡散層の幅をΔＷとすると、
Ｗ_total＝Ｗ＋（２×△Ｗ）となるのに対して、本実施
例では、Ｗ_total＝Ｗ＋△Ｗとなり、△Ｗの距離だけＭ
ＯＳトランジスタの素子領域の幅を狭くすることがで
き、メモリデバイスとして小さいセル面積で大記憶容量
を確保することができる。

【００２１】更に、本実施例の半導体装置は、高抵抗領
域としてＮ^-拡散層が形成されていている。このような
ＭＯＳトランジスタは、先ず、Ｐ型シリコン基板２０表
面にＲＩＥにより溝を形成し、この溝に例えばシリコン
酸化膜を埋め込み、フィールド酸化膜１１を形成する。
次に、全面を酸化してゲート絶縁膜（図示せず）を形成
し、その上にポリシリコンを堆積する。そして、リソグ
ラフィ技術及びエッチング技術により、ポリシリコンを
選択的にエッチング除去してゲート電極１５を形成す
る。その後、このゲート電極１５及びフィールド酸化膜
１１をマスクにして、素子領域全面に、例えばリンを３
０ｋｅＶの加速エネルギ、３×１０¹³のドーズ量等でイ
オン注入し、Ｎ^-拡散層であるＬＤＤ（lightly doped d
rain）（図示せず）を形成する。次に、全面に、例えば
シリコン酸化膜等を堆積し、これを異方性エッチングに
より除去してＮ^-拡散層を露出させ、ゲート電極１５の
側面にサイドウォールを形成する。そして、露出したＮ
^-拡散層のうち、ソース領域となる領域のゲート幅方向
の一方の端辺及びドレイン領域となる領域のゲート幅方
向の他方の端辺に、例えばシリコン酸化膜等によりマス
クを形成し、このマスク、サイドウォール、ゲート電極
１５及びフィールド酸化膜１１をマスクに、例えばヒ素
を３０ｋｅＶの加速エネルギ、５×１０¹⁵のドース量等
でイオン注入してＮ⁺拡散層であるソース領域１２及び
ドレイン領域１３を形成する。この後、ソース領域１２
及びドレイン領域１３の端辺に形成したマスクを除去す
ると、この領域がＮ^-拡散層１９ａ、１９ｂとなる。こ
のように、本実施例のＭＯＳトランジスタは、従来例２
と比較して新規のフォトレジスト工程を追加せずに形成
することができる。

【００２２】次に、本発明の第２の実施例について説明
する。図２（ａ）は本実施例のＭＯＳトランジスタを示
す平面図、図２（ｂ）は（ａ）のＢ−Ｂ線による断面図
を示す。なお、図２（ｂ）において、ゲート電極及びゲ
ート絶縁膜は図示を省略している。本実施例において
は、ＭＯＳトランジスタの特性を劣化させることなく集
積密度を向上させると共にソース・ドレイン間に電圧を
均一に印加することができるＭＯＳトランジスタであ
る。

【００２３】図２（ａ）及び（ｂ）に示すように、ＭＯ
Ｓトランジスタ２は、Ｐ型シリコン基板３０の表面にＳ
ＴＩ技術によりフィールド酸化膜２１が形成され、これ
により仕切られた素子領域にＮ⁺拡散層からなるソース
領域２２及びドレイン領域２３が相互に正対する位置に
形成されている。そして、このソース領域２２及びドレ
イン領域２３に挟まれたチャネル領域の上のゲート絶縁
膜（図示せず）上にゲート電極２５が形成されている。
また、ソース領域２２のゲート幅方向の一方の端辺とフ
ィールド酸化膜２１との間に高抵抗領域のＮ^-拡散層２
９ａが形成され、ドレイン領域２３のゲート幅方向の他
方の端辺とフィールド酸化膜２１との間に、高抵抗領域
のＮ^-拡散層２９ｂが形成されている。本実施例におい
ては、ソース領域２２及びドレイン領域２３は正対して
設けられ、ソース・ドレイン領域のゲート幅方向の両端
辺がゲート電極２４を間に挟んで夫々相互に同位置とな
って、ゲート幅方向と直交する方向の直線２７に重な
る。そして、ソース領域２２のゲート幅方向の一方の端
辺及びドレイン領域２３のゲート幅方向の他方の端辺に
接するように１対の高抵抗領域が配置されているため、
素子領域はそのゲート幅方向の端辺に段差が形成されて
いる。つまり、ソース領域２２のゲート幅方向の段差が
ある方の端辺とフィールド酸化膜２１との間のＰ型シリ
コン基板３０の表面に、素子領域領域の段差を利用し
て、高抵抗領域のＮ^-拡散層２９ａが形成され、ドレイ
ン領域２３のゲート幅方向の段差がある方の端辺とフィ
ールド酸化膜２１との間のＰ型シリコン基板３０の表面
にはＮ^-拡散層２９ｂが形成されている。これらのＮ^-拡
散層２９ａ、２９ｂは、その幅がΔＷとなっている。こ
のように、ソース領域２２とドレイン領域２３とが正対
していることにより、ソース・ドレイン領域に均一に電
界を印加することができる。

【００２４】本実施例においても、第１の実施例と同様
に、ソース領域２２及びドレイン領域２３の高抵抗領域
が形成される側とは逆方向の端辺のチャネル領域側の端
部と、高抵抗領域が形成される側の端辺のチャネル領域
の端部とを結んだ線分２７は、フィールド酸化膜２１と
素子領域との境界２４に対してθ₂（９０＞θ₂＞０）の
角度をなしている。また、これら２つの直線に挟まれた
ゲート電極２５直下のＰ型シリコン基板２０の表面にも
高抵抗領域であるＮ^-拡散層が形成されている。

【００２５】なお、本実施例においては、ゲート電極２
５直下のチャネル領域とフィールド酸化膜２１との間
隙、即ち図２（ａ）に示す境界２４と直線２７との間に
高抵抗領域としてＮ−拡散層が形成されているものとし
たが、この領域に不純物イオンを注入せず、Ｐ型シリコ
ン基板のままとしてもよい。

【００２６】このように構成された第２の実施例のＭＯ
Ｓトランジスタは、チャネル長方向の素子領域の端辺に
段差を設け、この段差に高抵抗領域が形成されており、
ソース領域２２とドレイン領域２３とはゲート電極２５
に対して正対して設けられている。従って、ソース・ド
レイン領域に電界を均一に印加することができる。そし
て、第１の実施例と同様に、ソース・ドレイン領域の一
端のみにＭＯＳトランジスタの特性の劣化を防止する高
抵抗領域が形成されることにより、ＭＯＳトランジスタ
形成領域を小さくすることができる。以下、これについ
て更に詳しく説明する。

【００２７】図３は、本実施例の効果を示す図であっ
て、（ａ）は従来例２のＭＯＳトランジスタのレイアウ
トを示す平面図、（ｂ）は本実施例のＭＯＳトランジス
タのレイアウトを示す平面図である。なお、図３（ａ）
及び（ｂ）には、ＭＯＳトランジスタの拡散層３及び高
抵抗領域４のみ図示してある。図３（ａ）に示すよう
に、拡散層３の両端辺に高抵抗領域４が形成されている
従来例２のＭＯＳトランジスタを並べたものに対して、
図３（ｂ）に示すように、本実施例のＭＯＳトランジス
タは、拡散層３のソース領域となる領域のゲート幅方向
の一方の端辺及び拡散層３のドレイン領域となる領域の
ゲート幅方向の他方の端辺にのみ高抵抗領域が形成され
ているため、集積度を高くとることができる。また、高
抵抗領域が形成されている段差を利用して配置すること
もできる。

【００２８】ＭＯＳトランジスタ形成領域の段差を利用
して配置すれば、繰り返しが多いレイアウト等で素子の
集積密度を向上させることができると共にソース・ドレ
イン領域に均一に電界を印加でき、かつフィールド酸化
膜とチャネル領域が接しないようにし、第１の実施例と
同様にＳＴＩ技術により形成されたフィールド酸化膜の
欠陥によりＭＯＳトランジスタの特性が劣化することを
防止することができる。

【００２９】なお、第１及び第２実施例ではＮチャネル
型ＭＯＳトランジスタについて説明したが、Ｐチャネル
型ＭＯＳトランジスタにおいても、ソース・ドレイン領
域となるＰ⁺拡散層と素子分離絶縁層との間にＰ^-拡散層
を形成することにより、同様の効果を奏する。

【００３０】また、ソース・ドレイン領域のゲート幅方
向の一方の端辺と素子分離絶縁膜との間に設ける高抵抗
領域は高抵抗であればよく、従って、ソース・ドレイン
領域と逆導電型の不純物イオンが注入されていてもよ
い。例えば、Ｎチャンネル型ＭＯＳトランジスタにＰ型
の不純物イオンを注入してＰ^-拡散層を形成することが
できる。更に、ＬＤＤ等の拡散層を形成する際にマスク
を形成し、不純物イオンが注入されない領域としてもよ
い。

【００３１】

【発明の効果】以上、詳述したように、本発明によれ
ば、ゲート幅方向のソース・ドレイン領域の一方の端辺
と溝分離法により形成された素子分離絶縁膜との間には
高抵抗領域が設けられているため、素子分離絶縁膜によ
り仕切られた素子領域境界にて生じる欠陥によるデバイ
ス特性の劣化を防止すると共に、高抵抗領域がゲート幅
方向のソース・ドレイン領域の互いに逆方向の一方の端
辺にのみ設けられているため、従来と比べて素子領域の
面積を小さくすることができ、半導体記装置等のデバイ
スへ使用すれば、集積密度を向上させることができ、高
性能及び高速化を図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例に係るＭＯＳト
ランジスタを示す平面図、（ｂ）は（ａ）のＡ−Ａ線に
よる断面図である。

【図２】（ａ）は本発明の第２の実施例に係るＭＯＳト
ランジスタを示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に
よる断面図である。

【図３】本発明の第２の実施例に係るＭＯＳトランジス
タのレイアウトを示す平面図である。

【図４】（ａ）は従来のＭＯＳトランジスタを示す平面
図、（ｂ）は（ａ）のＥ−Ｅ線による断面図である。

【図５】（ａ）は従来例１のＭＯＳトランジスタを示す
平面図、（ｂ）は（ａ）のＤ−Ｄ線による断面図であ
る。

【図６】（ａ）は従来例２のＭＯＳトランジスタを示す
平面図、（ｂ）は（ａ）のＣ−Ｃ線による断面図であ
る。

【図７】サブスレッショルド領域におけるゲート電圧−
ドレイン電流特性を示すグラフ図である。

【符号の説明】

１１、２１、３１、４１、５１；フィールド酸化膜１２、２２、３２、５２；ソース領域１３、２３、３３、５３；ドレイン領域１４、２４、３４、４４、５４；境界１５、２５、３５、４５、５５；ゲート電極１９ａ、１９ｂ、２９ａ、２９ｂ、３８；Ｎ^-拡散層２０、３０、３９、４６、５７；Ｐ型シリコン基板

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F040 DA00 DA01 DB10 DC01 EC01 EC07 EC13 EE01 EF01 EF02 EK05 EM01 FA03 FA05 FA19 FB02 FB04 FC10

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に溝分離法により形成さ
れた素子分離絶縁層と、前記素子分離絶縁層に仕切られ
た素子領域に形成されソース・ドレイン領域となる拡散
層と、前記ソース・ドレイン領域に挟まれたチャネル領
域の上に形成されたゲート電極とを有する半導体装置に
おいて、前記ソース領域のゲート幅方向の一方の端辺と
前記素子分離絶縁層との間に前記拡散層より抵抗が高い
第１の高抵抗領域が形成され、前記ドレイン領域の前記
ゲート幅方向の他方の端辺と前記素子分離絶縁層との間
に前記拡散層より抵抗が高い第２の高抵抗領域が形成さ
れていることを特徴とする半導体装置。
【請求項２】前記ソース領域のゲート幅方向の前記一
方の端辺の前記チャネル領域側の端部と、前記ドレイン
領域のゲート幅方向の一方の端辺の前記チャネル領域側
の端部とを結ぶ線分は、前記素子分離絶縁層と前記素子
領域との境界に対して、θ（９０゜＞θ＞０゜）の角度
をなし、前記ソース領域のゲート幅方向の他方の端辺の
前記チャネル領域側の端部と、前記ドレイン領域のゲー
ト幅方向の前記他方の端辺の前記チャネル領域側の端部
とを結ぶ線分は、前記素子分離絶縁層と前記素子領域と
の境界に対して、θ（９０゜＞θ＞０゜）の角度をなす
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記素子領域は矩形状をなし、前記ソー
ス領域と前記ドレイン領域とはゲート幅方向にずれて対
向していることを特徴とする請求項１又は２に記載の半
導体装置。
【請求項４】前記ソース領域と前記ドレイン領域とは
正対していることを特徴とする請求項１又は２に記載の
半導体装置。
【請求項５】前記第１の高抵抗領域及び第２の高抵抗
領域には、前記ソース・ドレイン領域と同一導電型の不
純物イオンが前記ソース・ドレイン領域より低濃度に注
入されていることを特徴とする請求項１乃至４のいずれ
か１項に記載の半導体装置。
【請求項６】前記第１の高抵抗領域及び第２の高抵抗
領域には、前記ソース・ドレイン領域と逆導電型の不純
物イオンが前記ソース・ドレイン領域より低濃度に注入
されていることを特徴とする請求項１乃至４のいずれか
１項に記載の半導体装置。