JP2016046456A - 半導体装置 - Google Patents

Abstract

【課題】ゲートオフの際に基板へ押し出される少数キャリアの数を減少させることにより、ＰＣＢＨ不良特性を改善する。
【解決手段】半導体装置１は、第１チャネル領域１１２と、第１チャネル領域１１２と隣接して配置される第２チャネル領域１１４と、第２チャネル領域１１４を挟んで第１チャネル領域１１２と対向するソースドレイン領域としての不純物拡散層１４２と、第１チャネル領域１１２を覆う第１ゲート電極１３０と、第１ゲート電極１３０と隣接して配置され、第２チャネル領域１１４を覆う第２ゲート電極１３２とを備えている。第１ゲート電極１３０と第２ゲート電極１３２は互いに異なる仕事関数を有する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、絶縁ゲート型電界効果トランジスタのゲート電極構造に関するものである。

溝ゲートトランジスタは良く知られた技術である。一般に、トランジスタの閾値電圧はチャネル長の縮小に伴って低下する。これをチャネル内の不純物の増加で補おうとすると接合リークが増加してデータ保持特性が悪化する。これに対し、溝ゲート構造では深さ方向にチャネルを設けるので、微細化が進展しても所定のチャネル長を維持することが可能である。

溝ゲートトランジスタの問題点の一つは溝底付近での相互コンダクタンスが低下することである。溝ゲートのチャネルはゲート左右の垂直部分と溝底部分とに分けて考えることができ、全体としてはこれら３つのトランジスタの直列接続からなる。このうち、垂直部分の相互コンフダクタンスは通常のプレーナトランジスタと変わらないが、溝底部分はゲート電圧による電界が底部の曲率に依存して分散するため相互コンダクタンスが悪化する。これは極端にゲート絶縁膜が厚いトランジスタと等価である。溝底部分はいわば「関所」であり、トランジスタ全体の能力は溝底部分に律側され、駆動能力の低下などの問題を生ずる。この問題は微細化に伴って深刻化する。溝ゲートの曲率半径が小さくなるからである。

上記問題の対策として、サドルフィントランジスタが提案されている。その構造は図１０のように、半導体基板１０に形成されたゲート溝１１の溝底１２をフィン形状にしたものであり、全体としてはプレーナトランジスタとフィントランジスタの直列接続となる。

サドルフィントランジスタには二つの特徴がある。一つは溝底部の相互コンダクタンスが高いことであり、もう一つは閾値電圧が低いことであるが、この二つは一体不可分である。プレーナトランジスタでは印加したゲート電圧がゲート絶縁膜容量とチャネル空乏層容量とに分圧される。このうち、チャネル電位の制御に寄与するのはチャネル空乏層容量に分圧された成分のみである。一方、フィントランジスタにおいてはチャネル空乏層容量が実質存在しない。チャネル領域全体が空乏化するからである。したがって、プレーナトランジスタと異なり、サドルフィントランジスタのゲート電圧は分圧されず、印加したゲート電圧すべてがチャネル電位制御に寄与する。これは完全空乏化動作と呼ばれる。またこの動作を利用する素子は完全空乏化素子と呼ばれる。このように、フィンは溝底の関所に対する迂回路として機能する。

プレーナチャネルとフィンチャネルそれぞれの電流駆動能力とゲート電圧の関係を図１１に示す。フィンチャネルはプレーナチャネルに比べてより低いゲート電圧でオンする。またゲート電圧に対する電流駆動能力の傾きも大きい。電流駆動能力は常に「フィンチャネル＞プレーナチャネル」なので、トランジスタ全体としての能力はプレーナチャネルによって決まる。

特開２０１１−１８１５８５公開公報

サドルフィントランジスタの問題点はオンからオフへの遷移期間にある。図１２に示すように、いま着目ゲートが活性状態にあるとする。電流駆動能力、すなわち電界誘起キャリア数が「フィンチャネル＞プレーナチャネル」であることは前述の通りである。そのため、着目ゲートのゲート電位を活性状態から待機状態へ遷移させるとまずプレーナチャネルが遮断される。このときフィン部にはまだ多数の電界誘起キャリアが残存している。本来であればこのキャリアはソース電極へ排出されるべきものである。しかしソースへと通ずるプレーナチャネルは既に存在しないので、行き場を失った余剰キャリアはゲート電界に反発し、基板へ押し出される。以降に生じる現象は「基板中への少数キャリア注入」として知られている。

押し出されたキャリアは中性領域を拡散していく。この種のトランジスタをＤＲＡＭメモリセルのアクセストランジスタの適用した場合において、拡散長の範囲内にキャパシタノード電極であるＰＮ接合が存在する場合、少数キャリアは空乏層電界に取り込まれメモリセル情報を破壊する危険がある。この情報破壊は一方向性である。例えばキャリアが電子の場合、セル電位がＨ→Ｌの情報破壊が起こる。

また、従来のサドルフィントランジスタ特性はフィン部の形状に大きく依存するため、フィン部が低すぎる場合には従来の単純溝ゲートトランジスタと同様に駆動能力の低下の問題を生ずる。逆に、フィン部が高すぎる場合には基板中への少数キャリアの注入量の増加に起因するデータ保持特性の悪化が問題となる。

上記課題を解決するため、本発明の第１の側面による半導体装置は、第１チャネル領域と、前記第１チャネル領域と隣接して配置される第２チャネル領域と、前記第２チャネル領域を挟んで前記第１チャネル領域と対向するソースドレイン領域と、前記第１チャネル領域を覆う第１ゲート電極と、前記第１ゲート電極と隣接して配置され、前記第２チャネル領域を覆う第２ゲート電極とを備え、前記第１ゲート電極と前記第２ゲート電極は互いに異なる仕事関数を有することを特徴とする。

本発明によれば、第１チャネル領域の閾値電圧と第２チャネル領域の閾値電圧が大きく異なる場合であっても、適切な仕事関数を有するゲート電極材料の選択によって閾値差を縮小することができ、一方のチャネル領域がオフした時点での他方のチャネル領域の余剰キャリアを減らすことができる。この結果、ゲートオフの際に基板へ押し出される少数キャリアの数を減少させることができ、ＰＣＢＨ不良特性を改善することができる。

本発明の第２の側面による半導体装置は、半導体基板と、前記半導体基板上のゲート溝と、前記ゲート溝の底部の第１チャネル領域と、前記ゲート溝に隣接して前記半導体基板上に配置されるソースドレイン領域と、前記第１チャネル領域と前記ソースドレイン領域に挟まれ、前記ゲート溝の内側面部に配置される第２チャネル領域と、前記ゲート溝の底部を埋設して前記第１チャネル領域を覆う第１ゲート電極と、前記第１ゲート電極を覆い、前記ゲート溝の一部を埋設すると共に前記第２チャネル領域を覆う第２ゲート電極とを備え、前記第１ゲート電極と前記第２ゲート電極は互いに異なる仕事関数を有することを特徴とする。

本発明の第３の側面による半導体装置は、半導体基板上にソースドレイン領域及びチャネル領域が配置され、前記チャネル領域上を覆うゲート絶縁層を備える絶縁ゲート型電界効果トランジスタにおいて、前記チャネル領域上に、第１の材料からなる第１ゲート電極と、前記第１の材料とは仕事関数が異なる第２の材料からなる第２ゲート電極とを配置することを特徴とする。

本発明による半導体装置は、チャネル領域の閾値電圧がその位置や形状によって大きく異なる場合であっても、ゲート電極材料の工夫によってこの閾値差を縮小することができ、一方のチャネル領域がオフした時点での他方のチャネル領域の余剰キャリアを減らすことができる。この結果、ゲートオフの際に基板へ押し出される少数キャリアの数を減少させることができ、ＰＣＢＨ不良特性を改善することができる。

図１は、本発明の第１の実施の形態による半導体装置の構造を示す略平面図である。 図２は、図１のＡ−Ａ'線に沿った半導体装置の断面図である。 図３は、図１のＢ−Ｂ'線に沿った半導体装置の断面図である。 図４は、第１の実施の形態による半導体装置におけるプレーナチャネルとフィンチャネルそれぞれの電流駆動能力とゲート電圧の関係を示すグラフである。 図５は、本発明の第２の実施の形態による半導体装置の構造を示す図であって、図１のＡ−Ａ'線に沿った断面図である。 図６は、本発明の第２の実施の形態による半導体装置の構造を示す図であって、図１のＢ−Ｂ'線に沿った断面図である。 図７は、本発明の第３の実施の形態による半導体装置の構造を示す略平面図である。 図８は、図７のＡ−Ａ'線に沿った半導体装置の断面図である。 図９は、図７のＢ−Ｂ'線に沿った半導体装置の断面図である。 図１０は、従来のサドルフィントランジスタの構造を示す図である。 図１１は、プレーナチャネルとフィンチャネルそれぞれの電流駆動能力とゲート電圧の関係を示すグラフである。 図１２は、従来のサドルフィントランジスタの問題点を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。

図１は、本発明の第１の実施の形態による半導体装置１の構造を示す略平面図である。また図２は、図１のＡ−Ａ'線に沿った半導体装置１の断面図であり、図３は、図１のＢ−Ｂ'線に沿った半導体装置１の断面図である。

図１に示すように、半導体装置１は、半導体基板１００上に形成された絶縁ゲート型電界効果トランジスタであって、半導体基板１００上に設けられた素子分離絶縁層１０５によって相互に絶縁分離された複数の活性領域１１０を備えている。活性領域１１０はＸ方向に細長い略矩形状の領域であって、活性領域１１０の長手方向の両端部の各々と重なる位置にはコンタクトプラグ１５０が配置されており、コンタクトプラグ１５０の上端は第１配線層１６０に接続されている。また半導体装置１はＹ方向に延びるゲート配線１２６（ワード線）を有しており、ゲート配線１２６は活性領域１１０の長手方向の中央部を通過して活性領域１１０と交差するように配置されている。複数の活性領域１１０の各々はトランジスタの形成領域である。

図２及び図３に示すように、半導体装置１は、ゲート溝１２８の底部に配置される第１チャネル領域１１２と、ゲート溝１２８に隣接して半導体基板１００上に配置される不純物拡散層１４２と、第１チャネル領域１１２と不純物拡散層１４２に挟まれ、ゲート溝１２８の側部に配置される第２チャネル領域１１４と、ゲート溝１２８の底部を埋設して第１チャネル領域１１２を覆う第１ゲート電極１３０と、第１ゲート電極１３０を覆い、ゲート溝１２８の一部を埋設すると共に第２チャネル領域１１４を覆う第２ゲート電極１３２とを備えている。

半導体基板１００上には第１層間絶縁層１４８、ストッパ絶縁層１５２及び第２層間絶縁層１５４が順に形成されており、第１層間絶縁層１４８の上面には配線層１６０が形成されている。コンタクトプラグ１５０は第１層間絶縁層１４８を貫通して配線層１６０と不純物拡散層１４２とを接続している。不純物拡散層１４２はトランジスタのソースドレイン領域を構成している。

ゲート絶縁層１２５はゲート溝１２８の内壁面を覆っており、第１チャネル領域１１２と第１ゲート電極１３０との間の領域から第２チャネル領域１１４と第２ゲート電極１３２との間の領域にかけて連続して延在している。第１チャネル領域１１２、第２チャネル領域１１４及び不純物拡散層１４２は、ゲート溝１２８の内壁面に接する半導体基板１００内に形成される。

ゲート溝１２８は、上部、中間部、底部の３つの領域に区画することができ、第１ゲート電極１３０はゲート溝１２８の底部を埋設して第１チャネル領域と対向している。第２ゲート電極１３２は第１ゲート電極１３０を覆っており、ゲート溝１２８の中間部を埋設している。さらに、キャップ絶縁層１３７は第２ゲート電極１３２を覆っており、ゲート溝１２８の上部を埋設している。第１ゲート電極１３０は、ゲート絶縁層１２５を介して第１チャネル領域１１２と対向しており、第２ゲート電極１３２は、第２チャネル領域１１４とゲート絶縁層１２５を介して対向している。

図３に示すように、本実施形態による半導体装置１はサドルフィントランジスタであり、ゲート溝１２８の底部における半導体基板１００上に、当該ゲート溝１２８と交差するサドルフィン１００ａを備えている。そして、ゲート絶縁層１２５は第１の部分１２５ａと第２の部分１２５ｂを有し、第１ゲート電極１３０は第１の部分１２５ａと第２の部分１２５ｂの両方に接しており、第１の部分１２５ａ及び第２の部分１２５ｂはサドルフィン１００ａを挟んで互いに対向している。サドルフィン構造の場合、フィン部がチャネル中央部となり、プレーナ部がチャネル端部となる。

サドルフィントランジスタにおける第１チャネル領域１１２と第２チャネル領域１１４の閾値差を縮小するため、第１ゲート電極１３０及び第２ゲート電極１３２には仕事関数が互いに異なる電極材料がそれぞれ用いられている。

トランジスタがｐチャネルトランジスタであり、第１チャネル領域１１２がｐ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも小さな仕事関数を有することが必要である。具体的には、第１ゲート電極１３０はｎ型の導電型を有するシリコンからなり、第２ゲート電極１３２は窒化チタン（ＴｉＮ）からなることが好ましい。

また、トランジスタがｎチャネルトランジスタであり、第１チャネル領域１１２がｎ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも大きな仕事関数を有することが必要である。具体的には、第１ゲート電極１３０はｐ型の導電型を有するシリコンからなり、第２ゲート電極１３２は窒化チタン（ＴｉＮ）からなることが好ましい。

図４は、半導体装置１におけるプレーナチャネルとフィンチャネルそれぞれの電流駆動能力とゲート電圧の関係を示すグラフである。

図４に示すように、半導体装置１におけるフィンチャネルの閾値電圧はプレーナチャネルの閾値電圧とほぼ等しい。すなわち、フィンチャネルはプレーナチャネルとほぼ同じゲート電圧でオンするので、プレーナチャネルがオフした時点でのフィン領域の余剰キャリアを減らすことができる。この結果、ゲートオフの際に基板へ押し出される少数キャリアの数を減らすことができ、これによりＰＣＢＨ不良特性を改善することができる。

図５及び図６は、本発明の第２の実施の形態による半導体装置２の構造を示す断面図であって、特に図５は図１のＡ−Ａ'線に沿った断面図、また図６は図１のＢ−Ｂ'線に沿った断面図である。

図５及び図６に示すように、半導体装置２は、サドルフィントランジスタではなく通常の溝ゲートトランジスタ（単純溝ゲートトランジスタ）であり、その特徴は、ゲート配線１２６が第１及び第２ゲート電極１３０，１３２を有し、第１ゲート電極１３０と第２ゲート電極１３２の仕事関数が互いに異なる点にある。単純溝ゲート構造は、図３におけるサドルフィン１００ａがない構造であって、サドルフィン１００ａの位置には第１ゲート電極１３０が存在している。また単純溝ゲート構造の場合、チャネル湾曲部がチャネル中央部となり、チャネル端部がチャネル端部となる。

トランジスタがｐチャネルトランジスタであり、第１チャネル領域１１２がｐ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも大きな仕事関数を有することが必要である。具体的には、第１ゲート電極１３０は窒化チタン（ＴｉＮ）からなり、第２ゲート電極１３２はｎ型の導電型を有するシリコンからなることが好ましい。

また、トランジスタがｎチャネルトランジスタであり、第１チャネル領域１１２がｎ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも小さな仕事関数を有することが必要である。具体的には、第１ゲート電極１３０は窒化チタンからなり、第２ゲート電極１３２はｐ型の導電型を有するシリコン材料からなることが好ましい。

本実施形態による半導体装置２は、第１の実施の形態と同様の効果を奏することができる。すなわち、チャネル端部の閾値電圧はチャネル湾曲部の閾値電圧とほぼ等しく、チャネル端部はチャネル湾曲部とほぼ同じゲート電圧でオンするので、チャネル湾曲部がオフした時点でのチャネル端部領域の余剰キャリアを減らすことができる。この結果、ゲートオフの際に基板へ押し出される少数キャリアの数を減らすことができ、これによりＰＣＢＨ不良特性を改善することができる。

図７は、本発明の第３の実施の形態による半導体装置の構造を示す略平面図である。また図８は、図７のＡ−Ａ'線に沿った半導体装置の断面図であり、図９は、図７のＢ−Ｂ'線に沿った半導体装置の断面図である。

図７乃至図９に示すように、半導体装置３は、溝ゲートトランジスタではなくプレーナトランジスタであり、その特徴は、ゲート配線１２６が第１及び第２ゲート電極１３０，１３２を有し、第１ゲート電極１３０と第２ゲート電極１３２の仕事関数が互いに異なる点にある。

図７に示すように、半導体装置３は、半導体基板１００上に設けられた素子分離絶縁層１０５によって相互に絶縁分離された複数の活性領域１１０を備えている。なお図７では活性領域１１０が１つだけ示されている。活性領域１１０はＸ方向に細長い略矩形状の領域であるが、上記半導体装置１，２の活性領域１１０に比べるとその幅は比較的広い。活性領域１１０の長手方向の両端部と重なる位置にはコンタクトプラグ１５０が配置されており、コンタクトプラグ１５０の上端は配線層１６０に接続されている。また半導体装置３はＹ方向に延びるゲート配線１２６を有しており、ゲート配線１２６は活性領域１１０の長手方向の中央部を通過して活性領域１１０と交差するように配置されている。

図８及び図９に示すように、半導体基板１００の活性領域１１０には、ゲート配線１２６を構成する第１ゲート電極１３０及び第２ゲート電極１３２，１３２が設けられている。第２ゲート電極１３２は第１ゲート電極１３０左右の側面をそれぞれ覆っており、さらに第２ゲート電極１３２の外側側面はサイドウォールスペーサ１３５に覆われている。第１ゲート電極１３０の底面及び第２ゲート電極１３２の底面はゲート絶縁層１２５を介して半導体基板１００の表面と接している。

半導体基板１００の活性領域１１０内の第１チャネル領域１１２は第１ゲート電極１３０の下方に配置されており、第２チャネル領域１１４は第１チャネル領域１１２の両側に配置されている。つまり、プレーナチャネルの中央部が第１チャネル領域１１２であり、プレーナチャネルの端部が第２チャネル領域１１４である。そのため、第２チャネル領域１１４は第２ゲート電極１３２の下方に配置されており、第１チャネル領域１１２と高濃度不純物拡散層１４２に挟まれている。

活性領域１１０内のゲート配線１２６の両側には低濃度不純物拡散層１４０（ＬＤＤ層）が設けられており、さらにその外側には高濃度不純物拡散層１４２がそれぞれ設けられている。さらに、高濃度不純物拡散層１４２の上面には金属シリサイド層１４５が形成されている。高濃度不純物拡散層１４２は、ゲート配線１２６に隣接して半導体基板１００上に配置されたソーストレイン領域を構成している。

半導体基板１００上には第１層間絶縁層１４８、第１ストッパ絶縁層１５２及び第２層間絶縁層１５４が順に形成されており、第１層間絶縁層１４８の上面には配線層１６０が形成されている。コンタクトプラグ１５０は第１層間絶縁層１４８を貫通して金属シリサイド層１４５に接続されており、これにより配線層１６０と高濃度不純物拡散層１４２とが電気的に接続されている。

プレーナトランジスタにおける第１チャネル領域１１２と第２チャネル領域１１４の閾値差を縮小するため、第１ゲート電極１３０及び第２ゲート電極１３２には仕事関数が互いに異なる電極材料がそれぞれ用いられている。

トランジスタがｐチャネルトランジスタであり、第１チャネル領域１１２がｐ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも大きな仕事関数を有する。具体的には、第１ゲート電極１３０は窒化チタン（ＴｉＮ）からなり、第２ゲート電極１３２はｎ型の導電型を有するシリコンからなることが好ましい。

また、トランジスタがｎチャネルトランジスタであり、第１チャネル領域１１２がｎ型の導電型を有する場合、第１ゲート電極１３０は第２ゲート電極１３２よりも小さな仕事関数を有する。具体的には、第１ゲート電極１３０は窒化チタンからなり、第２ゲート電極１３２はｐ型の導電型を有するシリコン材料からなることが好ましい。

本実施形態による半導体装置３は、第１及び第２の実施の形態と同様の効果を奏することができる。すなわち、チャネル端部の閾値電圧はチャネル中央部の閾値電圧とほぼ等しく、チャネル端部はチャネル中央部とほぼ同じゲート電圧でオンするので、チャネル中央部がオフした時点でのチャネル端部領域の余剰キャリアを減らすことができる。この結果、ゲートオフの際に基板へ押し出される少数キャリアの数を減らすことができ、これによりＰＣＢＨ不良特性を改善することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記第１〜第３の実施形態では、第１及び第２ゲート電極１３０，１３２の材料としてｎ型導電型のシリコン、ｐ型導電型のシリコン及びＴｉＮを挙げたが、これら以外にも、例えばＮｉ、Ｃｏ、Ｐｔを含む金属シリサイド全般、Ｗ、Ａｌを含む金属材料全般、或いは、ＴａＮを含む金属窒化物全般などを用いることが可能である。

１〜３ 半導体装置
１００ 半導体基板
１００ａ サドルフィン
１０５ 素子分離絶縁層
１１０ 活性領域
１１２ 第１チャネル領域
１１４ 第２チャネル領域
１２５ ゲート絶縁層
１２５ａ ゲート絶縁層の第１の部分
１２５ｂ ゲート絶縁層の第２の部分
１２６ ゲート配線
１２８ ゲート溝
１３０ 第１ゲート電極
１３２ 第２ゲート電極
１３５ サイドウォールスペーサ
１３７ キャップ絶縁層
１４０ 低濃度不純物拡散層（ＬＤＤ層）
１４２ （高濃度）不純物拡散層
１４５ 金属シリサイド層
１４８ 第１層間絶縁層
１５０ コンタクトプラグ
１５２ ストッパ絶縁層
１５４ 第２層間絶縁層
１６０ 配線層

Claims (20)

1. 第１チャネル領域と、
   前記第１チャネル領域と隣接して配置される第２チャネル領域と、
   前記第２チャネル領域を挟んで前記第１チャネル領域と対向するソースドレイン領域と、
   前記第１チャネル領域を覆う第１ゲート電極と、
   前記第１ゲート電極と隣接して配置され、前記第２チャネル領域を覆う第２ゲート電極と、
   を備え、
   前記第１ゲート電極と前記第２ゲート電極は互いに異なる仕事関数を有する、半導体装置。
2. 前記第１チャネル領域と前記第１ゲート電極との間から、前記第２チャネル領域と前記第２ゲート電極の間に渡って連続して延在するゲート絶縁層をさらに備える、請求項１に記載の半導体装置。
3. 半導体基板と、
   半導体基板上のゲート溝をさらに備え、
   前記第１、第２チャネル領域及びソースドレイン領域は前記ゲート溝の内壁面に配置される、請求項２に記載の半導体装置。
4. 前記ゲート溝は上部、底部及び前記上部と底部に挟まれた中間部に区画され、
   前記第１チャネル領域は前記ゲート溝の前記底部の凹形状部分を含む、請求項３に記載の半導体装置。
5. 前記第１ゲート電極は前記ゲート溝の底部を埋設して前記第１チャネル領域と対向する、請求項４に記載の半導体装置。
6. 前記第２ゲート電極は前記第１ゲート電極上を覆い、前記ゲート溝の前記中間部を埋設する、請求項５に記載の半導体装置。
7. 前記第１チャネル領域はｐ型導電型を有し、前記第１ゲート電極はｎ型導電型のシリコンからなり、前記第２ゲート電極は窒化チタンからなる、請求項６に記載の半導体装置。
8. 前記第１チャネル領域はｎ型導電型を有し、前記第１ゲート電極はｐ型導電型のシリコンからなり、前記第２ゲート電極は窒化チタンからなる、請求項６に記載の半導体装置。
9. 前記ゲート溝の底部の前記半導体基板上に、前記ゲート溝と交差するサドルフィンをさらに備える、請求項６に記載の半導体装置。
10. 前記ゲート絶縁層は第１の部分と第２の部分をさらに備え、前記第１の部分及び前記第２の部分は前記サドルフィンを挟んで互いに対向する、請求項９に記載の半導体装置。
11. 前記第１チャネル領域はｐ型導電型を有し、前記第１ゲート電極はｐ型導電型のシリコンからなり、前記第２ゲート電極は窒化チタンからなる、請求項１０に記載の半導体装置。
12. 前記第１チャネル領域はｎ型導電型を有し、前記第１ゲート電極はｎ型導電型のシリコンからなり、前記第２ゲート電極は窒化チタンからなる、請求項１０に記載の半導体装置。
13. 前記ゲート絶縁層は前記ソースドレイン領域へさらに延在する、請求項２に記載の半導体装置。
14. 前記第２ゲート電極は前記ソースドレイン領域上をさらに覆う、請求項１３に記載の半導体装置。
15. 半導体基板と、
    前記半導体基板上のゲート溝と、
    前記ゲート溝の底部の第１チャネル領域と、
    前記ゲート溝に隣接して前記半導体基板上に配置されるソースドレイン領域と、
    前記第１チャネル領域と前記ソースドレイン領域に挟まれ、前記ゲート溝の内側面部に配置される第２チャネル領域と、
    前記ゲート溝の底部を埋設して前記第１チャネル領域を覆う第１ゲート電極と、
    前記第１ゲート電極を覆い、前記ゲート溝の一部を埋設すると共に前記第２チャネル領域を覆う第２ゲート電極と、
    を備え、
    前記第１ゲート電極と前記第２ゲート電極は互いに異なる仕事関数を有する、半導体装置。
16. 前記ゲート溝底部の前記半導体基板上に、前記ゲート溝と交差するサドルフィンをさらに備える、請求項１５に記載の半導体装置。
17. 前記ゲート絶縁層は第１の部分及び第２の部分をさらに備え、前記第１の部分及び前記第２の部分は前記サドルフィンを挟んで互いに対向する、請求項１６に記載の半導体装置。
18. 前記第１ゲート電極は前記ゲート絶縁層の前記第１及び第２の部分と接して覆う、請求項１７に記載の半導体装置。
19. 半導体基板上にソースドレイン領域及びチャネル領域が配置され、前記チャネル領域上を覆うゲート絶縁層を備える絶縁ゲート型電界効果トランジスタにおいて、
    前記チャネル領域上に、第１の材料からなる第１ゲート電極と、前記第１の材料とは仕事関数が異なる第２の材料からなる第２ゲート電極と、を配置することを特徴とする半導体装置。
20. 前記第１ゲート電極及び前記第２ゲート電極の双方を同期して駆動することによって前記絶縁ゲート型電界効果トランジスタを動作させることを特徴とする請求項１９に記載の半導体装置。

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