JP5864058B2

JP5864058B2 - 半導体装置

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Publication number: JP5864058B2
Application number: JP2012031203A
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Inventors: 竹村　保彦; 保彦竹村
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Filing date: 2012-02-16
Publication date: 2016-02-17
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Description

本発明は、半導体メモリ装置に関する。

１つのキャパシタと１つのトランジスタ（セルトランジスタという）から構成されるダイナミック・ランダム・アクセス・メモリ（１Ｔｒ−ＤＲＡＭ）は代表的な半導体メモリ装置として広く用いられている。しかしながら、回路の微細化の一方でキャパシタの容量が不変であることを要求されるため、キャパシタの形成が大きな障害となりつつある。

そのような状況下で、２つのトランジスタと１つのキャパシタよりなるゲインセル（例えば、特許文献１参照）は、従来の１Ｔｒ−ＤＲＡＭの問題を解決できる可能性があり注目される。１Ｔｒ−ＤＲＡＭのキャパシタの容量はビット線の寄生容量との比率で決定されるのに対し、ゲインセルのキャパシタの容量は読み出しトランジスタのゲート容量との比率で決定されるため、微細化によってトランジスタが小さくなれば、それに応じて、キャパシタの容量も小さくできるためである。

図１を用いてゲインセルの回路について簡単に説明する。図１には４つのメモリセルが示されているが、このうち、書き込みトランジスタＷＴｒ＿１＿１を有するメモリセルについて説明する。このメモリセルにおいては、書き込みトランジスタＷＴｒ＿１＿１以外に、読み出しトランジスタＲＴｒ＿１＿１とキャパシタを有する。

書き込みトランジスタＷＴｒ＿１＿１のソースと読み出しトランジスタＲＴｒ＿１＿１のゲートとキャパシタの１つの端子はともに接続され、メモリノードを形成する。また、キャパシタの他方の端子は読み出しワード線ＲＷＬ＿１に、書き込みトランジスタＷＴｒ＿１＿１のゲートは書き込みワード線ＷＷＬ＿１に、書き込みトランジスタＷＴｒ＿１＿１のドレインは書き込みビット線ＷＢＬ＿１に、読み出しトランジスタＲＴｒ＿１＿１のドレインは読み出しビット線ＲＢＬ＿１に、読み出しトランジスタＲＴｒ＿１＿１のソースは共通配線ＣＬにそれぞれ接続される。

このようなメモリセルをマトリクス状に配置し、それらを書き込みワード線ＷＷＬ、書き込みビット線ＷＢＬ、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬ、共通配線ＣＬ等で接続する。

米国特許第７４６８９０１号明細書米国特許第７７７２０５３号明細書米国特許出願公開２０１１／０２０５７７４号明細書米国特許第５３０２８４３号明細書

しかしながら、ゲインセルの集積度を高めることに関しては十分に検討されてきたとは言えない。ゲインセルは２つのトランジスタを有するため、平面的に配置するのでは１つのメモリセルの面積が大きくなってしまい、１Ｔｒ−ＤＲＡＭのような６Ｆ^２（Ｆは最小加工寸法、ＦｅａｔｕｒＳｉｚｅ）というような小さなセル面積を実現することは困難となる。

加えて、ゲインセルにおいては、書き込みトランジスタのオフ抵抗が十分に高いことが必要である。例えば、キャパシタの容量を１Ｔｒ−ＤＲＡＭの千分の１とする場合、書き込みトランジスタのオフ抵抗が１Ｔｒ−ＤＲＡＭのセルトランジスタのオフ抵抗と同じであれば、キャパシタに蓄えられた電荷は１Ｔｒ−ＤＲＡＭの千分の１の時間でなくなってしまうので、１Ｔｒ−ＤＲＡＭの１０００倍の頻度でリフレッシュをする必要がある。

また、回路が微細化すると、短チャネル効果により、サブスレショールド特性が悪化し、オフ抵抗が低下する傾向にあるが、それに対する有効な対策は明示されていない。

本発明は、上記の課題を鑑みてなされたものであり、例えば、可能な限り面積を削減することのできる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。あるいは、ビット線の寄生容量の削減できる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。また、本発明は信頼性や特性の高い半導体装置およびその作製方法を提供することを課題とする。

本発明の一態様は、基板上に形成された読み出しビット線と、読み出しビット線上に形成された第１の半導体膜と、第１の半導体膜上に形成された凸状の絶縁体と、凸状の絶縁体の側面に形成され、絶縁体を間に挟んで向き合う２本の書き込みワード線と、書き込みワード線と凸状の絶縁体の側面に挟まれた第２の半導体膜と、凸状の絶縁体の頂部に設けられた電極と、凸状の絶縁体上に設けられ、電極と電気的に接続する書き込みビット線とを有する半導体メモリ装置である。

なお、本明細書では、読み出しビット線とはセンスアンプその他の回路に接続した配線、あるいは、センスアンプにより電位が増幅される配線という意味に解釈してもよい。また、書き込みワード線とは書き込みトランジスタのゲートに接続する配線という意味に解釈してもよい。

ここで、読み出しビット線と第１の半導体膜は電気的に接続されていることが好ましい。電気的に接続するとは、間に実用的に十分に抵抗の低い材料を挟んで接続されるという意味である。また、凸状の絶縁体の高さは他の凸状の絶縁体との間隔の１倍以上２０倍以下、好ましくは２倍以上２０倍以下とするとよい。また、書き込みワード線の高さは凸状の絶縁体の高さの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。

本発明の他の一態様は、第１の絶縁体上に読み出しビット線を形成する工程と、読み出しビット線上に第２の絶縁体を形成する工程と、第２の絶縁体に第１のコンタクトホールを形成する工程と、第２の絶縁体上に第１の半導体膜を形成する工程と、第１の半導体膜上に第３の絶縁体を形成する工程と、第３の絶縁体をエッチングして、凸状の絶縁体を形成する工程と、凸状の絶縁体の側面を含む領域に島状あるいはストライプ状の第２の半導体膜を設ける工程と、導電膜を形成する工程と、導電膜を異方性エッチングして凸状の絶縁体の側面に書き込みワード線を形成する工程と、第４の絶縁体を形成する工程と、第４の絶縁体をエッチングして、凸状の絶縁体の頂部に達する第２のコンタクトホールを形成する工程と、第４の絶縁体上に書き込みビット線を形成する工程と、を有する半導体メモリ装置の作製方法である。

ここで、第３の絶縁体をエッチングする工程、および凸状の絶縁体の頂部に達する第２のコンタクトホールを形成する工程はエッチングストッパとなる他の膜を使用してエッチングを制御してもよい。

上記の態様のいずれかにおいて読み出しビット線の下にはセンスアンプあるいはデコーダ等の駆動回路が設けられていてもよい。また、隣接する読み出しビット線の高さあるいは深さは異なってもよい。

また、上記の態様のいずれかにおいて、半導体領域は、移動度が５ｃｍ^２／Ｖｓ以上の半導体よりなることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の１種類あるいは２種類以上の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。

トランジスタのゲートを半導体基板に形成した凹凸の側面に異方性エッチングを用いて設ける構造については知られている（例えば、特許文献４）が、これを半導体メモリの集積化する場合のより好ましい形態については検討されていない。さらには、このようなトランジスタの短チャネル効果抑制のための好ましい形態や、ゲインセルへの好ましい適用形態についても十分に検討されていない。本発明は、それらを十分に検討したものである。

上記の態様あるいは以下に説明する実施の形態に記載されている技術思想の少なくとも１つを採用することにより、書き込みトランジスタのチャネル長は凸状の絶縁体の高さに応じて決定されるものとなる。そのため、凸状の絶縁体の高さを３００ｎｍ、書き込みワード線の高さを３００ｎｍとすると、書き込みトランジスタのチャネル長を３００ｎｍとすることもできる。一方で、チャネル幅は最小加工寸法（例えば、３０ｎｍ）とすることができる。

チャネル長、チャネル幅が共に３０ｎｍのプレーナ型のトランジスタと比較するとオン抵抗は１０倍になる。一方で、短チャネル効果の抑制の結果、オフ抵抗は、例えば、千倍以上、好ましくは１万倍以上とすることができる。このようなセルを１Ｔｒ−ＤＲＡＭのセルと比較する。仮に上記の態様の書き込みトランジスタの電界効果移動度が、１Ｔｒ−ＤＲＡＭに採用されている単結晶シリコンの移動度の十分の１であったとしても、以下の議論から、１Ｔｒ−ＤＲＡＭのセルに勝ることが示される。この場合、移動度が十分の１であり、さらに、チャネル長が１０倍なのでオン抵抗は、１Ｔｒ−ＤＲＡＭの百倍となる。

一方、１Ｔｒ−ＤＲＡＭのキャパシタの容量が３０ｆＦであるのに対し、ゲインセルのキャパシタの容量を、例えば、読み出しトランジスタのゲート容量の１倍以上であればよい。チャネル長、チャネル幅が共に３０ｎｍのプレーナ型のトランジスタのゲート容量は、数十ａＦであるので、ここでは、３００ａＦ（＝０．３ｆＦ）とする。すなわち、１Ｔｒ−ＤＲＡＭのキャパシタの容量（３０ｆＦ）は、ゲインセルのキャパシタの容量の百倍である。

一方で、１Ｔｒ−ＤＲＡＭのセルトランジスタのオン抵抗は、ゲインセルの書き込みトランジスタのオン抵抗の百分の１である。しかし、書き込みに要する時間は、オン抵抗とキャパシタの容量との積であるので、１Ｔｒ−ＤＲＡＭのセルに書き込む時間は、ゲインセルと同じということとなる。

なお、ゲインセルでは、オフ抵抗が十分にないとリフレッシュの頻度が増加して実用的でなくなる。上記のメリットを享受するには書き込みトランジスタのオフ抵抗が１Ｔｒ−ＤＲＡＭのセルトランジスタのオフ抵抗の百倍以上ないと、１Ｔｒ−ＤＲＡＭよりもリフレッシュ頻度が高まる。

この点に関しては、書き込みトランジスタは移動度とチャネル長の寄与で既にオフ抵抗が１Ｔｒ−ＤＲＡＭのセルトランジスタのオフ抵抗は百倍となっているので、リフレッシュ頻度は１Ｔｒ−ＤＲＡＭと同じとできる。さらに、チャネル長が長いために短チャネル効果を抑制できるので、オフ抵抗はさらに高くなる。その結果、リフレッシュ頻度は１Ｔｒ−ＤＲＡＭより少なくなり、待機時の消費電力を削減できる。

以上の議論で明らかになることは、ゲインセルにおいては、もちろんトランジスタの移動度は重要な要素ではあるが、それ以上に、オフ抵抗を増加させることの方が重要であるということである。すなわち、用いる半導体材料が何であれ、オン抵抗とオフ抵抗の比（オンオフ比＝オフ抵抗／オン抵抗）が１０桁以上、好ましくは２０桁以上あれば、ゲインセルの書き込みトランジスタとして用いられうることを示唆している。

例えば、オンオフ比が２０桁となるような半導体材料を用いるのであれば、リフレッシュの頻度を著しく低下させることができ、例えば、１年に一度以下の頻度でよくなる。

そして、より高度に集積化することの方が重要ともなる。通常、長チャネル化によりオフ抵抗を増加させることはできるが、そのままでは微細化に逆行してしまう。この点に関しては、上記の態様あるいは以下の実施の形態のいずれか１つを用いることによりメモリセルの面積を６Ｆ^２以下、例えば、５Ｆ^２とできる。

なお、上記の態様あるいは以下の実施の形態のいずれか１つにおいては、アスペクト比の大きな凸状の絶縁体を形成することが必要であるが、これは、１Ｔｒ−ＤＲＡＭで用いられているアスペクト比の大きなキャパシタとは全く性格が異なることを指摘する。

１Ｔｒ−ＤＲＡＭではスタック型あるいはトレンチ型のキャパシタが用いられているが、１Ｔｒ−ＤＲＡＭでは、素子が微細化してもキャパシタの容量は一定であることが求められるため、例えば、最小加工寸法が十分の一になるとキャパシタの高さあるいは深さは百倍となることが必要である。これに対し、上記の態様あるいは以下の実施の形態のいずれか１つにおける凸状の絶縁体の高さは、最小加工寸法に依存する必要が無い。

例えば、最小加工寸法が十分の一にする一方で凸状の絶縁体の高さを不変とすることもできる。その場合、凸状の絶縁体の側面に設けられる書き込みトランジスタのチャネル幅は十分の一となる。すなわち、書き込みトランジスタのオフ抵抗は１０倍となる。一方、読み出しトランジスタのゲート容量は百分の１となるが、キャパシタの容量は、読み出しトランジスタのゲート容量に必ずしも比例する必要は無く、微細化に応じて、十分の一に留めておくこともできる。この場合、リフレッシュの頻度は微細化前と変わらない。

上記においては、書き込みワード線の高さを３００ｎｍとしたが、実際にはプロセスのマージン等も考慮して、書き込みワード線の高さは凸状の絶縁体の高さの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。例えば、書き込みワード線の高さを凸状の絶縁体の高さの５０％とするとチャネル長は約１５０ｎｍとなる。

また、上記の例では、チャネル長はチャネル幅の１０倍であるが、このようなチャネル長が長いトランジスタは、特に多結晶半導体材料を用いる場合には、しきい値のばらつきが小さくなるという効果もある。

なお、上記の構成では、読み出しビット線は第１の半導体膜の下方にあり、その部分に特に障害となるような構造物が設けられていないことから、読み出しビット線を配置する深さは任意に設定できる。もちろん、読み出しビット線をトランジスタからより離して（すなわち、深い位置に）形成することでより寄生容量を低減できる。また、ある読み出しビット線の深さを隣接する他の読み出しビット線の深さと異なるものとすることによって、隣接する読み出しビット線間に生じる寄生容量をも低減できる。

さらには、読み出しビット線はキャパシタや書き込みワード線等とは離れた位置にあるため、それらとの間での寄生容量も削減でき、信号遅延を抑制できる。

また、読み出しビット線の下にはそれを駆動するための回路を設けることにより、チップ面積を削減できる。一般にＤＲＡＭのチップの表面の２割乃至５割は駆動回路であり、ゲインセルでも同様である。これとメモリセルアレイを重ねることにより、チップ面積を削減することができ、また、同じチップ面積であれば、より多くのメモリセルを形成できる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。

実施の形態１の半導体メモリ装置の回路の例を説明する図である。実施の形態１の半導体メモリ装置の作製工程の例を説明する図である。実施の形態１の半導体メモリ装置の作製工程の例を説明する図である。実施の形態１の半導体メモリ装置の作製工程の例を説明する図である。実施の形態１の半導体メモリ装置の作製工程の例を説明する図である。実施の形態１の半導体メモリ装置の作製工程の例を説明する図である。実施の形態１の半導体メモリ装置に作製工程の例を説明する図である。実施の形態２の半導体メモリ装置の構成の例を説明する図である。実施の形態３の半導体メモリ装置の作製工程の例を説明する図である。実施の形態３の半導体メモリ装置の作製工程の例を説明する図である。実施の形態４の半導体メモリ装置の作製工程の例を説明する図である。実施の形態４の半導体メモリ装置の作製工程の例を説明する図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書において、第１、第２という序数は構成物の混同をさけるために付記するものであり、必ずしも順序を意味するものではない。例えば、第１絶縁体の下層に別の絶縁体があってもよく、第１コンタクトプラグと第２コンタクトプラグの中間の層に別のコンタクトプラグを設けることもできる。

また、本明細書においては、トランジスタのソース、ドレインとは端子の区別のために呼ぶものであり、本明細書でソースとされているものをドレインと解してもよい。
（実施の形態１）

本実施の形態のメモリセルの作製工程を図２乃至図７を用いて説明する。図２、図６、図７は本実施の形態のメモリセルのビット線に平行な一断面を示す。図４、図５は本実施の形態のメモリセルを上方より見た場合の作製工程ごとの模式図を示す。なお、図４、図５では絶縁膜等は記載されていない。図４、図５の点線ＡＢの断面が図２、図６、図７である。

なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、公知の半導体集積回路作成技術等を参照すればよい。以下、図２、図６、図７を順に説明する。必要に応じて、他の図面も参照する。

＜図２（Ａ）＞
第１絶縁体１０１上に、読み出しビット線１０２ａ乃至１０２ｃ（ただし、読み出しビット線１０２ａ、１０２ｃは図３にのみ示す）を形成する。このとき、読み出しビット線１０２ｂと隣接する読み出しビット線１０２ａ、１０２ｃの配置にはいくつかの方式がある。第１は、図３（Ａ）と図３（Ｂ）に示すように、読み出しビット線１０２ｂと隣接する読み出しビット線１０２ａ、１０２ｃを全て同じ深さあるいは同じ層に形成する方法である。

図３（Ａ）は読み出しビット線１０２ａ乃至１０２ｃを形成した面を図２（Ａ）の点線ＣＤを含む平面で切断した断面の模式図であり、図３（Ａ）の点線ＥＦの断面を図３（Ｂ）に示す。なお、図３（Ａ）および図３（Ｃ）の点線ＡＢの断面は図２（Ａ）に示される。

図３（Ｂ）に示されるように、読み出しビット線１０２ｂは隣接する読み出しビット線１０２ａ、１０２ｃと同じ深さ、あるいは同じ層に形成される。この方法は作製工程が少ないという特徴がある。

もうひとつの方法は、図３（Ｃ）と図３（Ｄ）に示すように、読み出しビット線１０２ｂと隣接する読み出しビット線１０２ａ、１０２ｃを、異なる深さあるいは異なる層に形成する方法である。図３（Ｃ）は図２（Ａ）の点線ＣＤを含む平面で切断した断面の模式図であり、図３（Ｃ）の点線ＥＦの断面を図３（Ｄ）に示す。

断面図である図３（Ｄ）に示されるように、読み出しビット線１０２ａ、１０２ｃは読み出しビット線１０２ｂとは異なる深さに形成されている。図３（Ｄ）では、読み出しビット線の深さは２種類としたが、３種類以上とすることもできる。この方法では追加の工程が必要であるが、同じ層に読み出しビット線を形成する方法（図３（Ｂ））より隣接する読み出しビット線間の寄生容量を低減できる。

例えば、読み出しビット線１０２ａ乃至１０２ｃ高さを幅の５倍とし、読み出しビット線の間隔を幅と同じとすると、図３（Ｄ）のように隣接する読み出しビット線の深さを、読み出しビット線の高さ分だけ変えると、１つの読み出しビット線と他の読み出しビット線との間に生じる寄生容量は半分以下となる。読み出しビット線の高さが高くなる（アスペクト比が大きくなる）ほど、寄生容量の低減効果が大きい。

本実施の形態のように、読み出しビット線が書き込みワード線、読み出しワード線やキャパシタと離れて形成されていると、読み出しビット線の寄生容量のほとんどは他の読み出しビット線との間に生じる。特に配線の微細化と共に読み出しビット線の抵抗を低減するために、読み出しビット線のアスペクト比を大きくすることが必要となっているが、このことは読み出しビット線間の寄生容量を増大させる要因でもある。

したがって、図３（Ｄ）のように読み出しビット線を配置することによる読み出しビット線の寄生容量の低減の効果は著しい。読み出しビット線の寄生容量低減と、読み出しビット線の抵抗の低減が望まれる場合には、図３（Ｄ）のように読み出しビット線を配置するとよい。本実施の形態では図３（Ｂ）、図３（Ｄ）、いずれの方法も採用することができる。

図２（Ａ）に戻って、読み出しビット線１０２ｂの上に適切な厚さの第２絶縁体１０３を形成する。第１絶縁体１０１と第２絶縁体１０３の厚さおよび材質は、読み出しビット線の寄生容量を決定する上で重要である。第１絶縁体１０１と第２絶縁体１０３の厚さは１００ｎｍ乃至１μｍとすることが好ましい。また、第１絶縁体１０１と第２絶縁体１０３は酸化シリコン等の比較的誘電率の低い材料で形成するとよい。

次に、第２絶縁体１０３をエッチングして、コンタクトホールを形成し、さらに読み出しビット線１０２ｂに接続する第１コンタクトプラグ１０４を形成する。その後、適切な形状の膜状の多結晶シリコンあるいは単結晶シリコン等の第１半導体膜１０５を形成する。さらに、第１半導体膜１０５を覆って、第１ゲート絶縁膜１０６を形成する。

この段階を上方より見た様子を図４（Ａ）に示す。ここでは、第１ゲート絶縁膜１０６は示されていない。第１半導体膜１０５が設けられていない部分には、第２絶縁体１０３に接して第１ゲート絶縁膜１０６が設けられる。また、読み出しビット線１０２ａ乃至１０２ｃ（第２絶縁体１０３の下にある）は第１半導体膜１０５と重なるように、図の点線ＡＢ方向（以後、ビット線方向ともいう）に設けられる。

ところで、本実施の形態に限らず、読み出しビット線１０２ａ乃至１０２ｃの下層に別の半導体集積回路を設けることは集積度を高める上で好ましい。しかし、一般に、下層に半導体集積回路が設けられている場合には、それらによって発生するノイズが上層のトランジスタの動作に支障をもたらすことがある。

この問題に対しては、上層のトランジスタの下に何らかのシールド層を設けて、ノイズを吸収させるとよい。本実施の形態では、読み出しビット線１０２ａ乃至１０２ｃと第１半導体膜１０５が重なるように配置されるので、読み出しビット線１０２ａ乃至１０２ｃがシールド層となり、ノイズを吸収する。

ここで、メモリセルに必要な長さについて説明する。図２（Ａ）にａおよびｄで示される部分は隣接するメモリセルとの分離のために設けられる。この部分は隣接するセルと共有することができ、１つのセルあたりの長さとして、いずれも０．５Ｆ以上あることが好ましい。また、ｂで示される部分は読み出しトランジスタのゲートが設けられる部分であり、実際のゲートの幅はそれより小さくできるものの、回路形成のためこの部分の長さとして１Ｆ以上が必要である。

さらに、ｃで示される部分は、書き込みトランジスタが設けられる部分であり、本実施の形態では、書き込みトランジスタのチャネルが基板に概略垂直に設けられるため、理想的には０でもよいが、歩留まりを向上させるには０．５Ｆ以上あるとよい。図２（Ａ）では１Ｆとなっている。以上、メモリセルの長さとしては、ａおよびｄで示される部分の長さを０．５Ｆ以上とすると、２Ｆ以上、好ましくは２．５Ｆ以上が必要となる。また、図２（Ａ）では３Ｆである。

なお、例えば、ｄで示される部分の長さを公知のレジストスリミング法等を用いて、０．５Ｆ以下とすると、ｃで示される部分の長さを０より大きくしても、メモリセルの長さを２Ｆとすることができる。すなわち、ｄで示される部分の長さとｃで示される部分の長さの和を０．５Ｆとすることができる。

例えば、ｄで示される部分の長さをレジストスリミング法により、０．３Ｆとすると、ａで示される部分の長さを０．５Ｆ、ｂで示される部分の長さを１Ｆとしても、ｃで示される部分の長さとして０．２Ｆが得られる。すなわち、メモリセルの長さは２Ｆとなる。もっとも、この場合には、ｄで示される部分は、後にコンタクトホールが形成されるため、オーバーエッチングによって配線間の短絡の可能性が高くなる。

次に、メモリセルの幅に関して、図４（Ａ）を参照して説明する。図４（Ａ）にｅおよびｇで示される部分は隣接するメモリセルとの分離のために設けられ、長さとして、いずれも０．５Ｆ以上が必要である。また、ｆで示される部分は読み出しトランジスタのゲートが設けられる部分であり、長さとして１Ｆ以上が必要である。

特に読み出しトランジスタのゲートを通常のフォトリソグラフィー工程で加工する場合には、ミスアライメントを考慮して、２Ｆ以上を必要とするが、本実施の形態では特殊な作製方法により、ｆの長さを１Ｆとすることができる。以上、メモリセルの幅としては２Ｆ以上が必要となる。したがって、メモリセルの面積は最も細密な場合で４Ｆ^２となる。歩留まり等を考慮すると、５Ｆ^２以上とすると好ましい。

＜図２（Ｂ）＞
第１ゲート絶縁膜１０６の上に読み出しトランジスタのゲートとなる第１導電層１０７ａ乃至１０７ｄ（なお、第１導電層１０７ｃ、１０７ｄは図４（Ｂ）にのみ示す）を形成する。第１導電層１０７ａ乃至１０７ｄの材料や厚さは適宜、設定すればよいが、以下のプロセスに用いるのに好ましいものであるとよい。例えば、多結晶シリコンを用いるとよい。

図４（Ｂ）はこの段階を上方より見たものである。現実には、第１導電層１０７ａ乃至１０７ｄの加工精度は第１半導体膜１０５の加工精度と同程度になされるため、ミスアライメントにより第１導電層１０７ａ乃至１０７ｄが第１半導体膜１０５を完全に分離できない事態が生じることがある。このような問題を避けるためには、第１導電層１０７ａ乃至１０７ｄの図４（Ｂ）の点線ＡＢに垂直な方向（以下、ワード線方向ともいう）の長さを２Ｆとするとよいが、本実施の形態では以下に示す方法によって、長さを１Ｆとしてもこの問題を克服できる方法を示す。

＜図２（Ｃ）＞
第１導電層１０７ａ乃至１０７ｄを覆って、適切な厚さの第１導電膜を形成する。第１導電膜は第１導電層１０７ａ乃至１０７ｄと同じ材質でもよいし、異なる材質でもよい。その後、第１導電膜を異方性エッチングすることで、第１導電層１０７ａ乃至１０７ｄの側面に側壁１０８を形成する。側壁１０８の幅は、０．１Ｆ乃至０．３Ｆとなるようにするとよい。このようにすることで、上記で説明したようにメモリセルの幅を２Ｆとすることができる。

なお、この技術は本実施の形態あるいはゲインセル以外にも適用できる。第１導電層１０７ａ乃至１０７ｄはフラッシュメモリ等のフローティングゲートにも相当するものであるので、それらにも適用することでメモリセルの微細化に貢献できる。

さらに、第１導電層１０７ａ乃至１０７ｄとその側面の側壁１０８をマスクとして、第１半導体膜１０５に不純物をドーピングし、ｎ型あるいはｐ型の不純物領域１０９ａ乃至１０９ｄ（不純物領域１０９ｄは図４（Ｃ）にのみ示す）を形成する。さらに、第３絶縁体１１０を形成する。第３絶縁体１１０の表面は平坦化され、第１導電層１０７ａ乃至１０７ｄの上面が露出するようにする。

図４（Ｃ）はこの段階のメモリセルを上方より見た様子を示す。第１導電層１０７ａ乃至１０７ｄとその側面の側壁１０８が形成され、これらは読み出しトランジスタのゲートとなる。側壁１０８により、第１半導体膜１０５を読み出しトランジスタのゲートが完全に横断する形状となるため、第１導電層１０７ａ乃至１０７ｄの形成の際に、少々のミスアライメントがあっても、不純物領域１０９ａ（あるいは１０９ｃ）と１０９ｂ／１０９ｄは完全に分離できる。

また、第１導電層１０７ａ乃至１０７ｄとその側面の側壁１０８を合わせた導電性領域は図４（Ｃ）に示すように上方から見ると角が丸まった正方形の形状であり、一辺の長さは１Ｆよりも大きくなる。

また、不純物領域１０９ａ、１０９ｃはワード線方向に延びる。本実施の形態では不純物領域１０９ａ、１０９ｃを共通配線の一部として使用する。なお、より導電率を高めるため、不純物領域１０９ａ乃至１０９ｄの表面に公知のサリサイド（ＳｅｌｆＡｌｉｇｎｅｄＳｉｌｉｃｉｄｅ）技術により、シリサイドを形成して抵抗を低減させることが好ましい。あるいは、第１半導体膜１０５と第２絶縁体１０３の間や第１半導体膜１０５と読み出しビット線１０２ａ乃至１０２ｃの間にワード線方向に低抵抗な配線を設けてもよい。

＜図６（Ａ）＞
第４絶縁体、第５絶縁体、第２導電膜を適切な厚さに形成する。第４絶縁体は、その上に形成する第５絶縁体とエッチングレートの異なる材料で形成することが好ましく、例えば、酸化アルミニウム、窒化アルミニウム、窒化シリコン等とすればよく、その厚さは１０ｎｍ乃至１００ｎｍとすればよい。また、その後に形成する第２半導体膜１１４ａ、１１４ｂが酸化物半導体である場合には水素に対するバリア性のある材料を用いることが好ましい。

第５絶縁体の厚さは後に形成する凸状絶縁体１１２の高さ、さらには書き込みトランジスタのチャネル長を考慮して決定される。例えば、１００ｎｍ乃至１μｍとすればよい。また、エッチングレートが第４絶縁体と異なる材料であることが好ましく、酸化シリコンを用いるとよい。また、第２導電膜の材料や厚さは適宜、設定すればよいが、後で、第３コンタクトプラグ１２４を形成する際のエッチングストッパとなるような材料及び厚さであることが望ましい。

第２導電膜と第５絶縁体をエッチングして、凸状絶縁体１１２とその上の第２導電層１１３を形成する。このエッチングは第４絶縁体の表面が露出する段階で停止するようにする。第４絶縁体と第５絶縁体のエッチングレートが異なるため、第４絶縁体をエッチングストッパとして使用でき、下層をオーバーエッチングすることを防止できる。その後、第４絶縁体をエッチングする、第４絶縁体は第４絶縁層１１１となる。

この段階では、凸状絶縁体１１２、第２導電層１１３および第４絶縁層１１１は概略ワード線方向に延在する。この状態を上方より見た様子を図５（Ａ）に示す。なお、凸状絶縁体１１２の高さＨと、隣接する凸状絶縁体（図示せず）までの間隔Ｗの比率、Ｈ／Ｗは、１以上２０以下、好ましくは５以上２０以下とするとよい。

＜図６（Ｂ）＞
島状の第２半導体膜１１４ａおよび１１４ｂ（ただし、第２半導体膜１１４ｂは図５（Ｂ）にのみ示す）を形成する。第２半導体膜１１４ａ、１１４ｂは第１導電層１０７ａ乃至１０７ｄと接するようにする。

この際、第２半導体膜１１４ａ、１１４ｂをマスクとして、第２導電層１１３もエッチングする。したがって、第２導電層１１３のうち、その上に第２半導体膜１１４ａ、１１４ｂが存在しない部分は除去される。図６（Ｂ）に示すように、第２導電層１１３の一部が残って、第２導電層１１３ａとなる。その後、第２半導体膜１１４ａ、１１４ｂを覆って第２ゲート絶縁膜１１５を形成する。

第２半導体膜１１４ａ、１１４ｂおよび第２ゲート絶縁膜１１５の厚さは適宜、決定できるが、トランジスタのチャネル長や凸状絶縁体の間隔Ｗに応じて決定することが好ましく、例えば、チャネル長の１／５０乃至１／５、凸状絶縁体の間隔Ｗの１／１０乃至１／５０とするとよい。なお、第２ゲート絶縁膜１１５の厚さはトンネル電流等が問題とならない程度に薄くするとよい。また、第２ゲート絶縁膜１１５は比誘電率が１０以上の材料で形成してもよい。

また、第２ゲート絶縁膜１１５は、後に形成する書き込みワード線１１６ａ、１１６ｂに用いる材料や第６絶縁体１１７とエッチングレートが異なる材料で形成するとよく、その意味で、酸化ハフニウム、酸化タンタル、酸化アルミニウム、酸化ジルコニウム等を用いるとよい。第２ゲート絶縁膜１１５は、これらを含む多層膜でもよい。例えば、酸化シリコンと酸化アルミニウムの２層の膜でもよい。

第２半導体膜１１４ａ、１１４ｂに用いる半導体の種類には制約は無いが、移動度が５ｃｍ^２／Ｖｓ以上であることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。

特に、キャパシタの容量を低減する場合には、オフ抵抗を１Ｔｒ−ＤＲＡＭのセルトランジスタよりも高くすることが必要である。オフ抵抗を高くするためには、例えば、第２半導体膜１１４ａ、１１４ｂの厚さを０．５ｎｍ乃至５ｎｍと非常に薄くすることが有効である。また、凸状絶縁体の高さ（あるいは、書き込みトランジスタのチャネル長）を大きくすることも好ましい。あるいは多結晶シリコンのように本来の移動度が２００ｃｍ^２／Ｖｓ以上もあるものであれば、半導体領域中の窒素濃度や炭素濃度を１×１０^１９ｃｍ^−３乃至５×１０^２０ｃｍ^−３として、移動度を１０ｃｍ^２／Ｖｓ程度にまで低減してもよい。

なお、書き込みトランジスタのオフ抵抗をさらに上昇させることはメモリセルのリフレッシュ周期を長くできるので好ましい。例えば、通常の１Ｔｒ−ＤＲＡＭのセルトランジスタの１００万倍以上のオフ抵抗であれば、実用的にはリフレッシュ動作を必要としないで使用できる。

このような非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。

オフ抵抗は、熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０^１１ｃｍ^−３程度である。

一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０^−７ｃｍ^−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。

なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃度は、１×１０^１２ｃｍ^−３以下とすることが好ましい。これらのキャリア濃度によりトランジスタのしきい値が決定される。このようなワイドバンドギャップ半導体については、特許文献３を参照できる。

＜図６（Ｃ）＞
第３導電膜を形成後、これを異方性エッチングすることで書き込みワード線１１６ａ、１１６ｂを形成する。書き込みワード線１１６ａ、１１６ｂの幅は、概ね、第３導電膜の厚さと同程度となる。このように凸状絶縁体の側面に自己整合的に配線を形成する技術に関しては、特許文献４を参照すればよい。さらに表面が平坦な第６絶縁体１１７を形成する。

書き込みワード線１１６ａ、１１６ｂの頂部が凸状絶縁体１１２の頂部を超える高さ（あるいは、第２導電層１１３ａと同じ程度の高さ）であれば、その後、第３コンタクトプラグ１２４を形成する際に、書き込みワード線１１６ａ、１１６ｂと、第３コンタクトプラグ１２４が接触するおそれがあるので、書き込みワード線１１６ａ、１１６ｂの高さは凸状絶縁体１１２の高さの３０％以上９０％以下、好ましくは、４０％以上８０％以下とするとよい。

このようにすることで、第２導電層１１３ａと書き込みワード線１１６ａ、１１６ｂがオフセット状態（第２導電層１１３ａと書き込みワード線１１６ａ、１１６ｂが重ならない状態）となることがあるが、短チャネル効果を防止する上では、垂直方向に１０ｎｍ乃至５０ｎｍ、あるいは書き込みワード線１１６ａ、１１６ｂの高さの２０％乃至１００％のオフセット領域（第２導電層１１３ａと書き込みワード線１１６ａ、１１６ｂが重ならない部分）を設けることが好ましい。

なお、図では書き込みワード線１１６ａ、１１６ｂが第１導電層１０７ａ乃至１０７ｄとオフセット状態であることを示しているが、集積度を高めて、図２（Ａ）のｃの長さを０とすると、必然的に書き込みワード線１１６ａ、１１６ｂが第１導電層１０７ａ乃至１０７ｄと重なることとなる。

このような状態は、キャパシタの充電に際して不必要な電位の変動をもたらす可能性があるが、書き込みワード線１１６ａ、１１６ｂのアスペクト比が５以上２０以下であれば、書き込みワード線１１６ａ、１１６ｂと第１導電層１０７ａ乃至１０７ｄの間に生じる寄生容量はゲート容量（書き込みワード線１１６ａ、１１６ｂが第２半導体膜１１４ａ、１１４ｂと重なることで生じる容量）の大きくても２０％程度であり、キャパシタの容量をゲート容量の２倍以上とすれば全く無視できる。

さらに、イオン注入法等により、第２半導体膜１１４ａ、１１４ｂに書き込みワード線１１６ａ、１１６ｂをマスクとして不純物を注入し、ｎ型あるいはｐ型の領域（ドーピングされた領域）を形成してもよい。ただし、第１導電層１０７ａ乃至１０７ｄが第２半導体膜１１４ａ、１１４ｂと接する部分と書き込みワード線１１６ａ、１１６ｂとの距離が３０ｎｍ以下、好ましくは１０ｎｍ以下の場合には、ドーピングされた領域を形成しなくてもよい。

さらに、第２半導体膜１１４ａ、１１４ｂが予め何らかの導電型を有しており、書き込みワード線１１６ａ、１１６ｂを構成する材料との仕事関数差を利用して、トランジスタの制御をおこなえる場合にも特にドーピングされた領域を形成する必要は無い。例えば、酸化シリコン上の多結晶シリコンは特別に不純物をドーピングしなくとも、ｎ型を呈するが、書き込みワード線１１６ａ、１１６ｂに窒化インジウム、窒化亜鉛、ｐ型シリコン等の仕事関数が５電子ボルト以上の材料を用いて電子を排除することにより、しきい値が＋１ボルト以上のｎ型トランジスタを形成することができる。

＜図７（Ａ）＞
第６絶縁体１１７をエッチングして、コンタクトホールを形成し、第２コンタクトプラグ１１８ａ乃至１１８ｄ（ただし、第２コンタクトプラグ１１８ｃ、１１８ｄは図５（Ｂ）にのみ示す）を埋め込む。

この段階を上方より見た様子を図５（Ｂ）に示す。なお、図５（Ｂ）には第２ゲート絶縁膜１１５は示されていない。第２半導体膜１１４ａのうち、書き込みワード線１１６ａと書き込みワード線１１６ｂに挟まれた部分の下には第２導電層１１３ａが存在する。また、書き込みワード線１１６ａと書き込みワード線１１６ｂに挟まれた部分で、第２半導体膜１１４ａ、１１４ｂの無い部分は凸状絶縁体１１２が露出している。すなわち、第２導電層１１３ａは分離されている。

＜図７（Ｂ）＞
酸化シリコン、酸化炭化シリコン等の比較的誘電率の低い材料で第７絶縁体１１９を形成して、これにキャパシタを形成するための孔を設ける。そして、孔の内面に厚さ２ｎｍ乃至２０ｎｍのキャパシタ電極１２０ａ、１２０ｂを形成する。なお、キャパシタ電極１２０ａ、１２０ｂの厚さの上限は最小加工寸法Ｆに応じて決定すればよく、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。

さらに、厚さ２ｎｍ乃至２０ｎｍのキャパシタ絶縁体１２１を形成する。キャパシタ絶縁体１２１としては各種のｈｉｇｈ−ｋ材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム等が好ましい。

＜図７（Ｃ）＞
読み出しワード線１２２ａ、１２２ｂをワード線方向に形成する。キャパシタ電極１２０ａ（あるいは１２０ｂ）、キャパシタ絶縁体１２１および読み出しワード線１２２ａ（あるいは１２２ｂ）によりキャパシタが構成される。

さらに、第８絶縁体１２３を形成し、これに第３コンタクトプラグ１２４を埋め込む。第８絶縁体１２３は十分に厚いので、マスクのミスアライメントと過剰なエッチングが重なると、書き込みワード線１１６ａ、１１６ｂに接続するコンタクトホールが形成されてしまうことがある。このようなトラブルは凸状絶縁体１１２の頂部の幅を最小加工寸法で加工するような集積度の高い場合に起こりやすい。

そのようなトラブルを避けるためには、第２導電層１１３ａを十分に厚くし、また、書き込みワード線１１６ａ、１１６ｂの頂部が、第２導電層１１３ａの頂部より十分に下にあるとよい。その際、第２導電層１１３ａはエッチングストッパとして機能するような材料であると好ましい。

そして、ビット線方向に書き込みビット線１２５ａ、１２５ｂ（ただし、書き込みビット線１２５ｂは図５（Ｃ）にのみ示す）を形成する。このようにして、２つのトランジスタと１つのキャパシタを有するゲインセルのメモリセルを作製できる。この段階を上方より見た様子を図５（Ｃ）に示す。なお、図５（Ｃ）には第８絶縁体１２３は示されていない。また、本実施の形態の回路図を図１に示す。

（実施の形態２）
図８に本実施の形態を示す。本実施の形態では、センスアンプ、デコーダ等、メモリセルを駆動するための回路（駆動回路２０２）は単結晶半導体の基板２０１表面に公知の半導体集積回路技術を用いて形成されている。その上に、読み出しビット線２０３が形成され、さらに、その上に、書き込みワード線、読み出しワード線を含むメモリセル層２０４が設けられる。さらに、その上に書き込みビット線２０５が形成される。
（実施の形態３）

本実施の形態のメモリセルの作製工程を図９および図１０を用いて説明する。図９および図１０は本実施の形態のメモリセル作製工程の断面を示す。なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、実施の形態１あるいは公知の半導体集積回路作成技術等を参照すればよい。以下、図９、図１０を順に説明する。

＜図９（Ａ）＞
第１絶縁体３０１上に、読み出しビット線３０２を形成する。さらに、読み出しビット線３０２の上に適切な厚さの第２絶縁体３０３を形成する。第１絶縁体３０１と第２絶縁体３０３の厚さは１００ｎｍ乃至１μｍとすることが好ましい。また、第１絶縁体３０１と第２絶縁体３０３は酸化シリコン等の比較的誘電率の低い材料で形成するとよい。

次に、第２絶縁体３０３をエッチングして、コンタクトホールを形成し、さらに読み出しビット線３０２に接続する第１コンタクトプラグ３０４を形成する。その後、適切な形状の膜状の多結晶シリコンあるいは単結晶シリコン等の第１半導体膜３０５を形成する。さらに、第１半導体膜３０５を覆って、第１ゲート絶縁膜３０６を形成する。

第１ゲート絶縁膜３０６の上に読み出しトランジスタのゲートとなる第１導電層３０７ａおよび３０７ｂを形成する。実施の形態１で説明したように、第１導電層３０７ａおよび３０７ｂの側面に導電性の材料で側壁を設けてもよい。また、第１導電層３０７ａおよび３０７ｂをマスクとして第１半導体膜３０５に不純物領域を形成してもよい。さらに、第３絶縁体３０８を形成する。第３絶縁体３０８の表面は平坦化され、第１導電層３０７ａおよび３０７ｂの上面が露出するようにする。

＜図９（Ｂ）＞
第３絶縁体３０８を部分的にエッチングして、第３絶縁体３０８ａを形成する。その際、第１導電層３０７ａおよび３０７ｂで挟まれた部分は残す。さらに、第４絶縁体、第５絶縁体、第２導電膜を適切な厚さに形成する。第４絶縁体、第５絶縁体、第２導電膜に関しては、それぞれ、実施の形態１の第４絶縁体、第５絶縁体、第２導電膜を参照すればよい。

これらをエッチングして、第４絶縁体は第４絶縁層３０９、凸状絶縁体３１０と第２導電層３１１を形成する。なお、実施の形態１と同様に、この段階では、凸状絶縁体３１０、第２導電層３１１および第４絶縁層３０９は概略ワード線方向に延在する。

＜図９（Ｃ）＞
島状の第２半導体膜３１２を形成する。第２半導体膜３１２は第１導電層３０７ａおよび３０７ｂと接するようにする。この際、第２半導体膜３１２をマスクとして、第２導電層３１１もエッチングする。したがって、第２導電層３１１のうち、その上に第２半導体膜３１２が存在しない部分は除去される。

その後、第２半導体膜３１２および第１導電層３０７ａおよび３０７ｂ、第１ゲート絶縁膜３０６を覆って第２ゲート絶縁膜３１３を形成する。

第２半導体膜３１２および第２ゲート絶縁膜３１３については、実施の形態１の第２半導体膜１１４ａおよび１１４ｂ、第２ゲート絶縁膜１１５をそれぞれ参照すればよい。

＜図１０（Ａ）＞
第２ゲート絶縁膜３１３を覆って、第３導電膜３１４を形成する。

＜図１０（Ｂ）＞
第３導電膜３１４を異方性エッチングすることで第３導電層３１４ａ乃至３１４ｄを形成する。第３導電層３１４ａ乃至３１４ｄは、凸状絶縁体３１０や第１導電層３０７ａおよび３０７ｂ、第３絶縁体３０８ａに沿って、ワード線方向に形成される。

このため、第３導電層３１４ａと３１４ｂは書き込みワード線となる。また、第３導電層３１４ｃと３１４ｄは、それぞれ、第１導電層３０７ａと３０７ｂの間で、第２ゲート絶縁膜３１３を誘電体（キャパシタ絶縁体）とするキャパシタを形成し、読み出しワード線となる。

＜図１０（Ｃ）＞
第６絶縁体３１５を形成し、これをエッチングして、第２導電層３１１に達するコンタクトホールを形成し、第２コンタクトプラグ３１６を埋め込む。さらに、ビット線方向に書き込みビット線３１７を形成する。このようにして、２つのトランジスタと１つのキャパシタを有するゲインセルのメモリセルを作製できる。本実施の形態のメモリセルの面積も最小で４Ｆ^２とできる。

本実施の形態のメモリセルは、実施の形態１のものより構造が簡単で、作製工程数も少ない。また、そのキャパシタを第１導電層３０７ａと第３導電層３１４ｃ（あるいは第１導電層３０７ｂと第３導電層３１４ｄ）の間で形成する。このキャパシタの容量は、第１導電層３０７ａ（あるいは第１導電層３０７ｂ）の高さに応じて決定される。
（実施の形態４）

本実施の形態のメモリセルの作製工程を図１１および図１２を用いて説明する。図１１および図１２は本実施の形態のメモリセル作製工程の線分ＧＨでの断面と線分ＩＪでの断面を示す。線分ＧＨと線分ＩＪ線は直交し、その交点は点Ｘである。線分ＧＨはビット線に平行であり、また、線分ＩＪはワード線に平行である。したがって、線分ＧＨの方向をビット線方向、線分ＩＪの方向をワード線方向ともいう。

なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、上記の実施の形態あるいは公知の半導体集積回路作成技術等を参照すればよい。以下、図１１、図１２を順に説明する。

＜図１１（Ａ）＞
単結晶シリコン等の半導体基板４０１上に、素子分離絶縁物４０２を形成する。さらに、第１ゲート絶縁膜４０３、第１導電層４０４を形成する。第１導電層４０４はメモリセルのメモリノードとなり、線分ＥＦにおいて、２つの素子分離絶縁物に挟まれた領域を横断するように形成する。さらに、第１導電層４０４をマスクとして自己整合的に不純物領域４０５を形成する。

第１導電層４０４をゲート、第１ゲート絶縁膜４０３をゲート絶縁膜とするトランジスタが形成される。このトランジスタは、読み出しトランジスタとして機能する。また、不純物領域４０５はビット線方向に延び、少なくとも一方は読み出しビット線として機能する。

また、第１導電層４０４の上面とＩ側とＪ側の側面には第１絶縁物４０６が設けられ、Ｇ側とＨ側の側面には、第２絶縁物４０７を介して、第２導電層４０８が形成される。第１導電層４０４と第２導電層４０８は、第２絶縁物４０７を誘電体とするキャパシタを形成する。第２導電層４０８の形成方法は、実施の形態３に示すように、異方性エッチングを用いればよい。なお、第２導電層４０８は読み出しワード線として機能する。

第１導電層４０４の形成方法は以下のようにおこなうとよい。まず、第１ゲート絶縁膜４０３上に第１導電層４０４を形成するための導電膜を形成し、これをビット線方向に長い線状に加工する。そして、不純物イオンを注入して、不純物領域４０５を形成する。

次に、第１絶縁物４０６を形成するための絶縁膜を形成し、表面を平坦化する。これを半導体基板４０１の表面まで選択的にエッチングして、ワード線方向に長い線状に加工する。その結果、基板上方より見ると、第１導電層４０４は長方形（あるいは正方形）となる。

その後、第２絶縁物４０７を形成する。そして、第２導電層４０８を形成するための導電膜を形成し、これを異方性エッチングすることで、第１導電層４０４の側面（および第１絶縁物４０６の側面）に第２導電層４０８を形成する。この結果、第２導電層４０８は、ワード線方向に延びる。

＜図１１（Ｂ）＞
絶縁物を堆積し、その表面を平坦化することで、第３絶縁物４０９を形成する。図１１（Ｂ）では、平坦化の際に、第２絶縁物４０７の一部がエッチングされる様子を示すが、第２絶縁物４０７を残しておいてもよい。

＜図１１（Ｃ）＞
ワード線方向に延びる第３導電層４１０を形成する。また、第３導電層４１０の上に第４絶縁物４１１を形成する。第４絶縁物４１１の表面を平坦化する。さらに、第１導電層４０４に達する開口部４１２を形成する。

＜図１２（Ａ）＞
開口部４１２の側面に第２ゲート絶縁膜４１３を形成し、さらに、柱状半導体４１４を形成することで開口部４１２を埋める。この結果、第３導電層４１０をゲート、第２ゲート絶縁膜４１３をゲート絶縁物とするトランジスタが形成される。また、第３導電層４１０は書き込みワード線として機能する。なお、開口部４１２の直径は、トランジスタのチャネル幅に応じて決定され、例えば、１０ｎｍ乃至５０ｎｍとするとよい。また、第３導電層４１０の厚さは、トランジスタのチャネル長に応じて決定され、例えば、１００ｎｍ乃至５００ｎｍとするとよい。

＜図１２（Ｂ）＞
柱状半導体４１４に接する第４導電層４１５を形成する。第４導電層４１５に用いる材料は柱状半導体４１４に用いる半導体材料に応じて決定するとよい。さらに、第５絶縁物４１６を形成し、第４導電層４１５に通じるコンタクトプラグ４１７を埋め込む、さらに、ビット線方向に延びる第５導電層４１８を形成する。第５導電層４１８は書き込みビット線として機能する。

このようにして、２つのトランジスタと２つのキャパシタを有するゲインセルのメモリセルを作製できる。本実施の形態のメモリセルの面積は最小で４Ｆ^２とできる。キャパシタは第１導電層４０４と第２導電層４０８の間で形成される。このキャパシタの容量は、第１導電層４０４の高さに応じて決定できる。

１０１第１絶縁体
１０２ａ読み出しビット線
１０２ｂ読み出しビット線
１０２ｃ読み出しビット線
１０３第２絶縁体
１０４第１コンタクトプラグ
１０５第１半導体膜
１０６第１ゲート絶縁膜
１０７ａ第１導電層
１０７ｂ第１導電層
１０７ｃ第１導電層
１０７ｄ第１導電層
１０８側壁
１０９ａ不純物領域
１０９ｂ不純物領域
１０９ｃ不純物領域
１０９ｄ不純物領域
１１０第３絶縁体
１１１第４絶縁層
１１２凸状絶縁体
１１３第２導電層
１１３ａ第２導電層
１１４ａ第２半導体膜
１１４ｂ第２半導体膜
１１５第２ゲート絶縁膜
１１６ａ書き込みワード線
１１６ｂ書き込みワード線
１１７第６絶縁体
１１８ａ第２コンタクトプラグ
１１８ｂ第２コンタクトプラグ
１１８ｃ第２コンタクトプラグ
１１８ｄ第２コンタクトプラグ
１１９第７絶縁体
１２０ａキャパシタ電極
１２０ｂキャパシタ電極
１２１キャパシタ絶縁体
１２２ａ読み出しワード線
１２２ｂ読み出しワード線
１２３第８絶縁体
１２４第３コンタクトプラグ
１２５ａ書き込みビット線
１２５ｂ書き込みビット線
２０１基板
２０２駆動回路
２０３読み出しビット線
２０４メモリセル層
２０５書き込みビット線
３０１第１絶縁体
３０２読み出しビット線
３０３第２絶縁体
３０４第１コンタクトプラグ
３０５第１半導体膜
３０６第１ゲート絶縁膜
３０７ａ第１導電層
３０７ｂ第１導電層
３０８第３絶縁体
３０８ａ第３絶縁体
３０９第４絶縁層
３１０凸状絶縁体
３１１第２導電層
３１２第２半導体膜
３１３第２ゲート絶縁膜
３１４第３導電膜
３１４ａ第３導電層
３１４ｂ第３導電層
３１４ｃ第３導電層
３１４ｄ第３導電層
３１５第６絶縁体
３１６第２コンタクトプラグ
３１７書き込みビット線
４０１半導体基板
４０２素子分離絶縁物
４０３第１ゲート絶縁膜
４０４第１導電層
４０５不純物領域
４０６第１絶縁物
４０７第２絶縁物
４０８第２導電層
４０９第３絶縁物
４１０第３導電層
４１１第４絶縁物
４１２開口部
４１３第２ゲート絶縁膜
４１４柱状半導体
４１５第４導電層
４１６第５絶縁物
４１７コンタクトプラグ
４１８第５導電層
ＲＢＬ読み出しビット線
ＲＷＬ読み出しワード線
ＷＢＬ書き込みビット線
ＷＷＬ書き込みワード線
ＷＴｒ書き込みトランジスタ
ＲＴｒ読み出しトランジスタ

Claims

基板上に形成された読み出しビット線と、
前記読み出しビット線上に形成された第１の半導体膜と、
前記第１の半導体膜上に形成された２つのゲート電極と、
前記２つのゲート電極を埋め込む絶縁膜と、
前記２つのゲート電極の間でかつ前記絶縁膜上の絶縁体と、
前記２つのゲート電極および前記絶縁体の上面と少なくとも２つの側面を覆う第２の半導体膜と、
前記絶縁体の２つの側面のそれぞれに沿い、かつ前記第２の半導体膜に重なる２本の書き込みワード線と、
前記絶縁体の頂部の電極と、
前記絶縁体上の前記電極と電気的に接続する書き込みビット線とを有する半導体装置であって、
第１のトランジスタと第３のトランジスタが１のメモリセルを構成し、
第２のトランジスタと第４のトランジスタが１のメモリセルを構成し、
前記第１のトランジスタは、チャネルとして機能する領域を有する前記第１の半導体膜と、ゲート電極である前記２つのゲート電極の一方と、を有し、
前記第２のトランジスタは、チャネルとして機能する領域を有する前記第１の半導体膜と、ゲート電極である前記２つのゲート電極の他方と、を有し、
前記第３のトランジスタは、チャネルとして機能する領域を有する前記第２の半導体膜と、ゲート電極である前記２本の書き込みワード線の一方と、を有し、
前記第４のトランジスタは、チャネルとして機能する領域を有する前記第２の半導体膜と、ゲート電極である前記２本の書き込みワード線の他方と、を有し、
前記第１のトランジスタの前記ゲート電極は、前記第３のトランジスタの前記第２の半導体膜と電気的に接続され、
前記第１のトランジスタの前記第１の半導体膜は、前記読み出しビット線と電気的に接続され、
前記第２のトランジスタの前記ゲート電極は、前記第４のトランジスタの前記第２の半導体膜と電気的に接続され、
前記第２のトランジスタの前記第１の半導体膜は、前記読み出しビット線と電気的に接続され、
前記第３のトランジスタの前記第２の半導体膜は、前記電極を介して前記書き込みビット線と電気的に接続され、
前記第４のトランジスタの前記第２の半導体膜は、前記電極を介して前記書き込みビット線と電気的に接続されていることを特徴とする半導体装置。
請求項１において、
前記読み出しビット線の下には半導体基板に形成された駆動回路を有することを特徴とする半導体装置。
請求項１または請求項２において、
前記第２の半導体膜は酸化物半導体を有することを特徴とする半導体装置。