JP2002133876A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高信頼で大記憶容量化を実現し、使い勝手の
よい半導体記憶装置を提供する。 【解決手段】 ３値以上の情報電圧をそのゲートに保持
するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記Ｍ
ＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルを用い、上記ＭＯＳ
ＦＥＴのソースに対して、ソース線により上記３値以上
の情報電圧に対応した複数の参照電圧を与えて、かかる
複数通りの参照電圧に対応した上記ＭＯＳＦＥＴのオン
状態／オフ状態の組み合わせによりデジタルデータを形
成し、あるいは上記ＭＯＳＦＥＴのソース電圧をそのま
ま読み出し電圧として出力させる。
よい半導体記憶装置を提供する。 【解決手段】 ３値以上の情報電圧をそのゲートに保持
するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記Ｍ
ＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルを用い、上記ＭＯＳ
ＦＥＴのソースに対して、ソース線により上記３値以上
の情報電圧に対応した複数の参照電圧を与えて、かかる
複数通りの参照電圧に対応した上記ＭＯＳＦＥＴのオン
状態／オフ状態の組み合わせによりデジタルデータを形
成し、あるいは上記ＭＯＳＦＥＴのソース電圧をそのま
ま読み出し電圧として出力させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、高信頼で大記憶容量の半導体メモリ回路を備え
たものに利用して有効な技術に関するものである。
に関し、高信頼で大記憶容量の半導体メモリ回路を備え
たものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体メモリには大別してＲＡＭ（ラン
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。
【０００３】しかし、ＤＲＡＭの問題点は動作が不安定
になり易いことである。最も大きな不安定要因はメモリ
セル自体に増幅作用がなく、したがってメモリセルから
の読み出し信号電圧が小さく、メモリセルの動作が各種
の雑音の影響を受け易いことである。さらにはメモリセ
ル内に存在するｐｎ接合（リーク）電流によってキャパ
シタに蓄えられた情報電荷は消失してしまう。そこで消
失する前にメモリセルを周期的にリフレッシュ（再生書
きこみ）動作をさせて記憶情報を保持させる。この周期
はリフレッシュ時間と称し、現状では１００ｍｓ程度で
あるが、記憶容量が増大するにつれてますま長くする必
要がある。すなわちリーク電流を抑える必要があるが、
これは素子の微細化とともにますます困難になってきて
いる。
になり易いことである。最も大きな不安定要因はメモリ
セル自体に増幅作用がなく、したがってメモリセルから
の読み出し信号電圧が小さく、メモリセルの動作が各種
の雑音の影響を受け易いことである。さらにはメモリセ
ル内に存在するｐｎ接合（リーク）電流によってキャパ
シタに蓄えられた情報電荷は消失してしまう。そこで消
失する前にメモリセルを周期的にリフレッシュ（再生書
きこみ）動作をさせて記憶情報を保持させる。この周期
はリフレッシュ時間と称し、現状では１００ｍｓ程度で
あるが、記憶容量が増大するにつれてますま長くする必
要がある。すなわちリーク電流を抑える必要があるが、
これは素子の微細化とともにますます困難になってきて
いる。
【０００４】これを解決するメモリは、ＲＯＭ特にフラ
ッシュメモリである。フラッシュメモリはよく知られて
いるように、ＤＲＡＭセルと同等以上に小形で、メモリ
セル内に利得があるので本質的に信号電圧は大きく、し
たがって動作は安定である。また絶縁膜で囲まれた蓄積
ノードに記憶電荷を蓄えるので、ＤＲＡＭのようにｐｎ
接合電流はなくリフレッシュ動作は不要である。しか
し、蓄積ノードに微弱なトンネル電流を流して電荷を蓄
えるので書きこみ時間が極端に長い。また、書き込みを
繰り返すと絶縁膜に強制的に電流を流すことになり、徐
々に絶縁膜が劣化し最終的には絶縁膜は導電膜となって
記憶を保持できなくなる。したがって、製品では１０万
回に書き込みを制限することが一般的である。つまりフ
ラッシュメモリをＲＡＭとして用いることはできない。
このようにＤＲＡＭとフラッシュメモリはともに大容量
メモリではあるが、それぞれ長所と短所があり、それぞ
れの特徴を活かして使い分けなければならない。
ッシュメモリである。フラッシュメモリはよく知られて
いるように、ＤＲＡＭセルと同等以上に小形で、メモリ
セル内に利得があるので本質的に信号電圧は大きく、し
たがって動作は安定である。また絶縁膜で囲まれた蓄積
ノードに記憶電荷を蓄えるので、ＤＲＡＭのようにｐｎ
接合電流はなくリフレッシュ動作は不要である。しか
し、蓄積ノードに微弱なトンネル電流を流して電荷を蓄
えるので書きこみ時間が極端に長い。また、書き込みを
繰り返すと絶縁膜に強制的に電流を流すことになり、徐
々に絶縁膜が劣化し最終的には絶縁膜は導電膜となって
記憶を保持できなくなる。したがって、製品では１０万
回に書き込みを制限することが一般的である。つまりフ
ラッシュメモリをＲＡＭとして用いることはできない。
このようにＤＲＡＭとフラッシュメモリはともに大容量
メモリではあるが、それぞれ長所と短所があり、それぞ
れの特徴を活かして使い分けなければならない。
【０００５】情報電圧をゲートに蓄える蓄積ＭＯＳＦＥ
Ｔと、上記ゲートに情報電圧を書き込む書き込み用ＭＯ
ＳＦＥＴを備えた、いわゆる３トランジスタセルが、例
えば１９９４年１１月５日、培風館発行「超ＬＳＩメモ
リ」伊藤 清男著、頁１２〜頁１５によって公知であ
る。また、上記３トランジスタセルに３つ以上の論理状
態の記憶させるようにして等価的に記憶容量を増大させ
るメモリ回路の例として、特開平１０−２２８７８１号
公報がある。
Ｔと、上記ゲートに情報電圧を書き込む書き込み用ＭＯ
ＳＦＥＴを備えた、いわゆる３トランジスタセルが、例
えば１９９４年１１月５日、培風館発行「超ＬＳＩメモ
リ」伊藤 清男著、頁１２〜頁１５によって公知であ
る。また、上記３トランジスタセルに３つ以上の論理状
態の記憶させるようにして等価的に記憶容量を増大させ
るメモリ回路の例として、特開平１０−２２８７８１号
公報がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記公
報のメモリ回路では、蓄積ＭＯＳＦＥＴとドレインに設
けられた選択ＭＯＳＦＥＴ及び読み出しデータ線に設け
られた負荷抵抗によって、ゲート電圧が増幅されて読み
出しデータ線に出力される。それ故、個々のメモリセル
の蓄積ＭＯＳＦＥＴ及び選択ＭＯＳＦＥＴ相互の特性の
バラツキがそのまま出力電圧に現れるので、３値以上の
電圧を安定的に読み出してデジタルデータを得ることが
極めて難しい。また、蓄積ＭＯＳＦＥＴのゲートには、
書き込み用ＭＯＳＦＥＴ等のソース，ドレイン拡散層が
接続されて、前記ＤＲＡＭと同様にｐｎ接合（リーク）
電流によって多値の情報電圧が失われる。このような多
値の情報電圧を保持するために、一定の周期で情報電圧
を読み出して、それをデジタル化し、その上でアナログ
電圧に変換して再度もとのメモリセルに書き込むという
煩わしいリフレッシュ動作を必要とするために極めて使
い勝手が悪くなるものである。
報のメモリ回路では、蓄積ＭＯＳＦＥＴとドレインに設
けられた選択ＭＯＳＦＥＴ及び読み出しデータ線に設け
られた負荷抵抗によって、ゲート電圧が増幅されて読み
出しデータ線に出力される。それ故、個々のメモリセル
の蓄積ＭＯＳＦＥＴ及び選択ＭＯＳＦＥＴ相互の特性の
バラツキがそのまま出力電圧に現れるので、３値以上の
電圧を安定的に読み出してデジタルデータを得ることが
極めて難しい。また、蓄積ＭＯＳＦＥＴのゲートには、
書き込み用ＭＯＳＦＥＴ等のソース，ドレイン拡散層が
接続されて、前記ＤＲＡＭと同様にｐｎ接合（リーク）
電流によって多値の情報電圧が失われる。このような多
値の情報電圧を保持するために、一定の周期で情報電圧
を読み出して、それをデジタル化し、その上でアナログ
電圧に変換して再度もとのメモリセルに書き込むという
煩わしいリフレッシュ動作を必要とするために極めて使
い勝手が悪くなるものである。
【０００７】この発明の目的は、高信頼で大記憶容量化
を実現した半導体記憶装置を提供することにある。この
発明の他の目的は、高信頼で大記憶容量化を実現ししつ
つ、使い勝手のよい半導体記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
を実現した半導体記憶装置を提供することにある。この
発明の他の目的は、高信頼で大記憶容量化を実現ししつ
つ、使い勝手のよい半導体記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。３値以上の情報電圧をそのゲートに保
持するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記
ＭＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルを用い、アドレス信
号に従って書き込み用ワード線により上記書き込み用ト
ランジスタをスイッチ制御し、アドレス信号に従って読
み出し用ワード線により上記読み出し用トランジスタを
スイッチ制御し、上記書き込み用ワード線と直交する方
向に配置された書き込み用ビット線に上記情報電圧を伝
え、上記読み出し用ワード線と直交する方向に配置され
た読み出し用ビット線に上記ＭＯＳＦＥＴと読み出し用
トランジスタを通したメモリ電流が流れるようにし、上
記ＭＯＳＦＥＴのソースに対して、共通ソース線により
上記３値以上の情報電圧に対応した複数の参照電圧を与
えて、かかる複数通りの参照電圧に対応した上記ＭＯＳ
ＦＥＴのオン状態／オフ状態の組み合わせにより３値以
上の情報の読み出しを行うようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。３値以上の情報電圧をそのゲートに保
持するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記
ＭＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルを用い、アドレス信
号に従って書き込み用ワード線により上記書き込み用ト
ランジスタをスイッチ制御し、アドレス信号に従って読
み出し用ワード線により上記読み出し用トランジスタを
スイッチ制御し、上記書き込み用ワード線と直交する方
向に配置された書き込み用ビット線に上記情報電圧を伝
え、上記読み出し用ワード線と直交する方向に配置され
た読み出し用ビット線に上記ＭＯＳＦＥＴと読み出し用
トランジスタを通したメモリ電流が流れるようにし、上
記ＭＯＳＦＥＴのソースに対して、共通ソース線により
上記３値以上の情報電圧に対応した複数の参照電圧を与
えて、かかる複数通りの参照電圧に対応した上記ＭＯＳ
ＦＥＴのオン状態／オフ状態の組み合わせにより３値以
上の情報の読み出しを行うようにする。
【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。３値以上の情報電圧をそのゲートに保持するＭＯＳ
ＦＥＴと、上記３値以上の情報電圧を上記ＭＯＳＦＥＴ
のゲートに与える書き込み用トランジスタと、上記ＭＯ
ＳＦＥＴと直列形態に接続された読み出し用トランジス
タとを含むメモリセルを用い、アドレス信号に従って書
き込み用ワード線により上記書き込み用トランジスタを
スイッチ制御し、アドレス信号に従って読み出し用ワー
ド線により上記読み出し用トランジスタをスイッチ制御
し、上記書き込み用ワード線と直交する方向に配置され
た書き込み用ビット線に上記情報電圧を伝え、上記読み
出し用ワード線と直交する方向に配置された読み出し用
ビット線に上記ＭＯＳＦＥＴのソース電圧を出力させて
デジタル信号に変換する。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。３値以上の情報電圧をそのゲートに保持するＭＯＳ
ＦＥＴと、上記３値以上の情報電圧を上記ＭＯＳＦＥＴ
のゲートに与える書き込み用トランジスタと、上記ＭＯ
ＳＦＥＴと直列形態に接続された読み出し用トランジス
タとを含むメモリセルを用い、アドレス信号に従って書
き込み用ワード線により上記書き込み用トランジスタを
スイッチ制御し、アドレス信号に従って読み出し用ワー
ド線により上記読み出し用トランジスタをスイッチ制御
し、上記書き込み用ワード線と直交する方向に配置され
た書き込み用ビット線に上記情報電圧を伝え、上記読み
出し用ワード線と直交する方向に配置された読み出し用
ビット線に上記ＭＯＳＦＥＴのソース電圧を出力させて
デジタル信号に変換する。
【００１０】
【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、１つの基板上において形成される。この
実施例では、特に制限されないが、データの書き込み・
読み出しをＩ／Ｏレジスタのビット数単位で行われる。
このビットとは、２進の "０”または "１”を記憶する
１単位である。Ｉ／Ｏレジスタのビット数は、メモリア
レー内で同時に活性化されるワード線に接続されたメモ
リセルの２倍である。例えば、本例を１６３８４ワード
線×４０９６ビット線構成（約６４メガセル＝１２８メ
ガビット）とすると、Ｉ／Ｏレジスタのビット数は、８
１９２（４０９６×２）ビットである。
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、１つの基板上において形成される。この
実施例では、特に制限されないが、データの書き込み・
読み出しをＩ／Ｏレジスタのビット数単位で行われる。
このビットとは、２進の "０”または "１”を記憶する
１単位である。Ｉ／Ｏレジスタのビット数は、メモリア
レー内で同時に活性化されるワード線に接続されたメモ
リセルの２倍である。例えば、本例を１６３８４ワード
線×４０９６ビット線構成（約６４メガセル＝１２８メ
ガビット）とすると、Ｉ／Ｏレジスタのビット数は、８
１９２（４０９６×２）ビットである。
【００１１】データマルチプレクサＭＵＸは、Ｉ／Ｏレ
ジスタ間のデ―タを外部入出力端子または入出力バス幅
に対応させて分割するものである。パラシリ／シリパラ
変換器は、Ｉ／Ｏレジスタのデータをメモリアレーの書
き込み・読み出しデータ単位に分割するためのものであ
る。この実施例では、特に制限されないが、外部入出力
端子または入出力バス幅を３２ビット、メモリアレーの
書き込み・読み出しデータ単位を２とする。
ジスタ間のデ―タを外部入出力端子または入出力バス幅
に対応させて分割するものである。パラシリ／シリパラ
変換器は、Ｉ／Ｏレジスタのデータをメモリアレーの書
き込み・読み出しデータ単位に分割するためのものであ
る。この実施例では、特に制限されないが、外部入出力
端子または入出力バス幅を３２ビット、メモリアレーの
書き込み・読み出しデータ単位を２とする。
【００１２】メモリアレーは、書き込みワード線ＷＷ
Ｌ、読み出しワード線ＲＷＬと、それと直交する方向に
延長される書き込みビット線ＷＢＬ及び読み出しビット
線ＲＢＬの交点にメモリセルＭＣが設けられて構成され
る。特に制限されないが、上記書き込みワード線ＷＷＬ
と読み出しワード線ＲＷＬは、その延長方向においてメ
モリアレーの両側（同図では上下）に振り分けられて設
けられたライトワードドライバとリードワードドライバ
によって選択される。
Ｌ、読み出しワード線ＲＷＬと、それと直交する方向に
延長される書き込みビット線ＷＢＬ及び読み出しビット
線ＲＢＬの交点にメモリセルＭＣが設けられて構成され
る。特に制限されないが、上記書き込みワード線ＷＷＬ
と読み出しワード線ＲＷＬは、その延長方向においてメ
モリアレーの両側（同図では上下）に振り分けられて設
けられたライトワードドライバとリードワードドライバ
によって選択される。
【００１３】上記書き込みビット線ＷＢＬと読み出しビ
ット線ＲＢＬにおいても、その延長方向においてメモリ
アレーの両側（同図では左右）に振り分けられて設けら
れる。つまり、上記書き込みビット線ＷＢＬに対して
は、メモリアレーの左側にライトプリチャージ、ライト
Ｉ／Ｏセレクタ及びその選択信号を形成するライトＹＳ
デコーダが設けられる。上記読み出しビット線ＲＢＬに
対しては、メモリアレーの右側に、リードプリチャー
ジ、リードアンプ、リードＩ／Ｏセレクタ及びその選択
信号を形成するリードＹＳデコーダが設けられる。
ット線ＲＢＬにおいても、その延長方向においてメモリ
アレーの両側（同図では左右）に振り分けられて設けら
れる。つまり、上記書き込みビット線ＷＢＬに対して
は、メモリアレーの左側にライトプリチャージ、ライト
Ｉ／Ｏセレクタ及びその選択信号を形成するライトＹＳ
デコーダが設けられる。上記読み出しビット線ＲＢＬに
対しては、メモリアレーの右側に、リードプリチャー
ジ、リードアンプ、リードＩ／Ｏセレクタ及びその選択
信号を形成するリードＹＳデコーダが設けられる。
【００１４】上記ライトＩ／Ｏセレクタには、書き込み
電圧選択回路により４値化された２つの書き込み電圧が
順次に伝えられる。つまり、書き込み電圧選択回路は、
４ビットの書き込み信号を２ビットずつ２組に分け、そ
れぞれを４値の情報電圧（デジタル／アナログ）に変換
して、ライトＹＳセレクタにより選択された２本の書き
込みビット線ＷＢＬに伝え、選択された書き込みワード
線に対応したメモリセルの蓄積ノードに伝える。上記ラ
イトＹＳセレクタでは、上記書き込み電圧選択回路によ
り順次に４値化された２つの書き込み電圧に対応して、
選択される書き込みビット線のアドレス更新を行ない、
上記選択された書き込みワード線ＷＷＬに対応したメモ
リセル（２０４８）に書き込む。
電圧選択回路により４値化された２つの書き込み電圧が
順次に伝えられる。つまり、書き込み電圧選択回路は、
４ビットの書き込み信号を２ビットずつ２組に分け、そ
れぞれを４値の情報電圧（デジタル／アナログ）に変換
して、ライトＹＳセレクタにより選択された２本の書き
込みビット線ＷＢＬに伝え、選択された書き込みワード
線に対応したメモリセルの蓄積ノードに伝える。上記ラ
イトＹＳセレクタでは、上記書き込み電圧選択回路によ
り順次に４値化された２つの書き込み電圧に対応して、
選択される書き込みビット線のアドレス更新を行ない、
上記選択された書き込みワード線ＷＷＬに対応したメモ
リセル（２０４８）に書き込む。
【００１５】一方、読み出し動作では、後述するような
ソース線電位を参照電圧とするメモリセルのオン状態／
オフ状態に対応した読み出しビット線ＲＢＬへの読み出
し信号がメインアンプにより増幅され、読み出しデータ
判定回路により上記ソース電位に与えられる複数通りの
参照電圧に対応した信号の組み合わせにより２×２＝４
ビットのデータに変換し、前記パラシリ／シリパラ変換
器を介してＩ／Ｏレジスタに保持される。このＩ／Ｏレ
ジスタに保持された４０９６ビットの読み出し信号は、
データマルチプレクサＭＵＸより３２ビットずつのデー
タに変換されて、Ｉ／Ｏバッファを通して３２ビットず
つがシリアルに出力される。
ソース線電位を参照電圧とするメモリセルのオン状態／
オフ状態に対応した読み出しビット線ＲＢＬへの読み出
し信号がメインアンプにより増幅され、読み出しデータ
判定回路により上記ソース電位に与えられる複数通りの
参照電圧に対応した信号の組み合わせにより２×２＝４
ビットのデータに変換し、前記パラシリ／シリパラ変換
器を介してＩ／Ｏレジスタに保持される。このＩ／Ｏレ
ジスタに保持された４０９６ビットの読み出し信号は、
データマルチプレクサＭＵＸより３２ビットずつのデー
タに変換されて、Ｉ／Ｏバッファを通して３２ビットず
つがシリアルに出力される。
【００１６】この実施例の半導体記憶装置は、特に制限
されないが、フラッシュメモリと同様に、４０９６ビッ
トを１単位（セクタ）として、各セクタ単位でのデータ
の入力出力、つまりは書き込みと読み出しが行われるよ
うにされる。このようなメモリアクセスのためのアドレ
ス信号、及び動作モードを指示する制御信号を入力する
回路は、公知のフラッシュメモリ等と同様とする等種々
の実施形態をとることができるので、同図では省略され
ている。
されないが、フラッシュメモリと同様に、４０９６ビッ
トを１単位（セクタ）として、各セクタ単位でのデータ
の入力出力、つまりは書き込みと読み出しが行われるよ
うにされる。このようなメモリアクセスのためのアドレ
ス信号、及び動作モードを指示する制御信号を入力する
回路は、公知のフラッシュメモリ等と同様とする等種々
の実施形態をとることができるので、同図では省略され
ている。
【００１７】図２と図３には、上記図１のメモリアレー
とその周辺回路の一実施例の回路図が示されている。図
２には、書き込み系回路であるライトＩＯセレタク、ラ
イトプリチャージ回路及びメモリアレーが示され、図３
には、読み出し系回路であるリードプリチャージ回路、
リードアンプ、リードＩ／Ｏセレクタ及びメモリアレー
が示されている。
とその周辺回路の一実施例の回路図が示されている。図
２には、書き込み系回路であるライトＩＯセレタク、ラ
イトプリチャージ回路及びメモリアレーが示され、図３
には、読み出し系回路であるリードプリチャージ回路、
リードアンプ、リードＩ／Ｏセレクタ及びメモリアレー
が示されている。
【００１８】この実施例では、特に制限されないが、リ
フレッシュ動作を省略するためにＰＬＥＤメモリが利用
される。ＰＬＥＤメモリは、安定動作の点では３素子
（１ＰＬＥＤ＋２ＭＯＳ）構造からなり、非破壊読出し
であるゲインセルの特長を活かし、フラッシュメモリと
同様にメモリセル情報の多値化を行って高信頼で大記憶
容量化を低コストで実現するようにするものである。
フレッシュ動作を省略するためにＰＬＥＤメモリが利用
される。ＰＬＥＤメモリは、安定動作の点では３素子
（１ＰＬＥＤ＋２ＭＯＳ）構造からなり、非破壊読出し
であるゲインセルの特長を活かし、フラッシュメモリと
同様にメモリセル情報の多値化を行って高信頼で大記憶
容量化を低コストで実現するようにするものである。
【００１９】この実施例のメモリセルの概略は、次の通
りである。メモリセルＭＣとして３素子（１ＰＬＥＤ＋
２ＭＯＳ）構造のＰＬＥＤセルを用いる。１メモリセル
に２ビット分、すなわち４値を記憶するため、電荷蓄積
ノードに対して４種類の電位を定義する。書き込み動作
では、４値に対応した４種類の電位のうち、所望の電位
に設定した書き込みビット線電位を、ＰＬＥＤトランジ
スタをオン状態にして蓄積ノードＶＮに与える。読み出
し動作では、蓄積ノードＶＮをゲート電極とするセンス
用ＭＯＳＦＥＴのソース電位を変化させて、センス用Ｍ
ＯＳＦＥＴがオン状態となるソース電位ＶＳから蓄積ノ
ードＶＮの電位を検知する。
りである。メモリセルＭＣとして３素子（１ＰＬＥＤ＋
２ＭＯＳ）構造のＰＬＥＤセルを用いる。１メモリセル
に２ビット分、すなわち４値を記憶するため、電荷蓄積
ノードに対して４種類の電位を定義する。書き込み動作
では、４値に対応した４種類の電位のうち、所望の電位
に設定した書き込みビット線電位を、ＰＬＥＤトランジ
スタをオン状態にして蓄積ノードＶＮに与える。読み出
し動作では、蓄積ノードＶＮをゲート電極とするセンス
用ＭＯＳＦＥＴのソース電位を変化させて、センス用Ｍ
ＯＳＦＥＴがオン状態となるソース電位ＶＳから蓄積ノ
ードＶＮの電位を検知する。
【００２０】ＰＬＥＤトランジスタＱ１０を用いた３素
子構造のメモリセルは非破壊読み出しが可能であること
が特長である。そのため、読み出しの動作では、記憶情
報が破壊されることのないため、複数に分割され記憶さ
れた電圧値（情報）を複数の読み出し動作により検出で
きる。また、ＰＬＥＤトランジスタは、後述するように
リーク電流が殆ど流れないから、記憶情報の不揮発化が
可能になる。
子構造のメモリセルは非破壊読み出しが可能であること
が特長である。そのため、読み出しの動作では、記憶情
報が破壊されることのないため、複数に分割され記憶さ
れた電圧値（情報）を複数の読み出し動作により検出で
きる。また、ＰＬＥＤトランジスタは、後述するように
リーク電流が殆ど流れないから、記憶情報の不揮発化が
可能になる。
【００２１】図２において、書き込みワード線ＷＷＬ０
〜３、読み出しワード線ＲＷＬ０〜３と、書き込みビッ
ト線ＷＢＬ０と読み出しビット線ＲＢＬ０の交点に設け
られた４つのメモリセルＭＣ０〜ＭＣ３が代表として例
示的に示されている。ＰＬＥＤトランジスタは、後述す
るようにバリヤ絶縁膜の構造を持つトランジスタであ
り、例えばＳＯＩ（Ｓilicon on Ｉnsulator) で、完全
空乏型ＭＯＳ（チャネル部が導体）からなる。
〜３、読み出しワード線ＲＷＬ０〜３と、書き込みビッ
ト線ＷＢＬ０と読み出しビット線ＲＢＬ０の交点に設け
られた４つのメモリセルＭＣ０〜ＭＣ３が代表として例
示的に示されている。ＰＬＥＤトランジスタは、後述す
るようにバリヤ絶縁膜の構造を持つトランジスタであ
り、例えばＳＯＩ（Ｓilicon on Ｉnsulator) で、完全
空乏型ＭＯＳ（チャネル部が導体）からなる。
【００２２】上記書き込みビット線ＷＢＬ０及び読み出
しビット線ＲＢＬ０に対応した１つのメモリセルＭＣ０
は、上記のＰＬＥＤトランジスタＱ１０とセンスＭＯＳ
ＦＥＴＱ２０及びスイッチＭＯＳＦＥＴＱ３０からな
る。ＰＬＥＤトランジスタＱ１０のゲートは、それに対
応した書き込みワード線ＷＷＬ０に接続され、ソース，
ドレインの一方は書き込みビット線ＷＢＬ０に接続さ
れ、他方は蓄積ノードＶＮ０である。センスＭＯＳＦＥ
ＴＱ２０のゲートはＰＬＥＤトランジスタＱ１０の他方
のソース，ドレインに接続された蓄積ノードＶＮ０であ
り、ソース，ドレインの一方は、後述するメモリセル基
準電位線ＶＳ０に接続され、ソース，ドレインの他方は
スイッチＭＯＳＦＥＴＱ３０に接続されている。
しビット線ＲＢＬ０に対応した１つのメモリセルＭＣ０
は、上記のＰＬＥＤトランジスタＱ１０とセンスＭＯＳ
ＦＥＴＱ２０及びスイッチＭＯＳＦＥＴＱ３０からな
る。ＰＬＥＤトランジスタＱ１０のゲートは、それに対
応した書き込みワード線ＷＷＬ０に接続され、ソース，
ドレインの一方は書き込みビット線ＷＢＬ０に接続さ
れ、他方は蓄積ノードＶＮ０である。センスＭＯＳＦＥ
ＴＱ２０のゲートはＰＬＥＤトランジスタＱ１０の他方
のソース，ドレインに接続された蓄積ノードＶＮ０であ
り、ソース，ドレインの一方は、後述するメモリセル基
準電位線ＶＳ０に接続され、ソース，ドレインの他方は
スイッチＭＯＳＦＥＴＱ３０に接続されている。
【００２３】スイッチＭＯＳＦＥＴＱ３０のゲートは読
み出しワード線ＲＷＬ０に接続され、ソース，ドレイン
の―方は、センスＭＯＳＦＥＴＱ２０に接続され、ソー
ス，ドレインの他方は読み出しビット線ＲＢＬ０に接続
されされている。ＶＢＢは、センスＭＯＳＦＥＴＱ２
０、スイッチＭＯＳＦＥＴＱ３０の共通の基板ノードで
ある。他の書き込みビット線ＷＢＬ１〜３、読み出しビ
ット線ＲＢＬ１〜３に対応した残り３個のメモリセルＭ
Ｃ１〜ＭＣ３においても、前記同様な構成とされる。
み出しワード線ＲＷＬ０に接続され、ソース，ドレイン
の―方は、センスＭＯＳＦＥＴＱ２０に接続され、ソー
ス，ドレインの他方は読み出しビット線ＲＢＬ０に接続
されされている。ＶＢＢは、センスＭＯＳＦＥＴＱ２
０、スイッチＭＯＳＦＥＴＱ３０の共通の基板ノードで
ある。他の書き込みビット線ＷＢＬ１〜３、読み出しビ
ット線ＲＢＬ１〜３に対応した残り３個のメモリセルＭ
Ｃ１〜ＭＣ３においても、前記同様な構成とされる。
【００２４】ライトＩ／Ｏセレクタは、２本の書き込み
入力線ＷＩＯ０とＷＩＯ１と、２本ずつの書き込みビッ
ト線ＷＢＬ０とＷＢＬ１及びＷＢＬ２とＷＢＬ３が上記
書き込み入力線ＷＩＯ０とＷＩＯ１に対応し、それぞれ
スイッチＭＯＳＦＥＴＱ５０とＱ５１及びＱ５２とＱ５
３を介して接続される。つまり、ライトＹＳデコーダで
形成された選択信号ＷＹＳ０、ＷＹＳ１により、書き込
み入力線ＷＩＯ０とＷＩＯ１を、書き込みビット線ＷＢ
Ｌ０とＷＢＬ１及びＷＢＬ２とＷＢＬ３にそれぞれ接続
させる。
入力線ＷＩＯ０とＷＩＯ１と、２本ずつの書き込みビッ
ト線ＷＢＬ０とＷＢＬ１及びＷＢＬ２とＷＢＬ３が上記
書き込み入力線ＷＩＯ０とＷＩＯ１に対応し、それぞれ
スイッチＭＯＳＦＥＴＱ５０とＱ５１及びＱ５２とＱ５
３を介して接続される。つまり、ライトＹＳデコーダで
形成された選択信号ＷＹＳ０、ＷＹＳ１により、書き込
み入力線ＷＩＯ０とＷＩＯ１を、書き込みビット線ＷＢ
Ｌ０とＷＢＬ１及びＷＢＬ２とＷＢＬ３にそれぞれ接続
させる。
【００２５】上記メモリアレーの書き込みビット線ＷＢ
Ｌ０〜ＷＢＬ３のそれぞれには、書き込みプリチャージ
信号線ＷＰＣと、プリチャージＭＯＳＦＥＴＱ４０〜４
３からなるライトプリチャージ回路が設けられる。特に
制限されないが、上記各書き込みビット線ＷＢＬ０〜Ｗ
ＢＬ３には、キャパシタＣ１０〜Ｃ１３が設けられる。
これらのキャパシタＣ１０〜Ｃ１３には、上記書き込み
入力線ＷＩＯ０とＷＩＯ１及びスイッチＭＯＳＦＥＴＱ
５０とＱ５１及びＱ５２とＱ５３を通して伝えられた４
値の情報電圧を保持するために用いられる。１本の書き
込みワード線に対応したメモリセルの数が少なく、１ワ
ード線分のメモリセルへの書き込み時間が短い場合には
省略することもできる。
Ｌ０〜ＷＢＬ３のそれぞれには、書き込みプリチャージ
信号線ＷＰＣと、プリチャージＭＯＳＦＥＴＱ４０〜４
３からなるライトプリチャージ回路が設けられる。特に
制限されないが、上記各書き込みビット線ＷＢＬ０〜Ｗ
ＢＬ３には、キャパシタＣ１０〜Ｃ１３が設けられる。
これらのキャパシタＣ１０〜Ｃ１３には、上記書き込み
入力線ＷＩＯ０とＷＩＯ１及びスイッチＭＯＳＦＥＴＱ
５０とＱ５１及びＱ５２とＱ５３を通して伝えられた４
値の情報電圧を保持するために用いられる。１本の書き
込みワード線に対応したメモリセルの数が少なく、１ワ
ード線分のメモリセルへの書き込み時間が短い場合には
省略することもできる。
【００２６】図９には、蓄積ノードの電位分布の模式図
が示されている。特に制限されないが、最大電位は１．
５Ｖであり、４種類に分割されている。この実施例で
は、０〜０．２５をデータの "００”、０．２５〜０．
７５Ｖをデータの "０１”、０．７５〜１．２５Ｖをデ
ータの "１０”、１．２５〜１．５０Ｖをデータの "１
１”と定義している。分布の幅は、電源や周辺回路素子
等の特性のばらつきを考慮したものである。
が示されている。特に制限されないが、最大電位は１．
５Ｖであり、４種類に分割されている。この実施例で
は、０〜０．２５をデータの "００”、０．２５〜０．
７５Ｖをデータの "０１”、０．７５〜１．２５Ｖをデ
ータの "１０”、１．２５〜１．５０Ｖをデータの "１
１”と定義している。分布の幅は、電源や周辺回路素子
等の特性のばらつきを考慮したものである。
【００２７】書き込み動作を図１と図２、図９及び図１
０を用いて説明する。ここでは、図２に代表として例示
的に示されている書き込みワード線ＷＷＬ０〜ＷＷＬ３
に対応された４つのメモリセルＭＣ０〜ＭＣ３のそれぞ
れに上記データ "００”、 "０１”、 "１０”、 "１
１”の書き込みを行う場合を例にして説明する。書き込
みデータ "００”、 "０１”、 "１０”、 "１１”に対
応する蓄積ノードＶＮ０〜ＶＮ３の中心電圧は、図９に
示したようにそれぞれ０Ｖ、０．５Ｖ、１．０Ｖ、１．
５Ｖである。
０を用いて説明する。ここでは、図２に代表として例示
的に示されている書き込みワード線ＷＷＬ０〜ＷＷＬ３
に対応された４つのメモリセルＭＣ０〜ＭＣ３のそれぞ
れに上記データ "００”、 "０１”、 "１０”、 "１
１”の書き込みを行う場合を例にして説明する。書き込
みデータ "００”、 "０１”、 "１０”、 "１１”に対
応する蓄積ノードＶＮ０〜ＶＮ３の中心電圧は、図９に
示したようにそれぞれ０Ｖ、０．５Ｖ、１．０Ｖ、１．
５Ｖである。
【００２８】図２及び図１０において、書き込みプリチ
ャージ信号ＷＰＣをロウレベルからハイレベルとして、
Ｐチャンネル型のＭＯＳＦＥＴＱ４０〜Ｑ４３をオン状
態からオフ状態にしてキャパシタＣ１０〜Ｃ１３に対す
る電圧ＶＤ（３．０Ｖ）のプリチャージ停止させる。書
き込み入力線ＷＩＯ０とＷＩＯ１に対してそれぞれ０．
０Ｖと０．５Ｖの情報電圧を供給する。書き込み入力線
ＷＩＯ０とＷＩＯ１の電位設定は、パラシリ／シリパラ
変換器から送られたデータに従って周辺回路の備えられ
た書き込み電圧選択回路にて行う。
ャージ信号ＷＰＣをロウレベルからハイレベルとして、
Ｐチャンネル型のＭＯＳＦＥＴＱ４０〜Ｑ４３をオン状
態からオフ状態にしてキャパシタＣ１０〜Ｃ１３に対す
る電圧ＶＤ（３．０Ｖ）のプリチャージ停止させる。書
き込み入力線ＷＩＯ０とＷＩＯ１に対してそれぞれ０．
０Ｖと０．５Ｖの情報電圧を供給する。書き込み入力線
ＷＩＯ０とＷＩＯ１の電位設定は、パラシリ／シリパラ
変換器から送られたデータに従って周辺回路の備えられ
た書き込み電圧選択回路にて行う。
【００２９】書き込みワード線ＷＷＬ０がハイレベル
（３．０Ｖ）の選択レベルにされる。選択信号ＷＹＳ０
を活性化すると、書き込みビット線ＷＢＬ０、ＷＢＬ１
の電位がそれぞれ０．０Ｖ、０．５Ｖとなるため、上記
書き込むワード線ＷＷＬ０がハイレベル（３．０Ｖ）に
より前記ＰＬＥＤトランジスタＱ１０〜Ｑ１３がオン状
態であるので、メモリセルＭＣ０とＭＣ１の蓄積ノード
ＶＮ０とＶＮ１には、それぞれ０．０Ｖ、０．５Ｖが上
記オン状態のＰＬＥＤトランジスタＱ１０とＱ１１を介
し設定される。その後、選択信号ＷＹＳ０は非活性化す
るが、書き込みビット線ＷＢＬ０，ＷＢＬ１の持つ浮遊
容量Ｃ１０とＣ１１に０．０Ｖ、０．５Ｖの電位が残る
ので上記書き込み状態を維持することができる。
（３．０Ｖ）の選択レベルにされる。選択信号ＷＹＳ０
を活性化すると、書き込みビット線ＷＢＬ０、ＷＢＬ１
の電位がそれぞれ０．０Ｖ、０．５Ｖとなるため、上記
書き込むワード線ＷＷＬ０がハイレベル（３．０Ｖ）に
より前記ＰＬＥＤトランジスタＱ１０〜Ｑ１３がオン状
態であるので、メモリセルＭＣ０とＭＣ１の蓄積ノード
ＶＮ０とＶＮ１には、それぞれ０．０Ｖ、０．５Ｖが上
記オン状態のＰＬＥＤトランジスタＱ１０とＱ１１を介
し設定される。その後、選択信号ＷＹＳ０は非活性化す
るが、書き込みビット線ＷＢＬ０，ＷＢＬ１の持つ浮遊
容量Ｃ１０とＣ１１に０．０Ｖ、０．５Ｖの電位が残る
ので上記書き込み状態を維持することができる。
【００３０】次に、他のメモリセルＭＣ２とＭＣ３の蓄
積ノードＶＮ２とＶＮ３にそれぞれ１．０Ｖと１．５Ｖ
を書き込むため、書き込み電圧選択回路から書き込み入
力線ＷＩＯ０とＷＩＯ１のそれぞれに１．０Ｖと１．５
Ｖの情報電圧が与えられる。選択信号ＷＹＳ１を活性化
すると、ＭＯＳＦＥＴＱ５２とＱ５３がオン状態となっ
て書き込みビット線ＷＢＬ２とＷＢＬ３にそれぞれ１．
０Ｖ、１．５Ｖを伝えるために、メモリセルＭＣ２とＭ
Ｃ３の蓄積ノードＶＮ２、ＶＮ３はそれぞれ１．０Ｖ、
１．５Ｖに設定される。その後同様に、選択信号ＷＹＳ
１は非活性化するが、書き込みビット線ＷＢＬ２とＷＢ
Ｌ３の持つ浮遊容量Ｃ１２とＣ１３には１．０Ｖ、１．
５Ｖの情報電位が残るので上記書き込み状態を維持する
ことができる。
積ノードＶＮ２とＶＮ３にそれぞれ１．０Ｖと１．５Ｖ
を書き込むため、書き込み電圧選択回路から書き込み入
力線ＷＩＯ０とＷＩＯ１のそれぞれに１．０Ｖと１．５
Ｖの情報電圧が与えられる。選択信号ＷＹＳ１を活性化
すると、ＭＯＳＦＥＴＱ５２とＱ５３がオン状態となっ
て書き込みビット線ＷＢＬ２とＷＢＬ３にそれぞれ１．
０Ｖ、１．５Ｖを伝えるために、メモリセルＭＣ２とＭ
Ｃ３の蓄積ノードＶＮ２、ＶＮ３はそれぞれ１．０Ｖ、
１．５Ｖに設定される。その後同様に、選択信号ＷＹＳ
１は非活性化するが、書き込みビット線ＷＢＬ２とＷＢ
Ｌ３の持つ浮遊容量Ｃ１２とＣ１３には１．０Ｖ、１．
５Ｖの情報電位が残るので上記書き込み状態を維持する
ことができる。
【００３１】以降、同様の手順で書き込みワード線ＷＷ
Ｌ０に接続された２０４８個のメモリセルに対して、２
個ずつパラレルに１０２４回に分けて４値からなる所望
の情報電圧を書き込んだ後、書き込みワード線ＷＷＬ０
を非選択、プリチャージ信号線ＷＰＣを活性化する。書
き込みワード線ＷＷＬ０が活性化し最初に書き込んだ書
き込みビット線ＷＢＬ０とＷＢＬ１の電位が、書き込み
ワード線ＷＷＬ０を非活性にするまで十分保持できなけ
れば、不完全な電位がメモリセルの蓄積ノードＶＮｉに
保存されるので、書き込みビット線ＷＢＬ０等には、浮
遊容量以外に積極的にゲート容量などを付加するように
すればよい。
Ｌ０に接続された２０４８個のメモリセルに対して、２
個ずつパラレルに１０２４回に分けて４値からなる所望
の情報電圧を書き込んだ後、書き込みワード線ＷＷＬ０
を非選択、プリチャージ信号線ＷＰＣを活性化する。書
き込みワード線ＷＷＬ０が活性化し最初に書き込んだ書
き込みビット線ＷＢＬ０とＷＢＬ１の電位が、書き込み
ワード線ＷＷＬ０を非活性にするまで十分保持できなけ
れば、不完全な電位がメモリセルの蓄積ノードＶＮｉに
保存されるので、書き込みビット線ＷＢＬ０等には、浮
遊容量以外に積極的にゲート容量などを付加するように
すればよい。
【００３２】図３において、リードＩ／Ｏセレクタは、
２本の読み出し出力線ＲＩＯ０とＲＩＯ１と、２本ずつ
の読み出しビット線ＲＢＬ０とＲＢＬ１及びＲＢＬ２と
ＲＢＬ３が上記読み出し出力線ＲＩＯ０とＲＩＯ１に対
応し、各読み出しビット線ＲＢＬ０〜ＲＢＬ３は、リー
トアンプを構成するインバータ回路ＩＮ０〜ＩＮ３の入
力端子に接続される。これらのインバータ回路ＩＮ０〜
ＩＮ３の出力端子は、それぞれスイッチＭＯＳＦＥＴＱ
７０とＱ７１及びＱ７２とＱ７３を介して上記読み出し
出力線ＲＩＯ０とＲＩＯ１に接続される。つまり、リー
ドＹＳデコーダで形成された選択信号ＲＹＳ０、ＲＹＳ
１により、読み出しビット線ＲＢＬ０と１及びＲＢＬ２
と３の読み出し信号が、読み出し出力線ＲＩＯ０とＲＩ
Ｏ１にそれぞれ出力される。
２本の読み出し出力線ＲＩＯ０とＲＩＯ１と、２本ずつ
の読み出しビット線ＲＢＬ０とＲＢＬ１及びＲＢＬ２と
ＲＢＬ３が上記読み出し出力線ＲＩＯ０とＲＩＯ１に対
応し、各読み出しビット線ＲＢＬ０〜ＲＢＬ３は、リー
トアンプを構成するインバータ回路ＩＮ０〜ＩＮ３の入
力端子に接続される。これらのインバータ回路ＩＮ０〜
ＩＮ３の出力端子は、それぞれスイッチＭＯＳＦＥＴＱ
７０とＱ７１及びＱ７２とＱ７３を介して上記読み出し
出力線ＲＩＯ０とＲＩＯ１に接続される。つまり、リー
ドＹＳデコーダで形成された選択信号ＲＹＳ０、ＲＹＳ
１により、読み出しビット線ＲＢＬ０と１及びＲＢＬ２
と３の読み出し信号が、読み出し出力線ＲＩＯ０とＲＩ
Ｏ１にそれぞれ出力される。
【００３３】上記メモリアレーの読み出しビット線ＲＢ
Ｌ０〜ＲＢＬ３のそれぞれには、読み出しプリチャージ
信号線ＲＰＣと、プリチャージＭＯＳＦＥＴＱ６０〜６
３からなるリードプリチャージ回路が設けられる。特に
制限されないが、上記各読み出しビット線ＲＢＬ０〜Ｒ
ＢＬ３には、キャパシタＣ２０〜Ｃ２３が設けられる。
これらのキャパシタＣ２０〜Ｃ２３には、読み出しビッ
ト線ＲＢＬ０〜ＲＢＬ３のプリチャージ電圧を保持する
ために用いられる。このキャパシタＣ２０〜Ｃ２３は、
読み出しビット線ＲＢＬ０〜ＲＢＬ３の浮遊容量が利用
される。必要なら書き込みビット線ＷＢＬ０〜ＷＢＬ３
に設けられたＭＯＳ容量等を付加してもよい。
Ｌ０〜ＲＢＬ３のそれぞれには、読み出しプリチャージ
信号線ＲＰＣと、プリチャージＭＯＳＦＥＴＱ６０〜６
３からなるリードプリチャージ回路が設けられる。特に
制限されないが、上記各読み出しビット線ＲＢＬ０〜Ｒ
ＢＬ３には、キャパシタＣ２０〜Ｃ２３が設けられる。
これらのキャパシタＣ２０〜Ｃ２３には、読み出しビッ
ト線ＲＢＬ０〜ＲＢＬ３のプリチャージ電圧を保持する
ために用いられる。このキャパシタＣ２０〜Ｃ２３は、
読み出しビット線ＲＢＬ０〜ＲＢＬ３の浮遊容量が利用
される。必要なら書き込みビット線ＷＢＬ０〜ＷＢＬ３
に設けられたＭＯＳ容量等を付加してもよい。
【００３４】次に、読み出し動作について説明する。読
み出し動作は、４段階に分割されたメモリセル情報を判
定するために図１１ないし図１３に示すような３つのサ
イクルで実行される。１サイクル目は書き込みデータ "
０１”を判定、２サイクル目は書き込みデータ "０１”
を判定、３サイクル目は書き込みデータ "０１”を判定
する。いずれのサイクルでも判定されなかったセルは、
書き込みデータ "００”であると判定される。
み出し動作は、４段階に分割されたメモリセル情報を判
定するために図１１ないし図１３に示すような３つのサ
イクルで実行される。１サイクル目は書き込みデータ "
０１”を判定、２サイクル目は書き込みデータ "０１”
を判定、３サイクル目は書き込みデータ "０１”を判定
する。いずれのサイクルでも判定されなかったセルは、
書き込みデータ "００”であると判定される。
【００３５】例えば、１サイクル目の場合、センスＭＯ
ＳＦＥＴのしきい値Ｖthが０．２５Ｖであるとすると、
ソース線ＶＳの電位を０Ｖに設定すると、蓄積ノードＶ
Ｎ１電位が０．５Ｖである書き込みデータ "０１”と、
蓄積ノードＶＮ２電位が１．０Ｖである書き込みデータ
"１０”、蓄積ノードＶＮ３電位が１．５Ｖである書き
込みデータ "１１”の３つのメモリセルＭＣ１〜ＭＣ３
は、それぞれのセンスＭＯＳＦＥＴＱ２１〜Ｑ２３のゲ
ートとソース間の電圧差がＶthを越えるためオン状態に
なるが、蓄積ノードＶＮ０電位が０．０Ｖである書き込
みデータ "００”のメモリセルＭＣ０のセンスＭＯＳＦ
ＥＴＱ２０はオフ状態になる。
ＳＦＥＴのしきい値Ｖthが０．２５Ｖであるとすると、
ソース線ＶＳの電位を０Ｖに設定すると、蓄積ノードＶ
Ｎ１電位が０．５Ｖである書き込みデータ "０１”と、
蓄積ノードＶＮ２電位が１．０Ｖである書き込みデータ
"１０”、蓄積ノードＶＮ３電位が１．５Ｖである書き
込みデータ "１１”の３つのメモリセルＭＣ１〜ＭＣ３
は、それぞれのセンスＭＯＳＦＥＴＱ２１〜Ｑ２３のゲ
ートとソース間の電圧差がＶthを越えるためオン状態に
なるが、蓄積ノードＶＮ０電位が０．０Ｖである書き込
みデータ "００”のメモリセルＭＣ０のセンスＭＯＳＦ
ＥＴＱ２０はオフ状態になる。
【００３６】ソース線ＶＳの電位を０．５Ｖに設定する
と、蓄積ノードＶＮ２電位が１．０Ｖである書き込みデ
ータ "１０”、蓄積ノードＶＮ３電位が１．５Ｖである
書き込みデータ "１１”のメモリセルＭＣ２とＭＣ３の
みセンスＭＯＳＦＥＴＱ２２とＱ２３のゲートとソース
間の電圧差がＶthを越えるためオン状態になる。ソース
線ＶＳの電位を１．０Ｖに設定すると、蓄積ノードＶＮ
３電位が１．５Ｖである書き込みデータ "１１”のメモ
リセルＭＣ３のみセンスＭＯＳＦＥＴＱ２３のゲートと
ソース間の電圧差がＶthを越えるためオン状態となる。
このような３回の読み出しで、蓄積ノードＶＮ０電位が
０．０Ｖである書きみデータ "００”メモリセルＭＣ０
については、―度もセンスＭＯＳＦＥＴＱ２０はオン状
態にならない。
と、蓄積ノードＶＮ２電位が１．０Ｖである書き込みデ
ータ "１０”、蓄積ノードＶＮ３電位が１．５Ｖである
書き込みデータ "１１”のメモリセルＭＣ２とＭＣ３の
みセンスＭＯＳＦＥＴＱ２２とＱ２３のゲートとソース
間の電圧差がＶthを越えるためオン状態になる。ソース
線ＶＳの電位を１．０Ｖに設定すると、蓄積ノードＶＮ
３電位が１．５Ｖである書き込みデータ "１１”のメモ
リセルＭＣ３のみセンスＭＯＳＦＥＴＱ２３のゲートと
ソース間の電圧差がＶthを越えるためオン状態となる。
このような３回の読み出しで、蓄積ノードＶＮ０電位が
０．０Ｖである書きみデータ "００”メモリセルＭＣ０
については、―度もセンスＭＯＳＦＥＴＱ２０はオン状
態にならない。
【００３７】各サイクルでは、プリチャージ信号線ＲＰ
Ｃを非活性化し、読み出しビット線ＲＢＬ０〜３をフロ
ーティングでハイレベルの状態とする。 １サイクル目で
は、図１１に示すように、ソース線ＶＳを０．０Ｖに設
定し、読み出しワード線ＲＷＬ０を活性化する。１サイ
クル目では、書き込みデータが "００”であるメモリセ
ルＭＣ０以外の３つのメモリセルＭＣ１〜ＭＣ３のセン
スＭＯＳＦＥＴＱ２１〜Ｑ２３がオン状態となるため、
それぞれに対応した読み出しビット線ＲＢＬ１、ＲＢＬ
２、ＲＢＬ３の電位が低下する。そのため、リードアン
プであるインバータ回路ＩＮ１〜ＩＮ３の出力信号がロ
ウレベルからハイレベルに反転する。
Ｃを非活性化し、読み出しビット線ＲＢＬ０〜３をフロ
ーティングでハイレベルの状態とする。 １サイクル目で
は、図１１に示すように、ソース線ＶＳを０．０Ｖに設
定し、読み出しワード線ＲＷＬ０を活性化する。１サイ
クル目では、書き込みデータが "００”であるメモリセ
ルＭＣ０以外の３つのメモリセルＭＣ１〜ＭＣ３のセン
スＭＯＳＦＥＴＱ２１〜Ｑ２３がオン状態となるため、
それぞれに対応した読み出しビット線ＲＢＬ１、ＲＢＬ
２、ＲＢＬ３の電位が低下する。そのため、リードアン
プであるインバータ回路ＩＮ１〜ＩＮ３の出力信号がロ
ウレベルからハイレベルに反転する。
【００３８】全てのリードアンプ（ＩＮ０〜ＩＮ３等）
の出力信号が確定したタイミングで選択信号ＲＹＳ０を
活性化すると、読み出しビット線ＲＢＬ０のハイレベ
ル、ＲＢＬ１のロウレベルに対応してリードアンプＩＮ
０の出力信号がロウレベルで、ＩＮ１の出力信号がハイ
レベルとなるから読み出し出力線ＲＩＯ０にはロウレベ
ル、ＲＩＯ１にはハイレベルの信号が取り出されてそれ
ぞれメインアンプで増幅される。
の出力信号が確定したタイミングで選択信号ＲＹＳ０を
活性化すると、読み出しビット線ＲＢＬ０のハイレベ
ル、ＲＢＬ１のロウレベルに対応してリードアンプＩＮ
０の出力信号がロウレベルで、ＩＮ１の出力信号がハイ
レベルとなるから読み出し出力線ＲＩＯ０にはロウレベ
ル、ＲＩＯ１にはハイレベルの信号が取り出されてそれ
ぞれメインアンプで増幅される。
【００３９】１サイクル目のこの判定の段階で、メモリ
セルＭＣ０のデータ "００”が確定するので、パラシリ
／シリパラ変換器を通して、メモリセルＭＣ０対応する
Ｉ／Ｏレジスタに２ビットの "００”情報を格納する。
一方、メモリセルＭＣ１はこの段階では、データが "０
１”であるか、 "１０”であるか、 "１１であるか判定
できないので、暫定的に "０１”であるとしてパラシ・
／シリパラ変換器を通して、メモリセルＭＣ１に対応る
Ｉ／Ｏレジスタに２ビットの "０１”情報を格納する。
セルＭＣ０のデータ "００”が確定するので、パラシリ
／シリパラ変換器を通して、メモリセルＭＣ０対応する
Ｉ／Ｏレジスタに２ビットの "００”情報を格納する。
一方、メモリセルＭＣ１はこの段階では、データが "０
１”であるか、 "１０”であるか、 "１１であるか判定
できないので、暫定的に "０１”であるとしてパラシ・
／シリパラ変換器を通して、メモリセルＭＣ１に対応る
Ｉ／Ｏレジスタに２ビットの "０１”情報を格納する。
【００４０】次に、選択信号ＲＹＳ１を活性化すると、
読み出し出力線ＲＩＯ０とＲＩＯ１にインバータ回路Ｉ
Ｎ２とＩＮ３のハイレベルの出力信号が取り出され、メ
インアンプでそれぞれ増幅され、前記メモリセルＭＣ２
とＭＣ３のセンスＭＯＳＦＥＴＱ２２とＱ２３がオン状
態であると判定される。１サイクル目のこの判定の段階
では、メモリセルＭＣ２及びＭＣ３は、前記メモリセル
ＭＣ１と同様にデータが "０１”であるか、 "１０”で
あるか、 "１１であるか判定できないので暫定的に "０
１”であるとしてパラシリ／シリパラ変換器を通して、
メモリセルＭＣ２及びＭＣ３に対応するＩ／Ｏレジスタ
にそれぞれ２ビットの "０１”情報を格納する。
読み出し出力線ＲＩＯ０とＲＩＯ１にインバータ回路Ｉ
Ｎ２とＩＮ３のハイレベルの出力信号が取り出され、メ
インアンプでそれぞれ増幅され、前記メモリセルＭＣ２
とＭＣ３のセンスＭＯＳＦＥＴＱ２２とＱ２３がオン状
態であると判定される。１サイクル目のこの判定の段階
では、メモリセルＭＣ２及びＭＣ３は、前記メモリセル
ＭＣ１と同様にデータが "０１”であるか、 "１０”で
あるか、 "１１であるか判定できないので暫定的に "０
１”であるとしてパラシリ／シリパラ変換器を通して、
メモリセルＭＣ２及びＭＣ３に対応するＩ／Ｏレジスタ
にそれぞれ２ビットの "０１”情報を格納する。
【００４１】以後ＲＷＬ０上の全てのメモリセルに対し
て、前記メモリセルＭＣ０とＭＣ１同様に読み出しと判
定を行う。最後に読み出しワード線ＲＷＬ０を非活性、
プリチャージ信号ＲＰＣを活性化し、読み出しビット線
ＲＢＬ０〜ＲＢＬ３等をプリチャージする。
て、前記メモリセルＭＣ０とＭＣ１同様に読み出しと判
定を行う。最後に読み出しワード線ＲＷＬ０を非活性、
プリチャージ信号ＲＰＣを活性化し、読み出しビット線
ＲＢＬ０〜ＲＢＬ３等をプリチャージする。
【００４２】２サイクル目では、図１２に示すように、
ソース線ＶＳを０．５Ｖに設定し、読み出しワード線Ｒ
ＷＬ０を活性化する。２サイクル目では、書き込みデー
タ "００”であるメモリセルＭＣ０と書き込みデータが
"０１”であるメモリセルＭＣ１以外のＭＣ２、ＭＣ３
のセンスＭＯＳＦＥＴＱ２２とＱ２３がオン状態となる
ため読み出しビット線ＲＢＬ２、ＲＢＬ３の電位が低下
する。そのため、リードアンプであるインバータ回路Ｉ
Ｎ０とＩＮ１の出力信号はロウレベルのままとなり、イ
ンバータ回路ＩＮ２とＩＮ３の出力信号がロウレベルか
らハイレベルに反転する。
ソース線ＶＳを０．５Ｖに設定し、読み出しワード線Ｒ
ＷＬ０を活性化する。２サイクル目では、書き込みデー
タ "００”であるメモリセルＭＣ０と書き込みデータが
"０１”であるメモリセルＭＣ１以外のＭＣ２、ＭＣ３
のセンスＭＯＳＦＥＴＱ２２とＱ２３がオン状態となる
ため読み出しビット線ＲＢＬ２、ＲＢＬ３の電位が低下
する。そのため、リードアンプであるインバータ回路Ｉ
Ｎ０とＩＮ１の出力信号はロウレベルのままとなり、イ
ンバータ回路ＩＮ２とＩＮ３の出力信号がロウレベルか
らハイレベルに反転する。
【００４３】選択信号ＲＹＳ０を活性化した段階で、メ
モリセルＭＣ０とＭＣ１のセンスＭＯＳＦＥＴＱ２０と
Ｑ２１がともにオフ状態であると判定される。この場
含、メモリセルＭＣ０およびＭＣ１に対応するＩ／Ｏレ
ジスタには新たにデータを更新しない。その結果、メモ
リセルＭＣ０に対応するＩ／Ｏレジスタは１サイクル目
で格納したデータ "００”に、メモリセルＭＣ１に対応
するＩ／Ｏレジスタは１サイクル目で暫定的に格納した
データ "０１”となる。
モリセルＭＣ０とＭＣ１のセンスＭＯＳＦＥＴＱ２０と
Ｑ２１がともにオフ状態であると判定される。この場
含、メモリセルＭＣ０およびＭＣ１に対応するＩ／Ｏレ
ジスタには新たにデータを更新しない。その結果、メモ
リセルＭＣ０に対応するＩ／Ｏレジスタは１サイクル目
で格納したデータ "００”に、メモリセルＭＣ１に対応
するＩ／Ｏレジスタは１サイクル目で暫定的に格納した
データ "０１”となる。
【００４４】次に、選択信号ＲＹＳ１を活性化すると、
メモリセルＭＣ２とＭＣ３のセンスＭＯＳＦＥＴＱ２２
とＱ２３がともにオン状態であると判定される。２サイ
クル目のこの判定の段階では、メモリセルＭＣ２及びＭ
Ｃ３はデータが "０１”ではないが、 "１０”である
か、 "１１”であるか判定できないので、暫定的に "１
０”であるとしてパラシリ／シリパラ変換器を通して、
メモリセルＭＣ２及びＭＣ３に対応するＩ／Ｏレジスタ
にそれぞれ２ビットの "１０”情報を格納する。以後Ｒ
ＷＬ０上の全てのメモリセルに対して、ＭＣ０〜ＭＣ３
と同様に読み出しと判定を行う。最後に、読み出しワー
ド線ＲＷＬ０を非活性、プリチャージ信号ＲＰＣを活性
化し、読み出しビット線ＲＢＬ０〜３等をプリチャージ
する。
メモリセルＭＣ２とＭＣ３のセンスＭＯＳＦＥＴＱ２２
とＱ２３がともにオン状態であると判定される。２サイ
クル目のこの判定の段階では、メモリセルＭＣ２及びＭ
Ｃ３はデータが "０１”ではないが、 "１０”である
か、 "１１”であるか判定できないので、暫定的に "１
０”であるとしてパラシリ／シリパラ変換器を通して、
メモリセルＭＣ２及びＭＣ３に対応するＩ／Ｏレジスタ
にそれぞれ２ビットの "１０”情報を格納する。以後Ｒ
ＷＬ０上の全てのメモリセルに対して、ＭＣ０〜ＭＣ３
と同様に読み出しと判定を行う。最後に、読み出しワー
ド線ＲＷＬ０を非活性、プリチャージ信号ＲＰＣを活性
化し、読み出しビット線ＲＢＬ０〜３等をプリチャージ
する。
【００４５】３サイクル目では、図１３に示すように、
ソース線ＶＳを１．０Ｖに設定し、読み出しワード線Ｒ
ＷＬ０を活性化する。３サイクル目では、書き込みデー
タ "１１”であるメモリセルＭＣ３のセンスＭＯＳＦＥ
ＴＱ２３のみがオンするため、読み出しビット線ＲＢＬ
３の電位のみが低下する。そのため、リードアンプであ
るインバータ回路ＩＮ１〜ＩＮ２の出力信号はロウレベ
ルのままとなり、インバータ回路ＩＮ３の出力信号のみ
がロウレベルからハイレベルに反転する。
ソース線ＶＳを１．０Ｖに設定し、読み出しワード線Ｒ
ＷＬ０を活性化する。３サイクル目では、書き込みデー
タ "１１”であるメモリセルＭＣ３のセンスＭＯＳＦＥ
ＴＱ２３のみがオンするため、読み出しビット線ＲＢＬ
３の電位のみが低下する。そのため、リードアンプであ
るインバータ回路ＩＮ１〜ＩＮ２の出力信号はロウレベ
ルのままとなり、インバータ回路ＩＮ３の出力信号のみ
がロウレベルからハイレベルに反転する。
【００４６】選択信号ＲＹＳ０を活性化した段階で、メ
モリセルＭＣ０とＭＣ１のセンスＭＯＳＦＥＴＱ２０と
Ｑ２１はともにオフであると判定される。この場合、メ
モリセルＭＣ０およびＭＣ１に対応するＩ／Ｏレジスタ
レジスタには新たにデータを更斬しない。その結果、メ
モリセルＭＣ０に対応するＩ／Ｏレジスタは１サイクル
目で格納したデータ "００”に、メモリセルＭＣ１に対
応するＩ／Ｏレジスタは１サイクル目で暫定的に格納し
たデータ "０１”となる。
モリセルＭＣ０とＭＣ１のセンスＭＯＳＦＥＴＱ２０と
Ｑ２１はともにオフであると判定される。この場合、メ
モリセルＭＣ０およびＭＣ１に対応するＩ／Ｏレジスタ
レジスタには新たにデータを更斬しない。その結果、メ
モリセルＭＣ０に対応するＩ／Ｏレジスタは１サイクル
目で格納したデータ "００”に、メモリセルＭＣ１に対
応するＩ／Ｏレジスタは１サイクル目で暫定的に格納し
たデータ "０１”となる。
【００４７】次に、選択信号ＲＹＳ１を活性化すると、
メモリセルＭＣ２のセンスＭＯＳＦＥＴＱ２２がオフ状
態で、メモリセルＭＣ３のセンスＭＯＳＦＥＴＱ２３が
オン状態であると判定される。この場含、メモリセルＭ
Ｃ２に対応するＩ／Ｏレジスタには新たデータを更斬し
ない。その結果、メモリセルＭＣ２に対応するＩ／Ｏレ
ジスタは２サイクル目で暫定的に格納したデータ "１
０”となる。メモリセルＭＣ３はデータが "１１”であ
ることが確定できるので、パラシリ／シリパラ変換器を
通してメモリセルＭＣ３に対応するＩ／Ｏレジスタに２
ビットの "１１”情報を格納する。以後、読み出しワー
ド線ＲＷＬ０上の全てのメモリセルに対して、前記メモ
リセルＭＣ０〜ＭＣ３同様に読み出しと判定を行う。最
後に読み出しワード線ＲＷＬ０を非活性、プリチャージ
信号ＲＰＣを活性化し、読み出しビット線ＲＢＬをプリ
チヤ―ジする。
メモリセルＭＣ２のセンスＭＯＳＦＥＴＱ２２がオフ状
態で、メモリセルＭＣ３のセンスＭＯＳＦＥＴＱ２３が
オン状態であると判定される。この場含、メモリセルＭ
Ｃ２に対応するＩ／Ｏレジスタには新たデータを更斬し
ない。その結果、メモリセルＭＣ２に対応するＩ／Ｏレ
ジスタは２サイクル目で暫定的に格納したデータ "１
０”となる。メモリセルＭＣ３はデータが "１１”であ
ることが確定できるので、パラシリ／シリパラ変換器を
通してメモリセルＭＣ３に対応するＩ／Ｏレジスタに２
ビットの "１１”情報を格納する。以後、読み出しワー
ド線ＲＷＬ０上の全てのメモリセルに対して、前記メモ
リセルＭＣ０〜ＭＣ３同様に読み出しと判定を行う。最
後に読み出しワード線ＲＷＬ０を非活性、プリチャージ
信号ＲＰＣを活性化し、読み出しビット線ＲＢＬをプリ
チヤ―ジする。
【００４８】上記のような４値の記憶電圧がメモリセル
で発生するリーク電流によって失われる場合には、リフ
レッシュ動作が実施される。このリフレッシュ動作は、
前記図１１〜図１３のリードサイクルを実施した後に、
図１３に示したライトバックサイクルが実施される。つ
まり、読み出し動作で得られＩ／Ｏレジスタに格納され
たデータを、先の書き込み動作と全く同じ動作でメモリ
セルに書き込むことで行う。すなわち、リフレッシュ動
作は、内部的に通常の読み出し動作と書き込み動作を連
続して動作させるにより実施される。上記のようなリフ
レッシュ動作は、以下のようなＰＬＥＤトランジスタの
ようなバリヤ絶縁膜の構造を持つトランジスタを用いる
ことによって省略することができる。つまり、記憶情報
の不揮発化が可能になる。上記各サイクルでのセンスＭ
ＯＳＦＥＴのオン／オフと保持データ（保持電圧）との
関係をまとめると次のようになる。
で発生するリーク電流によって失われる場合には、リフ
レッシュ動作が実施される。このリフレッシュ動作は、
前記図１１〜図１３のリードサイクルを実施した後に、
図１３に示したライトバックサイクルが実施される。つ
まり、読み出し動作で得られＩ／Ｏレジスタに格納され
たデータを、先の書き込み動作と全く同じ動作でメモリ
セルに書き込むことで行う。すなわち、リフレッシュ動
作は、内部的に通常の読み出し動作と書き込み動作を連
続して動作させるにより実施される。上記のようなリフ
レッシュ動作は、以下のようなＰＬＥＤトランジスタの
ようなバリヤ絶縁膜の構造を持つトランジスタを用いる
ことによって省略することができる。つまり、記憶情報
の不揮発化が可能になる。上記各サイクルでのセンスＭ
ＯＳＦＥＴのオン／オフと保持データ（保持電圧）との
関係をまとめると次のようになる。
【００４９】 書き込み（保持）データ １サイクル目 ２サイクル目 ３サイクル目 （VS＝0.0V) （VS＝0.5V) （VS＝1.0V) "００”（VN0 ＝0.0V) オフ オフ オフ "０１”（VN1 ＝0.5V) オン オフ オフ "１０”（VN2 ＝1.0V) オン オン オフ "１１”（VN3 ＝1.5V) オン オン オン
【００５０】図４には、この発明に係るメモリセルの一
実施例の概略パターン図が示されている。図５には、図
４のＡ−Ａ’断面図が、図６にはＢ−Ｂ’断面図が示さ
れている。図５は、メモリセルのビット線ＢＬの延長方
向での断面であり、図６はワード線方向での断面図であ
る。
実施例の概略パターン図が示されている。図５には、図
４のＡ−Ａ’断面図が、図６にはＢ−Ｂ’断面図が示さ
れている。図５は、メモリセルのビット線ＢＬの延長方
向での断面であり、図６はワード線方向での断面図であ
る。
【００５１】図５及び図６の断面図のように、ＰＬＥＤ
トランジスタＱ１０は、積層した５層のポリシリコン
（ n+ poly Si - intrinsic poly Si - n+ poly Si）の
両側にト酸化膜を介してゲート電極が配置されている縦
型構造に大きな特徴がある。実際には両側のポリシリコ
ンで形成されたゲート電極は、一体で形成され常に等電
位である。ビット線ＢＬと記憶ノードに対応したポリシ
リコンは、ポリシリコンに１０20ｃｍ-3程度のリンがド
ープされており、トランジスタのドレインＤ（あるいは
ソースＳ）とソース（あるいはドレイン）を構成する。
その間に設けられたポリシリコンはきわめて低濃度（１
０15〜１０17ｃｍ-3程度）にリンがドープされたイント
リンシックポリシリコン（intrinsic poly Si ）でトラ
ンジスタの基板（チャネル）を構成する。
トランジスタＱ１０は、積層した５層のポリシリコン
（ n+ poly Si - intrinsic poly Si - n+ poly Si）の
両側にト酸化膜を介してゲート電極が配置されている縦
型構造に大きな特徴がある。実際には両側のポリシリコ
ンで形成されたゲート電極は、一体で形成され常に等電
位である。ビット線ＢＬと記憶ノードに対応したポリシ
リコンは、ポリシリコンに１０20ｃｍ-3程度のリンがド
ープされており、トランジスタのドレインＤ（あるいは
ソースＳ）とソース（あるいはドレイン）を構成する。
その間に設けられたポリシリコンはきわめて低濃度（１
０15〜１０17ｃｍ-3程度）にリンがドープされたイント
リンシックポリシリコン（intrinsic poly Si ）でトラ
ンジスタの基板（チャネル）を構成する。
【００５２】各イントリンシックポリシリコン間には、
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、図７
（Ａ）に示すようなトンネル膜を形成し、トランジスタ
のオフ電流を小さく抑えるようにしてもよい。すなわち
オフ状態にあるトランジスタ内のポリシリコンで発生し
た正孔あるいは電子が、電流となってドレイン・ソース
間を流れないようにするストッパーの役割を持たせるこ
とによって、リーク電流を実質的にゼロにすることがで
きる。
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、図７
（Ａ）に示すようなトンネル膜を形成し、トランジスタ
のオフ電流を小さく抑えるようにしてもよい。すなわち
オフ状態にあるトランジスタ内のポリシリコンで発生し
た正孔あるいは電子が、電流となってドレイン・ソース
間を流れないようにするストッパーの役割を持たせるこ
とによって、リーク電流を実質的にゼロにすることがで
きる。
【００５３】このＰＬＥＤトランジスタＱ１０のゲート
に十分高い正の電圧を印加すると、このトンネル膜のポ
テンシャル障壁は下がるのでドレイン・ソース間に十分
大きなオン電流が流れる。もちろんオフ電流の目標値に
よっては、この実施例のように中央トンネル膜を設けな
いようにしてもよい。また中央膜を複数から１層と仮定
したが必要に応じて図７（Ｂ）に示したように多層から
成るトンネル膜でもよい。同図のＢＭＯＳの代表寸法
は、ｌ＝０．４μｍ，ｄ＝０．２μｍ，ｔｏｘ＝１０ｎ
ｍ程度である。この種のトランジスタは、トンネル膜厚
を適当に選ぶと、基板濃度のきわめて低い通常の横形Ｍ
ＯＳトランジスタと類似の電流・電圧特性を得ることが
できる。
に十分高い正の電圧を印加すると、このトンネル膜のポ
テンシャル障壁は下がるのでドレイン・ソース間に十分
大きなオン電流が流れる。もちろんオフ電流の目標値に
よっては、この実施例のように中央トンネル膜を設けな
いようにしてもよい。また中央膜を複数から１層と仮定
したが必要に応じて図７（Ｂ）に示したように多層から
成るトンネル膜でもよい。同図のＢＭＯＳの代表寸法
は、ｌ＝０．４μｍ，ｄ＝０．２μｍ，ｔｏｘ＝１０ｎ
ｍ程度である。この種のトランジスタは、トンネル膜厚
を適当に選ぶと、基板濃度のきわめて低い通常の横形Ｍ
ＯＳトランジスタと類似の電流・電圧特性を得ることが
できる。
【００５４】例えば、１０年間の不揮発特性を保証する
ためのドレイン・ソース間に流れる電流（ＩＤＳ）の許
容最大値（ｉ）を求めると次の通りとなる。記憶ノード
（Ｎ）の容量（Ｃ）を５ｆＦ、１０年間（Δｔ）で許容
される記憶ノード電圧の低下（ΔＶ）を０．１Ｖとする
と、ｉ＝Ｃ・ΔＶ／Δｔ＝１．６×１０-24 Ａとなる。
一方、通常の回路設計ではＰＬＥＤトランジスタのしき
い値電圧ＶＷＴはＩＤＳ＝１０-8Ａ程度の電流を流すた
めのゲート・ソース電圧（ＶＧＳ）で定義される。１０
-24 Ａから１０-8Ａの電流領域ではＩＤＳとＶＧＳの関
係はセミログで表すと直線になるから、ＩＤＳを１桁増
加させるＶＧＳの値を１００ｍＶとすると、ＶＴＷ０．
１（Ｖ／桁）×１６（桁）＝１．６Ｖとなる。このしき
い値電圧ＶＴＷの値はトランジスタ（ＱＷ）をほぼ１０
年間オフにするための最小値である。実際の設計ではし
きい値電圧ＶＴＷのばらつきや温度特性を考慮して、標
準的なしきい値電圧ＶＴＷは２Ｖに設定される。
ためのドレイン・ソース間に流れる電流（ＩＤＳ）の許
容最大値（ｉ）を求めると次の通りとなる。記憶ノード
（Ｎ）の容量（Ｃ）を５ｆＦ、１０年間（Δｔ）で許容
される記憶ノード電圧の低下（ΔＶ）を０．１Ｖとする
と、ｉ＝Ｃ・ΔＶ／Δｔ＝１．６×１０-24 Ａとなる。
一方、通常の回路設計ではＰＬＥＤトランジスタのしき
い値電圧ＶＷＴはＩＤＳ＝１０-8Ａ程度の電流を流すた
めのゲート・ソース電圧（ＶＧＳ）で定義される。１０
-24 Ａから１０-8Ａの電流領域ではＩＤＳとＶＧＳの関
係はセミログで表すと直線になるから、ＩＤＳを１桁増
加させるＶＧＳの値を１００ｍＶとすると、ＶＴＷ０．
１（Ｖ／桁）×１６（桁）＝１．６Ｖとなる。このしき
い値電圧ＶＴＷの値はトランジスタ（ＱＷ）をほぼ１０
年間オフにするための最小値である。実際の設計ではし
きい値電圧ＶＴＷのばらつきや温度特性を考慮して、標
準的なしきい値電圧ＶＴＷは２Ｖに設定される。
【００５５】メモリセル１個のデータは保持時間が１日
程度でもよい場合には、許容電流の最大値は１０-20 Ａ
程度であるから、ＶＴＷ０．１（Ｖ／桁）×１２（桁）
＝１．２Ｖでよい。製造ばらつきを考慮すると、標準的
なしきい値電圧ＶＴＷを１．６Ｖに設定すればよい。し
たがって不揮発動作に比べて、要求されるワード電圧の
最大値（ＶＤＤ＋ＶＴＷ以上）はしきい値電圧ＶＴＷが
低くなった分だけ小さくなるので、メモリセル内の書き
込みトランジスタ（ＱＷ）やワード線を駆動する周辺回
路内のトランジスタに対する破壊耐圧への要求は緩和さ
れる。
程度でもよい場合には、許容電流の最大値は１０-20 Ａ
程度であるから、ＶＴＷ０．１（Ｖ／桁）×１２（桁）
＝１．２Ｖでよい。製造ばらつきを考慮すると、標準的
なしきい値電圧ＶＴＷを１．６Ｖに設定すればよい。し
たがって不揮発動作に比べて、要求されるワード電圧の
最大値（ＶＤＤ＋ＶＴＷ以上）はしきい値電圧ＶＴＷが
低くなった分だけ小さくなるので、メモリセル内の書き
込みトランジスタ（ＱＷ）やワード線を駆動する周辺回
路内のトランジスタに対する破壊耐圧への要求は緩和さ
れる。
【００５６】この場合には、ＤＲＡＭで周知のリフレッ
シュ動作を行えばメモリセルのデータは保持される。す
なわちワード線を駆動して前述の読み出し・再書き込み
をする動作を各ワード線に順序に周期的に行えばよい。
ただし、１日に１回程度ですむのでＤＲＡＭに比べては
るかにリフレッシュ動作の負担が軽くなり、実質的に不
揮発性メモリとして扱うことができる。
シュ動作を行えばメモリセルのデータは保持される。す
なわちワード線を駆動して前述の読み出し・再書き込み
をする動作を各ワード線に順序に周期的に行えばよい。
ただし、１日に１回程度ですむのでＤＲＡＭに比べては
るかにリフレッシュ動作の負担が軽くなり、実質的に不
揮発性メモリとして扱うことができる。
【００５７】図６において、ソース，ドレイン拡散層ｎ
＋の間に、前記ＰＬＥＤトランジスタのソース，ドレイ
ンからなる記憶ノード（蓄積ノード）がゲート電極とす
るセンスＭＯＳＦＥＴＱ２０が形成され、それと直列に
接続される選択ＭＯＳＦＥＴＱ３０は、読み出しワード
線ＲＷＬを上記記憶ノードと並べて配置させることによ
り２つのＭＯＳＦＥＴＱ２０とＱ３０をチャネル電流方
向に並べて一体的に形成される。
＋の間に、前記ＰＬＥＤトランジスタのソース，ドレイ
ンからなる記憶ノード（蓄積ノード）がゲート電極とす
るセンスＭＯＳＦＥＴＱ２０が形成され、それと直列に
接続される選択ＭＯＳＦＥＴＱ３０は、読み出しワード
線ＲＷＬを上記記憶ノードと並べて配置させることによ
り２つのＭＯＳＦＥＴＱ２０とＱ３０をチャネル電流方
向に並べて一体的に形成される。
【００５８】センスＭＯＳＦＥＴＱ２０と選択ＭＯＳＦ
ＥＴＱ３０の電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＱ１０の電流はそれと垂直方
向に流れる。このために、３トランジスタ構成でありな
がら、小面積で表面の凹凸の少ないメモリセルを製造す
ることがてのる。したがってメモリチップは、比較的に
作り易くなり低価格になる。
ＥＴＱ３０の電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＱ１０の電流はそれと垂直方
向に流れる。このために、３トランジスタ構成でありな
がら、小面積で表面の凹凸の少ないメモリセルを製造す
ることがてのる。したがってメモリチップは、比較的に
作り易くなり低価格になる。
【００５９】この実施例のメモリセルは、前述のように
ＰＬＥＤトランジスタＱ１０のしきい値電圧（ＶＴＷ）
さえ正しく設定すれば、データ保持時間も十分長く、ま
たアルファ線などの入射によるソフトエラーに対しても
著しく強くなる。すなわちメモリセルの蓄積ノードには
ｐｎ接合がないので、前記公知のメモリセルのように書
き込みトランジスタとしてＭＯＳＦＥＴを用いた場合の
ような接合リーク電流はない、またアルファ線が照射さ
れセル内部に電子・正孔対が発生しても、トンネル膜が
電子と正孔のそれぞれの流れに対してストッパーとなる
ためにセル内のポテンシャルを変化させることはない。
これにより、理論的には不揮発メモリとして動作させる
ことができる。
ＰＬＥＤトランジスタＱ１０のしきい値電圧（ＶＴＷ）
さえ正しく設定すれば、データ保持時間も十分長く、ま
たアルファ線などの入射によるソフトエラーに対しても
著しく強くなる。すなわちメモリセルの蓄積ノードには
ｐｎ接合がないので、前記公知のメモリセルのように書
き込みトランジスタとしてＭＯＳＦＥＴを用いた場合の
ような接合リーク電流はない、またアルファ線が照射さ
れセル内部に電子・正孔対が発生しても、トンネル膜が
電子と正孔のそれぞれの流れに対してストッパーとなる
ためにセル内のポテンシャルを変化させることはない。
これにより、理論的には不揮発メモリとして動作させる
ことができる。
【００６０】この実施例では、特に制限されないが、読
み出しビット線ＲＢＬと書き込みビット線ＷＢＬが同じ
ビット線ＢＬで共通化されている。つまり、図２及び図
３において、上記書き込みビット線ＷＢＬと読み出しビ
ット線ＲＢＬとは共通化されたビット線ＢＬに置き換え
ることができる。このようにビット線を共通化した場合
には、書き込みビット線に与えられる電圧は４値の情報
電圧であるのに対して、読み出しビット線に出力される
電圧は、参照電圧との関係で出力され、しかも反転され
た２値電圧であるので、それらが衝突しないように、書
き込み動作と読み出し動作とは時間的に分けて行うよう
にされる。
み出しビット線ＲＢＬと書き込みビット線ＷＢＬが同じ
ビット線ＢＬで共通化されている。つまり、図２及び図
３において、上記書き込みビット線ＷＢＬと読み出しビ
ット線ＲＢＬとは共通化されたビット線ＢＬに置き換え
ることができる。このようにビット線を共通化した場合
には、書き込みビット線に与えられる電圧は４値の情報
電圧であるのに対して、読み出しビット線に出力される
電圧は、参照電圧との関係で出力され、しかも反転され
た２値電圧であるので、それらが衝突しないように、書
き込み動作と読み出し動作とは時間的に分けて行うよう
にされる。
【００６１】前記図２及び図３の実施例のように、ビッ
ト線ＢＬを書き込みビット線ＷＢＬと読み出しビット線
ＲＢＬとに分離して設ける場合、例えばＰＬＥＤトラン
ジスタＱ１０のソース，ドレインに接続される書き込み
ビット線ＷＢＬを同図のビット線ＢＬで構成し、読み出
しビット線ＲＢＬは、かかるビット線ＢＬ（ＷＢＬ）の
上層に絶縁膜を介して形成するようにすればよい。
ト線ＢＬを書き込みビット線ＷＢＬと読み出しビット線
ＲＢＬとに分離して設ける場合、例えばＰＬＥＤトラン
ジスタＱ１０のソース，ドレインに接続される書き込み
ビット線ＷＢＬを同図のビット線ＢＬで構成し、読み出
しビット線ＲＢＬは、かかるビット線ＢＬ（ＷＢＬ）の
上層に絶縁膜を介して形成するようにすればよい。
【００６２】図８には、この発明に係るメモリセルの他
の一実施例の断面図が示されている。この実施例では、
前記ＰＬＥＤトランジスタのチャネルの構造が前記実施
例とは異なっている。図８（Ａ）では、前記のようなト
ンネル膜を省略したものであり、図８（Ｂ）では、トン
ネル膜を中央部に一層だけ設けた例が示されている。こ
の実施例では、低温プロセスにより実現でき、オン電流
を大きくして書き込みの高速化が可能になる。このよう
に、ＰＬＥＤトランジスタの構造は、種々の実施形態を
持つようにすることができる。
の一実施例の断面図が示されている。この実施例では、
前記ＰＬＥＤトランジスタのチャネルの構造が前記実施
例とは異なっている。図８（Ａ）では、前記のようなト
ンネル膜を省略したものであり、図８（Ｂ）では、トン
ネル膜を中央部に一層だけ設けた例が示されている。こ
の実施例では、低温プロセスにより実現でき、オン電流
を大きくして書き込みの高速化が可能になる。このよう
に、ＰＬＥＤトランジスタの構造は、種々の実施形態を
持つようにすることができる。
【００６３】図１４及び図１５には、図１ないし図３に
示された半導体記憶装置の読み出し動作の他の一実施例
の波形図が示されている。図１４には、前記のような３
サイクルからなるリードサイクルのうち、１／３サイク
ル目が示され、図１５には３／３サイクル目がが示され
ている。２／３サイクルは、省略されていが、上記２つ
の図面から容易に類推することが可能である。
示された半導体記憶装置の読み出し動作の他の一実施例
の波形図が示されている。図１４には、前記のような３
サイクルからなるリードサイクルのうち、１／３サイク
ル目が示され、図１５には３／３サイクル目がが示され
ている。２／３サイクルは、省略されていが、上記２つ
の図面から容易に類推することが可能である。
【００６４】前記図１１ないし図１３に示した読み出し
制御方法では、各読み出しサイクルの度に読み出しビッ
ト線ＲＷＬの活性、非活性及びプリチャージを行う必要
があったが、この実施例の読み出し制御方法、ソース線
ＶＳの電位変更、つまり参照電圧の切り換えを、１／３
サイクル目、２／３サイクル目及び３／３サイクル目の
それぞれにおいて、１．０Ｖ→０．５Ｖ→０．０Ｖのよ
うに前記図１１〜図１３の実施例とは逆方向に変化させ
ている。このため、読み出しビット線ＲＷＬの活性、非
活性化およびプリチャージ動作を最初の１回だけでよ
く、２サイクル目及び３サイクル目でのかかる動作が省
略できるため、読み出し動作の短縮化と低消費電力化の
効果が期待できる。
制御方法では、各読み出しサイクルの度に読み出しビッ
ト線ＲＷＬの活性、非活性及びプリチャージを行う必要
があったが、この実施例の読み出し制御方法、ソース線
ＶＳの電位変更、つまり参照電圧の切り換えを、１／３
サイクル目、２／３サイクル目及び３／３サイクル目の
それぞれにおいて、１．０Ｖ→０．５Ｖ→０．０Ｖのよ
うに前記図１１〜図１３の実施例とは逆方向に変化させ
ている。このため、読み出しビット線ＲＷＬの活性、非
活性化およびプリチャージ動作を最初の１回だけでよ
く、２サイクル目及び３サイクル目でのかかる動作が省
略できるため、読み出し動作の短縮化と低消費電力化の
効果が期待できる。
【００６５】図１６には、この発明に係るメモリセルの
他の一実施例の概略レイアウト図が示されている。この
実施例では、メモリセルのセンスＭＯＳＦＥＴＱ２０等
のソースが共通に接続される場合のソース抵抗を低減さ
せるために、例えばビット線ＢＬの延長方向にアルミニ
ュム層Ｍ１を形成して、ワード線方向に延長されるソー
ス線を相互に接続させる。つまり、上層のアルミニュウ
ム等の低抵抗の金属配線層によって、ソース線を相互に
接続させ、全体として網目状にソース線ＶＳを構成する
ものである。このソース線ＶＳは、次に説明する実施例
では電源線（ＶＤ）に置き換えられ、電源インピーダン
スが低下させられる。
他の一実施例の概略レイアウト図が示されている。この
実施例では、メモリセルのセンスＭＯＳＦＥＴＱ２０等
のソースが共通に接続される場合のソース抵抗を低減さ
せるために、例えばビット線ＢＬの延長方向にアルミニ
ュム層Ｍ１を形成して、ワード線方向に延長されるソー
ス線を相互に接続させる。つまり、上層のアルミニュウ
ム等の低抵抗の金属配線層によって、ソース線を相互に
接続させ、全体として網目状にソース線ＶＳを構成する
ものである。このソース線ＶＳは、次に説明する実施例
では電源線（ＶＤ）に置き換えられ、電源インピーダン
スが低下させられる。
【００６６】図１７には、前記図６の実施例のようにセ
ンスＭＯＳＦＥＴＱ２０と選択ＭＯＳＦＥＴＱ３０のゲ
ートを並べて配置した場合の動作説明図が示されてい
る。図１７（ａ）には、モデルとっなった素子構造が示
され、図１７（ｂ）と（ｃ）には、コンピュータシュミ
レーションによる電圧−電流特性図が示されている。図
１７（ｂ）では電流がログ（対数）スケールで表示さ
れ、図１７（ｃ）ではリニアスケールで表示される。
ンスＭＯＳＦＥＴＱ２０と選択ＭＯＳＦＥＴＱ３０のゲ
ートを並べて配置した場合の動作説明図が示されてい
る。図１７（ａ）には、モデルとっなった素子構造が示
され、図１７（ｂ）と（ｃ）には、コンピュータシュミ
レーションによる電圧−電流特性図が示されている。図
１７（ｂ）では電流がログ（対数）スケールで表示さ
れ、図１７（ｃ）ではリニアスケールで表示される。
【００６７】例えば、センスＭＯＳＦＥＴＱ２０のゲー
トに対応した蓄積ノードＶＮに情報電圧Ｖｇ１＝１Ｖを
印加し、選択ＭＯＳＦＥＴＱ３０のゲートが接続される
読み出しワード線ＲＷＬにＶｇからなる選択電圧を供給
した場合のメモリ電流Ｉの第１特性と、センスＭＯＳＦ
ＥＴＱ２０のゲートに対応した蓄積ノードＶＮに情報電
圧Ｖｇを印加し、選択ＭＯＳＦＥＴＱ３０のゲートが接
続される読み出しワード線ＲＷＬにＶｇ２＝１Ｖを供給
した場合のメモリ電流Ｉの第２特性とが示されている。
このような電流特性から、前記のような読み出し動作に
必要な十分なメモリ電流を得ることができる。
トに対応した蓄積ノードＶＮに情報電圧Ｖｇ１＝１Ｖを
印加し、選択ＭＯＳＦＥＴＱ３０のゲートが接続される
読み出しワード線ＲＷＬにＶｇからなる選択電圧を供給
した場合のメモリ電流Ｉの第１特性と、センスＭＯＳＦ
ＥＴＱ２０のゲートに対応した蓄積ノードＶＮに情報電
圧Ｖｇを印加し、選択ＭＯＳＦＥＴＱ３０のゲートが接
続される読み出しワード線ＲＷＬにＶｇ２＝１Ｖを供給
した場合のメモリ電流Ｉの第２特性とが示されている。
このような電流特性から、前記のような読み出し動作に
必要な十分なメモリ電流を得ることができる。
【００６８】図１８には、この発明に係る半導体記憶装
置の他の一実施例の概略ブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、１つの基板上において形成される。この実
施例でも、データの書き込み・読み出しを入出力レジス
タのビット数単位で行われる。このビットとは、２進の
"０”または "１”を記憶する１単位である。入出力レ
ジスタのビット数は、メモリアレー内で同時に活性化さ
れるワード線に接続されたメモリセルの２倍である。例
えば、本例を４０９６ワード線×５１２ビット線×６４
メモリアレー（約１２８メガセル＝２５６メガビット）
とすると、入出力レジスタのビット数は、１０２４（５
１２×２）ビットである。
置の他の一実施例の概略ブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、１つの基板上において形成される。この実
施例でも、データの書き込み・読み出しを入出力レジス
タのビット数単位で行われる。このビットとは、２進の
"０”または "１”を記憶する１単位である。入出力レ
ジスタのビット数は、メモリアレー内で同時に活性化さ
れるワード線に接続されたメモリセルの２倍である。例
えば、本例を４０９６ワード線×５１２ビット線×６４
メモリアレー（約１２８メガセル＝２５６メガビット）
とすると、入出力レジスタのビット数は、１０２４（５
１２×２）ビットである。
【００６９】この実施例では、データ出力レジスタとデ
ータ入力レジスタが設けられ、データ出力レジスタでは
入出力レジスタに蓄えられた１０２４ビットの読み出し
信号を、データ端子ＤＱ０〜１５を介して１６ビット単
位（１６ビットのデータバス幅）で１６サイクルでシリ
アルに出力させる。逆に、１６ビット単位でシリアルに
データ端子ＤＱ０−１５から入力された書き込み信号
は、データ入力レジスタにより１０２４分が保持される
と、パラレルに入出力レジスタに伝えられる。
ータ入力レジスタが設けられ、データ出力レジスタでは
入出力レジスタに蓄えられた１０２４ビットの読み出し
信号を、データ端子ＤＱ０〜１５を介して１６ビット単
位（１６ビットのデータバス幅）で１６サイクルでシリ
アルに出力させる。逆に、１６ビット単位でシリアルに
データ端子ＤＱ０−１５から入力された書き込み信号
は、データ入力レジスタにより１０２４分が保持される
と、パラレルに入出力レジスタに伝えられる。
【００７０】上記データ入出力レジスタは、データバス
１との間で１０２４ビットのデータをパラレルに授受す
る。例えば、読み出し動作ならデータバス１に読み出さ
れた１０２４ビットのデータがパラレルにデータ入出力
レジスタに転送される。書き込み動作なら、上記データ
入出力レジスタに取り込まれた１０２４ビットの書き込
みデータがパラレルにデータバス１に転送される。
１との間で１０２４ビットのデータをパラレルに授受す
る。例えば、読み出し動作ならデータバス１に読み出さ
れた１０２４ビットのデータがパラレルにデータ入出力
レジスタに転送される。書き込み動作なら、上記データ
入出力レジスタに取り込まれた１０２４ビットの書き込
みデータがパラレルにデータバス１に転送される。
【００７１】データバス１には、＃０ないし＃５１１か
らなる５１２個のリード／ライトアンプが設けられる。
リード／ライトアンプ＃０ないし＃５１１のそれぞれ
は、Ｄ／Ａ（デジタル／アナログ）変換器と、Ａ／Ｄ
（アナログ／デジタル）変換器とを備える。つまり、１
つのリード／ライトアンプ＃０に対して、データバス１
との間では２ビットのデジタルデータが割り当てられ
る。Ｄ／Ａ変換器は、ライトアンプを構成するものであ
り、２ビットのデジタル信号を受けて４値からなる情報
電圧を形成する。逆に、Ａ／Ｄ変換器はリードアンプを
構成するものであり、データバス２に読み出された４値
の情報電圧を２ビットのデジタル信号に変換する。デー
タバス２は、読み出し用のデータバスと書き込み用のデ
ータバスの一対から構成されて、前記５１２個のリード
／ライトアンプに対応して５１２対の信号線から構成さ
れる。
らなる５１２個のリード／ライトアンプが設けられる。
リード／ライトアンプ＃０ないし＃５１１のそれぞれ
は、Ｄ／Ａ（デジタル／アナログ）変換器と、Ａ／Ｄ
（アナログ／デジタル）変換器とを備える。つまり、１
つのリード／ライトアンプ＃０に対して、データバス１
との間では２ビットのデジタルデータが割り当てられ
る。Ｄ／Ａ変換器は、ライトアンプを構成するものであ
り、２ビットのデジタル信号を受けて４値からなる情報
電圧を形成する。逆に、Ａ／Ｄ変換器はリードアンプを
構成するものであり、データバス２に読み出された４値
の情報電圧を２ビットのデジタル信号に変換する。デー
タバス２は、読み出し用のデータバスと書き込み用のデ
ータバスの一対から構成されて、前記５１２個のリード
／ライトアンプに対応して５１２対の信号線から構成さ
れる。
【００７２】メモリアレーは、特に制限されないが、６
４個からなり、それぞれがメモリバンクを構成する。１
つのメモリアレーは、４０９６本のワード線と、５１２
本のビット線から構成される。これらのワード線及びビ
ット線は、前記実施例と同様に書き込みワード線ＷＷ
Ｌ、読み出しワード線ＲＷＬと、書き込みビット線ＷＢ
Ｌ、読み出しビット線ＲＢＬから構成される。
４個からなり、それぞれがメモリバンクを構成する。１
つのメモリアレーは、４０９６本のワード線と、５１２
本のビット線から構成される。これらのワード線及びビ
ット線は、前記実施例と同様に書き込みワード線ＷＷ
Ｌ、読み出しワード線ＲＷＬと、書き込みビット線ＷＢ
Ｌ、読み出しビット線ＲＢＬから構成される。
【００７３】メモリアレーの上記書き込みビット線と読
み出しビット線は、Ｉ／Ｏ選択回路によって、上記６４
個のメモリバンク（又はメモリマット）のうちいずれか
選択された１つのメモリバンク（又はメモリマット）の
前記５１２本対からなる書き込みビット線と読み出しビ
ット線とがデータバス２の対応する信号線に接続され
る。メモリアレーの書き込みワード線及び読み出しワー
ド線は、ワードドライバにより選択される。
み出しビット線は、Ｉ／Ｏ選択回路によって、上記６４
個のメモリバンク（又はメモリマット）のうちいずれか
選択された１つのメモリバンク（又はメモリマット）の
前記５１２本対からなる書き込みビット線と読み出しビ
ット線とがデータバス２の対応する信号線に接続され
る。メモリアレーの書き込みワード線及び読み出しワー
ド線は、ワードドライバにより選択される。
【００７４】この実施例では、特に制限されないが、シ
ンクロナスＤＲＡＭと類似の入出力インターフェイスを
持つ。つまり、クロックイネーブル信号ＣＫＥ、クロッ
ク信号ＣＬＫ、チップサレクト信号ＣＳ、ライトイネー
ブル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ及び
カラムアドレスストローブ信号ＣＡＳが制御回路に入力
される。上記チップサレクト信号ＣＳ、ライトイネーブ
ル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ及びカ
ラムアドレスストローブ信号ＣＡＳは、コマンドとして
制御回路に含まれるコマンドデコーダに供給される。
ンクロナスＤＲＡＭと類似の入出力インターフェイスを
持つ。つまり、クロックイネーブル信号ＣＫＥ、クロッ
ク信号ＣＬＫ、チップサレクト信号ＣＳ、ライトイネー
ブル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ及び
カラムアドレスストローブ信号ＣＡＳが制御回路に入力
される。上記チップサレクト信号ＣＳ、ライトイネーブ
ル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ及びカ
ラムアドレスストローブ信号ＣＡＳは、コマンドとして
制御回路に含まれるコマンドデコーダに供給される。
【００７５】アドレス端子はＡ０〜Ａ１１からなり、ア
ドレスレジスタにロウ系アドレスとカラム系アドレスと
が時分割に入力される。このアドレス信号の一部はモー
ドレジスタに供給されて、コマンドの一部としても用い
られる。時分割的に入力されたロウ系アドレス信号Ａ０
〜Ａ１１（１２ビット）は、ロウアドレスラッチに取り
込まれ、デコーダで（１／４０９６）選択信号が形成さ
れる。時分割的に入力されたカラム系アドレス信号Ａ０
Ａ５（６ビット）は、カラムアドレスラッチに取り込ま
れ、デコーダで（１／６４）選択信号、つまり前記６４
個のメモリバンク又はメモリマットの選択信号が形成さ
れる。
ドレスレジスタにロウ系アドレスとカラム系アドレスと
が時分割に入力される。このアドレス信号の一部はモー
ドレジスタに供給されて、コマンドの一部としても用い
られる。時分割的に入力されたロウ系アドレス信号Ａ０
〜Ａ１１（１２ビット）は、ロウアドレスラッチに取り
込まれ、デコーダで（１／４０９６）選択信号が形成さ
れる。時分割的に入力されたカラム系アドレス信号Ａ０
Ａ５（６ビット）は、カラムアドレスラッチに取り込ま
れ、デコーダで（１／６４）選択信号、つまり前記６４
個のメモリバンク又はメモリマットの選択信号が形成さ
れる。
【００７６】図１９ないし図２１には、図１８のメモリ
アレーとその周辺回路の一実施例の回路図が示されてい
る。図１９には、ワードドライバ及びメモリアレーが示
され、図２０には、Ｉ／Ｏ選択回路とデータバス２が示
されている。そして、図２１には、データバス２とデー
タバス１及びその間に設けられるリード／ライトアンプ
が示されている。
アレーとその周辺回路の一実施例の回路図が示されてい
る。図１９には、ワードドライバ及びメモリアレーが示
され、図２０には、Ｉ／Ｏ選択回路とデータバス２が示
されている。そして、図２１には、データバス２とデー
タバス１及びその間に設けられるリード／ライトアンプ
が示されている。
【００７７】図１９において、メモリセルは前記同様な
３トランジスタによって構成される。ただし、ＭＯＳＦ
ＥＴＱ２と選択ＭＯＳＦＥＴＱ３が前記実施例とは異な
る。この実施例では、前記実施例のようにＭＯＳＦＥＴ
Ｑ２のソースに参照電圧を与えてセンス動作（オン／オ
フ）動作をさせるのではなく、ＭＯＳＦＥＴＱ２をソー
スフォロワ増幅ＭＯＳＦＥＴとして用いる。つまり、ゲ
ートに蓄積された情報電圧を、ゲート，ソースを介して
しきい値電圧Ｖthだけレベルシフトされた電圧をソース
側から出力させる。このため、ＭＯＳＦＥＴＱ２のドレ
インは、特に制限されないが、ワード線方向に延長され
た電源線ＶＤに接続される。上記ＭＯＳＦＥＴＱ２のソ
ースと、読み出しビット線ＲＢＬ０の間には、選択ＭＯ
ＳＦＥＴＱ３が設けられる。また、書き込みビット線Ｗ
ＢＬ０と上記ＭＯＳＦＥＴＱ２のゲートとの間には、前
記のようなＰＬＥＤトランジスタＱ１が書き込み用とし
て設けられる。
３トランジスタによって構成される。ただし、ＭＯＳＦ
ＥＴＱ２と選択ＭＯＳＦＥＴＱ３が前記実施例とは異な
る。この実施例では、前記実施例のようにＭＯＳＦＥＴ
Ｑ２のソースに参照電圧を与えてセンス動作（オン／オ
フ）動作をさせるのではなく、ＭＯＳＦＥＴＱ２をソー
スフォロワ増幅ＭＯＳＦＥＴとして用いる。つまり、ゲ
ートに蓄積された情報電圧を、ゲート，ソースを介して
しきい値電圧Ｖthだけレベルシフトされた電圧をソース
側から出力させる。このため、ＭＯＳＦＥＴＱ２のドレ
インは、特に制限されないが、ワード線方向に延長され
た電源線ＶＤに接続される。上記ＭＯＳＦＥＴＱ２のソ
ースと、読み出しビット線ＲＢＬ０の間には、選択ＭＯ
ＳＦＥＴＱ３が設けられる。また、書き込みビット線Ｗ
ＢＬ０と上記ＭＯＳＦＥＴＱ２のゲートとの間には、前
記のようなＰＬＥＤトランジスタＱ１が書き込み用とし
て設けられる。
【００７８】同図において、代表として例示的に示され
ているように、ＰＬＥＤトランジスタのゲートが接続さ
れる書き込みワード線ＷＷＬ１に対応したワードドライ
バは、デコード信号／ＸＡを受けるＰチャンネル型ＭＯ
ＳＦＥＴＱ４とＮチャンネル型ＭＯＳＦＥＴＱ５からな
るＣＭＯＳインバータ回路と、かかるＣＭＯＳインバー
タ回路の出力と回路の接地電位との間に設けられたリセ
ット用ＭＯＳＦＥＴＱ６から構成され、上記ＣＭＯＳイ
ンバータ回路の出力が上記書き込みワード線ＷＷＬ１に
接続される。上記ＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ４のソースには、書き込み制御電圧
ＷＴが供給され、上記ＭＯＳＦＥＴＱ６のゲートには書
き込み制御電圧ＷＢが供給される。上記電圧ＷＴとＷＢ
は、相補電圧であり、書き込み動作が指示されたとき、
上記電圧ＷＴが電源電圧に対応したハイレベルで、電圧
ＶＢが回路の接地電位に対応したロウレベルとなる。
ているように、ＰＬＥＤトランジスタのゲートが接続さ
れる書き込みワード線ＷＷＬ１に対応したワードドライ
バは、デコード信号／ＸＡを受けるＰチャンネル型ＭＯ
ＳＦＥＴＱ４とＮチャンネル型ＭＯＳＦＥＴＱ５からな
るＣＭＯＳインバータ回路と、かかるＣＭＯＳインバー
タ回路の出力と回路の接地電位との間に設けられたリセ
ット用ＭＯＳＦＥＴＱ６から構成され、上記ＣＭＯＳイ
ンバータ回路の出力が上記書き込みワード線ＷＷＬ１に
接続される。上記ＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ４のソースには、書き込み制御電圧
ＷＴが供給され、上記ＭＯＳＦＥＴＱ６のゲートには書
き込み制御電圧ＷＢが供給される。上記電圧ＷＴとＷＢ
は、相補電圧であり、書き込み動作が指示されたとき、
上記電圧ＷＴが電源電圧に対応したハイレベルで、電圧
ＶＢが回路の接地電位に対応したロウレベルとなる。
【００７９】代表として例示的に示されているように、
選択ＭＯＳＦＥＴのゲートが接続される読み出しワード
線ＲＷＬ１に対応したワードドライバも、前記同様に
デコード信号／ＸＡを受けるＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳイン
バータ回路と、かかるＣＭＯＳインバータ回路の出力と
回路の接地電位との間に設けられたリセット用ＭＯＳＦ
ＥＴＱから構成され、上記ＣＭＯＳインバータ回路の出
力が上記読み出しワード線ＲＷＬ１に接続される。上記
ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴ
のソースには、読み出し制御電圧ＲＴが供給され、上記
リセットＭＯＳＦＥＴのゲートには読み出し制御電圧Ｒ
Ｂが供給される。上記電圧ＲＴとＲＢは、相補の電圧で
あり、書き込み動作及び読み出し動作が指示されたと
き、上記電圧ＲＴが電源電圧に対応したハイレベルで、
電圧ＲＢが回路の接地電位に対応したロウレベルとな
る。
選択ＭＯＳＦＥＴのゲートが接続される読み出しワード
線ＲＷＬ１に対応したワードドライバも、前記同様に
デコード信号／ＸＡを受けるＰチャンネル型ＭＯＳＦＥ
ＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳイン
バータ回路と、かかるＣＭＯＳインバータ回路の出力と
回路の接地電位との間に設けられたリセット用ＭＯＳＦ
ＥＴＱから構成され、上記ＣＭＯＳインバータ回路の出
力が上記読み出しワード線ＲＷＬ１に接続される。上記
ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴ
のソースには、読み出し制御電圧ＲＴが供給され、上記
リセットＭＯＳＦＥＴのゲートには読み出し制御電圧Ｒ
Ｂが供給される。上記電圧ＲＴとＲＢは、相補の電圧で
あり、書き込み動作及び読み出し動作が指示されたと
き、上記電圧ＲＴが電源電圧に対応したハイレベルで、
電圧ＲＢが回路の接地電位に対応したロウレベルとな
る。
【００８０】上記ワードドライバに与えられる電圧Ｗ
Ｔ，ＷＢ及びＲＴ，ＲＢは、図２０に示されているよう
に、カラム系の選択信号ＹＡとリード／ライトの制御信
号ＲＤとＷＴを受けるゲート回路Ｇ１，Ｇ２と、その出
力信号を反転させるインバータ回路ＩＮ１０，ＩＮ１１
により形成される。
Ｔ，ＷＢ及びＲＴ，ＲＢは、図２０に示されているよう
に、カラム系の選択信号ＹＡとリード／ライトの制御信
号ＲＤとＷＴを受けるゲート回路Ｇ１，Ｇ２と、その出
力信号を反転させるインバータ回路ＩＮ１０，ＩＮ１１
により形成される。
【００８１】図２０において、代表として例示的に示さ
れている読み出しビット線ＲＢＬ０と書き込みビット線
ＷＢＬ０及びＲＢＬ１とＷＢＬ１には、プリチャージ信
号ＰＲＥを受けて、これらのビット線を回路の接地電位
ＶＳＳにプリチャージ（リセット）させるＭＯＳＦＥＴ
が設けられる。また、上記各ビット線ＲＢＬ０，ＷＢＬ
０は、カラム選択信号ＹＳによりスイッチ制御される選
択ＭＯＳＦＥＴを介してデータバス２の対応するリード
データ線Ｄ０，ライトデータ線ＷＤ０に接続される。上
記他の各ビット線ＲＢＬ１，ＷＢＬ２も、カラム選択信
号ＹＳによりスイッチ制御される選択ＭＯＳＦＥＴを介
してデータバス２の対応するリードデータ線Ｄ１，ライ
トデータ線ＷＤ１に接続される。
れている読み出しビット線ＲＢＬ０と書き込みビット線
ＷＢＬ０及びＲＢＬ１とＷＢＬ１には、プリチャージ信
号ＰＲＥを受けて、これらのビット線を回路の接地電位
ＶＳＳにプリチャージ（リセット）させるＭＯＳＦＥＴ
が設けられる。また、上記各ビット線ＲＢＬ０，ＷＢＬ
０は、カラム選択信号ＹＳによりスイッチ制御される選
択ＭＯＳＦＥＴを介してデータバス２の対応するリード
データ線Ｄ０，ライトデータ線ＷＤ０に接続される。上
記他の各ビット線ＲＢＬ１，ＷＢＬ２も、カラム選択信
号ＹＳによりスイッチ制御される選択ＭＯＳＦＥＴを介
してデータバス２の対応するリードデータ線Ｄ１，ライ
トデータ線ＷＤ１に接続される。
【００８２】上記カラム選択信号ＹＳは、上記ビット線
ＲＢＬ，ＷＢＬとデータバス２との間で伝えられる４値
の情報電圧が、かかるスイッチＭＯＳＦＥＴのしきい値
電圧分だけ低下するのを防止するために、動作電圧ＶＤ
を昇圧して形成された昇圧電圧ＶＰＰに対応した選択レ
ベルとされる。インバータ回路ＩＮ３とインバータ回路
ＩＮ４は、動作電圧に対応した選択信号ＹＡを上記ＶＰ
Ｐレベルにレベルシフトされる。特に制限されないが、
ビット線ＲＢＬとＷＢＬをリセットさせるＭＯＳＦＥＴ
のゲートに伝えられるプリチャージ信号ＰＲＥのレベル
も上記昇圧電圧ＶＰＰに対応した高レベルにされる。
ＲＢＬ，ＷＢＬとデータバス２との間で伝えられる４値
の情報電圧が、かかるスイッチＭＯＳＦＥＴのしきい値
電圧分だけ低下するのを防止するために、動作電圧ＶＤ
を昇圧して形成された昇圧電圧ＶＰＰに対応した選択レ
ベルとされる。インバータ回路ＩＮ３とインバータ回路
ＩＮ４は、動作電圧に対応した選択信号ＹＡを上記ＶＰ
Ｐレベルにレベルシフトされる。特に制限されないが、
ビット線ＲＢＬとＷＢＬをリセットさせるＭＯＳＦＥＴ
のゲートに伝えられるプリチャージ信号ＰＲＥのレベル
も上記昇圧電圧ＶＰＰに対応した高レベルにされる。
【００８３】図２１に示すように、データバス２とデー
タバス１との間にはリード／ライトアンプが設けられ
る。つまり、データバス２のライトデータ線ＷＤ０とリ
ードデータ線ＲＤ０の一対に対して、データバス１では
２ビット分のデータ線Ｄ０とＤ１が割り当てられる。そ
れ故、データバス２とデータバス１とは同じく１０２４
本の信号線により構成される。
タバス１との間にはリード／ライトアンプが設けられ
る。つまり、データバス２のライトデータ線ＷＤ０とリ
ードデータ線ＲＤ０の一対に対して、データバス１では
２ビット分のデータ線Ｄ０とＤ１が割り当てられる。そ
れ故、データバス２とデータバス１とは同じく１０２４
本の信号線により構成される。
【００８４】上記データバス１の２ビット分のデータ線
Ｄ０とＤ１は、リード／ライトアンプ＃０のＤ／Ａ変換
器の入力端子と、Ａ／Ｄ変換器の出力端子に接続され
る。この実施例では、メモリセルの書き込み用のＰＬＥ
ＤトランジスタＱ１や、増幅ＭＯＳＦＥＴＱ２のしきい
値電圧のプロセスバラツキに影響されないで、高い精度
でメモリセルに保持される書き込み電圧を設定するため
に、上記Ｄ／Ａ変換器で形成された書き込み電圧Ｖｉｒ
が非反転入力＋に供給され、反転入力−に上記リード系
の信号線、つまりは、読み出し用ビット線ＲＢＬ０、リ
ードデータバスＲＤ０を通して、メモリセルに書き込ま
れる信号が帰還され、両者が一致するような書き込み電
圧が形成されてメモリセルの書き込み電圧とされる。
Ｄ０とＤ１は、リード／ライトアンプ＃０のＤ／Ａ変換
器の入力端子と、Ａ／Ｄ変換器の出力端子に接続され
る。この実施例では、メモリセルの書き込み用のＰＬＥ
ＤトランジスタＱ１や、増幅ＭＯＳＦＥＴＱ２のしきい
値電圧のプロセスバラツキに影響されないで、高い精度
でメモリセルに保持される書き込み電圧を設定するため
に、上記Ｄ／Ａ変換器で形成された書き込み電圧Ｖｉｒ
が非反転入力＋に供給され、反転入力−に上記リード系
の信号線、つまりは、読み出し用ビット線ＲＢＬ０、リ
ードデータバスＲＤ０を通して、メモリセルに書き込ま
れる信号が帰還され、両者が一致するような書き込み電
圧が形成されてメモリセルの書き込み電圧とされる。
【００８５】つまり、Ｄ／Ａ変換器で形成されたＶｉｒ
がそのまま書き込まれるのではなく、上記帰還アンプの
非反転入力＋と反転入力−の両電圧が一致するような書
き込み電圧が形成されて、メモリセルの上記ＭＯＳＦＥ
ＴＱ２のゲートに保持される。このため、メモリアレー
では書き込みワード線ＷＷＬ０とともに読み出しワード
線ＲＷＬ０も選択され、ＰＬＥＤトランジスタＱ１を通
してＭＯＳＦＥＴＱ２のゲートに伝えらた書き込み電圧
と、その電圧をソースからそのまま出力させて上記帰還
アンプに帰還させ、ＭＯＳＦＥＴＱ２でのしきい値電圧
分を含んで信号伝達経路での電圧ロスをも補うような書
き込み電圧が形成される。
がそのまま書き込まれるのではなく、上記帰還アンプの
非反転入力＋と反転入力−の両電圧が一致するような書
き込み電圧が形成されて、メモリセルの上記ＭＯＳＦＥ
ＴＱ２のゲートに保持される。このため、メモリアレー
では書き込みワード線ＷＷＬ０とともに読み出しワード
線ＲＷＬ０も選択され、ＰＬＥＤトランジスタＱ１を通
してＭＯＳＦＥＴＱ２のゲートに伝えらた書き込み電圧
と、その電圧をソースからそのまま出力させて上記帰還
アンプに帰還させ、ＭＯＳＦＥＴＱ２でのしきい値電圧
分を含んで信号伝達経路での電圧ロスをも補うような書
き込み電圧が形成される。
【００８６】この実施例では、Ｄ／Ａ変換器で形成され
た書き込み電圧を画一的にメモリセルに４値の情報電圧
として書き込むのではなく、個々のメモリセルを構成す
るトランジスタのプロセスバラツキを補償するような書
き込み電圧を生成して書き込むようにする。特に、ソー
スフォロワ増幅動作を行うＭＯＳＦＥＴＱ２のしきい値
電圧分だけゲートに保持された情報電圧が低下して読み
出されるので、かかるしきい値電圧のプロセスバラツキ
の影響が動作マージンに直接影響を及ぼすものである
が、この実施例のような書き込み回路ないし書き込み方
法を採用することによって、ソースフォロワ増幅ＭＯＳ
ＦＥＴの持つしきい値電圧のプロセスバラツキの影響を
確実に排除することが可能になるものである。
た書き込み電圧を画一的にメモリセルに４値の情報電圧
として書き込むのではなく、個々のメモリセルを構成す
るトランジスタのプロセスバラツキを補償するような書
き込み電圧を生成して書き込むようにする。特に、ソー
スフォロワ増幅動作を行うＭＯＳＦＥＴＱ２のしきい値
電圧分だけゲートに保持された情報電圧が低下して読み
出されるので、かかるしきい値電圧のプロセスバラツキ
の影響が動作マージンに直接影響を及ぼすものである
が、この実施例のような書き込み回路ないし書き込み方
法を採用することによって、ソースフォロワ増幅ＭＯＳ
ＦＥＴの持つしきい値電圧のプロセスバラツキの影響を
確実に排除することが可能になるものである。
【００８７】図２２には、上記図１９〜図２１に示した
実施例回路の動作を説明するための波形図が示されてい
る。アドレス信号に従って、上記６４個のうちの特定の
メモリアレーが選択される。つまり、カラム選択信号Ｙ
Ｓがハイレベルとなり、選択されたメモリアレーではプ
リチャージ信号ＰＲＥがハイレベルからロウレベルに変
化し、各ビット線ＲＢＬ、ＷＢＬは０Ｖでフローティン
グ状態にされる。
実施例回路の動作を説明するための波形図が示されてい
る。アドレス信号に従って、上記６４個のうちの特定の
メモリアレーが選択される。つまり、カラム選択信号Ｙ
Ｓがハイレベルとなり、選択されたメモリアレーではプ
リチャージ信号ＰＲＥがハイレベルからロウレベルに変
化し、各ビット線ＲＢＬ、ＷＢＬは０Ｖでフローティン
グ状態にされる。
【００８８】アドレス信号に従って読み出しワード線Ｒ
ＷＬが選択される。これにより、リードデータ線ＲＤ
０，ＲＤ１等には読み出しビット線ＲＢＬ及びＩ／Ｏス
イッチＭＯＳＦＥＴを介してメモリセルに保持された４
値からなる情報電圧が読み出される。Ａ／Ｄ変換器を活
性化させると、上記リードデータ線ＲＤ０，ＲＤ１等の
情報電圧が２ビットのデジタルデータに変換され、デー
タバス１のデータ線Ｄ００とＤ０１及びＤ１０とＤ１１
に出力される。
ＷＬが選択される。これにより、リードデータ線ＲＤ
０，ＲＤ１等には読み出しビット線ＲＢＬ及びＩ／Ｏス
イッチＭＯＳＦＥＴを介してメモリセルに保持された４
値からなる情報電圧が読み出される。Ａ／Ｄ変換器を活
性化させると、上記リードデータ線ＲＤ０，ＲＤ１等の
情報電圧が２ビットのデジタルデータに変換され、デー
タバス１のデータ線Ｄ００とＤ０１及びＤ１０とＤ１１
に出力される。
【００８９】例えば、この状態でＡ／Ｄ変換器の動作を
終了させ、代わってＤ／Ａ変換器を活性化すると、上記
読み出された２ビットのデジタルデータが４値の情報電
圧Ｖｉｒに変換される。そして、書き込みワード線ＷＷ
Ｌを選択レベルとして、前記帰還アンプＡＭＰを活性化
させると、ライトデータ線ＷＤ０，ＷＤ１の電位は、そ
れに対応したＤ／Ａ変換器で形成された書き込み情報電
圧Ｖｉｒより微小電圧Δだけ高く形成されて、メモリセ
ルに書き込まれる。つまり、この微小電圧Δが主に前記
ソースフォロワ増幅ＭＯＳＦＥＴの実効的なしきい値電
圧分に相当する電圧となり、メモリセルに保持された情
報電圧が、前記読み出しのときよりも若干大きくなって
書き込まれる。つまり、情報電圧の保持状態においてリ
ーク電流等によって低下した電圧がもとの情報電圧に回
復される。つまり、リフレッシュ動作が行われる。
終了させ、代わってＤ／Ａ変換器を活性化すると、上記
読み出された２ビットのデジタルデータが４値の情報電
圧Ｖｉｒに変換される。そして、書き込みワード線ＷＷ
Ｌを選択レベルとして、前記帰還アンプＡＭＰを活性化
させると、ライトデータ線ＷＤ０，ＷＤ１の電位は、そ
れに対応したＤ／Ａ変換器で形成された書き込み情報電
圧Ｖｉｒより微小電圧Δだけ高く形成されて、メモリセ
ルに書き込まれる。つまり、この微小電圧Δが主に前記
ソースフォロワ増幅ＭＯＳＦＥＴの実効的なしきい値電
圧分に相当する電圧となり、メモリセルに保持された情
報電圧が、前記読み出しのときよりも若干大きくなって
書き込まれる。つまり、情報電圧の保持状態においてリ
ーク電流等によって低下した電圧がもとの情報電圧に回
復される。つまり、リフレッシュ動作が行われる。
【００９０】読み出し動作のときに、このような書き込
みワード線の選択、帰還アンプＡＭＰの動作を実施する
ようにすると、ＤＲＡＭと同様に読み出し動作とともに
リフレッシュが実施される。前記のように書き込みトラ
ンジスタとして、ＰＬＥＤトランジスタを用いた場合、
理論的にはリーク電流はゼロであるので、上記のような
読み出し動作の都度書き込むようにすることは不要であ
るが、データの信頼性を高める上では有益である。
みワード線の選択、帰還アンプＡＭＰの動作を実施する
ようにすると、ＤＲＡＭと同様に読み出し動作とともに
リフレッシュが実施される。前記のように書き込みトラ
ンジスタとして、ＰＬＥＤトランジスタを用いた場合、
理論的にはリーク電流はゼロであるので、上記のような
読み出し動作の都度書き込むようにすることは不要であ
るが、データの信頼性を高める上では有益である。
【００９１】なお、書き込み動作ではデータバス１に書
き込みデータが与えられるので、それをＤ／Ａ変換して
形成された情報電圧Ｖｉｒがメモリセルに書き込まれ
る。この場合も、読み出しワード線を選択状態にして、
帰還アンプを動作状態にすることにより、メモリセルに
書き込まれる情報電圧を読み出すことによって、いわば
モニタしながらの書き込み動作を実施するものである。
上記帰還経路においては、上記ソースフォロワ増幅ＭＯ
ＳＦＥＴの他にも、書き込みトランジスタや選択ＭＯＳ
ＦＥＴでの電圧ロスが生じる場合には、かかる電圧ロス
を補償するような情報電圧がメモリセルに保持される。
き込みデータが与えられるので、それをＤ／Ａ変換して
形成された情報電圧Ｖｉｒがメモリセルに書き込まれ
る。この場合も、読み出しワード線を選択状態にして、
帰還アンプを動作状態にすることにより、メモリセルに
書き込まれる情報電圧を読み出すことによって、いわば
モニタしながらの書き込み動作を実施するものである。
上記帰還経路においては、上記ソースフォロワ増幅ＭＯ
ＳＦＥＴの他にも、書き込みトランジスタや選択ＭＯＳ
ＦＥＴでの電圧ロスが生じる場合には、かかる電圧ロス
を補償するような情報電圧がメモリセルに保持される。
【００９２】図２３には、この発明に用いられるリード
／ライトアンプの一実施例の回路図が示されている。Ｄ
／Ａ変換器は、２ビットのデジタルデータＤ００，Ｄ０
１を受ける４つのゲート回路により構成されたデコード
回路により、４通りのデコード信号が形成される。これ
らのデコード信号によりスイッチＭＯＳＦＥＴを制御
し、Ｄ００，Ｄ０１が "１１”なら電圧ＶＤＬを出力す
るＭＯＳＦＥＴをオン状態にし、Ｄ００，Ｄ０１が "１
０”なら基準電圧ＶＲＥＦ２を出力するＭＯＳＦＥＴを
オン状態にし、Ｄ００，Ｄ０１が "０１”なら基準電圧
ＶＲＥＦ４を出力するＭＯＳＦＥＴをオン状態にし、Ｄ
００，Ｄ０１が "００”なら回路の接地電位ＶＳＳを出
力するＭＯＳＦＥＴをオン状態する。
／ライトアンプの一実施例の回路図が示されている。Ｄ
／Ａ変換器は、２ビットのデジタルデータＤ００，Ｄ０
１を受ける４つのゲート回路により構成されたデコード
回路により、４通りのデコード信号が形成される。これ
らのデコード信号によりスイッチＭＯＳＦＥＴを制御
し、Ｄ００，Ｄ０１が "１１”なら電圧ＶＤＬを出力す
るＭＯＳＦＥＴをオン状態にし、Ｄ００，Ｄ０１が "１
０”なら基準電圧ＶＲＥＦ２を出力するＭＯＳＦＥＴを
オン状態にし、Ｄ００，Ｄ０１が "０１”なら基準電圧
ＶＲＥＦ４を出力するＭＯＳＦＥＴをオン状態にし、Ｄ
００，Ｄ０１が "００”なら回路の接地電位ＶＳＳを出
力するＭＯＳＦＥＴをオン状態する。
【００９３】このような４値の情報電圧は、制御信号Ｄ
／Ａによって活性化される増幅回路を介して帰還増幅回
路に伝えられる。帰還増幅回路は、制御信号ＡＭＰによ
って活性化されて、上記ＶＤＬ、ＶＲＥＦ２、ＶＲＥＦ
４又はＶＳＳに対応した書き込み電圧と、メモリセルか
ら読み出された情報電圧が一致するような書き込み電圧
を生成するものである。
／Ａによって活性化される増幅回路を介して帰還増幅回
路に伝えられる。帰還増幅回路は、制御信号ＡＭＰによ
って活性化されて、上記ＶＤＬ、ＶＲＥＦ２、ＶＲＥＦ
４又はＶＳＳに対応した書き込み電圧と、メモリセルか
ら読み出された情報電圧が一致するような書き込み電圧
を生成するものである。
【００９４】Ａ／Ｄ変換器は、基準電圧ＶＲＥＦ１、Ｖ
ＲＥＦ３、ＶＲＥＦ５の３種類の基準電圧を受ける３つ
の電圧比較回路と、その出力信号を受けるエンコード回
路により構成される。エンコード回路は、インバータ回
路と排他的論理和回路の組み合わせにより構成される。
つまり、読み出された情報電圧がＶＲＥＦ１以上のとき
には、３つの電圧比較出力が全てハイレベルとなり、 "
１１”の出力信号を形成する。読み出された情報電圧が
ＶＲＥＦ１とＶＲＥＦ３の間なら３つの電圧比較出力が
ロウレベル，ハイレベル、ハイレベルとなり、 "１０”
の出力信号を形成する。読み出された情報電圧がＶＲＥ
Ｆ３とＶＲＥＦ５の間なら３つの電圧比較出力がロウレ
ベル，ロウレベル、ハイレベルとなりとなり、 "０１”
の出力信号を形成する。そして、読み出された情報電圧
がＶＲＥＦ５以下なら３つの電圧比較出力が全てロウレ
ベルとなり、 "００”の出力信号を形成する。
ＲＥＦ３、ＶＲＥＦ５の３種類の基準電圧を受ける３つ
の電圧比較回路と、その出力信号を受けるエンコード回
路により構成される。エンコード回路は、インバータ回
路と排他的論理和回路の組み合わせにより構成される。
つまり、読み出された情報電圧がＶＲＥＦ１以上のとき
には、３つの電圧比較出力が全てハイレベルとなり、 "
１１”の出力信号を形成する。読み出された情報電圧が
ＶＲＥＦ１とＶＲＥＦ３の間なら３つの電圧比較出力が
ロウレベル，ハイレベル、ハイレベルとなり、 "１０”
の出力信号を形成する。読み出された情報電圧がＶＲＥ
Ｆ３とＶＲＥＦ５の間なら３つの電圧比較出力がロウレ
ベル，ロウレベル、ハイレベルとなりとなり、 "０１”
の出力信号を形成する。そして、読み出された情報電圧
がＶＲＥＦ５以下なら３つの電圧比較出力が全てロウレ
ベルとなり、 "００”の出力信号を形成する。
【００９５】図２４には、前記図２３の電圧比較回路の
一実施例の回路図が示されている。この実施例では、イ
ンバータ回路により形成された制御信号ＡＣＴによっ
て、動作電圧が与えられる差動増幅回路と、出力インバ
ータ回路により構成される。図２４（Ａ）の回路では、
差動ＭＯＳＦＥＴがＮチャンネル型ＭＯＳＦＥＴで構成
され、負荷してのＰチャンネル型ＭＯＳＦＥＴが電流ミ
ラー形態にされる。差動ＭＯＳＦＥＴの共通ソースに
は、定電圧ＶＮを受けるＮチャンネル型ＭＯＳＦＥＴが
定電流源として設けられる。
一実施例の回路図が示されている。この実施例では、イ
ンバータ回路により形成された制御信号ＡＣＴによっ
て、動作電圧が与えられる差動増幅回路と、出力インバ
ータ回路により構成される。図２４（Ａ）の回路では、
差動ＭＯＳＦＥＴがＮチャンネル型ＭＯＳＦＥＴで構成
され、負荷してのＰチャンネル型ＭＯＳＦＥＴが電流ミ
ラー形態にされる。差動ＭＯＳＦＥＴの共通ソースに
は、定電圧ＶＮを受けるＮチャンネル型ＭＯＳＦＥＴが
定電流源として設けられる。
【００９６】図２４（Ｂ）の回路では、差動ＭＯＳＦＥ
ＴがＰチャンネル型ＭＯＳＦＥＴで構成され、負荷して
のＮチャンネル型ＭＯＳＦＥＴが電流ミラー形態にされ
る。差動ＭＯＳＦＥＴの共通ソースには、定電圧ＶＰを
受けるＰチャンネル型ＭＯＳＦＥＴが定電流源として設
けられる。そして、出力回路にはインバータ回路が２段
縦列形態に設けられる。
ＴがＰチャンネル型ＭＯＳＦＥＴで構成され、負荷して
のＮチャンネル型ＭＯＳＦＥＴが電流ミラー形態にされ
る。差動ＭＯＳＦＥＴの共通ソースには、定電圧ＶＰを
受けるＰチャンネル型ＭＯＳＦＥＴが定電流源として設
けられる。そして、出力回路にはインバータ回路が２段
縦列形態に設けられる。
【００９７】上記電圧比較回路は、電源端子と接地電位
との間に定電流源ＭＯＳＦＥＴで形成された直流電流が
定常的に流れる。それ故、上記インバータ回路で形成さ
れた制御信号ＡＣＴが電源電圧のようなハイレベルにさ
れたときのみ、上記動作電流が流れるようにすることに
よって、消費電流を必要最小にすることができる。特
に、高速動作のために５１２個ものリード／ライトアン
プに用いられる電圧比較回路を定常的に動作させると、
それだけでも大きな消費電流になるので、上記間接的な
動作制御が有益なものとなる。
との間に定電流源ＭＯＳＦＥＴで形成された直流電流が
定常的に流れる。それ故、上記インバータ回路で形成さ
れた制御信号ＡＣＴが電源電圧のようなハイレベルにさ
れたときのみ、上記動作電流が流れるようにすることに
よって、消費電流を必要最小にすることができる。特
に、高速動作のために５１２個ものリード／ライトアン
プに用いられる電圧比較回路を定常的に動作させると、
それだけでも大きな消費電流になるので、上記間接的な
動作制御が有益なものとなる。
【００９８】前記Ｄ／Ａ変換器に用いられるボルティー
ジフォロワ増幅回路や帰還増幅回路も、上記同様な差動
回路が用いられる。ただし、出力信号はアナログ信号と
して得るものであるので、出力回路はインバータ回路で
はなく、差動回路の出力信号を受ける増幅ＭＯＳＦＥＴ
と負荷手段からなるアナログ増幅回路が用いられる。こ
のようなアナログ増幅回路においても、その活性化信号
ＡＭＰ，Ｄ／Ａによって間欠的に動作させることによ
り、消費電流を必要なときにだけ流すようにするもので
ある。
ジフォロワ増幅回路や帰還増幅回路も、上記同様な差動
回路が用いられる。ただし、出力信号はアナログ信号と
して得るものであるので、出力回路はインバータ回路で
はなく、差動回路の出力信号を受ける増幅ＭＯＳＦＥＴ
と負荷手段からなるアナログ増幅回路が用いられる。こ
のようなアナログ増幅回路においても、その活性化信号
ＡＭＰ，Ｄ／Ａによって間欠的に動作させることによ
り、消費電流を必要なときにだけ流すようにするもので
ある。
【００９９】図２５には、書き込みの電位分布の模式図
が示されている。特に制限されないが、最大電位は２．
４Ｖであり、４種類に分割されている。この実施例で
は、０Ｖをデータの "００”、０．８Ｖ（ＶＲＥＦ４）
をデータの "０１”、１．６Ｖ（ＶＲＥＦ２）をデータ
の "１０”、２．４（ＶＤＬ）をデータの "１１”と定
義している。これらの各分布の幅は、メモリセルの特性
のばらつきを考慮したものである。
が示されている。特に制限されないが、最大電位は２．
４Ｖであり、４種類に分割されている。この実施例で
は、０Ｖをデータの "００”、０．８Ｖ（ＶＲＥＦ４）
をデータの "０１”、１．６Ｖ（ＶＲＥＦ２）をデータ
の "１０”、２．４（ＶＤＬ）をデータの "１１”と定
義している。これらの各分布の幅は、メモリセルの特性
のばらつきを考慮したものである。
【０１００】Ａ／Ｄ変換のための基準電圧は、上記設定
電圧ＶＤＬ、ＶＲＥＦ２、ＶＲＥＦ４及びＶＳＳの各中
間電圧にされた基準電圧ＶＲＥＦ１、ＶＲＥＦ３、ＶＲ
ＥＦ５が用いられる。つまり、読み出された情報電圧が
上記各基準電圧ＶＲＥＦ１、ＶＲＥＦ３、ＶＲＥＦ５の
間にあれば、前記のようなＡ／変換動作によって、２ビ
ットのデータに変換される。この実施例では、縦軸を書
き込み電圧としているが、メモリセルに実際に書き込ま
れ電圧という意味ではない。前記のようにＤ／Ａ変換器
で形成された４通りの情報電圧、つまりはメモリセルか
ら読み出される電圧に対応したものである。各分布の幅
は、メモリセルの特性のばらつきを考慮したものである
が、前記のようなソースフォロワＭＯＳＦＥＴのしきい
値電圧等は除かれる。
電圧ＶＤＬ、ＶＲＥＦ２、ＶＲＥＦ４及びＶＳＳの各中
間電圧にされた基準電圧ＶＲＥＦ１、ＶＲＥＦ３、ＶＲ
ＥＦ５が用いられる。つまり、読み出された情報電圧が
上記各基準電圧ＶＲＥＦ１、ＶＲＥＦ３、ＶＲＥＦ５の
間にあれば、前記のようなＡ／変換動作によって、２ビ
ットのデータに変換される。この実施例では、縦軸を書
き込み電圧としているが、メモリセルに実際に書き込ま
れ電圧という意味ではない。前記のようにＤ／Ａ変換器
で形成された４通りの情報電圧、つまりはメモリセルか
ら読み出される電圧に対応したものである。各分布の幅
は、メモリセルの特性のばらつきを考慮したものである
が、前記のようなソースフォロワＭＯＳＦＥＴのしきい
値電圧等は除かれる。
【０１０１】図２６には、前記図１８に示された実施例
の電圧特性図が示されている。つまり、電源電圧ＶＣＣ
は３．３±０．３Ｖが規格とされ、内部電圧ＶＤＬは内
部降圧回路で定電圧化される。昇圧電圧ＶＰＰは、かか
る内部電圧ＶＤＬを用いてチャージポンプ回路により昇
圧されたものであり、約４Ｖとされる。そして、基板電
圧ＶＢＢは、内部電圧ＶＤＬを用いたチャージポンプ回
路により−１．１Ｖ程度に設定される。この基板電圧Ｖ
ＢＢに、温度依存性を持たせてソースフォロワ増幅ＭＯ
ＳＦＥＴの高温度でのＶth低下と低温でのＶth上昇を阻
止するようにしてもよい。
の電圧特性図が示されている。つまり、電源電圧ＶＣＣ
は３．３±０．３Ｖが規格とされ、内部電圧ＶＤＬは内
部降圧回路で定電圧化される。昇圧電圧ＶＰＰは、かか
る内部電圧ＶＤＬを用いてチャージポンプ回路により昇
圧されたものであり、約４Ｖとされる。そして、基板電
圧ＶＢＢは、内部電圧ＶＤＬを用いたチャージポンプ回
路により−１．１Ｖ程度に設定される。この基板電圧Ｖ
ＢＢに、温度依存性を持たせてソースフォロワ増幅ＭＯ
ＳＦＥＴの高温度でのＶth低下と低温でのＶth上昇を阻
止するようにしてもよい。
【０１０２】図２７には、この発明に用いられる基準電
圧発生回路の一実施例の回路図が示されている。回路
（１）では、定電圧ＶＰを用いてＰチャンネル型ＭＯＳ
ＦＥＴを駆動して、定電流を直列抵抗に流して前記基準
電圧ＶＲＥＦ１〜ＦＲＥＦ５に対応した電圧Ｖ１〜Ｖ５
を形成する。上記直列抵抗にはダイオード形態のトラン
ジスタが設けられて温度補償が成される。つまり、ラテ
ラル構造の寄生バイポーラトランジスタのベース，エミ
ッタ間電圧とＭＯＳＦＥＴのしきい値電圧と抵抗とを組
み合わせことで、ソースフォロワ増幅ＭＯＳＦＥＴのＶ
thの温度依存性をキャンセルさせるようにするものであ
る。
圧発生回路の一実施例の回路図が示されている。回路
（１）では、定電圧ＶＰを用いてＰチャンネル型ＭＯＳ
ＦＥＴを駆動して、定電流を直列抵抗に流して前記基準
電圧ＶＲＥＦ１〜ＦＲＥＦ５に対応した電圧Ｖ１〜Ｖ５
を形成する。上記直列抵抗にはダイオード形態のトラン
ジスタが設けられて温度補償が成される。つまり、ラテ
ラル構造の寄生バイポーラトランジスタのベース，エミ
ッタ間電圧とＭＯＳＦＥＴのしきい値電圧と抵抗とを組
み合わせことで、ソースフォロワ増幅ＭＯＳＦＥＴのＶ
thの温度依存性をキャンセルさせるようにするものであ
る。
【０１０３】回路（２）では、単純に前記内部電圧ＶＤ
Ｌを分圧抵抗により分圧して前記基準電圧ＶＲＥＦ１〜
ＦＲＥＦ５に対応した電圧Ｖ１〜Ｖ５を形成する。上記
直列抵抗にはダイオード形態のＰチャンネル型ＭＯＳＦ
ＥＴが設けられて温度補償が成される。回路（３）で
は、単純に前記内部電圧ＶＤＬを分圧抵抗により分圧し
て前記基準電圧ＶＲＥＦ１〜ＦＲＥＦ５に対応した電圧
Ｖ１〜Ｖ５を形成する。上記直列抵抗にはダイオード形
態のＮチャンネル型ＭＯＳＦＥＴが設けられて温度補償
が成される。つまり、高温度ではＶth低下に連動してＶ
ＲＥＦを高くし、低温ではＶth上昇に連動してＶＲＥＦ
を下げる。
Ｌを分圧抵抗により分圧して前記基準電圧ＶＲＥＦ１〜
ＦＲＥＦ５に対応した電圧Ｖ１〜Ｖ５を形成する。上記
直列抵抗にはダイオード形態のＰチャンネル型ＭＯＳＦ
ＥＴが設けられて温度補償が成される。回路（３）で
は、単純に前記内部電圧ＶＤＬを分圧抵抗により分圧し
て前記基準電圧ＶＲＥＦ１〜ＦＲＥＦ５に対応した電圧
Ｖ１〜Ｖ５を形成する。上記直列抵抗にはダイオード形
態のＮチャンネル型ＭＯＳＦＥＴが設けられて温度補償
が成される。つまり、高温度ではＶth低下に連動してＶ
ＲＥＦを高くし、低温ではＶth上昇に連動してＶＲＥＦ
を下げる。
【０１０４】図２８には、この発明に用いられる電圧発
生回路の一実施例の回路図が示されている。図２８
（Ａ）には、前記定電圧ＶＰとＶＮを形成する電圧発生
回路が示され、ダイオード接続のＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴと、それらの間に
設けられた高抵抗手段とによりＶＰ及びＶＮが形成され
る。つまり、上記抵抗に流れる電流が、電源電圧ＶＣＣ
の変動に影響されないような高抵抗として定電流を形成
し、それをダイオード接続のＰチャンネル型ＭＯＳＦＥ
Ｔ及びＮチャンネル型ＭＯＳＦＥＴに流して上記定電圧
ＶＰとＶＮを得るものである。図２８（Ｂ）には、上記
分圧電圧Ｖ１〜Ｖ５を受けて、基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ５を形成するバッファ回路が示されている。
生回路の一実施例の回路図が示されている。図２８
（Ａ）には、前記定電圧ＶＰとＶＮを形成する電圧発生
回路が示され、ダイオード接続のＰチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴと、それらの間に
設けられた高抵抗手段とによりＶＰ及びＶＮが形成され
る。つまり、上記抵抗に流れる電流が、電源電圧ＶＣＣ
の変動に影響されないような高抵抗として定電流を形成
し、それをダイオード接続のＰチャンネル型ＭＯＳＦＥ
Ｔ及びＮチャンネル型ＭＯＳＦＥＴに流して上記定電圧
ＶＰとＶＮを得るものである。図２８（Ｂ）には、上記
分圧電圧Ｖ１〜Ｖ５を受けて、基準電圧ＶＲＥＦ１〜Ｖ
ＲＥＦ５を形成するバッファ回路が示されている。
【０１０５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ＭＯＳＦＥＴのゲートに３値以上の情報電圧を
保持し、書き込み用トランジスタによりかかる情報電圧
を供給し、上記ＭＯＳＦＥＴと直列形態に接続されて読
み出し電流を流すトランジスタとを含むメモリセルを用
い、ＭＯＳＦＥＴのソースに対して、上記３値以上の情
報電圧に対応した複数の参照電圧を与えて、上記複数通
りの参照電圧に対応した上記ＭＯＳＦＥＴのオン状態／
オフ状態の組み合わせにより３値以上の情報の読み出し
を行うようにすることにより、簡単な回路により３値以
上の情報電圧の読み出しを行うようにすることができる
という効果が得られる。
記の通りである。 （１） ＭＯＳＦＥＴのゲートに３値以上の情報電圧を
保持し、書き込み用トランジスタによりかかる情報電圧
を供給し、上記ＭＯＳＦＥＴと直列形態に接続されて読
み出し電流を流すトランジスタとを含むメモリセルを用
い、ＭＯＳＦＥＴのソースに対して、上記３値以上の情
報電圧に対応した複数の参照電圧を与えて、上記複数通
りの参照電圧に対応した上記ＭＯＳＦＥＴのオン状態／
オフ状態の組み合わせにより３値以上の情報の読み出し
を行うようにすることにより、簡単な回路により３値以
上の情報電圧の読み出しを行うようにすることができる
という効果が得られる。
【０１０６】（２） 上記に加えて、上記読み出し用ト
ランジスタをＭＯＳＦＥＴで構成し、上記書き込み用ト
ランジスタは、ＰＬＥＤトランジスタを含むバリヤ絶縁
膜の構造からなるトランジスタで構成することにより、
情報電圧の不揮発化が可能となるため高信頼で大記憶容
量化を実現し、かつ使い勝手のよくすることができると
いう効果が得られる。
ランジスタをＭＯＳＦＥＴで構成し、上記書き込み用ト
ランジスタは、ＰＬＥＤトランジスタを含むバリヤ絶縁
膜の構造からなるトランジスタで構成することにより、
情報電圧の不揮発化が可能となるため高信頼で大記憶容
量化を実現し、かつ使い勝手のよくすることができると
いう効果が得られる。
【０１０７】（３） 上記に加えて、上記ＰＬＥＤトラ
ンジスタを含むバリヤ絶縁膜の構造を持つ書き込みトラ
ンジスタを、上記ＭＯＳＦＥＴのゲート電極上におい
て、かかるゲート電極の面に向かう縦方向の電流経路を
持つように形成することよりメモリセルの高集積化が可
能となり、多値情報の記憶動作と相まって高信頼で大記
憶容量化を実現することができるという効果が得られ
る。
ンジスタを含むバリヤ絶縁膜の構造を持つ書き込みトラ
ンジスタを、上記ＭＯＳＦＥＴのゲート電極上におい
て、かかるゲート電極の面に向かう縦方向の電流経路を
持つように形成することよりメモリセルの高集積化が可
能となり、多値情報の記憶動作と相まって高信頼で大記
憶容量化を実現することができるという効果が得られ
る。
【０１０８】（４） 上記に加えて、上記ＭＯＳＦＥＴ
と読み出し用トランジスタを構成するＭＯＳＦＥＴのゲ
ート電極を、一対のソース、ドレイン拡散層の間に並ん
で設けることにより、上記２つのＭＯＳＦＥＴの間のソ
ース，ドレイン拡散層を省略できるのでメモリセルのい
っそうの高集積化が可能になるという効果が得られる。
と読み出し用トランジスタを構成するＭＯＳＦＥＴのゲ
ート電極を、一対のソース、ドレイン拡散層の間に並ん
で設けることにより、上記２つのＭＯＳＦＥＴの間のソ
ース，ドレイン拡散層を省略できるのでメモリセルのい
っそうの高集積化が可能になるという効果が得られる。
【０１０９】（５） 上記に加えて、上記情報電圧を４
値とし、１つのメモリセルに２ビットの情報を記憶させ
ることにより、高信頼で大記憶容量化を実現することが
できるという効果が得られる。
値とし、１つのメモリセルに２ビットの情報を記憶させ
ることにより、高信頼で大記憶容量化を実現することが
できるという効果が得られる。
【０１１０】（６） 上記に加えて、上記書き込みビッ
ト線と読み出しビット線を共通のビット線とすることに
より、構造の簡略化と製造工程の簡略化が可能になると
いう効果が得られる。
ト線と読み出しビット線を共通のビット線とすることに
より、構造の簡略化と製造工程の簡略化が可能になると
いう効果が得られる。
【０１１１】（７） 上記に加えて、上記参照電圧を最
も高い情報電圧に対応した参照電圧から順に与えること
により、読み出し動作の時間短縮と低消費電力化を図る
ことができるという効果が得られる。
も高い情報電圧に対応した参照電圧から順に与えること
により、読み出し動作の時間短縮と低消費電力化を図る
ことができるという効果が得られる。
【０１１２】（８） 上記に加えて、書き込み用入力線
と、かかる書き込み用入力線と上記書き込み用ビット線
とを接続する書き込み選択用ＭＯＳＦＥＴとを更に設
け、書き込み動作では、上記書き込み用入力線に伝えら
れた情報電圧を上記書き込み選択用ＭＯＳＦＥＴを順次
にオン状態にして選択された書き込みワード線に対応し
たメモリセルのＭＯＳＦＥＴのゲートに伝えるようにす
ることにより、ディスクメモリのようにセクタ単位での
データの書き込み動作を短時間で行うようにすることが
できるという効果が得られる。
と、かかる書き込み用入力線と上記書き込み用ビット線
とを接続する書き込み選択用ＭＯＳＦＥＴとを更に設
け、書き込み動作では、上記書き込み用入力線に伝えら
れた情報電圧を上記書き込み選択用ＭＯＳＦＥＴを順次
にオン状態にして選択された書き込みワード線に対応し
たメモリセルのＭＯＳＦＥＴのゲートに伝えるようにす
ることにより、ディスクメモリのようにセクタ単位での
データの書き込み動作を短時間で行うようにすることが
できるという効果が得られる。
【０１１３】（９） 上記に加えて、読み出し用出力線
と、かかる読み出し用出力線と上記読み出し用ビット線
とを接続する読み出し選択用ＭＯＳＦＥＴとを更に設
け、読み出し動作では、上記複数の参照電圧のそれぞれ
に対して上記読み出し用ビット線に得られた読み出し信
号を上記読み出し選択用ＭＯＳＦＥＴを介して読み出し
用出力線に伝えて、上記情報電圧に対応した複数ビット
の読み出しデータに変換する動作を順次に行うようにす
ることにより、ディスクメモリのようにセクタ単位での
データの読み出し動作を短時間で行うようにすることが
できるという効果が得られる。
と、かかる読み出し用出力線と上記読み出し用ビット線
とを接続する読み出し選択用ＭＯＳＦＥＴとを更に設
け、読み出し動作では、上記複数の参照電圧のそれぞれ
に対して上記読み出し用ビット線に得られた読み出し信
号を上記読み出し選択用ＭＯＳＦＥＴを介して読み出し
用出力線に伝えて、上記情報電圧に対応した複数ビット
の読み出しデータに変換する動作を順次に行うようにす
ることにより、ディスクメモリのようにセクタ単位での
データの読み出し動作を短時間で行うようにすることが
できるという効果が得られる。
【０１１４】（１０） 上記に加えて、上記書き込みワ
ード線と読み出しワード線の選択回路を、メモリアレー
に対してその延長方向の両側に分けて設け、上記書き込
みビット線と読み出しビット線に対応して設けられる書
き込み入力線及び書き込み選択ＭＯＳＦＥＴと読み出し
出力線及び読み出し選択ＭＯＳＦＥＴをメモリアレーに
対してその延長方向の両側に分かて設けることにより、
各ワード線及びビット線のピッチに合わせて、それぞれ
の回路を合理的にレイアウト配置させることができると
いう効果が得られる。
ード線と読み出しワード線の選択回路を、メモリアレー
に対してその延長方向の両側に分けて設け、上記書き込
みビット線と読み出しビット線に対応して設けられる書
き込み入力線及び書き込み選択ＭＯＳＦＥＴと読み出し
出力線及び読み出し選択ＭＯＳＦＥＴをメモリアレーに
対してその延長方向の両側に分かて設けることにより、
各ワード線及びビット線のピッチに合わせて、それぞれ
の回路を合理的にレイアウト配置させることができると
いう効果が得られる。
【０１１５】（１１） ＭＯＳＦＥＴのゲートに３値以
上の情報電圧を保持し、書き込み用トランジスタにより
かかる情報電圧を供給し、上記ＭＯＳＦＥＴと直列形態
に接続されて読み出し電流を流すトランジスタとを含む
メモリセルを用い、ＭＯＳＦＥＴのソースから読み出し
電圧を得てデジタル信号に変換することにより、３値以
上の情報電圧の書き込みと読み出しを高速に行うように
することができるという効果が得られる。
上の情報電圧を保持し、書き込み用トランジスタにより
かかる情報電圧を供給し、上記ＭＯＳＦＥＴと直列形態
に接続されて読み出し電流を流すトランジスタとを含む
メモリセルを用い、ＭＯＳＦＥＴのソースから読み出し
電圧を得てデジタル信号に変換することにより、３値以
上の情報電圧の書き込みと読み出しを高速に行うように
することができるという効果が得られる。
【０１１６】（１２） 上記に加えて、上記読み出し用
トランジスタをＭＯＳＦＥＴで構成し、上記書き込み用
トランジスタは、ＰＬＥＤトランジスタを含むバリヤ絶
縁膜の構造からなるトランジスタで構成することによ
り、情報電圧の不揮発化が可能となるため高信頼で大記
憶容量化を実現し、かつ使い勝手のよくすることができ
るという効果が得られる。
トランジスタをＭＯＳＦＥＴで構成し、上記書き込み用
トランジスタは、ＰＬＥＤトランジスタを含むバリヤ絶
縁膜の構造からなるトランジスタで構成することによ
り、情報電圧の不揮発化が可能となるため高信頼で大記
憶容量化を実現し、かつ使い勝手のよくすることができ
るという効果が得られる。
【０１１７】（１３） 上記に加えて、上記ＰＬＥＤト
ランジスタを含むバリヤ絶縁膜の構造を持つ書き込みト
ランジスタを、上記ＭＯＳＦＥＴのゲート電極上におい
て、かかるゲート電極の面に向かう縦方向の電流経路を
持つように形成することよりメモリセルの高集積化が可
能となり、多値情報の記憶動作と相まって高信頼で大記
憶容量化を実現することができるという効果が得られ
る。
ランジスタを含むバリヤ絶縁膜の構造を持つ書き込みト
ランジスタを、上記ＭＯＳＦＥＴのゲート電極上におい
て、かかるゲート電極の面に向かう縦方向の電流経路を
持つように形成することよりメモリセルの高集積化が可
能となり、多値情報の記憶動作と相まって高信頼で大記
憶容量化を実現することができるという効果が得られ
る。
【０１１８】（１４） 上記に加えて、上記ＭＯＳＦＥ
Ｔと読み出し用トランジスタを構成するＭＯＳＦＥＴの
ゲート電極を、一対のソース、ドレイン拡散層の間に並
んで設けることにより、上記２つのＭＯＳＦＥＴの間の
ソース，ドレイン拡散層を省略できるのでメモリセルの
いっそうの高集積化が可能になるという効果が得られ
る。
Ｔと読み出し用トランジスタを構成するＭＯＳＦＥＴの
ゲート電極を、一対のソース、ドレイン拡散層の間に並
んで設けることにより、上記２つのＭＯＳＦＥＴの間の
ソース，ドレイン拡散層を省略できるのでメモリセルの
いっそうの高集積化が可能になるという効果が得られ
る。
【０１１９】（１５） 上記に加えて、上記情報電圧を
４値とし、１つのメモリセルに２ビットの情報を記憶さ
せることにより、高信頼で大記憶容量化を実現すること
ができるという効果が得られる。
４値とし、１つのメモリセルに２ビットの情報を記憶さ
せることにより、高信頼で大記憶容量化を実現すること
ができるという効果が得られる。
【０１２０】（１６） 上記に加えて、書き込み動作で
は、書き込みワード線と読み出しワード線とを選択し、
ＭＯＳＦＥＴのソースから得られる電圧と書き込むべき
情報電圧とが一致するような書き込み電圧が形成して上
記ＭＯＳＦＥＴのゲートに伝えることにより、メモリセ
ルのＭＯＳＦＥＴ等のしきい値電圧のプロセスバラツキ
を補償した情報電圧を保持させることができるから、高
信頼で大記憶容量化を実現することができるという効果
が得られる。
は、書き込みワード線と読み出しワード線とを選択し、
ＭＯＳＦＥＴのソースから得られる電圧と書き込むべき
情報電圧とが一致するような書き込み電圧が形成して上
記ＭＯＳＦＥＴのゲートに伝えることにより、メモリセ
ルのＭＯＳＦＥＴ等のしきい値電圧のプロセスバラツキ
を補償した情報電圧を保持させることができるから、高
信頼で大記憶容量化を実現することができるという効果
が得られる。
【０１２１】（１７） 上記に加えて、電圧比較回路の
非反転入力と反転入力端子に書き込むべき情報電圧と上
記ＭＯＳＦＥＴのソースから得られる電圧と供給し、そ
の電圧比較動作によってメモリセルに書き込むべき電圧
を形成することにより、メモリセルのＭＯＳＦＥＴ等の
しきい値電圧のプロセスバラツキを補償した情報電圧を
保持させることができるから、高信頼で大記憶容量化を
実現することができるという効果が得られる。
非反転入力と反転入力端子に書き込むべき情報電圧と上
記ＭＯＳＦＥＴのソースから得られる電圧と供給し、そ
の電圧比較動作によってメモリセルに書き込むべき電圧
を形成することにより、メモリセルのＭＯＳＦＥＴ等の
しきい値電圧のプロセスバラツキを補償した情報電圧を
保持させることができるから、高信頼で大記憶容量化を
実現することができるという効果が得られる。
【０１２２】（１８） 上記に加えて、上記電圧比較回
路の非反転入力に供給される書き込むべき情報電圧をデ
ジタル／アナログ変換回路により形成し、上記ＭＯＳＦ
ＥＴのソースから得られる電圧を、読み出しデータを形
成するアナログ／デジタル変換回路にも伝えられること
により、読み出し系回路を書き込み動作に有効利用する
ことができるという効果が得られる。
路の非反転入力に供給される書き込むべき情報電圧をデ
ジタル／アナログ変換回路により形成し、上記ＭＯＳＦ
ＥＴのソースから得られる電圧を、読み出しデータを形
成するアナログ／デジタル変換回路にも伝えられること
により、読み出し系回路を書き込み動作に有効利用する
ことができるという効果が得られる。
【０１２３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
又は図１８の実施例において、メモリアレーのワード線
に接続されるメモリセルに対応して外部端子との間でリ
ード／ライトを行うものの他、それより少ないビット数
でのリード／ライトを行うようにするものであってもよ
い。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
又は図１８の実施例において、メモリアレーのワード線
に接続されるメモリセルに対応して外部端子との間でリ
ード／ライトを行うものの他、それより少ないビット数
でのリード／ライトを行うようにするものであってもよ
い。
【０１２４】図１８の実施例では、５１２個ものリード
／ライトアンプを必要とするので、回路規模が大きく、
消費電流もを比較的大きくなってしまう。そこで、外部
端子との間では、１６ビットずつデータ入出力を行ない
つつ、例えば内部ではその２倍又は４倍の３２ビット又
は６４ビット単位でメモリセルに書き込みや読み出しを
行うようにしてもよい。この場合には、データバス１と
データバス２も３２本又は６４本とされ、リード／ライ
トアンプの数も１６又は３２個とされる。
／ライトアンプを必要とするので、回路規模が大きく、
消費電流もを比較的大きくなってしまう。そこで、外部
端子との間では、１６ビットずつデータ入出力を行ない
つつ、例えば内部ではその２倍又は４倍の３２ビット又
は６４ビット単位でメモリセルに書き込みや読み出しを
行うようにしてもよい。この場合には、データバス１と
データバス２も３２本又は６４本とされ、リード／ライ
トアンプの数も１６又は３２個とされる。
【０１２５】図２又は図３の実施例において、センスＭ
ＯＳＦＥＴのソース線を各ワード線に対応して設けるも
のであってもよい。つまり、ソース線に多数のメモリセ
ルを接続すると、その寄生容量が増大したり、ソース線
でのかかる寄生容量と配線抵抗によって、選択されたメ
モリセルのセンスＭＯＳＦＥＴのソース電圧を前記のよ
うな所望の参照電圧に設定するのに時間がかかり、読み
出し時間が長くなってしまう。したがって、ワード線の
選択信号を利用して選択されたワード線に接続れるメモ
リセルに対応したソース線に前記のような参照電圧を供
給することにより、読み出し時間の短縮化や動作マージ
ンの改善を図ることができる。
ＯＳＦＥＴのソース線を各ワード線に対応して設けるも
のであってもよい。つまり、ソース線に多数のメモリセ
ルを接続すると、その寄生容量が増大したり、ソース線
でのかかる寄生容量と配線抵抗によって、選択されたメ
モリセルのセンスＭＯＳＦＥＴのソース電圧を前記のよ
うな所望の参照電圧に設定するのに時間がかかり、読み
出し時間が長くなってしまう。したがって、ワード線の
選択信号を利用して選択されたワード線に接続れるメモ
リセルに対応したソース線に前記のような参照電圧を供
給することにより、読み出し時間の短縮化や動作マージ
ンの改善を図ることができる。
【０１２６】書き込みトランジスタは、ＰＬＥＤトラン
ジスタを代表とするようなバリヤ絶縁膜の構造を持つト
ランジスタのようにｐｎ接合のようなリーク電流経路を
持たないスイッチ素子を利用するものであればよい。つ
まり、ＤＲＡＭのように極く短い周期で常にリフレッシ
ュ動作を行う必要のないものであればよい。記憶電圧
は、４値である必要はなく３値以上であればよい。この
発明は、半導体記憶装置として広く利用できる。
ジスタを代表とするようなバリヤ絶縁膜の構造を持つト
ランジスタのようにｐｎ接合のようなリーク電流経路を
持たないスイッチ素子を利用するものであればよい。つ
まり、ＤＲＡＭのように極く短い周期で常にリフレッシ
ュ動作を行う必要のないものであればよい。記憶電圧
は、４値である必要はなく３値以上であればよい。この
発明は、半導体記憶装置として広く利用できる。
【０１２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ＭＯＳＦＥＴのゲートに３値以上の情
報電圧を保持し、書き込み用トランジスタによりかかる
情報電圧を供給し、上記ＭＯＳＦＥＴと直列形態に接続
されて読み出し電流を流すトランジスタとを含むメモリ
セルを用い、ＭＯＳＦＥＴのソースに対して、上記３値
以上の情報電圧に対応した複数の参照電圧を与えて、上
記複数通りの参照電圧に対応した上記ＭＯＳＦＥＴのオ
ン状態／オフ状態の組み合わせにより３値以上の情報の
読み出しを行うようにすることにより、簡単な回路によ
り３値以上の情報電圧の読み出しを行うようにすること
ができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ＭＯＳＦＥＴのゲートに３値以上の情
報電圧を保持し、書き込み用トランジスタによりかかる
情報電圧を供給し、上記ＭＯＳＦＥＴと直列形態に接続
されて読み出し電流を流すトランジスタとを含むメモリ
セルを用い、ＭＯＳＦＥＴのソースに対して、上記３値
以上の情報電圧に対応した複数の参照電圧を与えて、上
記複数通りの参照電圧に対応した上記ＭＯＳＦＥＴのオ
ン状態／オフ状態の組み合わせにより３値以上の情報の
読み出しを行うようにすることにより、簡単な回路によ
り３値以上の情報電圧の読み出しを行うようにすること
ができる。
【０１２８】ＭＯＳＦＥＴのゲートに３値以上の情報電
圧を保持し、書き込み用トランジスタによりかかる情報
電圧を供給し、上記ＭＯＳＦＥＴと直列形態に接続され
て読み出し電流を流すトランジスタとを含むメモリセル
を用い、ＭＯＳＦＥＴのソースから読み出し電圧を得て
デジタル信号に変換することにより、３値以上の情報電
圧の書き込みと読み出しを高速に行うようにすることが
できる
圧を保持し、書き込み用トランジスタによりかかる情報
電圧を供給し、上記ＭＯＳＦＥＴと直列形態に接続され
て読み出し電流を流すトランジスタとを含むメモリセル
を用い、ＭＯＳＦＥＴのソースから読み出し電圧を得て
デジタル信号に変換することにより、３値以上の情報電
圧の書き込みと読み出しを高速に行うようにすることが
できる
【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。
す概略ブロック図である。
【図２】図１のメモリアレーとその周辺回路の一部の一
実施例を示す回路図である。
実施例を示す回路図である。
【図３】図１のメモリアレーとその周辺回路の残り一部
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図４】この発明に係るメモリセルの一実施例を示す概
略パターン図である。
略パターン図である。
【図５】図４のメモリセルの一実施例のＡ−Ａ’断面図
である。
である。
【図６】図４のメモリセルの一実施例のＢ−Ｂ’断面図
である。
である。
【図７】図４のメモリセルの他の実施例のＡ−Ａ’断面
図である。
図である。
【図８】図４のメモリセルの他の実施例のＡ−Ａ’断面
図である。
図である。
【図９】図１の実施例のメモリセルの蓄積ノードの電位
分布の模式図である。
分布の模式図である。
【図１０】図１〜図３の実施例の動作の一例を説明する
ための波形図である。
ための波形図である。
【図１１】図１〜図３の実施例の動作の一例を説明する
ための波形図である。
ための波形図である。
【図１２】図１〜図３の実施例の動作の一例を説明する
ための波形図である。
ための波形図である。
【図１３】図１〜図３の実施例の動作の一例を説明する
ための波形図である。
ための波形図である。
【図１４】図１〜図３の実施例の動作の他の一例を説明
するための波形図である。
するための波形図である。
【図１５】図１〜図３の実施例の動作の他の一例を説明
するための波形図である。
するための波形図である。
【図１６】この発明に係る半導体記憶装置のメモリセル
の他の一実施例を示す概略レイアウト図である。
の他の一実施例を示す概略レイアウト図である。
【図１７】この発明に係るメモリセルの動作説明図であ
る。
る。
【図１８】この発明に係る半導体記憶装置の他の一実施
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図１９】図１８のメモリアレーとその周辺回路の一部
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図２０】図１８のメモリアレーとその周辺回路の他の
一部の一実施例を示す回路図である。
一部の一実施例を示す回路図である。
【図２１】図１８のメモリアレーとその周辺回路の残り
一部の一実施例を示す回路図である。
一部の一実施例を示す回路図である。
【図２２】図１９〜図２１の実施例回路の動作を説明す
るための波形図である。
るための波形図である。
【図２３】図２１のリード／ライトアンプの一実施例を
示す回路図である。
示す回路図である。
【図２４】図２３の電圧比較回路の一実施例を示す回路
図である。
図である。
【図２５】図１９〜図２１の実施例回路の書き込みの電
位分布の模式図である。
位分布の模式図である。
【図２６】図１８に示された実施例回路の電圧特性図で
ある。
ある。
【図２７】この発明に用いられる基準電圧発生回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【図２８】この発明に用いられる電圧発生回路の一実施
例を示す回路図である。
例を示す回路図である。
ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード
線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビッ
ト線、Ｑ１０〜Ｑ１３…ＰＬＥＤトランジスタ、Ｑ１〜
Ｑ６、Ｑ２０〜Ｑ７３…ＭＯＳＦＥＴ、ＭＣ０〜ＭＣ３
…メモリセル、Ｃ１０〜Ｃ２３…キャパシタ、ＶＳ…ソ
ース線、ＩＮ０〜ＩＮ４…インバータ回路、Ｄ／Ａ…デ
ジタル／アナログ変換器、Ａ／Ｄ…アナログ／デジタル
変換器。
線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビッ
ト線、Ｑ１０〜Ｑ１３…ＰＬＥＤトランジスタ、Ｑ１〜
Ｑ６、Ｑ２０〜Ｑ７３…ＭＯＳＦＥＴ、ＭＣ０〜ＭＣ３
…メモリセル、Ｃ１０〜Ｃ２３…キャパシタ、ＶＳ…ソ
ース線、ＩＮ０〜ＩＮ４…インバータ回路、Ｄ／Ａ…デ
ジタル／アナログ変換器、Ａ／Ｄ…アナログ／デジタル
変換器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 豊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA01 BA27 BA29 CA18 CA25 5F083 AD69 HA02 JA36 LA12 LA16 NA01 ZA21
Claims (18)
- 【請求項１】 ３値以上の情報電圧をそのゲートに保持
するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記Ｍ
ＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルの複数と、 上記書き込み用トランジスタをアドレス信号に従ってス
イッチ制御する書き込み用ワード線の複数と、 上記読み出し用トランジスタをアドレス信号に従ってス
イッチ制御する読み出し用ワード線の複数と、 上記書き込み用ワード線と直交する方向に配置され、上
記情報電圧が伝えられる書き込み用ビット線の複数と、 上記読み出し用ワード線と直交する方向に配置され、上
記ＭＯＳＦＥＴと読み出し用トランジスタを通して流れ
るメモリ電流が伝えられる読み出し用ビット線の複数
と、 上記ＭＯＳＦＥＴのソースに対して、上記３値以上の情
報電圧に対応した複数の参照電圧を与えるソース線とを
備えてなり、 上記複数通りの参照電圧に対応した上記ＭＯＳＦＥＴの
オン状態／オフ状態の組み合わせにより３値以上の情報
の読み出しを行うようにしてなることを特徴とする半導
体記憶装置。 - 【請求項２】 請求項１において、 上記読み出し用トランジスタは、ＭＯＳＦＥＴにより構
成され、 上記書き込み用トランジスタは、ＰＬＥＤトランジスタ
を含むバリヤ絶縁膜の構造からなることを特徴とする半
導体記憶装置。 - 【請求項３】 請求項２において、 上記ＰＬＥＤトランジスタを含むバリヤ絶縁膜の構造を
持つ書き込みトランジスタは、上記ＭＯＳＦＥＴのゲー
ト電極上において、かかるゲート電極の面に向かう縦方
向の電流経路を持つように形成されてなることを特徴と
する半導体記憶装置。 - 【請求項４】 請求項３において、 上記ＭＯＳＦＥＴと読み出し用トランジスタを構成する
ＭＯＳＦＥＴのゲート電極は、一対のソース、ドレイン
拡散層の間に並んで設けられるものであることを特徴と
する半導体記憶装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 上記情報電圧は４値からなり、１つのメモリセルに２ビ
ットの情報を記憶させることを特徴とする半導体記憶装
置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 上記書き込みビット線と読み出しビット線とは、共通の
ビット線により構成されるものであることを特徴とする
半導体記憶装置。 - 【請求項７】 請求項１ないし６のいずれかにおいて、 上記参照電圧は、最も高い情報電圧に対応した参照電圧
から順に与えられることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１ないし７のいずれかにおいて、 書き込み用入力線と、かかる書き込み用入力線と上記書
き込み用ビット線とを接続する書き込み選択用ＭＯＳＦ
ＥＴとを更に備え、 書き込み動作では、上記書き込み用入力線に伝えられた
情報電圧を上記書き込み選択用ＭＯＳＦＥＴを順次にオ
ン状態にして選択された書き込みワード線に対応したメ
モリセルのＭＯＳＦＥＴのゲートに伝えることを特徴と
する半導体記憶装置。 - 【請求項９】 請求項８において、 読み出し用出力線と、かかる読み出し用出力線と上記読
み出し用ビット線とを接続する読み出し選択用ＭＯＳＦ
ＥＴとを更に備え、 読み出し動作では、上記複数の参照電圧のそれぞれに対
して上記読み出し用ビット線に得られた読み出し信号を
上記読み出し選択用ＭＯＳＦＥＴを介して読み出し用出
力線に伝えて、上記情報電圧に対応した複数ビットの読
み出しデータに変換する動作を順次に行うものであるこ
とを特徴とする半導体記憶装置。 - 【請求項１０】 請求項１ないし９のいずれかにおい
て、 上記書き込みワード線と読み出しワード線の選択回路
は、メモリアレーに対してその延長方向の両側に分かれ
て設けられ、 上記書き込みビット線と読み出しビット線に対応して設
けられる書き込み入力線及び書き込み選択ＭＯＳＦＥＴ
と読み出し出力線及び読み出し選択ＭＯＳＦＥＴは、メ
モリアレーに対してその延長方向の両側に分かれて設け
られるものであることを特徴とする半導体記憶装置。 - 【請求項１１】 ３値以上の情報電圧をそのゲートに保
持するＭＯＳＦＥＴと、上記３値以上の情報電圧を上記
ＭＯＳＦＥＴのゲートに与える書き込み用トランジスタ
と、上記ＭＯＳＦＥＴと直列形態に接続された読み出し
用トランジスタとを含むメモリセルの複数と、 上記書き込み用トランジスタをアドレス信号に従ってス
イッチ制御する書き込み用ワード線の複数と、 上記読み出し用トランジスタをアドレス信号に従ってス
イッチ制御する読み出し用ワード線の複数と、 上記書き込み用ワード線と直交する方向に配置され、上
記情報電圧が伝えられる書き込み用ビット線の複数と、 上記読み出し用ワード線と直交する方向に配置され、上
記ＭＯＳＦＥＴのソース電圧が読み出し用トランジスタ
を介して伝えられる読み出し用ビット線の複数と、 上記ＭＯＳＦＥＴのソース電圧に対応した読み出し電圧
をデジタル信号に変換してなることを特徴とする半導体
記憶装置。 - 【請求項１２】 請求項１１において、 上記読み出し用トランジスタは、ＭＯＳＦＥＴにより構
成され、 上記書き込み用トランジスタは、ＰＬＥＤトランジスタ
を含むバリヤ絶縁膜の構造からなることを特徴とする半
導体記憶装置。 - 【請求項１３】 請求項１２において、 上記ＰＬＥＤトランジスタを含むバリヤ絶縁膜の構造を
持つ書き込みトランジスタは、上記ＭＯＳＦＥＴのゲー
ト電極上において、かかるゲート電極の面に向かう縦方
向の電流経路を持つように形成されてなることを特徴と
する半導体記憶装置。 - 【請求項１４】 請求項１３において、 上記ＭＯＳＦＥＴと読み出し用トランジスタを構成する
ＭＯＳＦＥＴのゲート電極は、一対のソース、ドレイン
拡散層の間に並んで設けられるものであることを特徴と
する半導体記憶装置。 - 【請求項１５】 請求項１１ないし１４のいずれかにお
いて、 上記情報電圧は４値からなり、１つのメモリセルに２ビ
ットの情報を記憶させることを特徴とする半導体記憶装
置。 - 【請求項１６】 請求項１１ないし１５のいずれかにお
いて、 書き込み動作では、書き込みワード線と読み出しワード
線とが選択され、ＭＯＳＦＥＴのソースから得られる電
圧と書き込むべき情報電圧とが一致するような書き込み
電圧が形成されて、上記ＭＯＳＦＥＴのゲートに伝えら
れるものであることを特徴とする半導体記憶装置。 - 【請求項１７】 請求項１６において、 上記書き込み電圧は、電圧比較回路で形成され、その非
反転入力に上記書き込むべき情報電圧が供給され、その
反転入力端子に上記ＭＯＳＦＥＴのソースから得られる
電圧が伝えられることを特徴とする半導体記憶装置。 - 【請求項１８】 請求項１７において、 上記電圧比較回路の非反転入力に供給される書き込むべ
き情報電圧は、デジタル／アナログ変換回路により形成
されるものであり、 上記ＭＯＳＦＥＴのソースから得られる電圧は、読み出
しデータを形成するアナログ／デジタル変換回路にも伝
えられることを特徴とする半導体記憶装置。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129900A (ja) * | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011166131A (ja) * | 2010-01-15 | 2011-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012256401A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013033974A (ja) * | 2009-11-13 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8976571B2 (en) | 2010-10-20 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| JP2016006707A (ja) * | 2014-05-29 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 記憶装置、電子部品、及び電子機器 |
| JP2017062866A (ja) * | 2010-08-31 | 2017-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018152601A (ja) * | 2009-11-06 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021099895A (ja) * | 2009-11-06 | 2021-07-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889698A (en) * | 1995-01-31 | 1999-03-30 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
| JP4679036B2 (ja) * | 2002-09-12 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
| US6947348B2 (en) * | 2003-07-15 | 2005-09-20 | International Business Machines Corporation | Gain cell memory having read cycle interlock |
| JP2005100527A (ja) * | 2003-09-25 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体不揮発性記憶装置 |
| US7525843B2 (en) * | 2006-12-30 | 2009-04-28 | Sandisk Corporation | Non-volatile storage with adaptive body bias |
| US7468919B2 (en) * | 2006-12-30 | 2008-12-23 | Sandisk Corporation | Biasing non-volatile storage based on selected word line |
| US7583535B2 (en) * | 2006-12-30 | 2009-09-01 | Sandisk Corporation | Biasing non-volatile storage to compensate for temperature variations |
| US7583539B2 (en) * | 2006-12-30 | 2009-09-01 | Sandisk Corporation | Non-volatile storage with bias for temperature compensation |
| US7468920B2 (en) | 2006-12-30 | 2008-12-23 | Sandisk Corporation | Applying adaptive body bias to non-volatile storage |
| US7554853B2 (en) * | 2006-12-30 | 2009-06-30 | Sandisk Corporation | Non-volatile storage with bias based on selective word line |
| US7656706B2 (en) * | 2007-01-05 | 2010-02-02 | The Texas A&M University System | Storing information in a memory |
| US7692996B2 (en) | 2007-07-30 | 2010-04-06 | Micron Technology, Inc. | Method, system, and apparatus for voltage sensing and reporting |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7973357B2 (en) * | 2007-12-20 | 2011-07-05 | Samsung Electronics Co., Ltd. | Non-volatile memory devices |
| KR101819134B1 (ko) | 2010-12-21 | 2018-01-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US8975680B2 (en) | 2011-02-17 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method manufacturing semiconductor memory device |
| JP6100559B2 (ja) | 2012-03-05 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
| US9437273B2 (en) | 2012-12-26 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20150089539A (ko) * | 2014-01-28 | 2015-08-05 | 에스케이하이닉스 주식회사 | 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 |
| JP5888387B1 (ja) * | 2014-10-22 | 2016-03-22 | ミツミ電機株式会社 | 電池保護回路及び電池保護装置、並びに電池パック |
| CN108109662A (zh) * | 2016-11-24 | 2018-06-01 | 北京兆易创新科技股份有限公司 | 一种选通开关电路及包含该电路的存储器 |
| KR20200065703A (ko) * | 2018-11-30 | 2020-06-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| CN115312091B (zh) * | 2022-07-07 | 2023-09-05 | 北京超弦存储器研究院 | 存储单元、阵列读写方法、控制芯片、存储器和电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116494A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体記憶回路装置 |
| JPH10228781A (ja) * | 1996-12-23 | 1998-08-25 | Lsi Logic Corp | メモリセルにおいて３以上の状態の記憶及び検索を可能にするメモリシステム |
| JPH11512208A (ja) * | 1995-08-31 | 1999-10-19 | モトローラ・リミテッド | 電気的プログラマブル・メモリ並びに、そのプログラミング方法および読み出し方法 |
| JP2000058681A (ja) * | 1998-08-05 | 2000-02-25 | Matsushita Electron Corp | 不揮発性半導体メモリ装置及びその駆動方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811305A (en) * | 1986-03-10 | 1989-03-07 | Nec Corporation | Semiconductor memory having high-speed serial access scheme |
| JPH104148A (ja) * | 1996-06-18 | 1998-01-06 | Fujitsu Ltd | 強誘電体メモリ |
| US5796650A (en) * | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
| US5903505A (en) * | 1997-05-19 | 1999-05-11 | Lsi Logic Corporation | Method of testing memory refresh operations wherein subthreshold leakage current may be set to near worst-case conditions |
-
2000
- 2000-10-23 JP JP2000323043A patent/JP2002133876A/ja active Pending
-
2001
- 2001-10-19 US US09/982,162 patent/US6577530B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116494A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体記憶回路装置 |
| JPH11512208A (ja) * | 1995-08-31 | 1999-10-19 | モトローラ・リミテッド | 電気的プログラマブル・メモリ並びに、そのプログラミング方法および読み出し方法 |
| JPH10228781A (ja) * | 1996-12-23 | 1998-08-25 | Lsi Logic Corp | メモリセルにおいて３以上の状態の記憶及び検索を可能にするメモリシステム |
| JP2000058681A (ja) * | 1998-08-05 | 2000-02-25 | Matsushita Electron Corp | 不揮発性半導体メモリ装置及びその駆動方法 |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7093903B2 (ja) | 2009-11-06 | 2022-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022069545A (ja) * | 2009-11-06 | 2022-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021099895A (ja) * | 2009-11-06 | 2021-07-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018152601A (ja) * | 2009-11-06 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017216034A (ja) * | 2009-11-13 | 2017-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013033974A (ja) * | 2009-11-13 | 2013-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9922685B2 (en) | 2009-11-13 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| JP2015130226A (ja) * | 2009-11-13 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018045756A (ja) * | 2009-11-20 | 2018-03-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017016731A (ja) * | 2009-11-20 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9705005B2 (en) | 2009-11-20 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9135958B2 (en) | 2009-11-20 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2011129900A (ja) * | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011166131A (ja) * | 2010-01-15 | 2011-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8837232B2 (en) | 2010-08-06 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8488394B2 (en) | 2010-08-06 | 2013-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012256401A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017062866A (ja) * | 2010-08-31 | 2017-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8976571B2 (en) | 2010-10-20 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| JP2016006707A (ja) * | 2014-05-29 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 記憶装置、電子部品、及び電子機器 |
| JP2019169232A (ja) * | 2014-05-29 | 2019-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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