JP2017062866A - 半導体装置 - Google Patents

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への
書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時
に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う
。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼
性の高い書き込みを行うことが可能である。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置の駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の
記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、上記フラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセ
ル中に２段階より大きいデータを記憶させる、「多値」のフラッシュメモリが提案されて
いる（例えば、特許文献２参照。）。
特開昭５７−１０５８８９号公報 特開平１１−２５６８２号公報
しかし、多値メモリでは、記憶の大容量化に伴い、多種の異なる電位値を用いるため、必
要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。
また、多値メモリでは、一般的には複数のトランジスタを用いた回路にて構成しており、
同一の電位であっても各トランジスタのばらつきにより、メモリセル毎に電位値のばらつ
きが発生してしまう。場合によっては、これらのばらつきにより、データの正確な書き込
み、及び読み出しが出来ないという問題がある。
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供することを目
的の一とする。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを
低減し、信頼性を向上させることを、目的の一つとする。
本明細書に開示する発明の一形態は、酸化物半導体層を含むトランジスタを用いたメモリ
セルに書き込みを行う際に、書き込み電位を段階的に上昇させて、同時に読み出し電流を
確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、メモリ
セルにおいて、正しい電位で書き込みが行われたか確認しながら書き込みを行う。
メモリセルに用いるトランジスタは、オフ電流を十分に小さくすることができる材料、例
えば、ワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶ
より大きい半導体材料）を半導体層として有するトランジスタを用いる。酸化物半導体材
料はワイドギャップ半導体であるので、酸化物半導体材料を用いた酸化物半導体層を含む
トランジスタを有する半導体装置を構成する。トランジスタのオフ電流を十分に小さくす
ることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能
となる。
本明細書に開示する半導体装置の駆動方法の一態様は、第１のゲート端子がワード線に電
気的に接続し、第１のソース端子がビット線に電気的に接続し、第１のドレイン端子がソ
ース線に電気的に接続し、半導体材料を含んだ基板により構成した第１のトランジスタと
、第２のゲート端子が酸化物半導体用のワード線に電気的に接続し、第２のソース端子が
酸化物半導体用ビット線と電気的に接続し、第２のドレイン端子が第１のトランジスタの
第１のゲート端子に電気的に接続し、酸化物半導体層を含んで構成した第２のトランジス
タと、第１のトランジスタの第１のゲート端子とワード線に電気的に接続された容量素子
と、を有する半導体装置の駆動方法であって、第１のトランジスタと、第２のトランジス
タと、容量素子はメモリ素子を形成し、メモリ素子への書き込み時、酸化物半導体用ワー
ド線に電位を与え、第２のトランジスタが動作し、ビット線に段階的に電位を与え、第１
のトランジスタの第１のゲート端子に電荷を与え、同時に第１のトランジスタに流れる電
流を読み取り、第１のトランジスタに流れる電流が設定電位を満たした際に、ビット線に
段階的に与えられている電位の供給を停止し、書き込みを行うことを特徴とする半導体装
置の駆動方法である。
上記構成において、メモリ素子（メモリセルともいう。）は、横ｍ行および縦ｎ列（ｍお
よびｎは１以上の自然数）により構成され、一行ごとに上から順に書き込みを行う構成と
してもよい。
また、上記構成において、半導体材料は、単結晶半導体材料である構成としてもよい。
また、上記構成において、半導体材料は、シリコンである構成としてもよい。
また、上記構成において、酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物
半導体である構成としてもよい。
なお、上記においては、酸化物半導体材料を用いて第２のトランジスタを構成しているが
、開示する発明はこれに限定されない。酸化物半導体材料をはじめとするワイドギャップ
材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料
）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置の駆動方法では、情報の書き込みに高い電圧を必要
とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲート
への電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁
層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置の駆動
方法では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置の駆動方法を実現することができる。
さらに、開示する発明の一態様では、書き込み時において、書き込み電位を段階的に上昇
させ、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用すること
により、メモリセルでのトランジスタのばらつきの影響を低減し、安定した書き込みをす
ることができる。
半導体装置の回路図及びタイミングチャート図。 半導体装置の回路図。 半導体装置の模式図、及びタイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の断面図、及び平面図。 半導体装置の作製工程に係わる断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の作製工程に係わる断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその駆動方
法について、図１乃至図４を参照して説明する。なお、回路図においては、酸化物半導体
を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
＜基本回路＞
はじめに、基本的な回路構成およびその駆動方法について、図１を参照して説明する。図
１（Ａ）に示す半導体装置の回路構成は、一つのメモリセルが、半導体材料を含む基板に
設けられた第１のトランジスタ２０１と、酸化物半導体層を含んで構成された第２のトラ
ンジスタ２０２と、容量素子２０３と、により構成されている。また、第１のトランジス
タ２０１は、第１のワード線（ＷＬ＿１）に電気的に接続された第１のゲート端子と、第
１のビット線（ＢＬ＿１）に電気的に接続された第１のソース端子と、ソース線に電気的
に接続された第１のドレイン端子により形成され、第２のトランジスタ２０２は、第１の
酸化物半導体用ワード線（ＷＬ＿ＯＳ１）に電気的に接続された第２のゲート端子と、第
１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）に電気的に接続された第２のソース端子と
、第１のトランジスタ２０１の第１のゲート端子及び、第１の酸化物半導体用線に電気的
に接続された第２のドレイン端子により形成され、第１のトランジスタ２０１の第１のゲ
ート端子と第１のワード線の間には、容量素子２０３が電気的に接続されている。
上記一つのメモリセルの構成が、横ｍ行×縦ｎ列（ｍおよびｎは１以上の自然数）のメモ
リセルアレイ２４０を形成している。
ここで、第２のトランジスタ２０２には、例えば、酸化物半導体を用いたトランジスタが
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、第２のトランジスタ２０２をオフ状態とすることで、第１のト
ランジスタ２０１のゲート電極の電位を極めて長時間にわたって保持することが可能であ
る。そして、容量素子２０３を有することにより、第１のトランジスタ２０１のゲート電
極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる
。
なお、第１のトランジスタ２０１については特に限定されない。情報の読み出し速度を向
上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッ
チング速度の高いトランジスタを適用するのが好適である。
＜駆動方法１＞
図１（Ａ）に示す回路構成では、第１のトランジスタ２０１の第１のゲート端子の電位が
保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可
能である。
はじめに、情報の書き込み、及び保持について説明する。まず、第１の酸化物半導体用ワ
ード線（ＷＬ＿ＯＳ１）に電位を与え、第２のトランジスタ２０２をオン状態とする。こ
れにより、第１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）の電位が第１のトランジスタ
２０１の第１のゲート端子、及び容量素子２０３に与えられる。また、第１の酸化物半導
体用ビット線（ＢＬ＿ＯＳ１）の電位を段階的に上昇させることで、第１のトランジスタ
２０１の第１のゲート端子の接続箇所（すなわちノードＦＧ。記憶ノードともいう。図１
（Ａ）においては、ＦＧと付記。）の電位も段階的に上昇する。ノードＦＧの電位が段階
的に上昇することで、第１のトランジスタ２０１に流れる読み出し電流（Ｉｍａｔ＿Ｓｔ
ｅｐ）も段階的に上昇する。読み出し電流（Ｉｍａｔ＿Ｓｔｅｐ）をモニタし、あらかじ
め設定した電位に達するまで、第１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）の電位を
段階的に上昇させ続ける。これにより、第１のトランジスタ２０１の第１のゲート端子に
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下
、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが
与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して
、記憶容量を向上させても良い。
なお、書き込み時に読み出し電流（Ｉｍａｔ＿Ｓｔｅｐ）をモニタしているため、非選択
のワード線への誤書き込み防止として、非選択のワード線に負の電位を与えることが好ま
しい。具体的には、非選択のワード線の書き込み用電圧、及び非選択のワード線の読み出
し用電圧は、それぞれ−３Ｖの電位を用いることができる。
その後、読み出し電流（Ｉｍａｔ＿Ｓｔｅｐ）が設定した電位に達した段階で第１の酸化
物半導体用ワード線（ＷＬ＿ＯＳ１）の電位の供給を停止することにより、第１のトラン
ジスタ２０１の第１のゲート端子に与えられた電荷が保持される（保持）。
次に、情報の読み出しについて説明する。第１のビット線（ＢＬ＿１）に所定の電位（定
電位）を与えた状態で、容量素子２０３の一端に接続された第１のワード線（ＷＬ＿１）
に適切な電位（読み出し電位）を与えると、第１のトランジスタ２０１の第１のゲート端
子に保持された電荷量に応じて、第１のトランジスタ２０１のソース電流、またはドレイ
ン電流は異なる電位をとる。一般に、第１のトランジスタ２０１をｎチャネル型とすると
、第１のトランジスタ２０１のゲート電極に電荷ＱＬが与えられている場合の見かけのし
きい値Ｖｔｈ＿Ｌは電荷ＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈより高
くなるためである。ここで、見かけのしきい値電圧とは、第１のトランジスタ２０１を「
オン状態」とするために必要な第１のワード線（ＷＬ＿１）の電位をいうものとする。し
たがって、第１のワード線（ＷＬ＿１）の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ
０とすることにより、第１のトランジスタ２０１のゲート電極に与えられた電荷を判別で
きる。例えば、書き込みにおいて、電荷ＱＨが与えられていた場合には、第１のワード線
（ＷＬ＿１）の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、第１のトランジスタ２０１は「オ
ン状態」となる。電荷ＱＬが与えられていた場合には、第１のワード線（ＷＬ＿１）の電
位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、第１のトランジスタ２０１は「オフ状態」のまま
である。その結果、第１のトランジスタ２０１のソース端子には異なる電位が現れ、第１
のトランジスタ２０１のソース端子の電位を見ることで、保持されている情報を読み出す
ことができる（読み出し）。
なお、本実施の形態に示したようにメモリセルをアレイ状に配置して用いる場合には、所
望のメモリセルの情報のみを読み出すことが必要になる。このように、所定のメモリセル
の情報を読み出し、それ以外のメモリセルの情報を読み出さないために、第１のトランジ
スタ２０１が並列に接続されている場合には、読み出しの対象ではないメモリセルの第１
のワード線（ＷＬ＿１）に対して、ゲート電極に保持されている電荷にかかわらず第１の
トランジスタ２０１が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電
位を与えればよい。また、第１のトランジスタ２０１が直列に接続されている場合には、
ゲート電極に保持されている電荷にかかわらず第１のトランジスタ２０１が「オン状態」
となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第１のワード線（ＷＬ＿１）に
与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第１の酸化物半導体用ワード線（ＷＬ＿ＯＳ１）の電位
を、第２のトランジスタ２０２がオン状態となる電位にして、第２のトランジスタ２０２
を「オン状態」とする。これにより、第１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）の
電位（新たな情報に係る電位）が、第１のトランジスタ２０１の第１のゲート端子および
容量素子２０３に与えられる。また、書き込み時と同様に、第１の酸化物半導体用ビット
線（ＢＬ＿ＯＳ１）の電位も段階的に上昇させ、読み出し電流（Ｉｍａｔ＿Ｓｔｅｐ）を
モニタし、あらかじめ設定した電位に達するまで、第１の酸化物半導体用ビット線（ＢＬ
＿ＯＳ１）の電位を段階的に上昇させ続ける。設定した電位になった後、酸化物半導体用
ワード線（ＷＬ＿ＯＳ１）の電位の供給を停止して第２のトランジスタ２０２を「オフ状
態」として、第１のトランジスタ２０１の第１のゲート端子は、新たな情報に係る電荷が
与えられた状態となる（書き換え）。
このように、開示する発明に係る半導体装置の駆動方法は、再度の情報の書き込みによっ
て直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて
必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり
、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高
速動作が実現される。また、書き込み動作中に読み出し電位をモニタし、読み出し電位が
設定電位に達するまで、書き込み電位を段階的に上昇させることにより、誤書き込みを防
止でき、書き込みに対する信頼性が大幅に向上する。
なお、第２のトランジスタ２０２のドレイン電極（またはソース電極）は、第１のトラン
ジスタ２０１のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として
用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を
奏する。このため、図中、第２のトランジスタ２０２のドレイン電極（またはソース電極
）と第１のトランジスタ２０１のゲート電極が電気的に接続される部位をフローティング
ゲート部ＦＧと呼ぶ場合がある。第２のトランジスタ２０２がオフの場合、当該フローテ
ィングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部
ＦＧには電荷が保持される。酸化物半導体を用いた第２のトランジスタ２０２のオフ電流
は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、第２
のトランジスタ２０２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の
消失を無視することが可能である。つまり、酸化物半導体を用いた第２のトランジスタ２
０２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現するこ
とが可能である。
例えば、第２のトランジスタ２０２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（
ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子２０３の容量値が１０ｆＦ
程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保
持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
本実施の形態で示す半導体装置の駆動方法おいては、フローティングゲート部ＦＧが、フ
ラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等
の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等の
フローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロ
ールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティ
ングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる
。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は
、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起
因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、メモリセルに印加される電圧（メモ
リセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２
段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好まし
くは３Ｖ以下とすることができる。
このような構成を併せて用いることで、より一層の高集積化が可能である。
＜駆動方法２＞
次に、図１（Ａ）に示す半導体装置の回路構成の駆動方法１と異なる駆動方法について、
図１（Ｂ）を用いて説明する。
図１（Ｂ）は、図１（Ａ）に示した半導体装置の回路構成のタイミングチャートである。
まず、第１のトランジスタ２０２を「オン状態」とする電位を第１の酸化物半導体用ワー
ド線（ＷＬ＿ＯＳ１）に与える。次に、第１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）
の電位を段階的に上昇させる。同時に、読み出し電流（Ｉｍａｔ＿Ｓｔｅｐ）を確認（Ｖ
ＥＲＩＦＹ）し、あらかじめ設定した電位になった場合に、判定結果１（ＶＥＲＩＦＹ＿
ＯＵＴ１）が「ハイ」の状態となる（時間Ａ）。判定結果１（ＶＥＲＩＦＹ＿ＯＵＴ１）
を参照し第１の酸化物半導体用ビット線（ＢＬ＿ＯＳ１）に与えられていた段階的な電位
は一定の電位を保持し、その時点でのデータがメモリに格納される。
第２の酸化物半導体用ビット線（ＢＬ＿ＯＳ２）の電位は、第１の酸化物半導体用ビット
線（ＢＬ＿ＯＳ１）と同時に段階的に電位が上昇するが、あらかじめ設定した電位が異な
り、時間Ｂにおいて判定結果２（ＶＥＲＩＦＹ＿ＯＵＴ２）が「ハイ」の状態となる（時
間Ｂ）。判定結果２（ＶＥＲＩＦＹ＿ＯＵＴ２）を参照し第２の酸化物半導体用ビット線
（ＢＬ＿ＯＳ２）に与えられていた段階的な電位は一定の電位を保持し、その時点でのデ
ータがメモリに格納される。
メモリセルの構成が、横ｍ個（行）×縦ｎ個（列）のメモリセルアレイを形成しているた
め、一行（ｎ個（列））上記駆動方法と同様の方法で書き込みが行われる。１ワード線（
横ｎ個（列））全ての電位保持が終了した後、電位を与えていた第１の酸化物半導体用ビ
ット線（ＷＬ＿ＯＳ１）の電位の供給を停止し、第２のトランジスタ２０２をオフ状態と
する。
以上で１ワード線（横ｎ個（列））の書き込みが終了する。次に、第２の酸化物半導体用
ワード線（ＷＬ＿ＯＳ２）に電位を与え、上述した駆動方法を第ｍ（行）の酸化物半導体
用ワード線（ＷＬ＿ＯＳｍ）まで順に行い、メモリセルアレイ２４０への書き込みが終了
する。
なお、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を
書き込む場合と比較して半導体装置の記憶容量を増大させることができる。例えば、上述
のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える
電荷Ｑを第１のトランジスタ２０１のゲート電極に与えることで、多値化を実現すること
ができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上のように、セル毎に、所望のデータが得られるように、保持電位が調整されているた
め、セル毎のトランジスタ特性のばらつきを吸収した書き込みを行うことができる。従っ
て、メモリとしての書き込み、読み出しに対する信頼性が大幅に向上する。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
次に、図１に示す回路を応用したより具体的な回路構成及び駆動方法について、図２乃至
図５を参照して説明する。
＜応用例１＞
図２は、ＮＯＲ型の回路構成のメモリ（１ｂｉｔ／ｃｅｌｌ）の一例を示す。図２に示す
回路構成は、設定電位の信号を送る設定電位回路２５０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ
）と、ワード線のアドレスを選択／制御するワード線選択回路２５１（Ｒｏｗ Ｄｅｃｏ
ｄｅｒ）と、ビット線のアドレスを選択／制御するビット線選択回路２５２（Ｃｏｌｕｍ
ｎ Ｄｅｃｏｄｅｒ）と、情報を格納するメモリセルアレイ２５３と、設定電位とメモリ
セルアレイ２５３との電位を比較する電位比較回路２５４（センスアンプともいう）と、
制御と確認を可能とする制御回路２５９により形成されている。
制御回路２５９は、電位比較回路２５４から論理和に相当する出力を出力する出力回路２
５５（Ｏｕｔｐｕｔ）と、出力２５５からの出力をラッチ可能なラッチ回路２５６（ＬＡ
Ｔ）と、ラッチ回路２５６からの信号により電位を制御する電位制御回路２５７（Ｂｉａ
ｓ Ｃｏｎｔｒｏｌｌｅｒ）と、制御を実現する状態遷移回路２５８（ＦＳＭ：Ｆｉｎｉ
ｔｅ Ｓｔａｔｅ Ｍａｃｈｉｎｅ）により構成されている。
また、メモリセルアレイ２５３は、第１のトランジスタ２１１と、第２のトランジスタ２
１２と、容量素子２１３と、第１のビット線２１４と、第１の酸化物半導体用ビット線２
１５と、第１の酸化物半導体用ワード線２１６と、第１のワード線２１７により一つのメ
モリセルが形成され、複数のメモリセルにより構成されている。
図２に示す回路構成の駆動方法について以下説明を行う。
あるメモリセルにデータ（例えば、データ”１”）を書き込む場合、制御を実現する状態
遷移回路２５８（ＦＳＭ）より、各種回路（ワード線選択回路２５１、電位比較回路２５
４、電位制御回路２５７など）に信号を送り、書き込みと読み出しを開始する。
例えば、ワード線選択回路２５１の選択ワード線の書き込み用電圧は３Ｖ、選択ワード線
の読み出し用電圧は０Ｖ、非選択ワード線の書き込み用電圧は−３Ｖ、非選択ワード線の
読み出し用電圧は−３Ｖの電位を用いることができる。このように、書き込みと同時に読
み出しを行っているため、非選択ワード線に対しては、負電位を与え誤書き込みを防止す
る。
次に、電位制御回路２５７が書き込み電圧（Ｖ＿ＲＡＭＰ）を段階的に上昇させる。なお
、この処理は、１ワード線全てに対して同時に行われる。書き込み電圧（Ｖ＿ＲＡＭＰ）
が段階的に上昇している間、同時に書き込まれた電圧を検出しており、検出としては、電
位比較回路２５４から出力回路２５５へ出力された値をモニタする。つまり、出力回路２
５５は、最初”０”を検出しているが、書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇し、設定電
位回路２５０から出力された設定電位値に達すると、データ”１”を検出する。出力回路
２５５よりデータ”１”が検出された時点で、電位制御回路２５７は、書き込み電圧（Ｖ
＿ＲＡＭＰ）の上昇を停止し、その電圧を維持する。なお、所望のデータがデータ”０”
であった場合、書き込み電圧（Ｖ＿ＲＡＭＰ）は上昇しない。１ワード線におけるデータ
”１”を選択したメモリセルからの信号がデータ”１”である判定結果が出た際に、電位
制御回路２５７は、ワード線選択回路２５１に信号を送り、ワード線に与える電位を中止
し、第２のトランジスタ２１２を「オフ」状態とする。
１ワード線の書き込みが終了した後は、次のワード線に選択が移り、上記と同様の手順で
書き込みを行い、全てのメモリセルへの書き込みが終了した場合、制御回路２５９を「オ
フ」状態とする。
次に、図２に示した電位制御回路２５７の駆動方法の詳細について、図３を参照して説明
する。なお、図３（Ａ）は、電位制御回路２５７の駆動方法の模式図を示しており、図３
（Ｂ）は、電位制御回路２５７のタイミングチャートを示す。
電位制御回路２５７の駆動方法としては、書き込み電圧（Ｖ＿ＲＡＭＰ）を段階的に上昇
させていき、読み出し値を確認（ＶＥＲＩＦＹ）し、電位制御回路２５７に結果のフィー
ドバックを行う（図３（Ａ）参照）。判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）が設定電位を満
たした場合に、書き込み電圧（Ｖ＿ＲＡＭＰ）の上昇を中止し、その電圧を一定に保持す
る。
なお、電位制御回路２５７は、１ビットライン毎に独立して設けることが好ましい。ただ
し、これに限定されず、一つの電位制御回路２５７とスイッチング回路を組み合わせて制
御してもよい。この場合、回路構成によっては、信号遅延などが発生する可能性があるの
で、適宜設計を変更する。
次に、図３（Ｂ）に示すタイミングチャートは、図３（Ａ）の駆動方法を例示している。
設定電位３０１に達するまで判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、設定電位３０１に対
し不一致（ｉｎｃｏｒｒｅｃｔ）となるため、書き込み電圧（Ｖ＿ＲＡＭＰ）は段階的に
上昇し、設定電位３０１を満たした場合に、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、設定
電位に対し一致した信号（ｃｏｒｒｅｃｔ）を電位制御回路２５７に送り、書き込み電圧
（Ｖ＿ＲＡＭＰ）を一定に保持する。
次に、図２及び図３に例示した電位制御回路２５７の回路構成、及び駆動方法の具体的な
構成について、図４及び図５を参照して説明する。
図４は電位制御回路２５７に用いることができる回路構成の一例を示している。
電位制御回路２５７は、電位比較器３０７と、トランジスタ３０８と、複数の抵抗３０２
と、抵抗３０３と、複数のスイッチ３０４と、を含むレギュレータ回路３０５と、複数の
ＤＦＦ回路（フリップフロップ回路の一種）を含むカウンタ回路３０６と、を有している
。
なお、図４中において、複数の抵抗３０２は、ｎ個（ｎは、２以上の自然数）により構成
されており、複数の抵抗３０２は、それぞれ、Ｒａ０、Ｒａ１、Ｒａ２、Ｒａｎを図４中
にそれぞれ付記してある。また、複数の抵抗３０２の全体の抵抗値は、Ｒｘで表されるも
のとする。また、複数の抵抗３０２と同様に、複数のスイッチ３０４も、ｎ個（ｎは、２
以上の自然数）により構成されており、複数のスイッチ３０４は、Ｓ０、Ｓ１、Ｓ２、Ｓ
ｎと付記してある。
なお、レギュレータ回路３０５の電位比較器３０７に入力されている信号Ｖ＿ＲＥＦ＿Ｂ
Ｇは、図２に示す設定電位回路２５０（Ｒｅｆｅｒｅｎｃｅ Ｂｉａｓ）から出力される
Ｖ＿ＲＥＦとは異なる。Ｖ＿ＲＥＦ＿ＢＧは、段階的に電位を上昇させるための基準電位
となり、回路に使用しているトランジスタのしきい値（０．５〜１．０Ｖ）前後の電位を
与えると良い。
次に、図５（Ａ）、および図５（Ｂ）に図４に示した電位制御回路２５７の駆動方法を示
したタイミングチャートを示す。なお、図５（Ａ）、および図５（Ｂ）において、ＶＥＲ
ＩＦＹ＿ＯＵＴは、判定結果を、ＣＬＫは、クロック信号を、Ｓ０乃至Ｓｎは、スイッチ
Ｓ０乃至Ｓｎの出力電位を、Ｖ＿ＲＡＭＰは、電源電位をそれぞれ示している。
電位制御回路２５７内のカウンタ回路３０６に、ＣＬＫが入力されるとカウンタが進み、
対応するスイッチ（Ｓ０乃至Ｓｎ）の電位の状態が変化する。また、スイッチの状態によ
り、抵抗値（Ｒｘ）が変化する。なお、カウンタの値が進むにつれ抵抗値（Ｒｘ）が上昇
するように各抵抗と各スイッチが直列に接続されているため、抵抗値（Ｒｘ）の上昇に伴
い、書き込み電圧（Ｖ＿ＲＡＭＰ）が段階的に上昇する（図５（Ａ）参照）。
書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇中に判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）が”１”と
なった場合は、カウンタが止まり、各スイッチの状態は変化せず、その電圧が維持される
（図５（Ｂ）参照）。
また、上記の回路構成において、書き込み電圧（Ｖ＿ＲＡＭＰ）は、次式によって求めら
れる。ここで、Ｖ＿ＲＡＭＰは、書き込み電圧を、Ｖ＿ＲＥＦ＿ＢＧは、段階的に電位を
上昇させるための基準電位を、Ｒｂは、抵抗３０３の抵抗値を、Ｒｘは、Ｒａ０乃至Ｒａ
ｎの複数の抵抗３０２全体の抵抗値を、それぞれ示す。
Figure 2017062866
すなわち、抵抗値（Ｒｘ）が上昇するにつれ、書き込み電圧（Ｖ＿ＲＡＭＰ）が大きくな
る。
なお、電位制御回路２５７は、上記実施の形態１で示した機能と同様な機能を満たすので
あれば、特に回路構成はこれに限定されない。
以上のように、書き込み電圧（Ｖ＿ＲＡＭＰ）を段階的に上昇させながら、読み出し電流
の読み出しも同時に行い、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）を参照し、書き込み電圧（
Ｖ＿ＲＡＭＰ）を一定の電圧にすることによって、書き込み用トランジスタである第２の
トランジスタ２１２、および、読み出し用トランジスタである第１のトランジスタ２１１
の特性に、ばらつきがあった場合においても、設定電位で書き込むことが可能である。従
って、書き込み、読み出しに対する信頼性が大幅に向上する。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
次に、図２に示した回路構成と異なる回路構成及び駆動方法について、図６及び図７を参
照して説明する。
＜応用例２＞
図２と図６の相違点は、図２に示した回路構成は１ｂｉｔ／ｃｅｌｌであったのに対し、
図６に示す回路構成は２ｂｉｔ／ｃｅｌｌのメモリ回路となる。
図６に示すメモリ回路は、設定電位の信号を送る設定電位回路３５０（Ｒｅｆｅｒｅｎｃ
ｅ Ｂｉａｓ１）と、設定電位の信号を送る設定電位回路３６０（Ｒｅｆｅｒｅｎｃｅ
Ｂｉａｓ２）と、設定電位の信号を送る設定電位回路３７０（Ｒｅｆｅｒｅｎｃｅ Ｂｉ
ａｓ３）と、ワード線のアドレスを選択／制御するワード線選択回路３５１（Ｒｏｗ Ｄ
ｅｃｏｄｅｒ）と、ビット線のアドレスを選択／制御するビット線選択回路３５２（Ｃｏ
ｌｕｍｎ Ｄｅｃｏｄｅｒ）と、データを格納するメモリセルアレイ３５３と、設定電位
回路３５０、設定電位回路３６０、及び設定電位回路３７０から出力された設定電位とメ
モリセルアレイ３５３との電位を比較する電位比較回路３５４ａ、電位比較回路３５４ｂ
、電位比較回路３５４ｃと、制御と確認を可能とする制御回路３５９により形成されてい
る。
制御回路３５９は、電位比較回路３５４ａ、電位比較回路３５４ｂ、電位比較回路３５４
ｃから論理和に相当する出力を出力する出力回路３５５（Ｏｕｔｐｕｔ）と、出力回路３
５５からの出力をラッチ可能なラッチ回路３５６（ＬＡＴ）と、ラッチ回路３５６からの
信号により電位を制御する電位制御回路３５７（Ｂｉａｓ Ｃｏｎｔｒｏｌｌｅｒ）と、
制御を実現する状態遷移回路３５８（ＦＳＭ）により構成されている。
また、メモリセルアレイ３５３は、第１のトランジスタ３１１と、第２のトランジスタ３
１２と、容量素子３１３と、第１のビット線３１４と、第１の酸化物半導体用ビット線３
１５と、第１の酸化物半導体用ワード線３１６と、第１のワード線３１７により一つのメ
モリセルが構成され、複数のメモリセルが形成されている。
図６に示すメモリ回路の構成は、保持電圧を４値に分ける必要があるため、設定電位の信
号を送る設定電位回路が３種類必要である。また、同時に各設定電位回路から出力される
設定電位と比較する電位比較回路も設定電位回路に合わせて必要となる。
図６に示す回路構成の駆動方法について、図７のタイミングチャートを用いて説明を行う
。
なお、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）が”１”を満たす設定電位はデータ毎に異なる
とする。よって、これは３種類設けた設定電位回路３５０、設定電位回路３６０、および
設定電位回路３７０の、いずれかの設定電位に対して、確認／判定するかによって決まる
。
図７（Ａ−１）は、設定電位が、ｄａｔａ＝”００”の場合の書き込み電圧（Ｖ＿ＲＡＭ
Ｐ）を示し、図７（Ｂ−１）は、その際の判定結果（ＶＥＬＩＦＹ＿ＯＵＴ）である。時
間Ａにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）は既に設定電圧を満たしているので、判定
結果（ＶＥＬＩＦＹ＿ＯＵＴ）は、設定電圧に対し一致した信号（ｃｏｒｒｅｃｔ）を電
位制御回路３５７に送り、書き込み電圧（Ｖ＿ＲＡＭＰ）は保持される。つまり、書き込
み電圧（Ｖ＿ＲＡＭＰ）が上昇する前に、一致（ｃｏｒｒｅｃｔ）した信号を出力するた
め、書き込み電圧（Ｖ＿ＲＡＭＰ）が上昇しない。
図７（Ａ−２）は、設定電位が、ｄａｔａ＝”０１”の場合の書き込み電圧（Ｖ＿ＲＡＭ
Ｐ）を示し、図７（Ｂ−２）は、その際の判定結果（ＶＥＬＩＦＹ＿ＯＵＴ）である。時
間Ｂまでは、設定電位に対して書き込み電圧（Ｖ＿ＲＡＭＰ）が不十分であるため、段階
的に電圧を上昇させ続け、時間Ｂにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が設定電位を
満たした時に、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、設定電位に対し一致した信号（ｃ
ｏｒｒｅｃｔ）を電位制御回路３５７に送り、書き込み電圧（Ｖ＿ＲＡＭＰ）は保持され
る。
図７（Ａ−３）は、設定電位が、ｄａｔａ＝”１０”の場合の書き込み電圧（Ｖ＿ＲＡＭ
Ｐ）を示し、図７（Ｂ−３）は、その際の判定結果（ＶＥＬＩＦＹ＿ＯＵＴ）である。時
間Ｃまでは、設定電位に対して書き込み電圧（Ｖ＿ＲＡＭＰ）が不十分であるため、段階
的に電圧を上昇させ続け、時間Ｃにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が設定電位を
満たした時に、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、設定電圧に対し一致した信号（ｃ
ｏｒｒｅｃｔ）を電位制御回路３５７に送り、書き込み電圧（Ｖ＿ＲＡＭＰ）は保持され
る。
図７（Ａ−４）は、設定電位が、ｄａｔａ＝”１１”の場合の書き込み電圧（Ｖ＿ＲＡＭ
Ｐ）を示し、図７（Ｂ−４）は、その際の判定結果（ＶＥＬＩＦＹ＿ＯＵＴ）である。時
間Ｄまでは、設定電位に対して書き込み電圧（Ｖ＿ＲＡＭＰ）が不十分であるため、段階
的に電圧を上昇させ続け、時間Ｄにおいて、書き込み電圧（Ｖ＿ＲＡＭＰ）が設定電位を
満たした時に、判定結果（ＶＥＲＩＦＹ＿ＯＵＴ）は、設定電位に対し一致した信号（ｃ
ｏｒｒｅｃｔ）を電位制御回路３５７に送り、書き込み電圧（Ｖ＿ＲＡＭＰ）は保持され
る。
以上のように、書き込み電圧（Ｖ＿ＲＡＭＰ）を上昇させながら、読み出し電流の読み出
しも行うことで、読み出し用トランジスタである第１のトランジスタ３１１、及び書き込
み用トランジスタである第２のトランジスタ３１２に特性ばらつきがあった場合において
も、設定した電位で書き込むことが可能である
また、メモリセル毎に、所望のデータが得られるように、保持電位が調整されているため
、メモリセル毎のトランジスタ特性の、ばらつきを吸収した書き込みを行うことができる
。従って、本実施の形態に示した２ビット／ｃｅｌｌの回路構成を用いたメモリセルは、
書き込み、読み出しに対する信頼性が大幅に向上する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図８乃至図１０を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図８は、図１に示すメモリセルアレイ２４０または図２に示すメモリセルアレイ２５３、
図６に示すメモリセルアレイ３５３に対応する半導体装置の構成の一例である。図８（Ａ
）には、半導体装置の断面を、図８（Ｂ）には、半導体装置の平面を、それぞれ示す。こ
こで、図８（Ａ）は、図８（Ｂ）のＡ１−Ａ２における断面に相当する。なお、図８（Ｂ
）では、煩雑になることを避けるため、当該半導体装置の構成要素の一部（絶縁層１５４
、絶縁層１７２、配線１７１、及び配線１５８）を省略している。図８（Ａ）および図８
（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いた第１のトランジスタ１
６０を有し、上部に第２の半導体材料を用いた第２のトランジスタ１６２、及び容量素子
１６４を有するものである。
なお、第１のトランジスタ１６０、第２のトランジスタ１６２、及び容量素子１６４は、
メモリセルアレイ２４０が有する第１のトランジスタ２０１と、第２のトランジスタ２０
２と、容量素子２０３と、メモリセルアレイ２５３が有する第１のトランジスタ２１１と
、第２のトランジスタ２１２と、容量素子２１３と、メモリセルアレイ３５３が有する第
１のトランジスタ３１１と、第２のトランジスタ３１２と、容量素子３１３と、それぞれ
対応する。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例
えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の
半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトラン
ジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その
特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料を第２のトランジスタ１６２に用いる点にあるから、
半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここ
で示すものに限定する必要はない。
図８（Ａ）および図８（Ｂ）における第１のトランジスタ１６０は、半導体材料（例えば
、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６を挟むように設
けられた不純物領域１２０ａおよび不純物領域１２０ｂと、不純物領域１２０ａおよび不
純物領域１２０ｂに接する金属化合物領域１２４ａおよび金属化合物領域１２４ｂと、チ
ャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設
けられたゲート電極１１０と、を有する。なお、図８（Ａ）のように、明示的にはソース
電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジ
スタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソ
ース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つま
り、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載
にはドレイン領域が、含まれうる。
また、基板１００上には第１のトランジスタ１６０を囲むように素子分離絶縁層１０６が
設けられており、第１のトランジスタ１６０の一部を覆うように絶縁層１２８が設けられ
ている。なお、高集積化を実現するためには、図８（Ａ）および図８（Ｂ）に示すように
第１のトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい
。一方で、第１のトランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側
面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を設けても良い。
ここで、絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁
層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
図８（Ａ）および図８（Ｂ）における第２のトランジスタ１６２は、絶縁層１２８上に形
成された絶縁層１４０に埋め込まれたソース電極１４２ａおよびドレイン電極１４２ｂと
、絶縁層１４０、ソース電極１４２ａおよびドレイン電極１４２ｂの一部と接する酸化物
半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１
４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有す
る。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１
０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５
×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは
、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１
×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）
または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の
第２のトランジスタ１６２を得ることができる。
また、絶縁層１４０の表面であって酸化物半導体層１４４と接する領域は、その二乗平均
平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根
（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域に第２のトランジスタ１６２のチャ
ネル形成領域を設けることにより、第２のトランジスタ１６２が微細化される状況におい
ても、短チャネル効果などの不具合を防止し、良好な特性を有する第２のトランジスタ１
６２を提供することが可能である。
第２のトランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０およ
び容量素子１６４の電極１５２上には絶縁層１５４が設けられている。絶縁層１５０及び
絶縁層１５４にはゲート電極１４８に達する開口が形成され、該開口には電極１７０が形
成されている。絶縁層１５４上に、絶縁層１５４に埋め込まれるように形成された電極１
７０に接して配線１７１を形成することで、ゲート電極１４８と配線１７１とが電気的に
接続している。絶縁層１５４及び配線１７１上には絶縁層１７２が設けられている。
ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成された開口
には、電極１５６が設けられ、絶縁層１７２上には電極１５６と接続する配線１５８が形
成される。ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成
された開口に設けられた電極１５６と、絶縁層１４０に埋め込まれたドレイン電極１４２
ｂと、絶縁層１２８に埋め込まれた電極１２６と、を介して配線１５８と第１のトランジ
スタ１６０のドレイン領域として機能する金属化合物領域１２４ｂとが電気的に接続され
る。
なお、開示する発明に係る半導体装置の構成は、図８（Ａ）および図８（Ｂ）に示される
ものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半
導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細
については、適宜変更することができる。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部の第
１のトランジスタ１６０の作製方法について図９および図１０を参照して説明し、その後
、上部の第２のトランジスタ１６２および容量素子１６４の作製方法について図１１およ
び図１２を参照して説明する。
まず、半導体材料を含む基板１００を用意する（図９（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の
基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体
層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半
導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの
絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例
について示すものとする。半導体材料を含む基板１００として、特に、シリコンなどの単
結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができる
ため好適である。
なお、トランジスタのしきい値電圧を制御するために、後に第１のトランジスタ１６０の
チャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、第１の
トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加
する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、ア
ルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不
純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図９（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図９（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図９（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッ
チング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後
、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とす
ることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
およびゲート電極１１０を形成する（図９（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）を形成する
（図９（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添
加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ
）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定するこ
とができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望
ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
１０（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）に接する金属化合物領域１
２４（金属化合物領域１２４ａ、金属化合物領域１２４ｂ）が形成される（図１０（Ａ）
参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電
極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、第１のトランジスタ１６０の金属化合物領域１２４ｂ上に接するように電極１２６
を形成する（図１０（Ｂ）参照）。電極１２６は、スパッタリング法をはじめとするＰＶ
Ｄ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所
望の形状にエッチング加工することによって形成される。また、導電層の材料としては、
アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた
元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複
数組み合わせた材料を用いてもよい。
以上により、半導体材料を含む基板１００を用いた第１のトランジスタ１６０が形成され
る（図１０（Ｂ）参照）。このような第１のトランジスタ１６０は、高速動作が可能であ
るという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして
用いることで、情報の読み出しを高速に行うことができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図１
０（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層１２８は、ポリイミド、アクリル樹脂等の有機絶縁材料
を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としてい
るが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造
としても良い。
その後、第２のトランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層
１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（
図１０（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理として
は、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、第２のトラン
ジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしてお
くことが望ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１
ｎｍ以下とすることが好ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電
層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（
図１１（Ａ）参照）。
導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有する
ソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットが
ある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて
行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適で
ある。また、形成されるソース電極１４２ａおよびドレイン電極１４２ｂがテーパ形状と
なるように行っても良い。テーパ角は、例えば、３０°以上６０°以下とすることができ
る。
上部の第２のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびド
レイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５
ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ
〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用い
るのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３
５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが
可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である
。
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極１４２ａ、およびドレイン電極１４２ｂを覆うように絶縁層１４０を形
成した後、ソース電極１４２ａおよびドレイン電極１４２ｂが露出されるように、ＣＭＰ
（化学的機械的研磨）処理によって絶縁層１４０を平坦化する（図１１（Ａ）参照）。
絶縁層１４０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４０には、後に酸化物
半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好
適である。絶縁層１４０の形成方法に特に限定はないが、酸化物半導体層１４４と接する
ことを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このよ
うな方法としては、例えば、スパッタリング法がある。もちろん、プラズマＣＶＤ法をは
じめとする他の成膜法を用いても良い。
またＣＭＰ（化学的機械的研磨）処理は、ソース電極１４２ａおよびドレイン電極１４２
ｂの表面の少なくとも一部が露出する条件で行う。また、当該ＣＭＰ処理は、絶縁層１４
０表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）とな
る条件で行うのが好ましい。このような条件でＣＭＰ処理を行うことにより、後に酸化物
半導体層１４４が形成される表面の平坦性を向上させ、第２のトランジスタ１６２の特性
を向上させることができる。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層１４０の表面の平坦性をさらに向上させることができる。
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４０の
上面に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−
Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ
系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ
−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や
、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。また、上記
酸化物半導体にＳｉＯ２を含んでもよい。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３
（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
また、用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（
Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物
半導体材料を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーと
して、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザー
としてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（
Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有
することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、
Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸
化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸
化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、
Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ
−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓ
ｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体層１４４をスパッタリング法で作製するための酸化物ターゲットとしては、
Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表され
るものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］
（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏ
ｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲッ
トや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有す
るターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組
成比を有するターゲットを用いることもできる。
本実施の形態では、酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ター
ゲットを用いるスパッタリング法により形成することとする。また、その膜厚は、１ｎｍ
以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５
ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物
を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００
℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処
理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去し
つつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて
酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成す
ることにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、
スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着
型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコール
ドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、
処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を
低減できる。
また、酸化物半導体層１４４は、上記水素や水などの不純物濃度の低減とともに、アルカ
リ金属、及びアルカリ土類金属の不純物濃度も低減させる必要がある。具体的には、Ｎａ
濃度が５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好まし
くは１×１０１５ｃｍ−３以下、Ｌｉ濃度が５×１０１５ｃｍ−３以下、好ましくは１×
１０１５ｃｍ−３以下、Ｋ濃度が５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃ
ｍ−３以下の不純物濃度である。なお、上述の酸化物半導体層１４４中のＮａ濃度、Ｌｉ
濃度、Ｋ濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少
ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物
であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と
酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（
例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等をもたらす。加え
て、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃
度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素濃度が５×
１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の
濃度を上記の値にすることが強く求められる。
次に、酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間と
の距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素
（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とア
ルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）
電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均
一となるため好ましい。酸化物半導体層１４４の厚さは、前記の通り１ｎｍ以上５０ｎｍ
以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とす
る。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４
を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。た
だし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるか
ら、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のよ
うに絶縁層１４０を形成することにより、酸化物半導体層１４４のチャネル形成領域に相
当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体
層であっても、好適に形成することが可能である。また、図１１（Ｂ）に示すように、酸
化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とする
ことが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を
平坦な形状とすることすることにより、酸化物半導体層１４４の断面形状が平坦でない場
合と比較して、リーク電流を低減することができる。
なお、酸化物半導体層１４４をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えば絶縁層１４０
の表面）の付着物を除去しても良い。ここで、逆スパッタリングとは、通常のスパッタリ
ングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面に
イオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオ
ンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、
被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素
、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、酸素を供給し酸素欠損を補填し
て、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極
めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲー
ト電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱
水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれ
において行っても良い。また、素子の微細化という観点からはドライエッチングを用いる
のが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液
については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリ
ークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い
。
酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領
域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や
、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料とし
ては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムな
どを適用することができる。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する
。また、上記材料に酸化珪素を含ませてもよい。
酸化物導電層はソース電極１４２ａ、ドレイン電極１４２ｂと同じフォトリソグラフィ工
程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層１４
４を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加
工してもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極
１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の
低抵抗化を図ることができ、第２のトランジスタ１６２の高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層、ドレイン電極１４２ｂの構成とすることに
よって、第２のトランジスタ１６２の耐圧を向上させることができる。
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）
の周波数特性を向上させるためにも有効である。金属電極（モリブデンやタングステン等
）と酸化物半導体層との接触に比べ、金属電極（モリブデンやタングステン等）と酸化物
導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース
電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき
、周辺回路（駆動回路）の周波数特性を向上させることができる。
次に、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１１（Ｂ）
参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘ
Ｏｙ（ｘ＞０、ｙ＞０））などを含むように形成するのが好適である。また、ゲート絶縁
層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限
定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために
薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ
以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり
、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような
材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０
ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜
と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニ
ウムなどのいずれかを含む膜との積層構造としてもよい。
また、ゲート絶縁層１４６のように、酸化物半導体層１４４と接する膜には、酸化膜、窒
化膜、または金属酸化物膜を用いることが好ましく、例えば、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、１３族元
素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材
料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよ
び酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸
化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（
原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％
）がアルミニウムの含有量（原子％）以上のものを示す。金属酸化物膜は、上述の材料を
用いて、単層構造または積層構造で形成することができる。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
次に、ゲート絶縁層１４６上にゲート電極１４８を形成する。
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択
的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層
は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂな
どの場合と同様であり、これらの記載を参酌できる。
以上により、高純度化され、酸素を供給し酸素欠損を補填した酸化物半導体層１４４を用
いた第２のトランジスタ１６２が完成する（図１１（Ｃ）参照）。このような第２のトラ
ンジスタ１６２は、オフ電流が十分低減されているという特徴を有する。このため、当該
トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行う
ことができる。
次に、ゲート絶縁層１４６およびゲート電極１４８上に、絶縁層１５０を形成する（図１
１（Ｄ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができ
る。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）
を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。
次に、ソース電極１４２ａと重畳するように、絶縁層１５０上に電極１５２を形成する（
図１２（Ａ）参照）。電極１５２は、ゲート電極１４８と同様の方法および材料で形成す
ることができるので、詳細は、上記ゲート電極１４８の記載を参酌することができる。以
上により、容量素子１６４が完成する。
次に、絶縁層１５０および電極１５２上に、絶縁層１５４を形成する。絶縁層１５０、絶
縁層１５４に、ゲート電極１４８にまで達する開口を形成した後、開口に電極１７０を形
成し、絶縁層１５４上に、電極１７０に接する配線１７１を形成する（図１２（Ｂ）参照
）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
次に、電極１５２および配線１７１上に、絶縁層１７２を形成する。次に、ゲート絶縁層
１４６、絶縁層１５０、絶縁層１５４、および絶縁層１７２に、ドレイン電極１４２ｂに
まで達する開口を形成した後、開口に電極１５６を形成し、絶縁層１７２上に、電極１５
６に接する配線１５８を形成する（図１２（Ｃ）参照）。当該開口の形成は、マスクなど
を用いた選択的なエッチングにより行われる。
絶縁層１５４および絶縁層１７２は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層
で形成することができる。
なお、絶縁層１５４および絶縁層１７２には、誘電率の低い材料や、誘電率の低い構造（
多孔性の構造など）を用いることが望ましい。絶縁層１５４および絶縁層１７２の誘電率
を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図る
ことができるためである。
なお、上記絶縁層１５４および絶縁層１７２は、その表面が平坦になるように形成するこ
とが望ましい。表面が平坦になるように絶縁層１５４および絶縁層１７２を形成すること
で、半導体装置を微細化した場合などにおいても、絶縁層１５４および絶縁層１７２上に
、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４および
絶縁層１７２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことがで
きる。
電極１７０および電極１５６は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用
いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の
一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４
２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１７１および配線１５８は、スパッタリング法をはじめとするＰＶＤ法や、プラズマ
ＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所望の形状にエッチ
ング加工することによって形成される。また、導電層の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。詳細は、ソース電極１４２ａなどと同様である。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
以上の工程より、図８（Ａ）、図８（Ｂ）に示すような構成の半導体装置を作製すること
ができる。
本実施の形態において示す第２のトランジスタ１６２では、酸化物半導体層１４４が高純
度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハ
におけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例え
ば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）を
とる。そして、第２のトランジスタ１６２のオフ電流も十分に小さくなる。例えば、第２
のトランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μ
ｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、
望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、第２のト
ランジスタ１６２のオフ電流を十分に低減することが容易になる。そして、このような第
２のトランジスタ１６２を用いることで、極めて長期にわたり記憶内容を保持することが
可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す
。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例
えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いるこ
とができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構
造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造で
あっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲー
ト電極層を有する、デュアルゲート型でもよい。
本明細書に開示する半導体装置（例えば、実施の形態１における第２のトランジスタ２０
２）に適用できるトランジスタの断面構造の例を図１３（Ａ）乃至（Ｄ）に示す。図１３
（Ａ）乃至（Ｄ）に示すトランジスタは絶縁層４００上に設ける例を示すが、ガラス基板
などの基板上に設けられてもよい。なお、図１３（Ａ）乃至（Ｄ）に示すトランジスタを
実施の形態４における第２のトランジスタ１６２に適用する場合、絶縁層４００は、絶縁
層１２８に相当する。
図１３（Ａ）に示すトランジスタ４１０は、ボトムゲート構造の薄膜トランジスタの一つ
であり、逆スタガ型薄膜トランジスタともいう。
トランジスタ４１０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。ま
た、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁層４０７が設けら
れている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
図１３（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともい
う）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
トランジスタ４２０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層
として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含
む。また、トランジスタ４２０を覆い、絶縁層４０９が形成されている。
図１３（Ｃ）示すトランジスタ４３０はボトムゲート型の薄膜トランジスタであり、絶縁
表面を有する基板である絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。ま
た、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられ
ている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は絶縁層４００及びゲート電極層４
０１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極
層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４
０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１３（Ｄ）に示すトランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つ
である。トランジスタ４４０は、絶縁層４００上に、絶縁層４３７、酸化物半導体層４０
３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ、ゲート絶縁層４０２、ゲート
電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれぞれ配線層
４３６ａ、配線層４３６ｂが接して設けられ電気的に接続している。
ボトムゲート構造のトランジスタ４１０、４２０、４３０を基板上に設ける場合、下地膜
となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元
素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜
、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成するこ
とができる。
ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することができる。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層と
してプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ
以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２０
０ｎｍのゲート絶縁層とする。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ
、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属
層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を
防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性
を向上させることが可能となる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３
６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を
用いることができる。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線
層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化イ
ンジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
絶縁層４０７、絶縁層４２７、絶縁層４３７は、代表的には酸化シリコン膜、酸化窒化シ
リコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用い
ることができる。
絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化
アルミニウム膜などの無機絶縁膜を用いることができる。
また、絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形
成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン
系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（
ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜を形成してもよい。
また、酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に
、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けても
よい。図１３（Ｄ）のトランジスタ４４０に酸化物導電層を設けたトランジスタ４４１、
及びトランジスタ４４２を図１４（Ａ）、及び図１４（Ｂ）に示す。
図１４（Ａ）、及び図１４（Ｂ）のトランジスタ４４１、及びトランジスタ４４２は、酸
化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に、ソース
領域及びドレイン領域として機能する酸化物導電層４０４ａ、酸化物導電層４０４ｂが形
成されている。図１４（Ａ）、及び図１４（Ｂ）のトランジスタ４４１、トランジスタ４
４２は作製工程により酸化物導電層４０４ａ、酸化物導電層４０４ｂの形状が異なる例で
ある。
図１４（Ａ）のトランジスタ４４１では、酸化物半導体膜と酸化物導電膜の積層を形成し
、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を
加工して島状の酸化物半導体層４０３と酸化物導電膜を形成する。酸化物半導体層及び酸
化物導電膜上にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、ソース電
極層４０５ａ、ドレイン電極層４０５ｂをマスクとして、島状の酸化物導電膜をエッチン
グし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４
ｂを形成する。
図１４（Ｂ）のトランジスタ４４２では、酸化物半導体層４０３上に酸化物導電膜を形成
し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラ
フィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ
、酸化物導電層４０４ｂ、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰
にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング
時間等）を適宜調整する。
酸化物導電層４０４ａ、酸化物導電層４０４ｂの成膜方法は、スパッタリング法や真空蒸
着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を
用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素
を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層４０３とソース電極
層４０５ａ、ドレイン電極層４０５ｂとの間に設けることで、ソース領域及びドレイン領
域の低抵抗化を図ることができ、トランジスタ４４１、トランジスタ４４２が高速動作を
することができる。
また、酸化物半導体層４０３、酸化物導電層４０４ａ、酸化物導電層４０４ｂ、ドレイン
電極層４０５ｂの構成とすることによって、トランジスタ４４１、トランジスタ４４２の
耐圧を向上させることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
上記実施の形態１乃至５において、トランジスタの半導体層に用いることのできる酸化物
半導体層の一形態を、図１５を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物
半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、Ｐ
ＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物
絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸
化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一
層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する
。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法によ
る成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用
ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、
基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流
（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚５ｎｍの第１の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理
を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理に
よって第１の結晶性酸化物半導体層４５０ａを形成する（図１５（Ａ）参照）。
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり
、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処
理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からな
るグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向
に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から
底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化
物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散さ
せて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用
いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶
縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在するこ
とが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導
体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００
℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。
本実施の形態では、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲッ
ト（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とタ
ーゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎ
ｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理
を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理に
よって第２の結晶性酸化物半導体層４５０ｂを形成する（図１５（Ｂ）参照）。第２の加
熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことに
より、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理
によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部
に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的
に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に
制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−
５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂか
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５
３を形成する（図１５（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第
２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明してい
るが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示
している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当
該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、
フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット
法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでも
よい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化
物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶
性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、Ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎ
ｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ； ＣＡＡＣ
とも呼ぶ）である。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層
は、一部に結晶粒界を有している。
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であ
り、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料やＩｎ−Ｓｎ−Ｇａ−
Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料
、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物
であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚ
ｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ
−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料やＩｎ−Ｂ−Ｚｎ−Ｏ系の材料を用
いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有
する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以
外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造
に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としても
よい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書
に開示する半導体装置の駆動方法に適用できるトランジスタ（例えば、実施の形態１にお
ける第２のトランジスタ２０２、実施の形態２における第２のトランジスタ２１２、実施
の形態３における第２のトランジスタ３１２）に、適宜用いることができる。
また、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電
流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１５
（Ｃ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界
面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴス
トレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置の駆動方
法を適用する場合について説明する。
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置の駆動方法が設けられている。そ
のため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報
の書き込みおよび読み出しに対する信頼性が高いノート型のパーソナルコンピュータが実
現される。
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置の駆動方法が設けられている。そのため、長期間の記憶保持が可能で、情
報の書き込みおよび読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼
性が高い携帯情報端末が実現される。
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置の駆動方法が設けら
れている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速
で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子書籍が実現される。
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置の駆動方法が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込み
および読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い携帯
電話機が実現される。
図１６（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６
３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている
。本体７６１内には、先の実施の形態に示す半導体装置の駆動方法が設けられている。そ
のため、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報
の書き込みおよび読み出しに対する信頼性が高いデジタルビデオカメラが実現される。
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置の駆動方法が設けられている。そのた
め、長期間の記憶保持が可能で、情報の書き込みおよび読み出しが高速で、且つ情報の書
き込みおよび読み出しに対する信頼性が高いテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置の駆
動方法が設けられている。そのため、長期間の記憶保持が可能で、情報の書き込みおよび
読み出しが高速で、且つ情報の書き込みおよび読み出しに対する信頼性が高い電子機器が
実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 電極
１５４ 絶縁層
１５６ 電極
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ 電極
１７１ 配線
１７２ 絶縁層
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
２１４ ビット線
２１５ 酸化物半導体用ビット線
２１６ 酸化物半導体用ワード線
２１７ ワード線
２４０ メモリセルアレイ
２５０ 設定電位回路
２５１ ワード線選択回路
２５２ ビット線選択回路
２５３ メモリセルアレイ
２５４ 電位比較回路
２５５ 出力
２５６ ラッチ回路
２５７ 電位制御回路
２５８ 状態遷移回路
２５９ 制御回路
３０１ 設定電位
３０２ 抵抗
３０３ 抵抗
３０４ スイッチ
３０５ レギュレータ回路
３０６ カウンタ回路
３０７ 電位比較器
３０８ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３１４ ビット線
３１５ 酸化物半導体用ビット線
３１６ 酸化物半導体用ワード線
３１７ ワード線
３５０ 設定電位回路
３５１ ワード線選択回路
３５２ ビット線選択回路
３５３ メモリセルアレイ
３５４ａ 電位比較回路
３５４ｂ 電位比較回路
３５４ｃ 電位比較回路
３５５ 出力
３５６ ラッチ回路
３５７ 電位制御回路
３５８ 状態遷移回路
３５９ 制御回路
３６０ 設定電位回路
３７０ 設定電位回路
４００ 絶縁層
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４０９ 絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線層
４３６ｂ 配線層
４３７ 絶縁層
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (1)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタは、シリコン半導体層を有し、
    前記第２のトランジスタは、第１の酸化物半導体層と、前記第１の酸化物半導体層上の第２の酸化物半導体層と、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記容量素子の他方の電極は、第４の配線と電気的に接続され、
    前記第３の配線は、前記第２のトランジスタがオン状態の間、複数の電位が与えられる機能を有することを特徴とする半導体装置。
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