JP5905679B2 - 半導体装置の作製方法 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。よって、消費電力が大きいという問題がある。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
また上記フラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に２段階より大きいデータを記憶させる、「多値」のフラッシュメモリが提案されている（例えば、特許文献２参照。）。
特開昭５７−１０５８８９号公報 特開平１１−２５６８２号公報
多値メモリでは、記憶の大容量化に伴い、多種の異なる電圧値を用いるため、必要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造により半導体装置の簡略化を図り、単位面積あたりの記憶容量を増加させることも目的の一つとする。
本明細書に開示する多値書き込みを行う半導体装置は、酸化物半導体層を含むトランジスタを用いたメモリセルのビット線に沿うように、書き込みを行う書き込みトランジスタのオンオフを制御する信号線を配置する。また、該半導体装置の駆動方法は、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。
酸化物半導体層を含むトランジスタを用いた多値メモリにおいて、書き込みたいデータに合わせて、適切な電位をメモリの容量素子に与えながら書き込みを行うことで、書き込み電圧を変化させることなく、書き込みデータに対応した電位をフローティングノードに与えることができる。つまり、書き込みデータに対応した書き込み電圧を用意しなくても、メモリの容量素子に与える電圧を制御することで、多値書き込みを行うことができる。よって、書き込み電圧を制御する回路を省略することができるため、回路構成を簡略化することができる。
メモリセルに用いるトランジスタは、オフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）を半導体層として有するトランジスタを用いる。酸化物半導体材料はワイドギャップ半導体であるので、酸化物半導体層を含むトランジスタを有する半導体装置を構成することができる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
本明細書に開示する半導体装置の一形態は、ソース線と、ビット線と、ｍ本のワード線と、第１の信号線と、第２の信号線と、第１の選択線と、第２の選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が第１の選択線と電気的に接続された第１の選択トランジスタと、ゲート端子が第２の選択線と電気的に接続された第２の選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子を有し、第１のトランジスタは半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、ソース線は、第２の選択トランジスタを介して、第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は、第１の選択トランジスタを介して、第１のメモリセルの第１のドレイン端子と電気的に接続され、第１の信号線は、第２のドレイン端子と電気的に接続され、第２の信号線は、第２のゲート端子と電気的に接続され、第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第１のドレイン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｋのメモリセルの第２のソース端子は、第ｋのメモリセルの第１のゲート端子と、第ｋのメモリセルの容量素子の端子の他方と電気的に接続される。
本明細書に開示する半導体装置の一形態は、ソース線と、ビット線と、ｍ本のワード線と、第１の信号線と、第２の信号線と、選択線と、ソース線とビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、容量素子を有し、第１のトランジスタは半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、ソース線は、選択トランジスタを介して、第ｍのメモリセルの第１のソース端子と電気的に接続され、ビット線は、第１のメモリセルの第１のドレイン端子と電気的に接続され、第１の信号線は、第２のドレイン端子と電気的に接続され、第２の信号線は、第２のゲート端子と電気的に接続され、第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第１のドレイン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接続され、第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に接続され、第ｌのメモリセルの第２のドレイン端子は、第（ｌ−１）のメモリセルの第１のゲート端子と、第（ｌ−１）のメモリセルの第２のソース端子と、第（ｌ−１）のメモリセルの容量素子の端子の他方と電気的に接続される。
上記構成において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極とを有する構成としてもよい。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体層を含むトランジスタを用いた多値メモリにおいて、書き込みたいデータに合わせて、適切な電位をメモリの容量素子に与えながら書き込みを行うことで、書き込み電圧を変化させることなく、書き込みデータに対応した電位をフローティングノードに与えることができる。よって、書き込み電圧を制御する回路を省略することができるため、回路構成を簡略化することができる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図 半導体装置の回路図 タイミングチャート図。 タイミングチャート図。 タイミングチャート図。 半導体装置の断面図及び平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 トランジスタに適用できる酸化物材料の結晶構造を説明する図。 トランジスタに適用できる酸化物材料の結晶構造を説明する図。 トランジスタに適用できる酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算よって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体層を用いたトランジスタ特性を示す図。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図８を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
本実施の形態の半導体装置は、メモリセルに書き込みを行う書き込みトランジスタのオンオフを制御する信号線を、ビット線に沿うように配置する。また、該半導体装置の駆動方法は、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。
＜基本回路＞
はじめに、基本的な回路構成およびその動作について、図２を参照して説明する。図２（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図２（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図２（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。またトランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性記憶素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。本明細書において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングノード（ノードＦＧ）と呼ぶ。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図２（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図２（Ａ−２）のように考えることが可能である。つまり、図２（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）（望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上））を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成を採用しても十分な記憶容量を確保することができる。
次に、図２に示す回路を応用したより具体的な回路構成および動作について、図１、図３乃至図８を参照して説明する。
図１は、縦ｍ個（行）×横ｎ個（列）のメモリセル１９０を有する半導体装置の回路図の一例である。図１中のメモリセル１９０の構成は、図２（Ａ−１）と同様である。すなわち、図２（Ａ−１）における第１の配線が図１におけるビット線ＢＬに相当し、図２（Ａ−１）における第２の配線が図１におけるソース線ＳＬに相当し、図２（Ａ−１）における第３の配線が図１における第１の信号線Ｓ１に相当し、図２（Ａ−１）における第４の配線が図１における第２信号線Ｓ２に相当し、図２（Ａ−１）における第５の配線が図１におけるワード線ＷＬに相当する。ただし、図１では、メモリセル１９０がトランジスタ１６０において列方向に直列に接続されるので、第１行目のメモリセル１９０のみが他のメモリセル１９０を介することなくビット線ＢＬと接続され、第ｍ行目のメモリセル１９０のみが他のメモリセル１９０を介することなくソース線ＳＬと接続される。他の行のメモリセル１９０は、同じ列の他のメモリセル１９０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。他の行のメモリセル１９０は、同じ列の他のメモリセル１９０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。
図１に示す半導体装置は、ｍ本（ｍは２以上の自然数）のワード線ＷＬと、ｎ本（ｎは２以上の自然数）のビット線ＢＬと、第一の信号線Ｓ１と、ｎ本の第二の信号線Ｓ２と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線Ｇ＿１および選択線Ｇ＿２と、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル１９０との間に配置され、選択線Ｇ＿１とゲート電極において電気的に接続されたｎ個の選択トランジスタ１８０と、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１９０とソース線ＳＬとの間に配置され、選択線Ｇ＿２とゲート電極において電気的に接続されたｎ個の選択トランジスタ１８２と、を有する。
つまり、ビット線ＢＬは、選択トランジスタ１８０を介して、第１行目のメモリセル１９０のトランジスタ１６０のドレイン電極と電気的に接続される。また、ソース線ＳＬは、選択トランジスタ１８２を介して、第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。また、第１の信号線Ｓ１は、全てのトランジスタ１６２のドレイン電極と電気的に接続され、第ｋ列目（ｋは１以上ｎ以下の自然数）の信号線Ｓ２＿ｋは、第ｋ列目のメモリセル１９０のトランジスタ１６２のゲート電極と電気的に接続され、第ｋ行目のワード線ＷＬは、第ｋ行目のメモリセル１９０の容量素子１６４の電極の一方と電気的に接続される。
また、第２の信号線Ｓ２はビット線と平行であり、隣接するメモリセル１９０のトランジスタ１６２と電気的に接続している。
図１に示す半導体装置の第ｋ行目のメモリセル１９０のノードＦＧは、図２（Ａ−１）に示す構成と等しい。ここで、第ｋ行目において、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいので、図１に示す半導体装置のメモリセル１９０においても、図２（Ａ−１）に示す半導体装置と同様に、トランジスタ１６２をオフ状態にすることで、ノードＦＧの電位を極めて長時間にわたって保持することが可能である。
また、メモリセル１９０のトランジスタ１６２のゲート電極を、ビット線と平行な第２の信号線Ｓ２と電気的に接続することで、容量素子１６４に与える電圧を利用して書き込み動作を行うことが可能となる。よって、メモリセル１９０に多値の情報を書き込む場合でも、書き込みデータに対応させてトランジスタ１６２のドレイン電極に印加する電圧を変える必要がなくなるため、書き込み電圧を制御する回路など、周辺回路を省略することができる。
なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、および選択トランジスタ１８２は必ずしも設けなくとも良く、選択線Ｇ＿１および選択トランジスタ１８０、または、選択線Ｇ＿２および選択トランジスタ１８２のどちらか一組を省略することが可能である。例えば、図３に示すように、上記選択線Ｇ＿２に相当する選択線Ｇと、選択トランジスタ１８２と、だけを設ける構成とすることもできる。
また、図４に示すように、隣接するメモリセル１９０のトランジスタ１６２のソース電極とドレイン電極を直列に接続させてもよい。この場合も、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、および選択トランジスタ１８２は必ずしも設けなくとも良く、選択線Ｇ＿１および選択トランジスタ１８０、または、選択線Ｇ＿２および選択トランジスタ１８２のどちらか一組を省略することが可能である。例えば図５に示すように、上記選択線Ｇ＿２に相当する選択線Ｇと、選択トランジスタ１８２と、だけを設ける構成とすることもできる。
図５に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図２の場合と同様である。ただし、データの書き込みは列ごとに行われる。あるメモリセル１９０のトランジスタ１６２のゲート電極は、第二の信号線Ｓ２を介して隣接するメモリセル１９０のトランジスタ１６２のゲート電極と接続されているため、メモリセル１９０ごとの書き込み動作が難しくなっているためである。具体的な書き込みの動作の一例として、ノードＦＧに電位Ｖ１、Ｖ２、Ｖ３または基準電位ＧＮＤ（ＶＤＤ＞Ｖ３＞Ｖ２＞Ｖ１＞ＧＮＤ＝０Ｖ）のいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１、Ｖ２、Ｖ３を与えた場合に保持されるデータをそれぞれデータ”１”、”２”、”３”、ノードＦＧに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。
まず、データを書き込みたい列の各メモリセル１９０の容量素子１６４に、書き込むデータに合わせて、電位を与える。同じ列の第二の信号線Ｓ２にＶ４（十分高い電位、例えばＶＤＤ）を与え、データを書き込みたいメモリセル１９０のトランジスタ１６２をオンさせて書き込みを行う。なお、信号線Ｓ１から、トランジスタ１６２を介してノードＦＧに電荷を注入するために用いる書き込み電圧はＶｏｎとする。ここでＶｏｎは、ビット線につながれている選択トランジスタ１８２のしきい値電圧よりも十分高い電圧とする。
メモリセル１９０にデータ”０”を書き込む場合には、容量素子１６４にＶｏｎを与え、メモリセル１９０にデータ”１”を書き込む場合には、容量素子１６４に−（Ｖ１−Ｖｏｎ）を与え、メモリセル１９０にデータ”２”を書き込む場合には、容量素子１６４に−（Ｖ２−Ｖｏｎ）を与え、メモリセル１９０にデータ”３”を書き込む場合には、容量素子１６４に−（Ｖ３−Ｖｏｎ）を与える。このとき、容量素子１６４にどのような電圧がかかっていても、書き込み時のノードＦＧには電圧Ｖｏｎが与えられる。
このとき、データ”１”を書き込む場合に、容量素子１６４にＧＮＤを与えて書き込みを行うようにすれば、さらに周辺回路を簡略化することができる。言い換えれば、Ｖ１＝Ｖｏｎとすることで、調整しなくてはならない電圧を一つ減らすことができ、周辺回路を簡略化できる。
データの保持は、保持対象のメモリセル１９０に接続される第２の信号線Ｓ２の電位をＧＮＤとすることにより行われる。信号線Ｓ２の電位をＧＮＤに固定すると、ノードＦＧの電位は書き込み時の電位に固定される。つまり、書き込みが行われたメモリセル１９０では、容量素子１６４に各書き込みデータに対応する電位が与えられている状態で、ノードＦＧの電位はＶｏｎとなっている。よって、ノードＦＧに電位Ｖｏｎを与え、フローティングにした後に容量素子１６４の電位をＧＮＤにすると、”１”書き込みを行ったメモリセル１９０のノードＦＧの電位はＶ１となり、”２”書き込みを行ったメモリセル１９０のノードＦＧの電位はＶ２となり、”３”書き込みを行ったメモリセル１９０のノードＦＧの電位はＶ３となり、”０”書き込みを行ったメモリセル１９０のノードＦＧの電位は基準電位ＧＮＤとなる。
また、信号線Ｓ２にはＧＮＤが与えられているため、データ”０〜３”のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。以上のように、任意の列の書き込みが完了される。
データの読み出しは、読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位をＧＮＤ、−（Ｖ１−Ｖｏｎ）、−（Ｖ２−Ｖｏｎ）から選択し、また、読み出し対象ではないメモリセル１９０に接続されるワード線ＷＬの電位をＶｏｎとし、かつ、選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ４とすることにより行われる。
読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位をＧＮＤとすると、読み出し対象のメモリセル１９０のノードＦＧに、データ”１”、”２”、”３”が与えられている場合、トランジスタ１６０はオン状態となる。一方で、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、トランジスタ１６０はオフ状態となる。
同様に、読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位を−（Ｖ１−Ｖｏｎ）とすると、読み出し対象のメモリセル１９０のノードＦＧに、データ”２”または”３”が与えられている場合、トランジスタ１６０はオン状態となり、データ”０”または”１”が与えられている場合、トランジスタ１６０はオフ状態となる。読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位を−（Ｖ２−Ｖｏｎ）とすると、読み出し対象のメモリセル１９０のノードＦＧに、データ”３”が与えられている場合のみトランジスタ１６０はオン状態となり、データ”０”または”１”または”２”が与えられている場合、トランジスタ１６０はオフ状態となる。
また、読み出し対象ではないメモリセル１９０に接続されるワード線ＷＬの電位をＶｏｎとすると、読み出し対象ではないメモリセル１９０にデータ”０”が書き込まれている場合、および、データ”１”、”２”、”３”が書き込まれている場合のいずれにおいても、トランジスタ１６０はオン状態となる。
なお、図１に係る構成では、任意のメモリセル１９０ごとに書き込みを行うことはできず、列単位の再書き込みが必要となる。その理由は、書き込みが列単位で行われる理由と同じである。つまり、あるメモリセル１９０のトランジスタ１６２のゲート電極が、第二の信号線Ｓ２によって隣接するメモリセル１９０のトランジスタ１６２のゲート電極と接続されており、メモリセル１９０ごとの再書き込みが難しくなっているためである。
図６および図７には、図１に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のＳ、ＢＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。
図６に示されるタイミングチャートは、任意のメモリセル列（ｋ列目）の１行目にデータ”１”を、２行目にデータ”２”を、３行目にデータ”３”を書き込むと共に、ｋ列の４行目からｍ行目までにデータ”０”を書き込む場合の各配線の電位の関係を示すものであり、図７に示すタイミングチャートは、書き込み後、任意のｉ行目（ｉは１以上ｍ以下の自然数）に書き込まれたデータを読み出す場合の各配線の電位の関係を示すものである。なお、図７において、Ｖ５は読み出し時にＢＬに印加する電位である。
書き込みにおいては、書き込みたいメモリセル列の各メモリセル１９０に書き込むデータにあわせて、容量素子１６４にＷＬから書き込みデータに対応する電位を与え、Ｓ２にＶ４を与えることで書き込みたいメモリセル列の全てのトランジスタ１６２をオン状態にすると共に、Ｓ１にＶｏｎを与えることで書き込みを行う全てのメモリセル１９０のノードＦＧの電位をＶｏｎにする。
その後、ＷＬから容量素子１６４に与えていた電位をＧＮＤとすることで、各ノードＦＧの電位が調整される。このときの各配線の電位の関係は、図８に示してある。すなわち、書き込み後に容量素子１６４にＧＮＤを与えると、第ｋ列第１行の電位はＶ１に変化し、データ”１”が書き込まれたこととなる。同様に、第ｋ列第２行の電位はＶ２に変化し、データ”２”が書き込まれたこととなり、第ｋ列第３行の電位はＶ３に変化し、データ”３”が書き込まれたこととなり、第ｋ列第４〜ｍ行のノードＦＧはＧＮＤに変化し、データ”０”が書き込まれたこととなる。
なお、本実施の形態に示す半導体装置において、第ｋ行（ｋは１以上ｍ以下の自然数）目のメモリセル１９０に書き込みを行う場合、同列の全てのトランジスタ１６２をオン状態とする必要があるため、メモリセルアレイへの書込みは列ごとに行わなければならない。
読み出しにおいては、書き込み時に容量素子１６４に与えた電圧のみを利用し、読み出しを完了することができる。
ｉ行目読み出しにおいては、Ｓ２＿１乃至Ｓ２＿ｍをＧＮＤとして全てのトランジスタ１６２をオフ状態とすると共に、選択線Ｇ＿１及び選択線Ｇ＿２に電位Ｖ４を与えて選択トランジスタ１８０及び選択トランジスタ１８２をオン状態とする。また、読み出し対象の第ｉ行目のメモリセル１９０に接続されるＷＬ＿ｉには、ＧＮＤ、−（Ｖ１−Ｖｏｎ）、−（Ｖ２−Ｖｏｎ）を順次与え、それぞれの電位でのＢＬの導通、非導通から、ノードＦＧの電位、すなわち書き込まれているデータが何であるかを判断する。なお、読み出し対象でないメモリセル１９０に接続されるＷＬには電位Ｖｏｎを与える。
また、選択線Ｇ＿１および選択トランジスタ１８０、または、選択線Ｇ＿２および選択トランジスタ１８２の一組を省略し、図３、図５に示すように、上記選択線Ｇ＿２に相当する選択線Ｇと、選択トランジスタ１８２と、だけを設ける構成とする場合も、データの書き込み、保持、読み出し、及び一括消去は、基本的に上述の動作と同様に行うことができる。
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
また、本実施の形態に示す半導体装置では、書き込みトランジスタのオンオフを制御する信号線をビット線と平行に配置する。２段階よりも大きなデータ（多値）を記憶させる書き込みの場合、書き込みデータに応じてメモリセルの容量部の電位を変えることで（ワード線ＷＬの電位を変えることで）、書き込むデータの電位は一つでノードＦＧに多値を書き込むことができる。従来は多値を書き込むためには各段階の電位を準備する必要があったが、本実施の形態では書き込む電位は一つでよい。したがって、従来のような各電位を生成する回路は不要となり、周辺回路を簡略化でき、メモリ自体を縮小化できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図５及び図９乃至図１３を参照して説明する。
図９（Ａ）および図９（Ｂ）は、図５の回路図で示した半導体装置のメモリセル１９０の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。なお、図９（Ｂ）の平面図においては、絶縁層１５４、絶縁層１７２、配線１７１、及び配線１５８は省略しており、図面を簡略化している。ここで図９（Ａ）は図９（Ｂ）のＡ１−Ａ２に平行な方向が図５の回路図における列方向であり、Ａ１−Ａ２に垂直な方向が図５の回路図における行方向である。図９（Ａ）および図９（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。なお、図９（Ａ）および図９（Ｂ）では、第１行目のトランジスタ１６０およびトランジスタ１６２を表示しているが、図５の回路図に示すように、第１行目から第ｍ行目までトランジスタ１６０とトランジスタ１６２は、ソース電極（ソース領域）とドレイン電極（ドレイン領域）が直列に接続されている。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図９（Ａ）および図９（Ｂ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６ａと、チャネル形成領域１１６ａを挟むように設けられた不純物領域１２０ａおよび不純物領域１２０ｂと、不純物領域１２０ａおよび不純物領域１２０ｂに接する金属化合物領域１２４ａおよび金属化合物領域１２４ｂと、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
ここで、トランジスタ１６０は、ソース領域またはドレイン領域として機能する不純物領域１２０および金属化合物領域１２４を共有して、第１行目から第ｍ行目まで直列に接続される。つまり、第ｌ−１（ｌは２以上ｍ以下の自然数）行目のトランジスタ１６０のソース領域として機能する不純物領域１２０および金属化合物領域１２４は、第ｌ行目のトランジスタ１６０のドレイン領域として機能することになる。このように、メモリセル１９０のトランジスタ１６０を直列に接続することによって、各メモリセル１９０間でトランジスタ１６０のソース領域およびドレイン領域を共有することができる。これにより、トランジスタ１６０の平面レイアウトは、後述するトランジスタ１６２の平面レイアウトに容易に重ねることができ、メモリセル１９０の占有面積の低減を図ることができる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図９（Ａ）および図９（Ｂ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
ここで、絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
図９（Ａ）および図９（Ｂ）におけるトランジスタ１６２は、絶縁層１２８上に形成された絶縁層１４０に埋め込まれたソース電極１４２ａおよびドレイン電極１４２ｂと、絶縁層１４０、ソース電極１４２ａおよびドレイン電極１４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有する。ゲート電極１４８の側面にサイドウォール絶縁層を設けてもよい。なお、ゲート電極１４８は、図５に示す回路図における、信号線Ｓ２として機能する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
また、絶縁層１４０の表面であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
また、トランジスタ１６２は、ソース電極１４２ａおよびドレイン電極１４２ｂをお互いに共有して、第１行目から第ｍ行目まで直列に接続される。つまり、第ｌ−１（ｌは２以上ｍ以下の自然数）行目のトランジスタ１６２のソース電極１４２ａと、第ｌ行目のトランジスタ１６２のドレイン電極１４２ｂとは、同一の導電層で形成されることになる。
このように、メモリセル１９０のトランジスタ１６２を直列に接続することによって、各メモリセル１９０間でトランジスタ１６２のソース電極１４２ａおよびドレイン電極１４２ｂを共有することができる。これにより、メモリセル１９０の平面レイアウトには、トランジスタ１６２のソース電極１４２ａまたはドレイン電極１４２ｂの一方のみが含まれることになる。つまり、メモリセル１９０の平面レイアウトの列方向の長さを、ゲート電極１４８およびソース電極１４２ａの列方向の長さ程度とすることができる。
それに対して、メモリセル１９０のトランジスタ１６２を並列に接続し、各メモリセル１９０においてトランジスタ１６２のソース電極１４２ａおよびドレイン電極１４２ｂを個別に設ける場合は、メモリセル１９０の平面レイアウトには、トランジスタ１６２のソース電極１４２ａ及びドレイン電極１４２ｂの両方が含まれることになる。
よって、メモリセル１９０の平面レイアウトを図９（Ａ）および図９（Ｂ）に示すような構成にすることにより、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を４Ｆ２〜１２Ｆ２（Ｆは最小加工寸法）とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
図９（Ａ）および図９（Ｂ）における容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、ゲート絶縁層１４６上の絶縁層１５０および電極１５２、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１５２は、容量素子１６４の他方の電極として機能することになる。ここで、第ｌ−１（ｌは２以上ｍ以下の自然数）行目の容量素子１６４の一方の電極は、第ｌ−１（ｌは２以上ｍ以下の自然数）行目のトランジスタ１６２のソース電極１４２ａなので、容量素子１６４の平面レイアウトは、トランジスタ１６２の平面レイアウトに容易に重ねることができ、メモリセル１９０の占有面積の低減を図ることができる。また、電極１５２を絶縁層１５０上に形成することで、電極１５２とゲート電極１４８を同じ層に形成するより、トランジスタ１６２の平面レイアウトと重なる範囲内で、電極１５２の面積を容易に大きくすることができる。なお、電極１５２は、図５に示す回路図における、ワード線ＷＬとして機能する。
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０および容量素子１６４の電極１５２上には絶縁層１５４が設けられている。絶縁層１５０及び絶縁層１５４にはゲート電極１４８に達する開口が形成され、該開口には電極１７０が形成されている。絶縁層１５４上に、絶縁層１５４に埋め込まれるように形成された電極１７０に接して配線１７１を形成することで、ゲート電極１４８と配線１７１とが電気的に接続している。絶縁層１５４及び配線１７１上には絶縁層１７２が設けられている。
ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成された開口には、電極１５６が設けられ、絶縁層１５４上には電極１５６と接続する配線１５８が形成される。ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、及び絶縁層１７２に形成された開口に設けられた電極１５６と、絶縁層１４０に埋め込まれたドレイン電極１４２ｂと、絶縁層１２８に埋め込まれた電極１２６と、を介して配線１５８とトランジスタ１６０のドレイン領域として機能する金属化合物領域１２４ｂとが電気的に接続される。ここで、配線１５８は、図５に示す回路における、ビット線ＢＬとして機能する。
以上のような構成とすることにより、トランジスタ１６０、トランジスタ１６２および容量素子１６４からなるメモリセル１９０の平面レイアウトの大きさを、行方向の長さが配線１５８の幅程度、列方向の長さが、ゲート電極１４８およびソース電極１４２ａの列方向の長さ程度、とすることができる。このような平面レイアウトを採用することにより、図５に示す回路の高集積化を図ることができ、例えば、最小加工寸法をＦとして、メモリセルの占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。
なお、開示する発明に係る半導体装置の構成は、図９（Ａ）および図９（Ｂ）に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図１０および図１１を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１２および図１３を参照して説明する。
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６ａおよび選択トランジスタ１８０（図９乃至図１３では図示せず、図５参照）のチャネル形成領域１１６ｂとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０および選択トランジスタ１８０（図９乃至図１３では図示せず、図５参照）のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８およびゲート電極１１０を形成する（図１０（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）を形成する（図１０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図１１（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）に接する金属化合物領域１２４（金属化合物領域１２４ａ、金属化合物領域１２４ｂ）が形成される（図１１（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、トランジスタ１６０の金属化合物領域１２４ｂ上に接するように電極１２６を形成する（図１１（Ｂ）参照）。電極１２６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、後述するソース電極１４２ａ、ドレイン電極１４２ｂなどと同様である。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図１１（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図１１（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図１１（Ｄ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
＜上部のトランジスタの作製方法＞
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１２（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極１４２ａ、およびドレイン電極１４２ｂを覆うように絶縁層１４０を形成した後、ソース電極１４２ａおよびドレイン電極１４２ｂが露出されるように、ＣＭＰ（化学的機械的研磨）処理によって絶縁層１４０を平坦化する（図１２（Ａ）参照）。
絶縁層１４０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４０には、後に酸化物半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層１４０の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をはじめとする他の成膜法を用いても良い。
またＣＭＰ（化学的機械的研磨）処理は、ソース電極１４２ａおよびドレイン電極１４２ｂの表面の少なくとも一部が露出する条件で行う。また、当該ＣＭＰ処理は、絶縁層１４０表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行うのが好ましい。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層１４４が形成される表面の平坦性を向上させ、トランジスタ１６２の特性を向上させることができる。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１４０の表面の平坦性をさらに向上させることができる。
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４０の上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する。
酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｐ（ｐ＞０、且つ、ｐは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｑ（ｑ＞０、且つ、ｑは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成だけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（Ｘ，Ｙ，Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）で表される。なお、Ｘ（及びＹ）の範囲は０乃至ＸＭＡＸ（及びＹＭＡＸ）であり、Ｚの範囲はＺＭＩＮ乃至ＺＭＡＸである。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
酸化物半導体層１４４をスパッタ法で作製するための酸化物ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４０を形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図１２（Ｂ）に示すように、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４０の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去できる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。
酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、上記材料に酸化珪素を含ませてもよい。
酸化物導電層はソース電極１４２ａ、ドレイン電極１４２ｂと同じフォトリソグラフィ工程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層１４４を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加工してもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２の高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２の耐圧を向上させることができる。
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるためにも有効である。金属電極（モリブデンやタングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデンやタングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
次に、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１２（Ｂ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などを含むように形成するのが好適である。また、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、ゲート絶縁層１４６のように、酸化物半導体層１４４と接する膜には、金属酸化物膜を用いることが好ましい。金属酸化物膜は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。金属酸化物膜は、上述の材料を用いて、単層構造または積層構造で形成することができる。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート絶縁層１４６上にゲート電極１４８を形成する。
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図１２（Ｃ）参照）。このようなトランジスタ１６２は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。
次に、ゲート絶縁層１４６およびゲート電極１４８上に、絶縁層１５０を形成する（図１２（Ｄ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
次に、ソース電極１４２ａと重畳するように、絶縁層１５０上に電極１５２を形成する（図１３（Ａ）参照）。電極１５２は、ゲート電極１４８と同様の方法および材料で形成することができるので、詳細は、上記ゲート電極１４８の記載を参酌することができる。以上により、容量素子１６４が完成する。
次に、絶縁層１５０および電極１５２上に、絶縁層１５４を形成する。絶縁層１５０、絶縁層１５４に、ゲート電極１４８にまで達する開口を形成した後、開口に電極１７０を形成し、絶縁層１５４上に、電極１７０に接する配線１７１を形成する（図１３（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
次に、電極１５２および配線１７１上に、絶縁層１７２を形成する。次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４、および絶縁層１７２に、ドレイン電極１４２ｂにまで達する開口を形成した後、開口に電極１５６を形成し、絶縁層１７２上に、電極１５６に接する配線１５８を形成する（図１３（Ｃ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
絶縁層１５４および絶縁層１７２は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５４および絶縁層１７２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５４および絶縁層１７２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、上記絶縁層１５４および絶縁層１７２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４および絶縁層１７２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４および絶縁層１７２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４および絶縁層１７２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
電極１７０および電極１５６は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１７１および配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極１４２ａなどと同様である。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
以上の工程より、図５及び図９（Ａ）（Ｂ）に示すような構成の半導体装置を作製することができる。
また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、メモリセル間で、酸化物半導体を用いたトランジスタのソース電極およびドレイン電極を共有することができる。これにより、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であっても良い。また、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
本明細書に開示する半導体装置（例えば、実施の形態１及び実施の形態２におけるトランジスタ１６２）に適用できるトランジスタの断面構造の例を図１５（Ａ）乃至（Ｄ）に示す。図１５（Ａ）乃至（Ｄ）に示すトランジスタは絶縁層４００上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。なお、図１５（Ａ）乃至（Ｄ）に示すトランジスタを実施の形態１及び実施の形態２におけるトランジスタ１６２に適用する場合、絶縁層４００は、絶縁層１２８に相当する。
図１５（Ａ）に示すトランジスタ４１０は、ボトムゲート構造の薄膜トランジスタの一つであり、逆スタガ型薄膜トランジスタともいう。
トランジスタ４１０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁層４０７が設けられている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
図１５（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
トランジスタ４２０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４２０を覆い、絶縁層４０９が形成されている。
図１５（Ｃ）示すトランジスタ４３０はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。また、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。
トランジスタ４３０においては、ゲート絶縁層４０２は絶縁層４００及びゲート電極層４０１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。
図１５（Ｄ）に示すトランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つである。トランジスタ４４０は、絶縁層４００上に、絶縁層４３７、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂ、ゲート絶縁層４０２、ゲート電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれぞれ配線層４３６ａ、配線層４３６ｂが接して設けられ電気的に接続している。
ボトムゲート構造のトランジスタ４１０、４２０、４３０を基板上に設ける場合、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２００ｎｍのゲート絶縁層とする。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３６ｂのような導電層も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を用いることができる。
また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線層を含む）となる導電層としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
絶縁層４０７、４２７、４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。
絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
また、絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
また、酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１５（Ｄ）のトランジスタ４４０に酸化物導電層を設けたトランジスタ４４１、４４２を図１６（Ａ）（Ｂ）に示す。
図１６（Ａ）（Ｂ）のトランジスタ４４１、４４２は、酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１６（Ａ）（Ｂ）のトランジスタ４４１、４４２は作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
図１６（Ａ）のトランジスタ４４１では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層４０３と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、ソース電極層４０５ａ、ドレイン電極層４０５ｂをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
図１６（Ｂ）のトランジスタ４４２では、酸化物半導体層４０３上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層４０３とソース電極層４０５ａ、ドレイン電極層４０５ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ４４１、４４２が高速動作をすることができる。
また、酸化物半導体層４０３、酸化物導電層４０４ａ、４０４ｂ、ソース電極層４０５ａ、ドレイン電極層４０５ｂの構成とすることによって、トランジスタ４４１、４４２の耐圧を向上させることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
上記実施の形態１乃至３において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図１７を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１７（Ａ）参照）。
成膜時の基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁膜として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１７（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１７（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
なお、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料（ＩＴＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１及び実施の形態２におけるトランジスタ１６２、実施の形態３におけるトランジスタ４１０、４２０、４３０、４４０、４４１、４４２）に、適宜用いることができる。
また、酸化物半導体層４０３として本実施の形態の酸化物半導体積層を用いた実施の形態３におけるトランジスタ４４０においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１５（Ｄ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１４（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
（実施の形態６）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。また、該トランジスタの特性を計算（シミュレーション）した結果を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート電極方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図２１で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２２乃至図２４に示す。なお、計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２５（Ａ）に示すトランジスタは、絶縁層２１０１と、絶縁層２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート電極２１０５を有する。ゲート電極２１０５の幅を３３ｎｍとする。
図２５に示すトランジスタは、上記実施の形態におけるトランジスタ１６２として用いることができる。
また、図１０に示すトランジスタと同様に、ゲート電極２１０５と半導体領域２１０３ｂの間に、ゲート絶縁層２１０４を有し、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース電極２１０８ａおよびドレイン電極２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２５に示すトランジスタは、図１０に示すトランジスタに加えゲート電極２１０５の両側面にはサイドウォール絶縁層２１０６ａおよびサイドウォール絶縁層２１０６ｂ、ゲート電極２１０５の上部には、ゲート電極２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。サイドウォール絶縁層の幅は５ｎｍとする。
図２５（Ｂ）に示すトランジスタは、絶縁層２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート電極２１０５とゲート絶縁層２１０４とサイドウォール絶縁層２１０６ａおよびサイドウォール絶縁層２１０６ｂと絶縁物２１０７とソース電極２１０８ａおよびドレイン電極２１０８ｂを有する点で図２５（Ａ）に示すトランジスタと同じである。
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁層２１０６ａおよびサイドウォール絶縁層２１０６ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、サイドウォール絶縁層２１０６ａおよびサイドウォール絶縁層２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート電極２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁層２１０６ａ（サイドウォール絶縁層２１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。
また、図２４は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
（実施の形態７）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図３３などを用いて説明する。
図３３は、コプラナー型であるトップゲート構造のトランジスタの上面図および断面図である。図３３（Ａ）にトランジスタの上面図を示す。また、図３３（Ｂ）に図３３（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面Ｂ１−Ｂ２を示す。
図３３（Ｂ）に示すトランジスタは、基板３１００と、基板３１００上に設けられた絶縁層３１０２と、絶縁層３１０２の周辺に設けられた埋め込み絶縁物３１０４と、絶縁層３１０２および埋め込み絶縁物３１０４上に設けられた高抵抗領域３１０６ａおよび低抵抗領域３１０６ｂを有する酸化物半導体層３１０６と、酸化物半導体層３１０６上に設けられたゲート絶縁層３１０８と、ゲート絶縁層３１０８を介して酸化物半導体層３１０６と重畳して設けられたゲート電極３１１０と、ゲート電極３１１０の側面と接して設けられたサイドウォール絶縁層３１１２と、少なくとも低抵抗領域３１０６ｂと接して設けられた一対の電極３１１４と、少なくとも酸化物半導体層３１０６、ゲート電極３１１０および一対の電極３１１４を覆って設けられた層間絶縁膜３１１６と、層間絶縁膜３１１６に設けられた開口部を介して少なくとも一対の電極３１１４の一方と接続して設けられた配線３１１８と、を有する。
なお、図示しないが、層間絶縁膜３１１６および配線３１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
（実施の形態８）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
本実施の形態では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
図３４は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図３４（Ａ）はトランジスタの上面図である。また、図３４（Ｂ）は図３４（Ａ）の一点鎖線Ｃ１−Ｃ２に対応する断面図である。
図３４（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた絶縁層３６０２と、絶縁層３６０２上に設けられた酸化物半導体層３６０６と、酸化物半導体層３６０６と接する一対の電極３６１４と、酸化物半導体層３６０６および一対の電極３６１４上に設けられたゲート絶縁層３６０８と、ゲート絶縁層３６０８を介して酸化物半導体層３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁層３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。
基板３６００としてはガラス基板を、絶縁層３６０２としては酸化シリコン膜を、酸化物半導体層３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁層３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。
なお、図３４（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２６（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２６（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図２６（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２６（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２６（Ａ）と図２６（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２７（Ａ）に、マイナスＢＴ試験の結果を図２７（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２８（Ａ）に、マイナスＢＴ試験の結果を図２８（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２９に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
具体的には、図３０に示すように、オフ電流は基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、オフ電流は１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。
図３１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３２（Ａ）に基板温度としきい値電圧の関係を、図３２（Ｂ）に基板温度と電界効果移動度の関係を示す。
図３２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０８ａ ゲート絶縁層
１１０ ゲート電極
１１０ａ ゲート電極
１１６ チャネル形成領域
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ 不純物領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 電極
１５４ 絶縁層
１５６ 電極
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ 電極
１７１ 配線
１７２ 絶縁層
１８０ 選択トランジスタ
１８２ 選択トランジスタ
１９０ メモリセル
２５０ 基板温度
４００ 絶縁層
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４０９ 絶縁層
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３６ａ 配線層
４３６ｂ 配線層
４３７ 絶縁層
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
６０８ ゲート絶縁層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
２１０１ 絶縁層
２１０２ 埋め込み絶縁物
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁層
２１０５ ゲート電極
２１０６ａ サイドウォール絶縁層
２１０６ｂ サイドウォール絶縁層
２１０７ 絶縁物
２１０８ａ ソース電極
２１０８ｂ ドレイン電極
３１００ 基板
３１０２ 絶縁層
３１０４ 埋め込み絶縁物
３１０６ 酸化物半導体層
３１０６ａ 高抵抗領域
３１０６ｂ 低抵抗領域
３１０８ ゲート絶縁層
３１１０ ゲート電極
３１１２ サイドウォール絶縁層
３１１４ 電極
３１１６ 層間絶縁膜
３１１８ 配線
３６００ 基板
３６０２ 絶縁層
３６０６ 酸化物半導体層
３６０８ ゲート絶縁層
３６１０ ゲート電極
３６１４ 電極
３６１６ 層間絶縁膜
３６１８ 配線
３６２０ 保護膜

Claims (5)

  1. 第１のトランジスタ、第２のトランジスタ及び第１の容量素子を有する第１のメモリセルと、
    第３のトランジスタ、第４のトランジスタ及び第２の容量素子を有する第２のメモリセルと、
    第５のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第１の容量素子の第２の端子は、第５の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、第６の配線と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタは、絶縁層上方に設けられ、
    前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置の作製方法。
  2. 第１のトランジスタ、第２のトランジスタ及び第１の容量素子を有する第１のメモリセルと、
    第３のトランジスタ、第４のトランジスタ及び第２の容量素子を有する第２のメモリセルと、
    第５のトランジスタと、
    第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第１の容量素子の第２の端子は、第５の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、第６の配線と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタは、絶縁層上方に設けられ、
    前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置の作製方法。
  3. 第１のトランジスタ、第２のトランジスタ及び第１の容量素子を有する第１のメモリセルと、
    第３のトランジスタ、第４のトランジスタ及び第２の容量素子を有する第２のメモリセルと、
    第５のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第１の容量素子の第２の端子は、第５の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、第６の配線と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタは、絶縁層上方に設けられ、
    前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置の作製方法。
  4. 第１のトランジスタ、第２のトランジスタ及び第１の容量素子を有する第１のメモリセルと、
    第３のトランジスタ、第４のトランジスタ及び第２の容量素子を有する第２のメモリセルと、
    第５のトランジスタと、
    第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の容量素子の第１の端子と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の容量素子の第１の端子と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第１の容量素子の第２の端子は、第５の配線と電気的に接続され、
    前記第２の容量素子の第２の端子は、第６の配線と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタは、絶縁層上方に設けられ、
    前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一項において、
    第１の電位が前記第５の配線に与えられる期間において、第２の電位、第３の電位及び第４の電位が前記第６の配線に順次与えられることにより、前記第２のメモリセルに記憶されているデータが判断され、
    前記第１の電位は、前記第２の電位よりも高く、
    前記第２の電位は、前記第３の電位よりも高く、
    前記第３の電位は、前記第４の電位よりも高いことを特徴とする半導体装置の作製方法。
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