KR20160117222A - 반도체 장치의 검사 방법 - Google Patents

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KR20160117222A
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KR1020160035658A
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도모아키 아츠미
슈헤이 나가츠카
가즈아키 오시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명에 따른 반도체 장치는 비트선과, 트랜지스터와, 유지 노드와, 용량 소자를 갖고, 트랜지스터는 유지 노드의 충전, 또는 방전을 제어하는 기능을 갖고, 용량 소자는 유지 노드의 전위를 유지하는 기능을 갖고, 기록 전압과 문턱 전압의 합보다 큰 전압을 트랜지스터의 게이트에 인가하여 트랜지스터를 도통 상태로 함으로써 플로팅 상태의 기준 전위의 비트선에 제 1 전위를 형성하고, 기록 전압과 문턱 전압의 합보다 작은 전압을 트랜지스터의 게이트에 인가하여 트랜지스터를 도통 상태로 함으로써 플로팅 상태의 기준 전위의 비트선에 제 2 전위를 형성하고, 제 1 전위와 제 2 전위를 사용하여 기생 용량과 용량 소자의 유지 용량의 편차의 영향을 없앤 트랜지스터의 문턱 전압을 산출한다.

Description

반도체 장치의 검사 방법{TEST METHOD OF SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치의 검사 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명이 속하는 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 기재되는 본 발명의 일 형태가 속하는 기술 분야로서는 더 구체적으로 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 프로세서, 전자 기기, 이들의 구동 방법, 이들의 제조 방법, 이들의 검사 방법, 또는 이들의 시스템을 예로 들 수 있다.
게인 셀형의 2개의 트랜지스터와 1개의 용량 소자로 구성되는 기억 장치, 게인 셀형의 3개의 트랜지스터와 1개의 용량 소자로 구성되는 기억 장치, 및 DRAM(Dynamic Random Access Memory)으로 구성되는 기억 장치를 비휘발성 메모리로서 사용하는 경우, 기록을 행하는 트랜지스터의 오프 전류가 극히 작은 것이 요구된다. 오프 전류가 극히 작은 범위라도 1×10-23A가 1×10-22A가 되면 누설 전류는 10배가 되어, 유지 시간에 영향을 미친다. 그러나, 유지 시간을 이용하여 검사를 행하려고 하면, 워낙 오프 전류가 극히 작기 때문에 1년이나 10년에 걸친 유지 시간의 테스트를 하지 않으면 오프 전류의 차이를 검출하지 못한다.
오프 전류가 극히 작은 것을 확인하는 수단으로서, 기록을 행하는 트랜지스터의 문턱 전압을 확인하여 서브 스레숄드 영역의 전류 전압 특성 곡선의 기울기(서브 스레숄드 스윙값, 또는 S값이라고 하며, 드레인 전류가 1자리 수 저하되는 데에 필요한 게이트 전위의 저하량으로 정의된다)로부터 오프 전류를 추측하는 방법이 있다. 기억 장치로서 모듈화한 상태에서 기록을 행하는 트랜지스터의 문턱 전압을 확인하는 방법으로서 특허문헌 1이 제안되고 있다.
일본국 특개2012-89224호 공보
특허문헌 1의 방법은 몇 가지의 과제를 갖고 있다. 구체적으로는, 기억 장치 내에 갖는 용량 소자에 전하를 유지하고 검출용의 앰프로부터 판독할 때, 앰프의 입력 단자 측의 배선에 기생 용량이 존재하는 것으로 인하여 상기 용량 소자에 의하여 보존된 전위를 그대로 추출할 수 없는 경우가 있다.
상기 기생 용량은 주위의 배선과의 거리, 및 입체 교차하는 배선과의 층간 막 두께 등에 의하여 결정된다. 또한 검출용 앰프의 구성이 같아도, 기억 장치의 제조 편차에 의하여 상기 기생 용량이 상이한 경우가 있다.
또한, 기억 장치가 갖는 용량 소자의 전극의 면적이나 전극 사이의 막 두께가 제조 편차에 의하여 변동함으로써, 상기 용량 소자의 유지 용량도 달라진다.
앰프로부터 출력된 전위는 상기 기생 용량, 및 상기 용량 소자의 유지 용량의 편차의 영향을 포함하고 있다. 그러므로, 메모리 셀에 기록된 전위로부터 기록 트랜지스터의 문턱 전압(Vth)을 추측하기 어렵다.
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 갖는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 갖는 모듈을 사용한 전자 기기를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 기억 장치, 신규 모듈, 신규 전자 기기, 또는, 신규 시스템 등을 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 기록 트랜지스터의 문턱 전압을 정확하게 계측할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 기록 트랜지스터의 문턱 전압을 정확하게 계측할 수 있는 검사 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이 항목에서 언급되지 않고 이하에 기재되는 과제를 말한다. 이 항목에서 언급되지 않은 과제는 당업자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제, 및 다른 과제 중, 적어도 하나의 과제를 해결하는 것이다. 또한, 본 발명의 일 형태는 상술한 과제, 및 다른 과제 중 적어도 하나에 대하여 모든 과제를 해결할 필요는 없다.
(1)
본 발명의 일 형태는, 회로를 갖는 반도체 장치의 검사 방법으로서, 회로는 제 1 트랜지스터와, 용량 소자와, 유지 노드와, 제 1 배선을 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 유지 노드에 전기적으로 접속되고, 용량 소자의 제 1 전극은 유지 노드에 전기적으로 접속되고, 검사 방법은, 제 1 기록 동작에 의하여 회로에 제 1 전위를 기록하는 제 1 단계와, 제 1 단계를 실행한 회로에 대하여 제 1 판독 동작을 행하여 제 1 배선의 전위(VWBL1)를 취득하는 제 2 단계와, 제 2 기록 동작에 의하여 회로에 제 2 전위를 기록하는 제 3 단계와, 제 3 단계를 실행한 회로에 대하여 제 2 판독 동작을 행하여 제 1 배선의 전위(VWBL2)를 취득하는 제 4 단계와, 제 1 트랜지스터의 문턱 전압(Vth)을 산출하는 제 5 단계를 갖고, 제 1 기록 동작은, 제 1 배선에 전위(VWB)를 공급하는 단계(W1-1)와, 단계(W1-1) 후에 제 1 트랜지스터의 게이트에 전위(VGM1)를 공급하여 제 1 배선과 유지 노드 사이를 도통 상태로 하는 단계(W1-2)와, 단계(W1-2) 후에 제 1 트랜지스터를 비도통 상태로 하여 유지 노드를 전기적으로 부유 상태로 하는 단계(W1-3)를 갖고, 제 2 기록 동작은, 제 1 배선에 전위(VWB)를 공급하는 단계(W2-1)와, 단계(W2-1) 후에 제 1 트랜지스터의 게이트에 전위(VGM2)를 공급하여 제 1 배선과 유지 노드 사이를 도통 상태로 하는 단계(W2-2)와, 단계(W2-2) 후에 제 1 트랜지스터를 비도통 상태로 하여 유지 노드를 전기적으로 부유 상태로 하는 단계(W2-3)를 갖고, 제 1 판독 동작 및 제 2 판독 동작 각각은, 제 1 배선을 제 3 전위로 프리차지하는 단계(R1)와, 제 1 배선을 전기적으로 부유 상태로 하는 단계(R2)와, 제 1 트랜지스터를 온으로 하여 제 1 배선과 유지 노드 사이를 도통 상태로 하는 단계(R3)를 갖고, 전위(VGM1), 및 전위(VGM2)는 하기 식(a1)의 관계를 만족시키고, 제 5 단계는 하기 식(a2)에 의하여 문턱 전압(Vth)을 산출하는 단계를 갖는 것을 특징으로 하는 검사 방법이다.
VGM1>VWB+Vth>VGM2 (a1)
VWBL2/VWBL1=(VWB-Vth)/VWB (a2)
(2)
또는, 본 발명의 일 형태는 상기 (1)에서, 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 것을 특징으로 하는 검사 방법이다.
(3)
또는, 본 발명의 일 형태는, 상기 (1) 또는 상기 (2)에서, 회로는 제 2 트랜지스터를 갖고, 제 2 트랜지스터의 게이트는 유지 노드에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 검사 방법이다.
(4)
또는, 본 발명의 일 형태는, 상기 (1) 또는 상기 (2)에서, 회로는 제 2 트랜지스터와, 제 2 배선을 갖고, 제 2 트랜지스터의 게이트는 유지 노드에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 검사 방법이다.
(5)
또는, 본 발명의 일 형태는, 상기 (1) 또는 상기 (2)에서, 회로는 제 2 트랜지스터와 제 3 트랜지스터를 갖고, 제 2 트랜지스터의 게이트는 유지 노드에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 검사 방법이다.
(6)
또는, 본 발명의 일 형태는, 상기 (1) 또는 상기 (2)에서, 회로는 제 2 트랜지스터와, 제 3 트랜지스터와, 제 2 배선을 갖고, 제 2 트랜지스터의 게이트는 유지 노드에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 검사 방법이다.
(7)
또는, 본 발명의 일 형태는, 상기 (4) 또는 상기 (5)에서, 제 2 트랜지스터는 채널 형성 영역에 단결정 실리콘을 갖는 것을 특징으로 하는 검사 방법이다.
(8)
또는, 본 발명의 일 형태는, 상기 (6) 또는 상기 (7)에서, 제 2 트랜지스터 및 제 3 트랜지스터는 채널 형성 영역에 단결정 실리콘을 갖는 것을 특징으로 하는 검사 방법이다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 갖는 모듈을 사용한 전자 기기를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 기억 장치, 신규 모듈, 신규 전자 기기 또는 신규 시스템 등을 제공할 수 있다.
본 발명의 일 형태에 의하여 기록 트랜지스터의 문턱 전압을 정확하게 계측할 수 있는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 기록 트랜지스터의 문턱 전압을 정확하게 계측할 수 있는 검사 방법을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이 항목에서 언급되지 않은 효과이며, 이하에 기재된다. 이 항목에서 언급되지 않은 효과는 당업자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상술한 효과, 및 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 동작예를 나타낸 흐름도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 동작예를 나타낸 흐름도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 동작예를 나타낸 흐름도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 동작예를 나타낸 흐름도.
도 5는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 나타낸 블록도.
도 7은 본 발명의 일 형태에 따른 메모리 셀의 구성예를 나타낸 회로도.
도 8은 본 발명의 일 형태에 따른 메모리 셀의 구성예를 나타낸 회로도.
도 9는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 10은 트랜지스터의 구성예를 도시한 단면도 및 에너지 밴드도.
도 11은 산소가 확산되는 경로를 도시한 단면도.
도 12는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 13은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 14는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 15는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 16은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 17은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 18은 메모리 셀의 구성예를 도시한 단면도.
도 19는 메모리 셀의 구성예를 도시한 단면도.
도 20은 트랜지스터의 구성예를 도시한 단면도.
도 21은 트랜지스터의 구성예를 도시한 단면도.
도 22는 CPU의 구성예를 도시한 블록도.
도 23은 전자 기기의 일례를 도시한 사시도.
도 24는 RF 태그의 사용예를 도시한 사시도.
도 25는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 26은 CAAC-OS의 단면 TEM상, 및 평면 TEM상 및 이 화상 해석상.
도 27은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM상.
도 28은 a-like OS의 단면 TEM상.
도 29는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 30은 본 발명의 일 형태에 따른 검사 시스템을 사용한 계산 결과를 나타낸 도면.
도 31은 본 발명의 일 형태에 따른 검사 시스템을 사용한 계산 결과를 나타낸 도면.
본 명세서에 있어서, 산화물 반도체를 OS(Oxide Semiconductor)라고 표기하는 경우가 있다. 그러므로, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 OS 트랜지스터라고 표기하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 기재하는 본 발명의 일 형태에 따른 반도체 장치에 대하여 설명한다.
＜구성예＞
본 발명의 일 형태에 따른 반도체 장치의 구성예를 도 5 및 도 6에 도시하였다. 도 5에서, 반도체 장치(100)는 메모리 모듈(도 6에서는 MEMORY MODULE이라고 표기함)이며, 행 디코더(101)(도 5에서는 Row Decoder라고 표기함), 열 디코더(102)(도 5에서는 Column Decoder라고 표기함), 메모리 셀 어레이(103), 버퍼 회로(104), 트랜지스터(BLTR[1])~트랜지스터(BLTR[n])를 갖는다.
메모리 셀 어레이(103)는, 메모리 셀(200[1,1])~메모리 셀(200[m,n])을 갖는다(도 5에서는 메모리 셀(200[1,1]), 메모리 셀(200[1,n]), 메모리 셀(200[m,1]), 메모리 셀(200[m,n])만 표기하고, 이 외의 메모리 셀은 생략되었음). 구체적으로, 행 방향으로 n개, 열 방향으로 m개, 합쳐서 n×m개의 메모리 셀(200[i,j])이 행렬 형태로 제공되어 있다(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수이다).
또한, 반도체 장치(100)는, 배선(WL[1])~배선(WL[m])과, 배선(BL[1])~배선(BL[n])을 갖는다. 행 디코더(101)는 배선(WL[1])~배선(WL[m])과 전기적으로 접속되고, 열 디코더(102)는 배선(BL[1])~배선(BL[n])과 전기적으로 접속되어 있다. 배선(WL[i])은 메모리 셀(200[i,1])~메모리 셀(200[i,n])과 전기적으로 접속되고, 배선(BL[j])은 메모리 셀(200[1,j])~메모리 셀(200[m,j])과 전기적으로 접속되어 있다.
버퍼 회로(104)의 입력 단자는 트랜지스터(BLTR[j])의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 버퍼 회로(104)의 출력 단자는 단자(SOUT)와 전기적으로 접속되어 있다. 버퍼 회로는 증폭도 1배의 전압 폴로어 회로, 또는 신호 진폭에 따른 증폭도로 설정한 연산 증폭기를 사용하는 것이 바람직하다.
트랜지스터(BLTR[j])의 소스 및 드레인 중 다른 쪽은 배선(BL[j])과 전기적으로 접속되어 있다. 트랜지스터(BLTR[1])~트랜지스터(BLTR[n])의 게이트는 열 디코더(102)와 전기적으로 접속되어 있다. 또한, 트랜지스터(BLTR[1])~트랜지스터(BLTR[n])는 트랜지스터에 한정되지 않고, 도통 상태 및 비도통 상태를 제어할 수 있는 소자이면, 이 소자로 대체할 수 있다. 예를 들어, 트랜지스터 외의 전기적 스위치, 기계적 스위치, MEMS(Micro Electro Mechanical Systems) 등을 사용하여도 좋다.
도 6의 (A)는 반도체 장치(100)와, 검사 회로(500)가 전기적으로 접속된 구성을 나타낸 것이다. 반도체 장치(100)는 도 5에 나타낸 메모리 모듈이고, 검사 회로(500)는 문턱 전압의 변동량을 계산하는 회로이다.
반도체 장치(100)는 단자(SOUT)를 갖는다. 검사 회로(500)는 아날로그 디지털 변환 회로(501)(도 6의 (A)에서는 ADC라고 표기함)와, 디지털 시그날 프로세서(502)(도 6의 (A)에서는 DSP라고 표기함)와, 기억 장치(503)(도 6의 (A)에서는 Data Memory라고 표기함)를 갖는다.
아날로그 디지털 변환 회로(501)는 반도체 장치(100)의 단자(SOUT)와 전기적으로 접속되어 있다. 아날로그 디지털 변환 회로(501)와 디지털 시그널 프로세서(502)는 전기적으로 접속되고, 디지털 시그널 프로세서(502)와 기억 장치(503)는 전기적으로 접속되어 있다.
또한, 디지털 시그널 프로세서 대신에 마이크로프로세서를 사용하여도 좋다. 이 경우의 블록도를 도 6의 (B)에 나타내었다. 마이크로프로세서(504)(도 6의 (B)에서는 MP라고 표기함)는 아날로그 디지털 변환 회로(501)와, 기억 장치(503)와 전기적으로 접속되어 있다.
＜동작예＞
다음에, 상술한 구성의 동작예에 대하여, 도 1의 흐름도를 참조하여 설명한다.
본 동작예는 크게 나누어 3개의 단계로 이루어지고, 도 1에 이 동작에 대하여 나타내었다. 구체적으로, 단계(S1)에서는 도 2의 단계(S1-1)~단계(S1-8)의 동작이 행해지고, 단계(S2)에서는 도 3의 단계(S2-1)~단계(S2-8)의 동작이 행해지고, 단계(S3)에서는 도 4의 단계(S3-1) 및 단계(S3-2)의 동작이 행해진다.
단계(S1-1)~단계(S1-3)는 메모리 셀로의 기록 동작(W1)을 나타내고, 단계(S1-4)~단계(S1-6)는 메모리 셀로부터의 판독 동작(R1)을 나타내고, 단계(S1-7) 및 단계(S1-8)는 기록 동작(W1) 및 판독 동작(R1)을 행하여 얻어진 전위(VWBL1)의 취득 동작(E1)을 나타낸 것이다.
단계(S2-1)~단계(S2-3)는 메모리 셀로의 기록 동작(W2)을 나타내고, 단계(S2-4)~단계(S2-6)는 메모리 셀로부터의 판독 동작(R2)을 나타내고, 단계(S2-7) 및 단계(S2-8)는 기록 동작(W2) 및 판독 동작(R2)을 행하여 얻어진 전위(VWBL2)의 취득 동작(E2)을 나타낸 것이다.
또한, 본 동작예의 설명에 있어서, 메모리 셀 어레이(103)의 메모리 셀(200[i,j])을 도 7에 나타낸 메모리 셀(210)이라고 간주한다.
도 7은 1개의 트랜지스터, 및 1개의 용량 소자를 갖는 메모리 셀을 나타낸 것이다. 메모리 셀(210)은 트랜지스터(OSTR1)와, 유지 노드(FN1)와, 용량 소자(MC1)를 갖는다.
트랜지스터(OSTR1)의 소스 및 드레인 중 한쪽은 배선(BL)과 전기적으로 접속되고, 트랜지스터(OSTR1)의 소스 및 드레인 중 다른 쪽은 유지 노드(FN1)와 전기적으로 접속되고, 트랜지스터(OSTR1)의 게이트는 배선(WL)과 전기적으로 접속되어 있다. 용량 소자(MC1)의 한쪽 전극은 유지 노드(FN1)와 전기적으로 접속되고, 용량 소자(MC1)의 다른 쪽 전극은 배선(CNODE)과 전기적으로 접속되어 있다.
유지 노드(FN1)는 메모리 셀(210)에서의 데이터 유지부이다. 트랜지스터(OSTR1)는 유지 노드(FN1)와 배선(BL)을 도통하는 스위치로서 기능한다. 배선(BL)에는 기록용 신호와 판독용 신호가 입출력된다. 배선(WL)에는 메모리 셀 선택용 신호가 입력된다. 배선(CNODE)은 용량 소자(MC1)용의 배선이고, GND전위가 입력된다. 또한, GND 전위란 접지 전위를 나타내는 것이다.
데이터의 기록 및 판독은 트랜지스터(OSTR1)를 도통 상태로 하고, 유지 노드(FN1)와 배선(BL)을 도통함으로써 행해진다. 또한, 본 동작예에서의 배선(BL)에 인가하는 기록 전압을 VWB로 한다.
트랜지스터(OSTR1)는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 것이 바람직하다. 채널 형성 영역에 산화물 반도체를 가짐으로써 소스-드레인 사이를 흐르는 오프 전류(누설 전류)를 극히 작게 할 수 있다. 그러므로, 유지 노드(FN1)의 전압의 변동을 억제할 수 있다. 즉, 메모리 셀(210)을 비휘발성의 기억 회로, 또는 전원 공급 없이 장기간 데이터를 유지할 수 있는 기억 회로로서 동작시킬 수 있다.
≪단계(S1)≫
단계(S1)에서는 배선(BL)의 전위(VWBL1)를 출력하여 기억 장치(503)에 유지하는 동작이 행해진다. 또한, 전위(VWBL1)에 대해서는 단계(S1-6)에서 설명한다.
단계(S1-1)에서는 트랜지스터(OSTR1)의 게이트에 전위(VGM1)를 인가하는 동작이 행해진다. 이때, 전위(VGM1)는 트랜지스터(OSTR1)의 문턱 전압(Vth)과 전위(VWB)의 합보다 큰 전위로 한다.
단계(S1-2)에서는 배선(BL)에 전위(VWB)를 인가하는 동작이 행해진다. 이때, 트랜지스터(OSTR1)의 소스-드레인 사이는 도통 상태가 되어, 유지 노드(FN1)에 배선(BL)의 전위가 기록된다. 즉, 유지 노드(FN1)의 전위는 거의 VWB가 된다.
단계(S1-3)에서는 트랜지스터(OSTR1)의 게이트에 GND전위를 인가하는 동작이 행해진다. 이때, 트랜지스터(OSTR1)의 소스-드레인 사이는 비도통 상태가 되어, 유지 노드(FN1)는 플로팅 상태가 됨으로써 유지 노드(FN1)에 전위(VWB)가 유지된다.
단계(S1-4)에서는, 배선(BL)을 GND전위로 프리차지하는 동작이 행해진다.
단계(S1-5)에서는, 배선(BL)을 플로팅 상태(도 2에서는 전기적으로 부유 상태라고 표기함)로 하는 동작이 행해진다. 구체적으로는 열 디코더(102)의 내부에서, 신호 또는 전압이 공급되는 배선과 배선(BL)과의 접속을 비도통 상태로 하고, 또한 배선(BL)과 접속되어 있는 트랜지스터(BLTR)의 소스-드레인 사이를 비도통 상태로 한다.
단계(S1-6)에서는, 트랜지스터(OSTR1)의 게이트에 전위를 인가하여, 트랜지스터(OSTR1)의 소스-드레인 사이를 도통 상태로 하는 동작이 행해진다. 트랜지스터(OSTR1)의 소스-드레인 사이가 도통 상태가 됨으로써 유지 노드(FN1)에 보존된 전하가, 배선(BL)으로 이동한다. 이때의 배선(BL)의 전위를 VWBL1로 한다. 배선(BL)의 전위(VWBL1)는 용량 소자(MC1)의 용량을 Cs로 하고, 배선(BL)의 기생 용량을 CB로 하고 하기 식으로 나타내어진다.
VWBL1=VWB×Cs/(CB+Cs)
단계(S1-7)에서는, 배선(BL)의 전위(VWBL1)를 단자(SOUT)에 출력하는 동작이 행해진다. 구체적으로는 열 디코더(102)에 의하여 트랜지스터(BLTR)의 소스-드레인 사이를 도통 상태로 함으로써 배선(BL)의 전위(VWBL1)가 버퍼 회로(104)의 입력 단자에 입력되고, 버퍼 회로(104)의 출력 단자로부터 단자(SOUT)로 전위(VWBL1)가 출력된다.
단계(S1-8)에서는, 검사 회로(500)에서 단자(SOUT)로부터 입력된 전위(VWBL1)를 디지털 변환하여, 기억 장치(503)에 보존하는 동작이 행해진다. 버퍼 회로(104)의 출력 단자는 아날로그 디지털 변환 회로(501)의 입력 단자와 접속되어 있기 때문에 아날로그 디지털 변환 회로(501)의 입력 단자에는 전위(VWBL1)가 입력되어 디지털 변환된다. 디지털 변환된 전위(VWBL1)는 디지털 시그널 프로세서(502)를 통하여 기억 장치(503)에 보존된다.
≪단계(S2)≫
단계(S2)에서는 배선(BL)의 전위(VWBL2)를 출력하여 기억 장치(503)에 유지하는 동작이 행해진다. 또한, 전위(VWBL2)에 대해서는 단계(S2-6)에서 설명한다.
단계(S2-1)에서는 트랜지스터(OSTR1)의 게이트에 전위(VGM2)를 인가하는 동작이 행해진다. 이때, 전위(VGM2)는 트랜지스터(OSTR1)의 문턱 전압(Vth)과 전위(VWB)의 합보다 작은 전위로 한다.
단계(S2-2)에서는 배선(BL)에 전위(VWB)를 인가하는 동작이 행해진다. 이때, 트랜지스터(OSTR1)의 소스-드레인 사이는 도통 상태가 되어, 유지 노드(FN1)에 전위가 기록된다. 트랜지스터(OSTR1)의 게이트 전위는 트랜지스터(OSTR1)의 문턱 전압(Vth)과 전위(VWB)의 합보다 작은 전위이기 때문에 유지 노드(FN1)에 기록되는 전위는 VWB-Vth가 된다.
단계(S2-3)에서는, 트랜지스터(OSTR1)의 게이트에 GND전위를 인가하는 동작이 행해진다. 이때, 트랜지스터(OSTR1)의 소스-드레인 사이는 비도통 상태가 되고, 유지 노드(FN1)는 플로팅 상태가 되고, 유지 노드(FN1)에 전위(VWB-Vth)가 유지된다.
단계(S2-4)에서는, 배선(BL)을 GND전위에 프리차지하는 동작이 행해진다.
단계(S2-5)에서는, 배선(BL)을 플로팅 상태(도 2에서는 전기적으로 부유 상태라고 표기함)로 하는 동작이 행해진다. 구체적으로는 열 디코더(102)의 내부에서, 신호 또는 전압이 공급되는 배선과 배선(BL)의 접속을 비도통 상태로 하고, 또한 배선(BL)과 접속되어 있는 트랜지스터(BLTR)의 소스-드레인 사이를 비도통 상태로 한다.
단계(S2-6)에서는, 트랜지스터(OSTR1)의 게이트에 전위를 인가하여, 트랜지스터(OSTR1)의 소스-드레인 사이를 도통 상태로 하는 동작이 행해진다. 트랜지스터(OSTR1)의 소스-드레인 사이가 도통 상태가 됨으로써 유지 노드(FN1)에 보존된 전하가, 배선(BL)으로 이동한다. 이때의 배선(BL)의 전위를 VWBL2로 한다. 배선(BL)의 전위(VWBL2)는 용량 소자(MC1)의 용량을 Cs로 하고, 배선(BL)의 기생 용량을 CB로 하고, 하기 식으로 나타내어진다.
VWBL2=(VWB-Vth)×Cs/(CB+Cs)
단계(S2-7)에서는, 배선(BL)의 전위(VWBL2)를 단자(SOUT)에 출력하는 동작이 행해진다. 구체적으로는 열 디코더(102)에 의하여 트랜지스터(BLTR)의 소스-드레인 사이를 도통 상태로 함으로써 배선(BL)의 전위(VWBL2)가 버퍼 회로(104)의 입력 단자에 입력되고, 버퍼 회로(104)의 출력 단자로부터 단자(SOUT)로 전위(VWBL2)가 출력된다.
단계(S2-8)에서는, 검사 회로(500)에서 단자(SOUT)로부터 입력된 전위(VWBL2)를 디지털 변환하여, 기억 장치(503)에 보존하는 동작이 행해진다. 버퍼 회로(104)의 출력 단자는 아날로그 디지털 변환 회로(501)의 입력 단자와 접속되어 있기 때문에 아날로그 디지털 변환 회로(501)의 입력 단자에는 전위(VWBL2)가 입력되어 디지털 변환된다. 디지털 변환된 전위(VWBL2)는 디지털 시그널 프로세서(502)를 통하여 기억 장치(503)에 보존된다.
≪단계(S3)≫
단계(S3-1)에서는, 단계(S1)에서 얻어진 전위(VWBL1), 및 단계(S2)에서 얻어진 전위(VWBL2)를 기억 장치(503)로부터 판독하고, 디지털 시그널 프로세서(502)로 송신하는 동작이 행해진다.
그 후, 단계(S3-2)에서, 디지털 시그널 프로세서(502)에 의하여 VWBL2/VWBL1이 계산된다.
또한, 단계(S1)의 VWBL1을 나타내는 식, 및 단계(S2)의 VWBL2을 나타내는 식으로부터 하기 식을 얻을 수 있다.
VWBL2/VWBL1=(VWB-Vth)/VWB
VWBL2/VWBL1는 디지털 시그널 프로세서(502)로 얻어진 계산치, VWB는 기록 전위이고, 둘 다 이미 알고 있는 것이다. 즉, VWBL2/VWBL1 및 VWB를 대입함으로써 Vth를 산출할 수 있다. 이로써, 용량 소자(MC1)의 유지 용량 및 배선(BL)의 기생 용량(CB)의 편차의 영향을 받지 않은 트랜지스터(OSTR1)의 문턱 전압(Vth)을 산출할 수 있다.
단계(S1)~단계(S3)를 메모리 셀(200[1,1])~메모리 셀(200[m,n])에 대하여 행함으로써, 메모리 셀 어레이(103)의 모든 트랜지스터(OSTR1)의 문턱 전압(Vth)을 취득할 수 있다.
상술한 방법에 의하여, 기억 장치 내의 기록 트랜지스터의 문턱 전압(Vth)의 편차를 파악할 수 있다. 이로써, 반도체 장치, 또는 기억 장치의 평가를 할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 2)
다음에, 실시형태 1에서 설명한 기록 트랜지스터의 문턱 전압을 산출할 수 있는, 메모리 셀(210)과는 다른 메모리 셀에 대하여 설명한다.
도 8의 (A)~(C)에 문턱 전압을 산출할 수 있는 메모리 셀의 일례를 나타내었다.
≪메모리 셀의 구성예 1≫
도 8의 (A)는 2개의 트랜지스터, 및 1개의 용량 소자를 갖는 메모리 셀을 나타낸 것이다. 메모리 셀(220)은 트랜지스터(OSTR2)와, 트랜지스터(SiTR1)와, 유지 노드(FN2)와, 용량 소자(MC2)를 갖는다.
트랜지스터(OSTR2)의 소스 및 드레인 중 한쪽은 배선(WBL)과 전기적으로 접속되고, 트랜지스터(OSTR2)의 소스 및 드레인 중 다른 쪽은 유지 노드(FN2)와 전기적으로 접속되고, 트랜지스터(OSTR2)의 게이트는 배선(WWL)과 전기적으로 접속되어 있다. 트랜지스터(SiTR1)의 소스 및 드레인 중 한쪽은 배선(RBL)과 전기적으로 접속되고, 트랜지스터(SiTR1)의 소스 및 드레인 중 다른 쪽은 배선(SL)과 전기적으로 접속되고, 트랜지스터(SiTR1)의 게이트는 유지 노드(FN2)와 전기적으로 접속되어 있다. 용량 소자(MC2)의 한쪽 전극은 유지 노드(FN2)와 전기적으로 접속되고, 용량 소자(MC2)의 다른 쪽 전극은 배선(RWL)과 전기적으로 접속되어 있다.
유지 노드(FN2)는, 메모리 셀(220)에서의 데이터 유지부이다. 트랜지스터(OSTR2)는 유지 노드(FN2)와 배선(WBL)을 접속하는 스위치로서 기능한다.
배선(WBL)에는 기록용 신호가 입력된다. 배선(RBL)에는 판독용 신호가, 배선(WWL)에는 메모리 선택용 신호가 입력된다. 배선(RWL)은 용량 소자(MC2)용의 배선이고, GND전위가 입력된다.
데이터의 기록은 배선(SL)에 일정 전압을 부여한 상태에서, 트랜지스터(OSTR2)를 도통 상태로 하여, 유지 노드(FN2)와 배선(WBL)을 도통함으로써 행해진다. 데이터의 판독은 먼저 배선(RBL), 배선(SL)에 일정 전압을 부여한다. 유지 노드(FN2)의 전압에 따라, 트랜지스터(SiTR1)의 소스-드레인 사이를 흐르는 전류값이 변동된다. 트랜지스터(SiTR1)의 소스-드레인 전류에 의하여 배선(RBL)이 충전 또는 방전되기 때문에, 배선(RBL)의 전압을 검출함으로써 메모리 셀(220)에 유지된 데이터값을 판독할 수 있다.
메모리 셀(220)을 실시형태 1에 따른 메모리 셀(200[i,j])로서 사용하는 경우, 배선(WBL)을 트랜지스터(BLTR[j])의 소스-드레인을 통하여 버퍼 회로(104)의 입력 단자에 접속하는 구성으로 하면 좋다.
≪메모리 셀의 구성예 2≫
도 8의 (B)는 3개의 트랜지스터, 및 1개의 용량 소자를 갖는 메모리 셀을 나타낸 것이다. 메모리 셀(230)은 트랜지스터(OSTR3)와, 트랜지스터(SiTR2)와, 트랜지스터(SiTR3)와, 유지 노드(FN3)와, 용량 소자(MC3)를 갖는다.
트랜지스터(OSTR3)의 소스 및 드레인 중 한쪽은 배선(WBL)과 전기적으로 접속되고, 트랜지스터(OSTR3)의 소스 및 드레인 중 다른 쪽은 유지 노드(FN3)와 전기적으로 접속되고, 트랜지스터(OSTR3)의 게이트는 배선(WWL)과 전기적으로 접속되어 있다. 트랜지스터(SiTR2)의 소스 및 드레인 중 한쪽은 배선(RBL)과 전기적으로 접속되고, 트랜지스터(SiTR2)의 소스 및 드레인 중 다른 쪽은 트랜지스터(SiTR3)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(SiTR2)의 게이트는 배선(RWL)과 전기적으로 접속되어 있다. 트랜지스터(SiTR3)의 소스 및 드레인 중 다른 쪽은 배선(SL)과 전기적으로 접속되고, 트랜지스터(SiTR3)의 게이트는 유지 노드(FN3)와 전기적으로 접속되어 있다. 용량 소자(MC3)의 한쪽 전극은 유지 노드(FN3)와 전기적으로 접속되고, 용량 소자(MC3)의 다른 쪽 전극은 배선(CNODE)과 전기적으로 접속되어 있다.
유지 노드(FN3)는, 메모리 셀(230)에서의 데이터 유지부이다. 트랜지스터(OSTR3)는 유지 노드(FN3)와 배선(WBL)을 도통하는 스위치로서 기능한다. 배선(CNODE)은 용량 소자(MC3)용의 배선이고, 기록 동작, 및 판독 동작 시에, 용량 소자(MC3)의 단자에 일정 전압을 공급하기 위한 배선이다.
데이터의 기록은 트랜지스터(OSTR3)를 도통 상태로 하여, 유지 노드(FN3)와 배선(WBL)을 도통함으로써 행해진다. 데이터의 판독은 먼저 배선(RBL), 배선(SL)에 일정 전압을 부여한 상태에서 트랜지스터(SiTR2)를 도통 상태로 함으로써 행해진다. 유지 노드(FN3)의 전압에 따라, 트랜지스터(SiTR3)의 소스-드레인 사이를 흐르는 전류값이 변동된다. 트랜지스터(SiTR3)의 소스-드레인 전류에 의하여 배선(RBL)이 충전 또는 방전되기 때문에, 배선(RBL)의 전압을 검출함으로써 메모리 셀(230)에 유지되어 있는 데이터값을 판독할 수 있다.
메모리 셀(230)을 실시형태 1에 따른 메모리 셀(200[i,j])로서 사용하는 경우, 배선(WBL)을 트랜지스터(BLTR[j])의 소스-드레인을 통하여 버퍼 회로(104)의 입력 단자에 접속하는 구성으로 하면 좋다.
≪메모리 셀의 구성예 3≫
도 8의 (C)는 3개의 트랜지스터, 및 1개의 용량 소자를 갖는 메모리 셀을 나타낸 것이다. 메모리 셀(240)은 트랜지스터(OSTR4)와, 트랜지스터(SiTR4)와, 트랜지스터(SiTR5)와, 유지 노드(FN4)와, 용량 소자(MC4)를 갖는다. 또한, 메모리 셀(240)은 메모리 셀(230)의 배선(RBL)과 배선(WBL)을 일체화하여 하나의 배선(BL)으로 합친 구성이기도 하다.
트랜지스터(OSTR4)의 소스 및 드레인 중 한쪽은 배선(BL)과 전기적으로 접속되고, 트랜지스터(OSTR4)의 소스 및 드레인 중 다른 쪽은 유지 노드(FN4)와 전기적으로 접속되고, 트랜지스터(OSTR4)의 게이트는 배선(WWL)과 전기적으로 접속되어 있다. 트랜지스터(SiTR4)의 소스 및 드레인 중 한쪽은 배선(BL)과 전기적으로 접속되고, 트랜지스터(SiTR4)의 소스 및 드레인 중 다른 쪽은 트랜지스터(SiTR5)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 트랜지스터(SiTR4)의 게이트는 배선(RWL)과 전기적으로 접속되어 있다. 트랜지스터(SiTR5)의 소스 및 드레인 중 다른 쪽은 배선(SL)과 전기적으로 접속되고, 트랜지스터(SiTR5)의 게이트는 유지 노드(FN4)와 전기적으로 접속되어 있다. 용량 소자(MC4)의 한쪽 전극은 유지 노드(FN4)와 전기적으로 접속되고, 용량 소자(MC4)의 다른 쪽 전극은 배선(CNODE)과 전기적으로 접속되어 있다.
유지 노드(FN4)는, 메모리 셀(240)에서의 데이터 유지부이다. 트랜지스터(OSTR4)는 유지 노드(FN4)와 배선(BL)을 도통하는 스위치로서 기능한다. 배선(CNODE)은 용량 소자(MC4)용의 배선이고, 기록 동작, 및 판독 동작 시에, 용량 소자(MC4)의 단자에 일정 전압을 공급하기 위한 배선이다.
데이터의 기록은 트랜지스터(OSTR4)를 도통 상태로 하여, 유지 노드(FN4)와 배선(BL)을 도통함으로써 행해진다. 데이터의 판독은 먼저 배선(BL), 배선(SL)에 일정 전압을 부여한 상태에서 트랜지스터(SiTR4)를 도통 상태로 함으로써 행해진다. 유지 노드(FN4)의 전압에 따라, 트랜지스터(SiTR5)의 소스-드레인 사이를 흐르는 전류값이 변동된다. 트랜지스터(SiTR5)의 소스-드레인 전류에 의하여 배선(BL)이 충전 또는 방전되기 때문에, 배선(BL)의 전압을 검출함으로써 메모리 셀(240)에 유지되어 있는 데이터값을 판독할 수 있다.
메모리 셀(240)을 실시형태 1에 따른 메모리 셀(200[i,j])로서 사용하는 경우, 배선(BL)을 트랜지스터(BLTR[j])의 소스-드레인을 통하여 버퍼 회로(104)의 입력 단자에 접속하는 구성으로 하면 좋다.
또한, 메모리 셀(240)과 마찬가지로 상술한 메모리 셀(220)에 대해서도 배선(RBL)과 배선(WBL)을 일체화하여 하나의 배선으로 합친 구성의 메모리 셀로 하여도 실시형태 1에 적용할 수 있다.
트랜지스터(OSTR2)~트랜지스터(OSTR4)는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 것이 바람직하다. 채널 형성 영역에 산화물 반도체를 가짐으로써 소스-드레인 사이를 흐르는 오프 전류(누설 전류)를 극히 작게 할 수 있다. 그러므로, 유지 노드(FN2)~유지 노드(FN4)의 전압의 변동을 억제할 수 있다. 즉, 메모리 셀(220), 메모리 셀(230), 메모리 셀(240)을 비휘발성의 기억 회로, 또는 전원 공급 없이 장기간 데이터를 유지할 수 있는 기억 회로로서 동작시킬 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 기재된 트랜지스터(OSTR1)~트랜지스터(OSTR4)에 적용 가능한 OS 트랜지스터의 구조에 대하여 설명한다.
＜트랜지스터의 구성예 1＞
도 9의 (A)~(C)는 트랜지스터(400a)의 상면도 및 단면도이다. 도 9의 (A)는 상면도이다. 도 9의 (B)는 도 9의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 9의 (C)는 도 9의 (A)에서의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도 9의 (A)에 도시된 상면도에서는 도면의 명료화를 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점쇄선 A1-A2를 트랜지스터(400a)의 채널 길이 방향, 일점쇄선 A3-A4를 트랜지스터(400a)의 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(400a)는 기판(450)과, 기판(450) 위의 절연막(401)과, 절연막(401) 위의 도전막(414)과, 도전막(414)을 덮도록 형성된 절연막(402)과, 절연막(402) 위의 절연막(403)과, 절연막(403) 위의 절연막(404)과, 절연막(404) 위에 금속 산화물(431), 금속 산화물(432)의 순으로 형성된 적층과, 금속 산화물(432)의 상면 및 측면과 접하는 도전막(421)과, 마찬가지로 금속 산화물(432)의 상면 및 측면과 접하는 도전막(423)과, 도전막(421) 위의 도전막(422)과, 도전막(423) 위의 도전막(424)과, 도전막(422) 및 도전막(424) 위의 절연막(405)과, 금속 산화물(431), 금속 산화물(432), 도전막(421)~도전막(424), 및 절연막(405)과 접하는 금속 산화물(433)과, 금속 산화물(433) 위의 절연막(406)과, 절연막(406) 위의 도전막(411)과, 도전막(411) 위의 도전막(412)과, 도전막(412) 위의 도전막(413)과, 도전막(413)을 덮도록 형성된 절연막(407)과, 절연막(407) 위의 절연막(408)을 갖는다. 또한, 금속 산화물(431), 금속 산화물(432), 및 금속 산화물(433)을 합쳐서 금속 산화물(430)이라고 부른다.
금속 산화물(432)은 반도체이며, 트랜지스터(400a)의 채널로서의 기능을 갖는다.
또한, 금속 산화물(431) 및 금속 산화물(432)은 영역(441) 및 영역(442)을 갖는다. 영역(441)은 도전막(421)과, 금속 산화물(431), 금속 산화물(432)이 접하는 영역의 근방에 형성되고, 영역(442)은 도전막(423)과, 금속 산화물(431), 금속 산화물(432)이 접하는 영역의 근방에 형성된다.
영역(441), 영역(442)은 저저항 영역으로서의 기능을 갖는다. 금속 산화물(431), 금속 산화물(432)은 영역(441)을 가짐으로써 도전막(421)과의 사이의 콘택트 저항을 저감할 수 있다. 마찬가지로, 금속 산화물(431), 금속 산화물(432)은 영역(442)을 가짐으로써 도전막(423)과의 사이의 콘택트 저항을 저감할 수 있다.
도전막(421), 도전막(422)은 트랜지스터(400a)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는다. 도전막(423), 도전막(424)은 트랜지스터(400a)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖는다.
도전막(422)은 도전막(421)보다도 산소를 투과하기 어려운 기능을 갖는다. 이로써, 산화로 인한 도전막(421)의 도전율의 저하를 방지할 수 있다.
마찬가지로, 도전막(424)은 도전막(423)보다도 산소를 투과하기 어려운 기능을 갖는다. 이로써, 산화로 인한 도전막(423)의 도전율의 저하를 방지할 수 있다.
도전막(411)~도전막(413)은 트랜지스터(400a)의 제 1 게이트 전극으로서의 기능을 갖는다.
도전막(411), 도전막(413)은 도전막(412)보다도 산소를 투과하기 어려운 기능을 갖는다. 이로써, 산화로 인한 도전막(412)의 도전율의 저하를 방지할 수 있다.
절연막(406)은 트랜지스터(400a)의 제 1 게이트 절연막으로서의 기능을 갖는다.
도전막(414)은 트랜지스터(400a)의 제 2 게이트 전극으로서의 기능을 갖는다.
도전막(411)~도전막(413)과 도전막(414)은 같은 전위가 공급되어도 좋고, 다른 전위가 공급되어도 좋다. 또한 도전막(414)은 경우에 따라 생략하여도 좋다.
절연막(401)~절연막(404)은 트랜지스터(400a)의 하지 절연막으로서의 기능을 갖는다. 또한, 절연막(402)~절연막(404)은 트랜지스터(400a)의 제 2 게이트 절연막으로서의 기능도 갖는다.
절연막(405)~절연막(408)은 트랜지스터(400a)의 보호 절연막 또는 층간 절연막으로서의 기능을 갖는다.
도 9의 (C)에 도시된 바와 같이, 금속 산화물(432)의 측면은 도전막(411)으로 둘러싸여 있다. 상기 구성을 취함으로써, 도전막(411)의 전계에 의하여, 금속 산화물(432)을 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 금속 산화물(432)의 전체(벌크)에 채널이 형성되기 때문에 s-channel 구조는 트랜지스터의 소스-드레인 사이에 대전류를 흘려보낼 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치는 집적도가 높은, 고밀도화된 반도체 장치로 할 수 있다.
트랜지스터(400a)에서 게이트 전극으로서 기능하는 영역은, 절연막(405) 등에 형성된 개구부를 메우도록 자기 정합(Self-align)적으로 형성된다.
도 9의 (B)에 도시된 바와 같이, 도전막(411)과 도전막(422)은 절연막을 사이에 개재(介在)하여 서로 중첩되는 영역을 갖는다. 마찬가지로 도전막(411)과 도전막(424)은 절연막을 사이에 개재하고 서로 중첩되는 영역을 갖는다. 이들 영역은 게이트 전극과, 소스 전극 또는 드레인 전극 사이에 생긴 기생 용량으로서 기능하고, 트랜지스터(400a)의 동작 속도를 저하시킬 원인이 될 수 있다. 트랜지스터(400a)에 절연막(405)을 제공함으로써 상술한 기생 용량을 저하시킬 수 있다. 절연막(405)은 비유전율이 낮은 재료로 이루어지는 것이 바람직하다.
도 10의 (A)는 트랜지스터(400a)의 중앙부를 확대한 것이다. 도 10의 (A)에서 도전막(411)의 저면이 절연막(406) 및 금속 산화물(433)을 개재하여 금속 산화물(432)의 상면과 평행하게 면하는 영역의 길이를 폭(LG)으로서 도시하였다. 폭(LG)은 게이트 전극의 선폭을 나타낸다. 또한, 도 10의 (A)에서 도전막(421)과 도전막(423) 사이의 길이를 폭(LSD)으로서 도시하였다. 폭(LSD)은 소스 전극과 드레인 전극 사이의 길이를 나타낸다.
폭(LSD)은 최소 가공 치수로 결정되는 경우가 많다. 도 10의 (A)에 도시된 바와 같이 폭(LG)은 폭(LSD)보다 작다. 즉, 트랜지스터(400a)는 게이트 전극의 선폭을 최소 가공 치수보다 작게 할 수 있다. 구체적으로는 폭(LG)은 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
도 10의 (A)에서 도전막(421) 및 도전막(422)의 두께의 합계, 또는 도전막(423) 및 도전막(424)의 두께의 합계를 높이(HSD)라고 나타내었다.
절연막(406)의 두께를 높이(HSD) 이하로 함으로써, 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 인가될 수 있게 되어 바람직하다. 절연막(406)의 두께는 30nm 이하, 바람직하게는 10nm 이하로 한다.
또한, 도전막(422)과 도전막(411) 사이에 형성되는 기생 용량, 및 도전막(424)과 도전막(411) 사이에 형성되는 기생 용량의 값은 절연막(405)의 두께에 반비례한다. 예를 들어, 절연막(405)의 두께를 절연막(406)의 두께의 3배 이상, 바람직하게는 5배 이상으로 함으로써 기생 용량은 무시할 수 있을 만큼 작게 되어 바람직하다. 결과적으로, 트랜지스터(400a)를 고주파수로 동작시킬 수 있다.
이하에서, 트랜지스터(400a)의 각 구성 요소에 대하여 설명한다.
≪금속 산화물층≫
우선, 금속 산화물(431)~금속 산화물(433)에 적용 가능한 금속 산화물에 대하여 설명한다.
트랜지스터(400a)는 비도통 상태에서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 낮은 것이 적합하다. 오프 전류가 낮은 트랜지스터로서는 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터를 들 수 있다.
금속 산화물(432)은 예를 들어, 인듐(In)을 포함하는 산화물 반도체이다. 금속 산화물(432)은 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 금속 산화물(432)은 원소 M을 포함하는 것이 바람직하다. 원소 M은 바람직하게는 알루미늄(Al), 갈륨(Ga), 이트륨(Y) 또는 주석(Sn) 등으로 한다. 원소 M에 적용할 수 있는 다른 원소로서는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 마그네슘(Mg) 등을 들 수 있다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는 원소 M은 예를 들어, 금속 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 금속 산화물(432)은 아연(Zn)을 포함하면 바람직하다. 금속 산화물은 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
다만, 금속 산화물(432)은 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 금속 산화물(432)은 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등의, 인듐을 포함하지 않고 아연을 포함한 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함한 산화물 반도체, 인듐을 포함하지 않고 주석을 포함한 산화물 반도체 등이라도 좋다.
금속 산화물(432)로서는 예를 들어, 에너지 갭이 큰 산화물 반도체를 사용한다. 금속 산화물(432)의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
금속 산화물(432)은 후술하는 CAAC-OS막인 것이 바람직하다.
예를 들어, 금속 산화물(431) 및 금속 산화물(433)은 금속 산화물(432)을 구성하는 산소 외의 원소 1종, 또는 2종 이상으로 구성되는 금속 산화물이다. 금속 산화물(432)을 구성하는 산소 외의 원소 1종, 또는 2종 이상으로부터 금속 산화물(431) 및 금속 산화물(433)이 구성되기 때문에 금속 산화물(431)과 금속 산화물(432)의 계면, 및 금속 산화물(432)과 금속 산화물(433)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 금속 산화물(431)이 In-M-Zn 산화물일 경우, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 금속 산화물(431)을 스퍼터링법으로 성막하는 경우, 상기의 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:3:2, In:M:Zn=1:3:4 등이 바람직하다.
또한, 금속 산화물(432)이 In-M-Zn 산화물일 경우, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 금속 산화물(432)을 스퍼터링법으로 성막하는 경우, 상기 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 특히, 스퍼터링 타깃으로서, 원자수비 In:Ga:Zn=4:2:4.1을 사용할 경우, 성막되는 금속 산화물(432)의 원자수비는, In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 금속 산화물(433)이 In-M-Zn 산화물일 경우, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 예를 들어, In:M:Zn=1:3:2, In:M:Zn=1:3:4 등이 바람직하다. 또한, 금속 산화물(433)은 금속 산화물(431)과 같은 종류의 금속 산화물을 사용하여도 상관없다.
또한, 금속 산화물(431) 또는 금속 산화물(433)이 인듐을 포함하지 않아도 상관없는 경우가 있다. 예를 들어, 금속 산화물(431) 또는 금속 산화물(433)이 산화 갈륨이라도 상관없다.
다음에, 금속 산화물(431)~금속 산화물(433)의 적층으로 구성되는 금속 산화물(430)의 기능 및 그 효과에 대하여 도 10의 (B)에 도시된 에너지 밴드 구조도를 참조하여 설명한다. 도 10의 (B)는 도 10의 (A)에서 쇄선 Y1-Y2로 나타낸 부위의 에너지 밴드 구조를 나타낸 것이다. 또한, 도 10의 (B)는 트랜지스터(400a)의 채널 형성 영역과 그 근방의 에너지 밴드 구조를 나타낸다.
도 10의 (B) 중, Ec(404), Ec(431), Ec(432), Ec(433), Ec(406)는 각각 절연막(404), 금속 산화물(431), 금속 산화물(432), 금속 산화물(433), 절연막(406)의 전도대 하단의 에너지를 나타낸 것이다.
여기서, 진공 준위와 전도대 하단의 에너지와의 차(「전자 친화력」이라고도 함)는, 진공 준위와 가전자대 상단의 에너지와의 차(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연막(404)과 절연막(406)은 절연체이기 때문에 Ec(406)과 Ec(404)는, Ec(431), Ec(432), 및 Ec(433)보다도 진공 준위에 가깝다(전자 친화력이 작다).
금속 산화물(432)은 금속 산화물(431) 및 금속 산화물(433)보다도 전자 친화력이 큰 금속 산화물을 사용한다. 예를 들어, 금속 산화물(432)로서 금속 산화물(431) 및 금속 산화물(433)보다도 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 금속 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 갖는다. 그러므로, 금속 산화물(433)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상으로 한다.
이때, 게이트 전압을 인가하면, 금속 산화물(431), 금속 산화물(432), 금속 산화물(433) 중, 전자 친화력이 큰 금속 산화물(432)에 채널이 형성된다.
이때, 전자는 금속 산화물(431), 금속 산화물(433) 중이 아니라 금속 산화물(432) 중을 주로 이동한다. 그러므로, 금속 산화물(431)과 절연막(404)의 계면, 또는 금속 산화물(433)과 절연막(406)의 계면에 전자의 흐름을 저해하는 계면 준위가 많이 존재하더라도 트랜지스터의 온 전류에는 거의 영향을 미치지 않는다. 금속 산화물(431), 및 금속 산화물(433)은 절연막처럼 기능한다.
금속 산화물(431)과 금속 산화물(432) 사이에 금속 산화물(431)과 금속 산화물(432)의 혼합 영역을 갖는 경우가 있다. 또한, 금속 산화물(432)과 금속 산화물(433) 사이에 금속 산화물(432)과 금속 산화물(433)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮게 된다. 그러므로, 금속 산화물(431), 금속 산화물(432) 및 금속 산화물(433)의 적층체는 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
금속 산화물(431)과 금속 산화물(432)의 계면, 또는 금속 산화물(432)과 금속 산화물(433)의 계면은 상술한 바와 같이 계면 준위 밀도가 작기 때문에 금속 산화물(432) 중에서 전자의 이동이 저해될 일이 적고, 트랜지스터의 온 전류를 높게 할 수 있다.
예를 들어, 트랜지스터 중의 전자의 이동은 채널 형성 영역의 물리적인 요철이 큰 경우에 저해된다. 트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 금속 산화물(432)의 상면 또는 하면(피형성면, 여기에서는 금속 산화물(431)의 상면)의 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는 에스아이아이 나노테크놀로지 주식회사(SII Nano Technology Inc.) 제조, 주사형 프로브 현미경 시스템 SPA-500 등을 이용하여 측정할 수 있다.
채널이 형성되는 영역 중의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다. 예를 들어, 금속 산화물(432)이 산소 결손(VO라고도 표기하는 경우가 있음)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다도 산소가 들어가는 것이 더 안정된다. 따라서, 금속 산화물(432) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높일 수 있는 경우가 있다.
예를 들어, 금속 산화물(432)의 어느 깊이 또는 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
금속 산화물(432)의 산소 결손을 저감시키기 위하여, 예를 들어, 절연막(404)에 포함되는 과잉 산소를 금속 산화물(431)을 통하여 금속 산화물(432)까지 이동시키는 방법 등이 있다. 이 경우, 금속 산화물(431)은 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 금속 산화물(432)의 전체에 채널이 형성된다. 따라서, 금속 산화물(432)이 두꺼울수록 채널 영역은 크게 된다. 즉, 금속 산화물(432)이 두꺼울수록 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 금속 산화물(433)의 두께는 얇을수록 바람직하다. 금속 산화물(433)은 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 갖고 있으면 된다. 한편, 금속 산화물(433)은 채널이 형성되는 금속 산화물(432)에, 인접한 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 그러므로, 금속 산화물(433)은 어느 정도의 두께를 갖는 것이 바람직하다. 금속 산화물(433)은 예를 들어 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 가지면 좋다. 또한, 금속 산화물(433)은 절연막(404) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는 금속 산화물(431)은 두껍고, 금속 산화물(433)은 얇은 것이 바람직하다. 금속 산화물(431)은 예를 들어 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 가지면 좋다. 금속 산화물(431)의 두께를 두껍게 함으로써, 인접한 절연체와 금속 산화물(431)과의 계면으로부터 채널이 형성되는 금속 산화물(432)까지의 거리를 길게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 금속 산화물(431)은 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께의 영역을 갖고 있으면 된다.
예를 들어, 금속 산화물(432)과 금속 산화물(431) 사이에, SIMS 분석에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다. 또한, 금속 산화물(432)과 금속 산화물(433) 사이에, SIMS에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다.
또한, 금속 산화물(432)의 수소 농도를 저감하기 위하여 금속 산화물(431) 및 금속 산화물(433)의 수소 농도를 저감하면 바람직하다. 금속 산화물(431) 및 금속 산화물(433)은 SIMS로 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 금속 산화물(432)의 질소 농도를 저감하기 위하여 금속 산화물(431) 및 금속 산화물(433)의 질소 농도를 저감하면 바람직하다. 금속 산화물(431) 및 금속 산화물(433)은 SIMS에 의하여 측정하였을 때의 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
금속 산화물(431)~금속 산화물(433)의 성막은 스퍼터링법, CVD(Chemical Vapor Deposition)법, MBE(Molecular Beam Epitaxy)법, 또는 PLD(Pulsed Laser Deposition)법, ALD(Atomic Layer Deposition)법 등을 사용하여 행하면 좋다.
금속 산화물(431), 금속 산화물(432)을 형성한 후, 제 1 가열 처리를 행하면 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하로 행하면 좋다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 행한다. 제 1 가열 처리는 감압 상태에서 행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기로 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기로 가열 처리를 행하여도 좋다. 제 1 가열 처리에 의하여, 금속 산화물(431), 금속 산화물(432)의 결정성을 높이는 것이나, 수소나 물 등의 불순물을 제거하는 것이 가능하게 된다.
상술한 3층 구조는 일례이다. 예를 들어, 금속 산화물(431) 및 금속 산화물(433) 중 어느 한쪽이 없는 2층 구조로 하여도 좋다. 또는, 금속 산화물(431)의 위 또는 아래, 또는 금속 산화물(433)의 위 또는 아래에 금속 산화물(431), 금속 산화물(432), 및 금속 산화물(433)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 하여도 좋다. 또는, 금속 산화물(431) 위, 금속 산화물(431) 아래, 금속 산화물(433) 위, 금속 산화물(433) 아래 중 어느 2부분 이상에 금속 산화물(431), 금속 산화물(432), 및 금속 산화물(433)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수(整數))로 하여도 상관없다.
≪기판≫
기판(450)으로서는, 예를 들어, 절연체 기판, 반도체 기판 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등으로 이루어지는 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인듐 인, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등을 들 수 있다. 나아가, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(450)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(450)에 전치하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(450)으로서 섬유를 포함하는 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 또한 기판(450)이 신축성을 가져도 좋다. 또한, 기판(450)은, 접거나 잡아당기는 것을 멈추었을 때, 원래의 형상으로 돌아가는 성질을 가져도 된다. 또는 원래의 형상으로 돌아오지 않는 성질을 가져도 좋다. 기판(450)의 두께는, 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더욱 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(450)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(450)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접거나 잡아당기는 것을 멈추었을 때, 원래의 형상으로 돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등에 의하여 기판(450) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(450)으로서는, 예를 들어, 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(450)은, 선팽창률이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(450)의 재질로서는, 예를 들어 선 팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 것이면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는, 선팽창률이 낮기 때문에, 가요성 기판인 기판(450)으로서 적합하다.
≪하지 절연막≫
절연막(401)은 기판(450)과 도전막(414)을 전기적으로 분리하는 기능을 갖는다.
절연막(401) 또는 절연막(402)은, 단층 구조 또는 적층 구조의 절연막으로 형성된다. 절연막을 구성하는 재료에는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등이 있다.
또한, 절연막(402)으로서, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실레인 등과, 산소 또는 아산화질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여도 좋다.
또한, 절연막(402)을 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 수행하여도 좋다.
절연막(404)은 산화물을 포함하는 것이 바람직하다. 특히 가열에 의하여 일부 산소가 탈리되는 산화물 재료를 포함하는 것이 바람직하다. 적합하게는, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 막은, 가열에 의하여 일부 산소가 탈리된다. 절연막(404)으로부터 탈리된 산소는 금속 산화물(430)에 공급되어, 금속 산화물(430)의 산소 결손을 저감할 수 있다. 결과적으로, 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물막은, 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(404)은 금속 산화물(430)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다.
또는, 절연막(404)으로서 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용하여도 좋다.
절연막(404)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연막(404)의 성막을 행하면 좋다. 또는, 성막 후의 절연막(404)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성하여도 좋고, 양쪽의 수단을 조합하여도 좋다.
예를 들어, 성막 후의 절연막(404)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 이용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연막(404)을 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 행하여도 좋다.
절연막(403)은 절연막(404)에 포함되는 산소가 도전막(414)에 포함되는 금속과 결합되어, 절연막(404)에 포함되는 산소가 감소하는 것을 차단하는 패시베이션 기능을 갖는다.
절연막(403)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(403)을 제공함으로써 금속 산화물(430)로부터 산소가 외부로 확산되는 것과, 외부로부터 금속 산화물(430)로 수소나 물 등이 들어가는 것을 방지할 수 있다.
절연막(403)으로서는 예를 들어, 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 된다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
트랜지스터(400a)는 전하 포획층으로 전자를 주입함으로써, 문턱 전압을 제어할 수 있다. 전하 포획층은 절연막(402) 또는 절연막(403)에 제공하는 것이 바람직하다. 예를 들어, 절연막(403)을 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로 형성함으로써 전하 포획층으로서 기능시킬 수 있다.
≪게이트 전극≫
도전막(411)~도전막(414)은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 구성되는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전막(411)~도전막(414)으로서, 상술한 금속 산화물(431)~금속 산화물(433) 중 어느 하나의 재료를 사용하여도 좋다. 다만, 상술한 조건으로 형성한 금속 산화물(431)~금속 산화물(433)은 상술한 조건으로 형성한 채로는 반도체로서의 기능을 갖기 때문에 금속 산화물(431)~금속 산화물(433)이 도전체로서 기능하도록 별도 공정을 행할 필요가 있다. 구체적으로는, 도전막(411)~도전막(414)으로서, 금속 산화물(431)~금속 산화물(433) 중 어느 하나를 형성하고, 절연막(407)으로서 질화 실리콘을 CVD법 등 수소를 포함하는 플라즈마를 사용하여 성막함으로써 금속 산화물(431)~금속 산화물(433)의 저항을 낮게 할 수 있다. 이로써, 금속 산화물(431)~금속 산화물(433)을 도전체로서 도전막(411)~도전막(414)에 사용할 수 있다.
≪소스 전극, 드레인 전극≫
도전막(421)~도전막(424)은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 구성되는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전막(421)~도전막(424)에는 산화 이리듐, 산화 루테늄, 스트론튬 루테늄산염 등, 귀금속을 포함한 도전성 산화물을 사용하는 것이 바람직하다. 이들 도전성 산화물은, 산화물 반도체와 접하여도 산화물 반도체로부터 산소를 빼앗는 경우가 적어, 산화물 반도체에 산소 결손을 만들기 어렵다.
≪저저항 영역≫
영역(441), 영역(442)은 예를 들어, 도전막(421), 도전막(423)이 금속 산화물(431), 금속 산화물(432)의 산소를 추출함으로써 형성된다. 산소의 추출은 높은 온도로 가열할수록 일어나기 쉽다. 트랜지스터의 제작 공정에는 몇 가지의 가열 공정이 있기 때문에 영역(441), 영역(442)에는 산소 결손이 형성된다. 또한, 가열에 의하여 이 산소 결손의 사이트에 수소가 들어가 영역(441), 영역(442)에 포함되는 캐리어 농도가 증가한다. 그 결과, 영역(441), 영역(442)이 저저항화한다.
≪게이트 절연막≫
절연막(406)은 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연막(406)은 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
또한, 절연막(406)은 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 비유전율이 높은 절연체와 조합함으로써 열적으로 안정되고 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨 또는 산화 하프늄을 금속 산화물(433) 측에 가짐으로써 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 금속 산화물(432)에 혼입하는 것을 억제할 수 있다.
또한, 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 금속 산화물(433) 측에 가짐으로써 산화 알루미늄, 산화 갈륨 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 트랩 센터가 형성되는 경우가 있다. 이 트랩 센터는 전자를 포획함으로써 트랜지스터의 문턱 전압을 플러스 방향으로 변동할 수 있는 경우가 있다.
≪층간 절연막, 보호 절연막≫
절연막(405)은 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연막(405)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화실리콘 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연막(405)은 산화 실리콘 또는 산화질화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 수지와 조합함으로써 열적으로 안정되고 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연막(407)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(407)을 제공함으로써 금속 산화물(430)로부터 산소가 외부에 확산되는 것과, 외부로부터 금속 산화물(430)로 수소나 물 등이 들어가는 것을 방지할 수 있다.
절연막(407)으로서는 예를 들어, 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 된다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높기 때문에 절연막(407)에 적용하기에 바람직하다.
절연막(407)은 스퍼터링법, CVD법 등 산소를 포함하는 플라즈마를 사용하여 성막함으로써 절연막(405), 절연막(406)의 측면 및 표면에 산소를 첨가할 수 있다. 또한, 절연막(407)을 성막한 후, 어느 타이밍에서 제 2 가열 처리를 행하는 것이 바람직하다. 제 2 가열 처리에 의하여 절연막(405), 절연막(406)에 첨가된 산소가 절연막 중에 확산되어, 금속 산화물(430)에 도달하며 금속 산화물(430)의 산소 결손을 저감할 수 있다.
도 11의 (A), 및 도 11의 (B)는 절연막(407)을 성막할 때 절연막(405), 절연막(406)에 첨가된 산소가 제 2 가열 처리에 의하여 절연막 중에 확산되어, 금속 산화물(430)에 도달하는 모습을 나타낸 모식도이다. 도 11의 (A)는 도 9의 (B)의 단면도에서 산소가 확산되는 모습을 화살표로 나타내었다. 마찬가지로, 도 11의 (B)는 도 9의 (C)의 단면도에서 산소가 확산되는 모습을 화살표로 나타내었다.
도 11의 (A) 및 (B)에 나타낸 바와 같이, 절연막(406)의 측면에 첨가된 산소가 절연막(406)의 내부에 확산되어, 금속 산화물(430)에 도달한다. 또한, 절연막(407)과 절연막(405)의 계면 근방에 산소를 과잉으로 포함하는 영역(461), 영역(462), 및 영역(463)이 형성되는 경우가 있다. 영역(461)~영역(463)에 포함되는 산소는 절연막(405), 절연막(404)을 경유하여 금속 산화물(430)에 도달한다. 절연막(405)이 산화 실리콘을 포함하고, 절연막(407)이 산화 알루미늄을 포함하는 경우, 영역(461)~영역(463)은 실리콘과 알루미늄과 산소의 혼합층이 형성되는 경우가 있다.
절연막(407)은 산소를 차단하는 기능을 갖고, 산소가 절연막(407)보다 상방에 확산되는 것을 방지한다. 마찬가지로, 절연막(403)은 산소를 차단하는 기능을 갖고, 산소가 절연막(403)보다 하방에 확산되는 것을 방지한다.
또한, 제 2 가열 처리는 절연막(405), 절연막(406)에 첨가된 산소가 금속 산화물(430)까지 확산되는 온도로 행하면 좋다. 예를 들어, 제 1 가열 처리에 대한 기재를 참조하여도 상관없다. 또는, 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도가 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도차는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연막(404)으로부터 산소가 필요 이상으로 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열에 의하여 동등한 가열 처리를 겸할 수 있는 경우에는, 제 2 가열 처리는 행해지지 않아도 되는 경우가 있다.
이와 같이, 금속 산화물(430)은 절연막(407)의 성막 및 제 2 가열 처리에 의하여 상하 방향으로부터 산소가 공급될 수 있다.
또한, In-M-Zn 산화물 등, 산화 인듐을 포함하는 막을 절연막(407)으로서 성막함으로써 절연막(405), 절연막(406)에 산소를 첨가하여도 좋다.
절연막(408)은 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종류 이상을 포함한 절연체를 사용할 수 있다. 또한, 절연막(408)에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 수지를 사용할 수도 있다. 또한, 절연막(408)은 상기 재료의 적층이라도 좋다.
＜트랜지스터의 구성예 2＞
도 9에 나타낸 트랜지스터(400a)는 도전막(414) 및 절연막(402), 절연막(403)을 생략하여도 좋다. 그 경우의 예를 도 12에 나타내었다.
도 12의 (A)~(C)는 트랜지스터(400b)의 상면도 및 단면도이다. 도 12의 (A)는 상면도이다. 도 12의 (B)는 도 12의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 12의 (C)는 도 12의 (A)에서의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도 12의 (A)에 도시된 상면도에서는 도면의 명료화를 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점쇄선 A1-A2를 트랜지스터(400b)의 채널 길이 방향, 일점쇄선 A3-A4를 트랜지스터(400b)의 채널 폭 방향이라고 부르는 경우가 있다.
＜트랜지스터의 구성예 3＞
도 9에 나타낸 트랜지스터(400a)에서, 도전막(421), 도전막(423)은 게이트 전극(도전막(411)~도전막(413))과 중첩되는 부분의 막 두께를 얇게 하여도 좋다. 이 경우의 예를 도 13에 도시하였다.
도 13의 (A)~(C)은 트랜지스터(400c)의 상면도 및 단면도이다. 도 13의 (A)는 상면도이다. 도 13의 (B)는 도 13의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 13의 (C)는 도 13의 (A)에서의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도 13의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점쇄선 A1-A2를 트랜지스터(400c)의 채널 길이 방향, 일점쇄선 A3-A4를 트랜지스터(400c)의 채널 폭 방향이라고 부르는 경우가 있다.
도 13의 (B)의 트랜지스터(400c)에서, 게이트 전극과 중첩되는 부분의 도전막(421)이 박막화되어 그 위를 도전막(422)이 덮고 있다. 마찬가지로, 게이트 전극과 중첩되는 부분의 도전막(423)이 박막화되어 그 위를 도전막(424)이 덮고 있다.
트랜지스터(400c)는 도 13의 (B)에 도시된 바와 같은 구성으로 함으로써, 게이트 전극과 소스 전극 사이의 거리, 또는 게이트 전극과 드레인 전극 사이의 거리를 길게 할 수 있게 되어 게이트 전극과 소스 전극 및 드레인 전극 사이에 형성되는 기생 용량을 저감할 수 있게 된다. 그 결과, 고속 동작이 가능한 트랜지스터를 얻을 수 있다.
＜트랜지스터의 구성예 4＞
도 13에 도시된 트랜지스터(400c)에서, A3-A4 방향으로 금속 산화물(431), 금속 산화물(432)의 폭을 넓혀도 좋다. 이 경우의 예를 도 14에 도시하였다.
도 14의 (A)~(C)는 트랜지스터(400d)의 상면도 및 단면도이다. 도 14의 (A)는 상면도이다. 도 14의 (B)는 도 14의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 14의 (C)는 도 14의 (A)에서의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도 14의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점쇄선 A1-A2를 트랜지스터(400d)의 채널 길이 방향, 일점쇄선 A3-A4를 트랜지스터(400d)의 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(400d)는 도 14에 도시된 구성으로 함으로써 온 전류를 증대시킬 수 있다.
＜트랜지스터의 구성예 5＞
도 13에 도시된 트랜지스터(400c)에서, A3-A4 방향으로 금속 산화물(431), 금속 산화물(432)로 이루어지는 영역(이하 핀(FIN)이라고 부름)을 복수로 제공하여도 좋다. 그 경우의 예를 도 15에 도시하였다.
도 15의 (A)~(C)는 트랜지스터(400e)의 상면도 및 단면도이다. 도 15의 (A)는 상면도이다. 도 15의 (B)는 도 15의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 15의 (C)는 도 15의 (A)에서의 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 도 15의 (A)에 도시된 상면도에서는 도면의 명료화를 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점쇄선 A1-A2를 트랜지스터(400e)의 채널 길이 방향, 일점쇄선 A3-A4를 트랜지스터(400e)의 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(400e)는 금속 산화물(431a), 및 금속 산화물(432a)로 이루어지는 제 1 핀과, 금속 산화물(431b), 및 금속 산화물(432b)로 이루어지는 제 2 핀과, 금속 산화물(431c), 및 금속 산화물(432c)로 이루어지는 제 3 핀을 갖는다.
트랜지스터(400e)는 채널이 형성되는 금속 산화물(432a), 금속 산화물(432b), 금속 산화물(432c)을 게이트 전극이 둘러쌈으로써 채널 전체에 게이트 전계를 인가할 수 있게 되고, 온 전류가 높은 트랜지스터를 얻을 수 있다.
＜트랜지스터의 구성예 6＞
도 16의 (A)~(D)는 트랜지스터(400f)의 상면도 및 단면도이다. 도 16의 (A)는 트랜지스터(400f)의 상면도이고, 도 16의 (B)는 도 16의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 16의 (C)는 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 일점쇄선 A1-A2를 채널 길이 방향, 일점쇄선 A3-A4를 채널 폭 방향이라고 하는 경우가 있다. 트랜지스터(400f)도 트랜지스터(400a) 등과 마찬가지로 s-channel 구조의 트랜지스터이다. 트랜지스터(400f)에서는 게이트 전극을 구성하는 도전막(412)의 측면에 접하여 절연막(409)이 제공되어 있다. 절연막(409) 및 도전막(412)은 절연막(407)에 덮여 있다. 절연막(407)은 절연막(408)에 덮여 있다. 절연막(409)은 트랜지스터(400f)의 사이드 월 절연체로서 기능한다. 트랜지스터(400a)와 마찬가지로 게이트 전극을 도전막(411)~도전막(413)의 적층으로 하여도 좋다. 또한, 트랜지스터의 구성예 1에서 기재한 바와 같이, 게이트 전극의 도전막(411)~도전막(413)으로서, 금속 산화물(431)~금속 산화물(433) 중 어느 하나를 사용하여도 좋다. 이 경우, 금속 산화물(431)~금속 산화물(433)을 도전체로서 기능시키기 위하여 트랜지스터의 구성예 1의 게이트 전극에서 설명한 처리 방법을 행할 필요가 있다.
절연막(406) 및 도전막(412)은 적어도 일부가 도전막(414) 및 금속 산화물(432)과 중첩된다. 도전막(412)의 채널 길이 방향의 측면 단부와 절연막(406)의 채널 길이 방향의 측면 단부는 대략 일치하는 것이 바람직하다. 여기서, 절연막(406)은 트랜지스터(400f)의 게이트 절연체로서 기능하고, 도전막(412)은 트랜지스터(400f)의 게이트 전극으로서 기능하고, 절연막(409)은 트랜지스터(400f)의 사이드 월 절연체로서 기능한다.
금속 산화물(432)은, 금속 산화물(433) 및 절연막(406)을 개재하여 도전막(412)과 중첩되는 영역을 갖는다. 금속 산화물(431)의 외주가 금속 산화물(432)의 외주와 대략 일치하고, 금속 산화물(433)의 외주가 금속 산화물(431) 및 금속 산화물(432)의 외주보다도 외측에 위치하는 것이 바람직하다. 여기서는 금속 산화물(433)의 외주가 금속 산화물(431)의 외주보다 외측에 위치하는 형상이 되어 있지만, 본 실시형태에 나타낸 트랜지스터는 이에 한정되지 않는다. 예를 들어, 금속 산화물(431)의 외주가 금속 산화물(433)의 외주보다 외측에 위치하여도 좋고, 금속 산화물(431)의 측면 단부와, 금속 산화물(433)의 측면 단부가 대략 일치하는 형상으로 하여도 좋다.
도 16의 (D)에 도 16의 (B)의 부분 확대도를 도시하였다. 도 16의 (D)에 도시된 바와 같이, 금속 산화물(430)에는 영역(461a), 영역(461b), 영역(461c), 영역(461d), 및 영역(461e)이 형성되어 있다. 영역(461b)~영역(461e)은 영역(461a)에 비하여 도펀트 농도가 높고, 저저항화되어 있다. 또한, 영역(461b) 및 영역(461c)은 영역(461d) 및 영역(461e)에 비하여 수소 농도가 높고, 더 저저항화되어 있다. 예를 들어, 영역(461a)은 영역(461b) 또는 영역(461c)의 도펀트의 최대 농도에 대하여 5% 이하의 농도의 영역, 2% 이하의 농도의 영역, 또는 1% 이하의 농도의 영역으로 하면 좋다. 또한, 도펀트를 도너, 억셉터, 불순물 또는 원소라고 바꿔 말하여도 좋다.
도 16의 (D)에 도시된 바와 같이, 금속 산화물(430)에서, 영역(461a)은 도전막(412)과 대략 중첩되는 영역이고, 영역(461b), 영역(461c), 영역(461d) 및 영역(461e)은 영역(461a)을 제외한 영역이다. 영역(461b) 및 영역(461c)에서는, 금속 산화물(433)의 상면이 절연막(407)과 접한다. 영역(461d) 및 영역(461e)에서는, 금속 산화물(433)의 상면이 절연막(409) 또는 절연막(406)과 접한다. 즉, 도 16의 (D)에 도시된 바와 같이, 영역(461b)과 영역(461d)의 경계는 절연막(407)과 절연막(409)의 측면 단부의 경계와 중첩되는 부분이다. 영역(461c)과 영역(461e)의 경계에 대해서도 마찬가지이다. 여기서, 영역(461d) 및 영역(461e)의 일부가 금속 산화물(432)의 도전막(412)과 중첩되는 영역(채널 형성 영역)의 일부와 중첩되는 것이 바람직하다. 예를 들어, 영역(461d) 및 영역(461e)의 채널 길이 방향의 측면 단부는 도전막(412)의 측면 단부보다 거리(d)만큼 도전막(412)의 내측에 위치하는 것이 바람직하다. 이때, 절연막(406)의 막 두께(t406) 및 거리(d)는 0.25t406<d<t406를 만족시키는 것이 바람직하다.
이와 같이, 금속 산화물(430)의 도전막(412)과 중첩되는 영역의 일부에 영역(461d) 및 영역(461e)이 형성된다. 이로써, 트랜지스터(400f)의 채널 형성 영역과 저저항화된 영역(461d) 및 영역(461e)이 접하고, 영역(461d) 및 영역(461e)과, 영역(461a) 사이에 고저항의 오프 셋 영역이 형성되지 않기 때문에 트랜지스터(400f)의 온 전류를 증대시킬 수 있다. 또한, 영역(461d) 및 영역(461e)의 채널 길이 방향의 측면 단부가 상기 범위를 만족시키고 형성됨으로써, 영역(461d) 및 영역(461e)이 채널 형성 영역에 대하여 지나치게 깊이 형성되어 항상 도통 상태가 되는 것도 방지할 수 있다.
영역(461b), 영역(461c), 영역(461d) 및 영역(461e)은 이온 주입법 등의 이온 도핑 처리로 형성된다. 이로써, 도 16의 (D)에 도시된 바와 같이, 영역(461d) 및 영역(461a)의 경계는 금속 산화물(433)의 상면으로부터 금속 산화물(431)의 하면(下面) 방향으로 깊어짐에 따라 영역(461d)과 영역(461b)의 경계에 가까워지는 경우가 있다. 이때, 거리(d)는 일점쇄선 A1-A2 방향에서 도전막(412)의 가장 내측에 가까운, 영역(461d)과 영역(461a)의 경계와, 도전막(412)의 일점쇄선 A1-A2 방향에서의 A1 측의 측면 단부와의 거리로 한다. 마찬가지로, 영역(461e)과 영역(461a)의 경계가 금속 산화물(433)의 상면으로부터 금속 산화물(431)의 하면까지 깊어짐에 따라 영역(461e)과 영역(461c)의 경계에 가까워지는 경우가 있다. 이때, 거리(d)는 일점쇄선 A1-A2 방향에서 도전막(412)의 가장 내측의 가까운, 영역(461e)과 영역(461a)의 경계와, 도전막(412)의 일점쇄선 A1-A2 방향에서의 A2 측의 측면 단부와의 거리로 한다.
이 경우, 예를 들어, 금속 산화물(431) 중에 형성되는 영역(461d) 및 영역(461e)이 도전막(412)과 중첩되는 영역에 형성되지 않는 경우가 있다. 이 경우, 금속 산화물(431) 또는 금속 산화물(432)에 형성되는 영역(461d) 및 영역(461e) 중 적어도 일부가 도전막(412)과 중첩되는 영역에 형성되는 것이 바람직하다.
또한, 금속 산화물(431), 금속 산화물(432), 및 금속 산화물(433)의 절연막(407)과의 계면 근방에 저저항 영역(451) 및 저저항 영역(452)이 형성되는 것이 바람직하다. 저저항 영역(451) 및 저저항 영역(452)은 절연막(407)에 포함되는 원소의 적어도 하나가 포함된다. 저저항 영역(451) 및 저저항 영역(452)의 일부가 금속 산화물(432)의 도전막(412)과 중첩되는 영역(채널 형성 영역)과 대략 접하거나 이 영역의 일부와 중첩되는 것이 바람직하다.
또한, 금속 산화물(433)은 절연막(407)과 접하는 영역이 크기 때문에, 저저항 영역(451) 및 저저항 영역(452)은 금속 산화물(433)에 형성되기 쉽다. 금속 산화물(433)에서의 저저항 영역(451) 및 저저항 영역(452)은 금속 산화물(433)의 저저항 영역(451) 및 저저항 영역(452)이 아닌 영역(예를 들어, 금속 산화물(433)의 도전막(412)과 중첩되는 영역)보다 절연막(407)에 포함되는 원소의 농도가 높다.
영역(461b) 중에 저저항 영역(451)이 형성되고, 영역(461c) 중에 저저항 영역(452)이 형성된다. 금속 산화물(430)의 이상적인 구조는 예를 들어, 첨가 원소의 농도가 가장 높은 영역이 저저항 영역(451), 저저항 영역(452)이고, 다음으로 농도가 높은 영역이 영역(461b), 영역(461c) 중 저저항 영역(451), 저저항 영역(452)을 포함하지 않는 영역이고, 농도가 가장 낮은 영역이 영역(461a)인 것이다. 첨가 원소란, 영역(461b), 영역(461c)을 형성하기 위한 도펀트, 및 저저항 영역(451), 저저항 영역(452)에 절연막(407)으로부터 첨가되는 원소가 해당한다.
또한, 트랜지스터(400f)에서는 저저항 영역(451), 저저항 영역(452)이 형성되는 구성으로 하였지만, 본 실시형태에 기재된 반도체 장치는 반드시 이에 한정되는 것은 아니다. 예를 들어, 영역(461b) 및 영역(461c)의 저항이 충분히 낮은 경우, 저저항 영역(451) 및 저저항 영역(452)을 형성할 필요는 없다.
＜트랜지스터의 구성예 7＞
도 17의 (A) 및 (B)는 트랜지스터(680)의 상면도 및 단면도이다. 도 17의 (A)는 상면도이고, 도 17의 (A)에서의 일점쇄선 A-B 방향을 따라 자른 단면이 도 17의 (B)에 상당한다. 또한, 도 17의 (A) 및 (B)에서는 도면의 명료화를 위하여 일부의 요소를 확대, 축소 또는 생략하여 도시하였다. 또한, 일점쇄선 A-B 방향을 채널 길이 방향이라고 부르는 경우가 있다.
도 17의 (B)에 도시된 트랜지스터(680)는, 제 1 게이트로서 기능하는 도전막(689)과, 제 2 게이트로서 기능하는 도전막(688)과, 반도체(682)와, 소스 및 드레인으로서 기능하는 도전막(683) 및 도전막(684)과, 절연막(681)과, 절연막(685)과, 절연막(686)과, 절연막(687)을 갖는다.
도전막(689)은 절연 표면 위에 제공된다. 도전막(689)과 반도체(682)는 절연막(681)을 사이에 개재하여 서로 중첩된다. 또한, 도전막(688)과 반도체(682)는 절연막(685), 절연막(686), 및 절연막(687)을 사이에 개재하여 서로 중첩된다. 또한, 도전막(683) 및 도전막(684)은 반도체(682)에 접속된다.
도전막(689) 및 도전막(688)의 자세한 사항에 대해서는, 도 9에 도시된 도전막(411)~도전막(414)에 대한 기재를 참조하면 좋다.
도전막(689) 및 도전막(688)에는, 다른 전위가 공급되어도 좋고, 동시에 같은 전위가 공급되어도 좋다. 트랜지스터(680)는, 제 2 게이트 전극으로서 기능하는 도전막(688)이 제공됨으로써 문턱 전압을 안정화시킬 수 있다. 또한, 도전막(688)은 경우에 따라 생략하여도 좋다.
반도체(682)의 자세한 사항에 대해서는, 도 9에 도시된 금속 산화물(432)의 기재를 참조하면 좋다. 또한, 반도체(682)는 1층이라도 좋고, 복수의 반도체층의 적층이라도 좋다.
도전막(683) 및 도전막(684)의 자세한 사항에 대해서는, 도 9에 도시된 도전막(421)~도전막(424)의 기재를 참조하면 좋다.
절연막(681)의 자세한 사항에 대해서는, 도 9에 도시된 절연막(406)에 대한 기재를 참조하면 좋다.
또한, 도 17의 (B)에서는, 반도체(682), 도전막(683), 및 도전막(684) 위에, 순차적으로 절연막(685)~절연막(687)이 적층되어 제공되어 있는 경우를 예시하였지만, 반도체(682), 도전막(683), 및 도전막(684) 위에 제공되는 절연막은 1층이라도 좋고 복수의 절연막의 적층이라도 좋다.
반도체(682)에 산화물 반도체를 사용한 경우, 절연막(686)은, 화학량론적 조성 이상의 산소가 포함되어 있으며, 가열에 의하여 이 산소의 일부를 반도체(682)에 공급하는 기능을 갖는 절연막인 것이 바람직하다. 다만, 절연막(686)을 반도체(682) 위에 직접 제공하면 절연막(686)의 형성 시에 반도체(682)에 대미지가 부여되는 경우, 도 17의 (B)에 도시된 바와 같이 절연막(685)을 반도체(682)와 절연막(686) 사이에 제공하면 좋다. 절연막(685)은 그 형성 시에 반도체(682)에 부여되는 대미지가 절연막(686)의 경우보다 작고, 또한 산소를 투과시키는 기능을 갖는 절연막인 것이 바람직하다. 다만, 반도체(682)에 부여되는 대미지를 작게 억제하면서 반도체(682) 위에 절연막(686)을 직접 형성할 수 있으면, 절연막(685)을 반드시 제공하지 않아도 된다.
예를 들어, 절연막(685) 및 절연막(686)으로서, 산화 실리콘 또는 산화질화실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수도 있다.
절연막(687)은 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 것이 바람직하다. 또는, 절연막(687)은 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 것이 바람직하다.
절연막은, 밀도가 높아 치밀할수록, 또한 댕글링 본드(dangling bond)가 적어서 화학적으로 안정될수록, 더 높은 블로킹 효과를 나타낸다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막은, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용하여 형성할 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막은, 예를 들어 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다.
절연막(687)이 물이나 수소 등의 확산을 방지하는 블로킹 효과를 갖는 경우, 패널 내의 수지나, 패널의 외부에 존재하는 물, 수소 등의 불순물이 반도체(682)에 침입하는 것을 방지할 수 있다. 반도체(682)에 산화물 반도체를 사용하는 경우, 산화물 반도체에 침입한 물 또는 수소의 일부는 전자 공여체(도너)가 되기 때문에, 상기 블로킹 효과를 갖는 절연막(687)을 사용함으로써 트랜지스터(680)의 문턱 전압이 도너의 생성에 의하여 변동되는 것을 방지할 수 있다.
또한, 반도체(682)에 산화물 반도체를 사용하는 경우, 절연막(687)이 산소의 확산을 방지하는 블로킹 효과를 가짐으로써, 산화물 반도체로부터 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 산화물 반도체 내에 있어서, 도너가 되는 산소 결손이 저감되기 때문에, 트랜지스터(680)의 문턱 전압이 도너의 생성에 의하여 변동되는 것을 방지할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 기재된 메모리 셀(210), 메모리 셀(220), 메모리 셀(230), 메모리 셀(240)(이하, 합쳐서 메모리 셀(200[i,j])이라고 부름)에 적용 가능한 디바이스의 구성예에 대하여 도 18~도 21을 참조하여 설명한다.
≪칩 구성예 1≫
도 18의 (A) 및 (B)에 도시된 단면도는 메모리 셀(200[i,j])이 하나의 칩에 형성된 예를 도시한 것이다. 도 18의 (A)는 메모리 셀(200[i,j])을 구성하는 트랜지스터의 채널 길이 방향의 단면도를 도시한 것이다. 또한, 도 18의 (B)는 메모리 셀(200[i,j])을 구성하는 트랜지스터의 채널 폭 방향의 단면도를 도시한 것이다.
도 18의 (A), 및 도 18의 (B)에 도시된 메모리 셀(200[i,j])은 아래에서 순서대로 층(L1), 층(L2), 층(L3), 층(L4), 층(L5), 층(L6), 층(L7), 층(L8), 층(L9), 층(L10), 층(L11), 층(L12)을 갖는다.
층(L1)은 기판(700)과, 기판(700)에 형성된 트랜지스터(Tr0)와, 소자 분리층(701)과, 도전체(710), 도전체(711) 등의 복수의 도전체를 갖는다.
층(L2)은 배선(730), 배선(731) 등의 복수의 배선을 갖는다.
층(L3)은 도전체(712), 도전체(713) 등의 복수의 도전체와, 복수의 배선(미도시)을 갖는다.
층(L4)은 절연체(706)와, 트랜지스터(Tr1)와, 절연체(702)와, 절연체(703)와, 도전체(714), 도전체(715) 등의 복수의 도전체를 갖는다.
층(L5)은 배선(732), 배선(733) 등의 복수의 배선을 갖는다.
층(L6)은 도전체(716) 등의 복수의 도전체를 갖는다.
층(L7)은 트랜지스터(Tr2)와, 절연체(704), 절연체(705), 도전체(717) 등의 복수의 도전체를 갖는다.
층(L8)은 배선(734), 배선(735) 등의 복수의 배선을 갖는다.
층(L9)은 도전체(718) 등의 복수의 도전체와, 복수의 배선(미도시)을 갖는다.
층(L10)은 배선(736) 등의 복수의 배선을 갖는다.
층(L11)은 용량 소자(C1)와, 도전체(719) 등의 복수의 도전체를 갖는다. 또한, 용량 소자(C1)는, 제 1 전극(751)과, 제 2 전극(752)과, 절연막(753)을 갖는다.
층(L12)은 배선(737) 등의 복수의 배선을 갖는다.
트랜지스터(Tr1), 트랜지스터(Tr2)는, 실시형태 3에 기재된 OS 트랜지스터를 적용하는 것이 바람직하다. 도 18의 (A) 및 (B)는 트랜지스터(Tr1), 트랜지스터(Tr2)에 도 13의 (A)~(C)에 도시된 트랜지스터(400c)를 적용한 예를 도시한 것이다.
트랜지스터(Tr0)는, 트랜지스터(Tr1), 트랜지스터(Tr2)와 상이한 반도체 재료로 형성되는 것이 바람직하다. 도 18의 (A) 및 (B)에는 트랜지스터(Tr0)에 Si 트랜지스터를 적용한 예를 도시하였다.
기판(700)으로서는, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄으로 이루어지는 화합물 반도체 기판이나, SOI 기판 등을 사용할 수 있다.
또한, 기판(700)으로서 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함한 종이 또는 기재 필름 등을 이용하여도 좋다. 또한, 어떤 기판을 사용하여 반도체 소자를 형성하고, 그 후, 다른 기판에 반도체 소자를 전치하여도 좋다. 도 18의 (A) 및 (B)는 일례로서 기판(700)에 단결정 실리콘 웨이퍼를 사용한 예를 도시하였다.
도 20의 (A) 및 (B)를 사용하여 트랜지스터(Tr0)의 자세한 사항에 대하여 설명한다. 도 20의 (A)는 트랜지스터(Tr0)의 채널 길이 방향의 단면도를 도시하고, 도 20의 (B)는 트랜지스터(Tr0)의 채널 폭 방향의 단면도를 도시하였다. 트랜지스터(Tr0)는 웰(792)에 제공된 채널 형성 영역(793)과, 저농도 불순물 영역(794) 및 고농도 불순물 영역(795)(이들을 합쳐 단순히 불순물 영역이라고도 부름)과, 이 불순물 영역에 접하여 제공된 도전성 영역(796)과, 채널 형성 영역(793) 위에 제공된 게이트 절연막(797)과, 게이트 절연막(797) 위에 제공된 게이트 전극(790)과, 게이트 전극(790)의 측면에 제공된 측벽 절연층(798), 측벽 절연층(799)을 갖는다. 또한, 도전성 영역(796)에는 금속 실리사이드 등을 사용하여도 좋다.
도 20의 (B)에서, 트랜지스터(Tr0)는 채널 형성 영역(793)이 볼록 형상을 갖고, 그 측면 및 상면을 따라 게이트 절연막(797) 및 게이트 전극(790)이 제공되어 있다. 이러한 형상을 갖는 트랜지스터를 FIN형 트랜지스터라고 부른다. 본 실시형태에서는, 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 설명하였지만 SOI 기판을 가공하여 볼록 형상을 갖는 반도체층을 형성하여도 좋다.
또한, 트랜지스터(Tr0)는 FIN형 트랜지스터에 한정되지 않고, 도 21의 (A) 및 (B)에 도시된 플레이너형 트랜지스터를 사용하여도 좋다. 도 21의 (A)는 트랜지스터(Tr0)의 채널 길이 방향의 단면도를, 도 21의 (B)는 트랜지스터(Tr0)의 채널 폭 방향의 단면도를 도시한 것이다. 도 21에 나타낸 부호는 도 20에 나타낸 부호와 동일하다.
도 18의 (A) 및 (B)에서, 절연체(702)~절연체(706)는, 수소, 물 등에 대한 블로킹 효과를 갖는 것이 바람직하다. 물, 수소 등은 산화물 반도체 내에 캐리어를 생성하는 요인의 하나이기 때문에 수소, 물 등에 대한 블로킹층을 제공함으로써 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 신뢰성을 향상시킬 수 있다. 수소, 물 등에 대한 블로킹 효과를 갖는 절연물로서 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 들 수 있다.
배선(730)~배선(737), 및 도전체(710)~도전체(719)는 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co) 등의 저저항 재료로 이루어지는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
도 18에서, 부호 및 해치 패턴이 부여되지 않은 영역은 절연체로 구성되어 있다. 이 절연체에는, 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종 이상의 재료를 포함하는 절연체를 사용할 수 있다. 또한, 상기 영역에는, 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다. 또한, 본 명세서에서 산화 질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다.
실시형태 2에 기재된 트랜지스터(OSTR2)~트랜지스터(OSTR4)에 OS 트랜지스터를 적용한 경우, 트랜지스터(OSTR2)~트랜지스터(OSTR4)는 층(L4) 또는 층(L7)에 형성되는 것이 바람직하다.
실시형태 2에 기재된 트랜지스터(SiTR1)~트랜지스터(SiTR5)에 Si 트랜지스터를 적용한 경우, 트랜지스터(SiTR1)~트랜지스터(SiTR5)는 층(L1)에 형성되는 것이 바람직하다.
실시형태 2에 기재된 트랜지스터(SiTR1)~트랜지스터(SiTR5)에 OS 트랜지스터를 적용한 경우, 트랜지스터(SiTR1)~트랜지스터(SiTR5)는 층(L4) 또는 층(L7)에 형성되는 것이 바람직하다.
실시형태 1 또는 실시형태 2에 기재된 용량 소자(MC1)~용량 소자(MC4)는, 층(L11)에 형성되는 것이 바람직하다.
메모리 셀(200[i,j])의 주변에 형성되는 구동 회로를 OS 트랜지스터로 형성하는 경우, 이 OS 트랜지스터는 층(L4) 또는 층(L7)에 형성되어도 좋다.
메모리 셀(200[i,j])의 주변에 형성되는 구동 회로를 Si 트랜지스터로 형성하는 경우, 이 Si 트랜지스터는 층(L1)에 형성되어도 좋다.
메모리 셀(200[i,j])은 도 18에 도시된 구성으로 함으로써, 점유 면적을 작게 하여, 메모리 셀을 고집적화할 수 있다.
≪칩 구성예 2≫
메모리 셀(200[i,j])은, 메모리 셀(200[i,j])이 갖는 모든 OS 트랜지스터를 동일한 층에 형성하여도 좋다. 이 경우의 예를, 도 19의 (A) 및 도 19의 (B)에 도시하였다. 도 18과 마찬가지로, 도 19의 (A)는 메모리 셀(200[i,j])을 구성하는 트랜지스터의 채널 길이 방향의 단면도를 도시하고, 도 19의 (B)는 메모리 셀(200[i,j])을 구성하는 트랜지스터의 채널 폭 방향의 단면도를 도시한 것이다.
도 19의 (A) 및 (B)는 층(L6)~층(L8)이 생략되고, 층(L5) 위에 층(L9)이 형성되는 점에서 도 18의 (A) 및 (B)에 도시된 단면도와 상이하다. 도 19의 (A) 및 (B)의 기타 자세한 사항은 도 18의 (A) 및 (B)의 기재를 참작한다.
실시형태 1 또는 실시형태 2에 기재된 트랜지스터(OSTR1)~트랜지스터(OSTR4)에 OS 트랜지스터를 적용한 경우, 트랜지스터(OSTR1)~트랜지스터(OSTR4)는 층(L4)에 형성되는 것이 바람직하다.
실시형태 1 또는 실시형태 2에 기재된 트랜지스터(SiTR1)~트랜지스터(SiTR5)에 Si 트랜지스터를 적용한 경우, 트랜지스터(SiTR1)~트랜지스터(SiTR5)는 층(L1)에 형성되는 것이 바람직하다.
실시형태 1 또는 실시형태 2에 기재된 트랜지스터(SiTR1)~트랜지스터(SiTR5)에 OS 트랜지스터를 적용한 경우, 트랜지스터(SiTR1)~트랜지스터(SiTR5)는 층(L4)에 형성되는 것이 바람직하다.
실시형태 1 또는 실시형태 2에 기재된 용량 소자(MC1)~용량 소자(MC4)는, 층(L11)에 형성되는 것이 바람직하다.
메모리 셀(200[i,j])의 주변에 형성되는 구동 회로를 OS 트랜지스터로 형성하는 경우, 이 OS 트랜지스터는 층(L4)에 형성되어도 좋다.
메모리 셀(200[i,j])의 주변에 형성되는 구동 회로를 Si 트랜지스터로 형성하는 경우, 이 Si 트랜지스터는 층(L1)에 형성되어도 좋다.
메모리 셀(200[i,j])은 도 19의 (A) 및 (B)에 도시된 구성으로 함으로써 제조 공정을 단순화할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 기재된 메모리 셀 및 기억 장치를 사용할 수 있는 CPU에 대하여 설명한다.
도 22는 CPU의 일례의 구성을 도시한 블록도이다.
도 22에 도시된 CPU는, 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 또한, 기판(1190) 위의 주변부에 외부 접속용의 복수의 패드(1188)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 형성하여도 좋다. 물론, 도 22에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다. 예를 들어, 도 22에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 이 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU가 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는, 기준 클럭 신호를 바탕으로, 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하고, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 22에 도시된 CPU에서는, 레지스터(1196)에 상기 실시형태에 기재된 메모리 셀을 사용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 기억 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 본 발명의 일 형태에 따른 기억 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 23에 도시하였다.
도 23의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 23의 (A)에 도시된 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 23의 (B)는 휴대 전화기이며, 하우징(911), 표시부(916), 조작 버튼(914), 외부 접속 포트(913), 스피커(917), 마이크(912) 등을 구비하고 있다. 도 23의 (B)에 도시된 휴대 전화기는 손가락 등으로 표시부(916)를 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 문자를 입력하는 등의 모든 조작은, 표시부(916)에 손가락 등으로 터치함으로써 행할 수 있다. 또한, 조작 버튼(914)의 조작에 의하여, 전원의 ON, OFF 동작이나, 표시부(916)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어 메일 작성 화면에서 메인 메뉴 화면으로 전환시킬 수 있다.
도 23의 (C)는 노트북형 PC이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 23의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 23의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은, 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는, 접속부(946)에 의하여 변경이 가능하다. 표시부(943)에서의 영상이, 접속부(946)에 있어서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라서 전환되는 구성으로 하여도 된다.
도 23의 (F)에 도시된 자동차는 차체(951), 차륜(952), 대시보드(953), 및 라이트(954) 등을 구비한다.
이어서, 본 발명의 일 형태에 따른 반도체 장치 또는 기억 장치를 구비할 수 있는 표시 장치의 사용예에 대하여 설명한다. 일례로서는, 표시 장치는, 화소를 갖는다. 화소는, 예를 들어, 트랜지스터나 표시 소자를 갖는다. 또는, 표시 장치는, 화소를 구동하는 구동 회로를 갖는다. 구동 회로는, 예를 들어, 트랜지스터를 갖는다. 예를 들어, 이들 트랜지스터로서, 다른 실시형태에서 설명한 트랜지스터를 채용할 수 있다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, EL(일렉트로루미네센스) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 플라즈마 디스플레이(PDP), 전자 방출 소자, 카본 나노 튜브를 이용한 표시 소자, 액정 소자, 전자 잉크, 일렉트로웨팅(electrowetting) 소자, 전기 영동 소자, MEMS(Micro Electro Mechanical Systems)를 이용한 표시 소자(예를 들어, GLV(Grating Light Valve), DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이 등), 또는 퀀텀닷 등 중 적어도 하나를 갖는다. 이 외에도, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 퀀텀닷을 각 화소에 이용한 표시 장치의 일례로서는 퀀텀닷 디스플레이 등이 있다. 또한, 퀀텀닷은 표시 소자로서 제공하지 않고, 백 라이트의 일부에 제공하여도 좋다. 퀀텀닷을 이용함으로써, 색 순도가 높은 표시를 행할 수 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어 화소 전극의 일부 또는 전체가 알루미늄이나 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다. 또한, LED 칩을 이용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체층 등을 제공하여, LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED 칩이 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공하는 경우, LED 칩이 갖는 GaN 반도체층은 스퍼터링법으로 성막할 수도 있다. 또한, MEMS를 이용한 표시 소자에서는 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향하여 배치되어 있는 대향 기판 사이)에, 건조제를 배치하여도 좋다. 건조제를 배치함으로써, MEMS 등이 수분에 의하여 움직이기 어려워지는 것이나, 열화되기 쉬워지는 것을 방지할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치를 구비할 수 있는 RF 태그의 사용예에 대하여 도 24를 참조하면서 설명한다. RF 태그의 용도는 다방면에 걸치며, 예를 들어 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 24의 (A) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 24의 (B) 참조)), 포장용 용기류(포장지나 병 등(도 24의 (C) 참조)), 탈 것들(자전거 등(도 24의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화기) 등의 물품, 또는 각 물품에 붙이는 태그(도 24의 (E), (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 붙이거나 또는 매립함으로써 물품에 고정된다. 예를 들어, 책의 경우 종이에 매립하고, 유기 수지로 이루어지는 패키지의 경우 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는, 소형, 박형, 경량이기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류라도, 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 RF 태그를 본 실시형태에 예로 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태여도 정보를 매우 긴 기간 유지 가능하기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 이용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터에 적용 가능한 산화물 반도체막의 구조에 대하여 설명한다.
≪산화물 반도체의 구조≫
아래에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않는다, 준안정 상태에 있고 원자의 배치가 고정화되어 있지 않다, 결합 각도가 유연하다, 단거리 질서성은 갖지만 장거리 질서성을 갖지 않는다 등으로 생각되고 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
＜CAAC-OS＞
우선은, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군R-3m로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 25의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속하기 때문에, CAAC-OS에서 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군Fd-3m에 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 25의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 25의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 25의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 25의 (E)에 나타내었다. 도 25의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 이용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 25의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 25의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함.)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 26의 (A)에, 시료면과 실질적으로 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 부른다. Cs 보정 고분해능 TEM상은 예를 들어, 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F) 등에 의하여 관찰할 수 있다.
도 26의 (A)로부터, 금속 원자가 층 형상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 26의 (B) 및 (C)에, 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타내었다. 도 26의 (D) 및 (E)는 각각 도 26의 (B) 및 (C)를 화상 처리한 상이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 도 26의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써, FFT상을 취득한다. 다음에, 취득한 FFT상에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1의 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT상을 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 상을 취득한다. 이와 같이 취득한 상을 FFT 필터링상이라고 부른다. FFT 필터링상은 Cs 보정 고분해능 TEM상에서 주기 성분을 추출한 상이고 격자 배열을 나타낸 것이다.
도 26의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 26의 (E)에서는, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이를 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형되게 함으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은, CAAC-OS가 a-b면 방향에서 원자 배열이 밀집하지 않은 것이나, 금속 원소가 치환하여 원자 사이의 결합 거리가 변화하는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되어, 변형을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속(transition metal) 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
＜nc-OS＞
이어서, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out-of-plane법에 의한 구조 해석을 행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm의 영역에 대하여, 프로브 직경 50nm의 전자선을 피형성면에 평행하게 입사시키면, 도 27의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경 1nm의 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 27의 (B)에 나타내었다. 도 27의 (B)에서는 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경 50nm의 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경 1nm의 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경 1nm의 전자선을 입사시키면, 도 27의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형 형상으로 배치된 전자 회절 패턴이 관측될 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 27의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM상이다. nc-OS는 고분해능 TEM상에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부를 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원을 같게 할 가능성이 있다. 그러므로, 아래에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 다만, nc-OS는, 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
＜a-like OS＞
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 28에 a-like OS의 고분해능 단면 TEM상을 나타내었다. 여기서, 도 28의 (A)는 전자 조사 개시시에 있어서의 a-like OS의 고분해능 단면 TEM상이다. 도 28의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM상이다. 도 28의 (A) 및 (B)로부터, a-like OS는 전자 조사 개시시부터, 세로 방향으로 연신(延伸)하는 줄무늬 형상의 명(明)영역이 확인되는 것을 알 수 있다. 또한, 명영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 아래에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여 전자 조사로 인한 구조의 변화를 나타내었다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의하여, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 29는 각 시료의 결정부(22개소~30개소)의 평균의 크기를 조사한 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 29로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 29로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시시로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 도 29로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰은 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는, 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 단결정 산화물 반도체의 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정(rhombohedral crystal) 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성인 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 짐작할 수 있다. 원하는 조성의 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 된다. 다만, 밀도는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 짐작하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 여러 가지 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 좋다.
＜산화물 반도체의 캐리어 밀도＞
다음에, 산화물 반도체의 캐리어 밀도에 대하여 이하에서 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 요인으로써, 산화물 반도체 중의 산소 결손(Vo), 또는 산화물 반도체 중의 불순물 등을 들 수 있다.
산화물 반도체 중의 산소 결손이 많아지면, 이 산소 결손에 수소가 결합(이 상태를 VOH라고도 함)하였을 때에 결함 준위 밀도가 높게 된다. 또는, 산화물 반도체 중의 불순물이 많아지면 이 불순물에 기인하여 결함 준위 밀도가 높게 된다. 따라서, 산화물 반도체 중의 결함 준위 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체를 채널 영역에 사용하는 트랜지스터를 생각한다.
트랜지스터의 문턱 전압의 마이너스 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에 있어서는 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는, 산화물 반도체 중의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에 있어서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성의 산화물 반도체의 캐리어 밀도로서는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만 1×10-9cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류의 향상, 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에는 산화물 반도체의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 높게 하는 경우에는 산화물 반도체의 불순물 농도를 조금 높이거나, 산화물 반도체의 결함 준위 밀도를 조금 높이면 된다. 또는, 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비를 얻을 수 있는 범위에서, 불순물 농도가 조금 높거나 결함 준위 밀도가 조금 높은 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 크고, 이에 따라 밴드 갭이 작아지고, 결과적으로 열여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는 트랜지스터의 문턱 전압이 더 낮게 된다.
상술한 캐리어 밀도가 높여진 산화물 반도체는 조금 n형화되어 있다. 따라서, 캐리어 밀도가 높여진 산화물 반도체를 'Slightly-n'이라고 불러도 좋다.
실질적으로 진성의 산화물 반도체의 캐리어 밀도는, 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 더욱더 바람직하다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시예 1)
본 실시예에서는 용량 소자와 기록 트랜지스터를 갖는 메모리 셀에서, 이 용량 소자의 유지 용량이 변동되었을 때의 상기 트랜지스터의 문턱 전압의 계산 결과를 기재한다.
메모리 셀의 구성은 도 7의 메모리 셀(210)이다. 용량 소자(MC1)의 유지 용량을 20fF로 하고, 배선(BL)(비트선이라고도 함)의 기생 용량(CB)을 140fF로 하고, 배선(BL)의 프리차지 전압을 0V로 하고, 버퍼 회로(104)의 증폭도를 1배로 하고, 트랜지스터(OSTR1)(기록 트랜지스터라고도 함)로의 기록 전압(VWB)을 2V로 한다.
용량 소자(MC1)의 편차로서, 상술한 유지 용량에 대하여 80% 이상 120% 이하의 변동 범위를 주어 계산을 행한다. 구체적으로는, 유지 용량이 16fF(80%)의 용량 소자를 CND1로 하고, 유지 용량이 18fF(90%)의 용량 소자를 CND2로 하고, 유지 용량이 20fF(100%)의 용량 소자를 CND3으로 하고, 유지 용량이 22fF(110%)의 용량 소자를 CND4로 하고, 유지 용량이 24fF(120%)의 용량 소자를 CND5로 한다. CND1~CND5 모두에 대하여, 기록 트랜지스터의 문턱 전압(Vth)이 0.3V, 0.4V, 0.5V, 0.6V, 0.7V, 0.8V, 0.9V, 1.0V의 경우에 대하여 후술하는 계산 1~계산 3의 계산을 행한다.
≪계산 1≫
상술한 조건에 더하여, 기록 트랜지스터의 게이트에 인가하는 전위(VGM1)를 3.3V로 하고, 실시형태 1의 동작예에서 설명한 단계(S1)의 기록, 및 판독을 행하였을 때의 버퍼 회로의 출력(SOUT1)의 전위를 도 30의 (A)에 나타내었다. 도 30의 (A)의 결과로부터, 용량 소자(MC1)의 유지 용량의 편차가 버퍼 회로의 출력(SOUT1)의 차로서 출력되어 있다. 또한, 기록 트랜지스터의 문턱 전압(Vth)의 영향을 받지 않는다.
≪계산 2≫
또한, 상술한 조건에 더하여, 기록 트랜지스터의 게이트에 인가하는 전위(VGM1)를 2.0V로 하고, 실시형태 1의 동작예에서 기재한 단계(S2)의 기록, 및 판독을 행하였을 때의 버퍼 회로의 출력(SOUT2)의 전위를 도 30의 (B)에 나타내었다. 도 30의 (B)의 결과로부터, 용량 소자(MC1)의 유지 용량의 편차와 기록 트랜지스터의 문턱 전압(Vth)의 차가 버퍼 회로의 출력(SOUT2)의 차로서 출력되어 있다.
≪계산 3≫
계산 1, 및 계산 2에 의하여 산출한 SOUT1, SOUT2, 및 기록 전압(VWB)을 사용하여, 실시형태 1의 동작예에서 설명한 단계(S3)에 의한 기록 트랜지스터의 문턱 전압(Vth)의 계산을 행한 결과를 도 31에 나타내었다(본 계산 결과를 Vth _OUT로 한다). 도 31의 결과로부터, 용량 소자(MC1)의 유지 용량의 편차나 기생 용량(CB)에 따르지 않고, 조건으로 설정한 문턱 전압(Vth)과 계산한 문턱 전압(Vth _OUT)이 거의 일치하는 결과가 되었다.
계산 1~계산 3에 의하여, 용량 소자(MC1)의 유지 용량의 편차, 및 비트선의 기생 용량(CB)의 영향을 제거한, 기록 트랜지스터의 정확한 문턱 전압(Vth)을 추출할 수 있다. 즉, 모든 메모리 셀에 대하여 단계(S1)~단계(S3)의 방법에 의하여 기록 트랜지스터의 정확한 문턱 전압(Vth)을 추출하여, 반도체 장치, 또는 기억 장치의 평가를 할 수 있다.
본 실시예에서 사용한 메모리 셀은 메모리 셀(210)에 한정되지 않고, 기록 트랜지스터가 유지 노드의 충전, 및 방전을 제어하는 구성이면 같은 계산을 행할 수 있다. 예를 들어, 도 8의 (A)~(C)에 나타낸, 메모리 셀(220), 메모리 셀(230), 메모리 셀(240)에 대해서도 같은 계산을 행할 수 있다.
또한, 본 실시예는 본 명세서에 기재되는 다른 실시형태와 적절히 조합될 수 있다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시형태, 및 실시형태에 있어서의 각 구성, 및 실시예의 설명에 관하여, 이하에 부기한다.
＜실시형태 및 실시예에서 설명한 본 발명의 일 형태에 관한 부기＞
각 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성 및 실시예와 적절히 조합하여, 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태나 실시예 중에 복수의 구성예가 기재되는 경우는 서로 구성예를 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태 중에서 서술하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 서술하는 다른 내용(일부의 내용이라도 좋다)과, 하나 또는 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋다) 중 적어도 하나의 내용에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에서 다양한 도면을 참조하여 서술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 서술하는 내용을 말한다.
또한, 어떤 하나의 실시형태에 있어서 나타내는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 나타내는 다른 도면(일부라도 좋다)과, 하나 또는 복수의 다른 실시형태에 있어서 나타내는 도면(일부라도 좋다) 중 적어도 하나의 도면과 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
＜서수사에 관한 부기＞
본 명세서 등에 있어서, '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를, 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소로 할 수도 있다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를 다른 실시형태, 또는 청구범위에서 생략할 수도 있다.
＜도면을 설명하는 기재에 관한 부기＞
실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 위에서 설명하는 발명의 구성에 있어 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고 그 반복 설명을 생략한다.
또한, 본 명세서 등에 있어서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 이용하였다. 구성 들의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화한다. 따라서, 배치를 가리키는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어, "절연층 A 위의 전극 B"의 표현이면, 절연층 A 위에 전극 B가 직접 접하여 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의상 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이며, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등이 포함될 수 있다.
또한, 도면에 있어서, 상면도(평면도, 레이아웃 도면이라고도 함)나 사시도 등에서, 도면의 명확성을 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한, 도면에 있어서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고 그 반복 설명을 생략하는 경우가 있다.
＜바꿔 말할 수 있는 기재에 관한 부기＞
본 명세서 등에 있어서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라고 표기한다. 이것은, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하지 않는다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에서 "막"이나 "층" 등의 어구는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 경우 또는 상황에 따라, "막", "층" 등의 어구를 사용하지 않고 다른 용어로 바꿀 수 있다. 예를 들어, '도전층' 또는 '도전막'이라는 용어를 '도전체'라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연층', '절연막'이라는 용어를 '절연체'라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에 있어서, "배선", "신호선", "전원선" 등의 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '배선'이라는 용어를 '신호선'이라는 용어로 바꿀 수 있는 경우가 있다. 또한, 예를 들어, '배선'이라는 용어를 '전원선' 등의 용어로 바꿀 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호선', '전원선' 등의 용어를 '배선'이라는 용어로 바꿀 수 있는 경우가 있다. '전원선' 등의 용어는 '신호선' 등의 용어로 바꿀 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호선' 등의 용어는 '전원선' 등의 용어로 바꿀 수 있는 경우가 있다.
＜어구의 정의에 관한 부기＞
이하에서는, 상술한 실시형태에서 언급한 어구의 정의에 대하여 설명한다.
≪반도체에 대하여≫
본 명세서에서 "반도체"라고 표기한 경우라도, 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "절연체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, "반도체"라고 표기한 경우라도, 예를 들어 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 가질 수 있다. 또한, "반도체"와 "도전체"는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "도전체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "도전체"는 "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체층을 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 함유됨으로써, 예를 들어, 반도체에 DOS(Density of State)가 형성되는 경우나, 캐리어 이동도가 저하되는 경우나, 결정성이 저하되는 경우 등이 일어나는 경우가 있다. 반도체로서 산화물 반도체가 사용되는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 및 주성분 이외의 전이 금속 등을 들 수 있으며, 특히 예를 들어, 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
≪트랜지스터에 대하여≫
본 명세서에서 트랜지스터란, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자를 말한다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 갖고, 드레인과 채널 형성 영역과 소스를 통하여 전류가 흐를 수 있는 소자를 말한다. 또한, 본 명세서 등에서, 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 이때문에, 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 특별히 언급이 없는 한, 온 전류란, 트랜지스터가 온 상태일 때의 드레인 전류를 말한다. 온 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 게이트-소스 사이의 전압차(Vgs)가 문턱 전압(Vth) 이상인 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth 이하인 상태를 말한다. 예를 들어, n채널형 트랜지스터의 온 전류란, Vgs가 Vth 이상일 때의 드레인 전류를 말하는 경우가 있다. 또한, 트랜지스터의 온 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다.
특별히 언급이 없는 한, 오프 전류란, 트랜지스터가 오프 상태일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 Vgs가 Vth보다 낮은 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류는 Vgs가 Vth보다 낮을 때의 드레인 전류를 말할 때가 있다. 트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 미만이란, 트랜지스터의 오프 전류가 10-21A 미만으로 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
또한, 트랜지스터의 오프 전류는 Vds에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별히 언급이 없는 한, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V 또는 20V일 때의 오프 전류를 나타내는 경우가 있다. 또는, 트랜지스터의 오프 전류는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds에서의 오프 전류, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 나타내는 경우가 있다.
또한, 본 명세서 중에서, 고전원 전압을 H레벨(또는 VDD), 저전원 전압을 L레벨(또는 GND 전위)이라고 부르는 경우가 있다.
≪스위치에 대하여≫
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서, DMD(digital micromirror device)와 같이 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 이 스위치는, 기계적으로 움직일 수 있는 전극을 가지며, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
≪채널 길이에 대하여≫
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값을 채널 길이로 한다.
≪채널 폭에 대하여≫
본 명세서 등에 있어서, 채널 폭이란, 예를 들어 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타나는 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서 나타내어지는 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 짐작이 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 짐작하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확히 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이인 외견상의 채널 폭을, Surrounded Channel Width(SCW)이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은, 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
≪접속에 대하여≫
또한, 본 명세서 등에서, "X와 Y가 접속된다"라고 기재되는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계에 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
여기서 사용하는 X, Y 등은 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달될 경우는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
이때, X와 Y가 '전기적으로 접속되어 있다'라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, '전기적으로 접속되어 있다'고 명시적으로 기재하는 경우는, 단순히, '접속되어 있다'라고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통해서(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통해서(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 아래와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다."라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우에도 그 범주에 포함시킨다.
≪평행, 수직에 대하여≫
본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, "수직"은 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
≪삼방정, 능면체정에 대하여≫
본 명세서에 있어서, 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
BL: 배선
BL[1]: 배선
BL[n]: 배선
BLTR[1]: 트랜지스터
BLTR[n]: 트랜지스터
C1: 용량 소자
CNODE: 배선
FN1: 유지 노드
FN2: 유지 노드
FN3: 유지 노드
FN4: 유지 노드
L1: 층
L2: 층
L3: 층
L4: 층
L5: 층
L6: 층
L7: 층
L8: 층
L9: 층
L10: 층
L11: 층
L12: 층
MC1: 용량 소자
MC2: 용량 소자
MC3: 용량 소자
MC4: 용량 소자
OSTR1: 트랜지스터
OSTR2: 트랜지스터
OSTR3: 트랜지스터
OSTR4: 트랜지스터
RBL: 배선
RWL: 배선
SiTR1: 트랜지스터
SiTR2: 트랜지스터
SiTR3: 트랜지스터
SiTR4: 트랜지스터
SiTR5: 트랜지스터
SL: 배선
Tr0: 트랜지스터
Tr1: 트랜지스터
Tr2: 트랜지스터
WBL: 배선
WL: 배선
WL[1]: 배선
WL[m]: 배선
WWL: 배선
100: 반도체 장치
101: 행 디코더
102: 열 디코더
103: 메모리 셀 어레이
104: 버퍼 회로
200: 메모리 셀
200[1,1]: 메모리 셀
200[1,n]: 메모리 셀
200[m,1]: 메모리 셀
200[m,n]: 메모리 셀
200[i,j]: 메모리 셀
210: 메모리 셀
220: 메모리 셀
230: 메모리 셀
240: 메모리 셀
400a: 트랜지스터
400b: 트랜지스터
400c: 트랜지스터
400d: 트랜지스터
400e: 트랜지스터
400f: 트랜지스터
401: 절연막
402: 절연막
403: 절연막
404: 절연막
405: 절연막
406: 절연막
407: 절연막
408: 절연막
409: 절연막
411: 도전막
412: 도전막
413: 도전막
414: 도전막
421: 도전막
422: 도전막
423: 도전막
424: 도전막
430: 금속 산화물
431: 금속 산화물
431a: 금속 산화물
431b: 금속 산화물
431c: 금속 산화물
432: 금속 산화물
432a: 금속 산화물
432b: 금속 산화물
432c: 금속 산화물
433: 금속 산화물
441: 영역
442: 영역
450: 기판
451: 저저항 영역
452: 저저항 영역
461: 영역
461a: 영역
461b: 영역
461c: 영역
461d: 영역
461e: 영역
462: 영역
463: 영역
500: 검사 회로
501: 아날로그 디지털 변환 회로
502: 디지털 시그널 프로세서
503: 기억 장치
504: 마이크로프로세서
680: 트랜지스터
681: 절연막
682: 반도체
683: 도전막
684: 도전막
685: 절연막
686: 절연막
687: 절연막
688: 도전막
689: 도전막
700: 기판
701: 소자 분리층
702: 절연체
703: 절연체
704: 절연체
705: 절연체
706: 절연체
710: 도전체
711: 도전체
712: 도전체
713: 도전체
714: 도전체
715: 도전체
716: 도전체
717: 도전체
718: 도전체
719: 도전체
730: 배선
731: 배선
732: 배선
733: 배선
734: 배선
735: 배선
736: 배선
737: 배선
751: 제 1 전극
752: 제 2 전극
753: 절연막
790: 게이트 전극
792: 웰
793: 채널 형성 영역
794: 저농도 불순물 영역
795: 고농도 불순물 영역
796: 도전성 영역
797: 게이트 절연막
798: 측벽 절연층
799: 측벽 절연층
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 마이크
913: 외부 접속 포트
914: 조작 버튼
916: 표시부
917: 스피커
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
941: 제 1 하우징
942: 제 2 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1188: 패드
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
4000: RF 태그

Claims (8)

  1. 회로를 포함하는 반도체 장치의 검사 방법에 있어서,
    상기 회로는 제 1 트랜지스터, 용량 소자, 유지 노드, 및 제 1 배선을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 유지 노드에 전기적으로 접속되고,
    상기 용량 소자의 제 1 전극은 상기 유지 노드에 전기적으로 접속되고,
    상기 검사 방법은,
    제 1 기록 동작에 의하여 상기 회로에 제 1 전위를 기록하는 제 1 단계;
    상기 제 1 단계를 실행한 상기 회로에 대하여 제 1 판독 동작을 행하여 상기 제 1 배선의 전위(VWBL1)를 취득하는 제 2 단계;
    제 2 기록 동작에 의하여 상기 회로에 제 2 전위를 기록하는 제 3 단계;
    상기 제 3 단계를 실행한 상기 회로에 대하여 제 2 판독 동작을 행하여 상기 제 1 배선의 전위(VWBL2)를 취득하는 제 4 단계; 및
    상기 제 1 트랜지스터의 문턱 전압(Vth)을 산출하는 제 5 단계를 포함하고,
    상기 제 1 기록 동작은,
    상기 제 1 배선에 전위(VWB)를 공급하는 제 6 단계;
    상기 제 6 단계 후에 상기 제 1 트랜지스터의 게이트에 전위(VGM1)를 공급하여 상기 제 1 배선과 상기 유지 노드 사이를 도통 상태로 하는 제 7 단계; 및
    상기 제 7 단계 후에 상기 제 1 트랜지스터를 비도통 상태로 하여 상기 유지 노드를 전기적으로 부유 상태로 하는 제 8 단계를 포함하고,
    상기 제 2 기록 동작은,
    상기 제 1 배선에 상기 전위(VWB)를 공급하는 제 9 단계;
    상기 제 9 단계 후에 상기 제 1 트랜지스터의 게이트에 전위(VGM2)를 공급하여 상기 제 1 배선과 상기 유지 노드 사이를 도통 상태로 하는 제 10 단계; 및
    상기 제 10 단계 후에 상기 제 1 트랜지스터를 비도통 상태로 하여 상기 유지 노드를 전기적으로 부유 상태로 하는 제 11 단계를 포함하고,
    상기 제 1 판독 동작 및 상기 제 2 판독 동작 각각은,
    상기 제 1 배선을 제 3 전위로 프리차지하는 제 12 단계;
    상기 제 1 배선을 전기적으로 부유 상태로 하는 제 13 단계; 및
    상기 제 1 트랜지스터를 온으로 하여 상기 제 1 배선과 상기 유지 노드 사이를 도통 상태로 하는 제 14 단계를 포함하고,
    상기 전위(VGM1), 및 상기 전위(VGM2)는 식(a1), VGM1>VWB+Vth>VGM2를 만족시키고,
    상기 제 5 단계는 식(a2), VWBL2/VWBL1=(VWB-Vth)/VWB로부터 상기 문턱 전압(Vth)을 산출하는 단계를 포함하는, 검사 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 검사 방법.
  3. 제 1 항에 있어서,
    상기 회로는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 게이트는 상기 유지 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선에 전기적으로 접속되는, 검사 방법.
  4. 제 1 항에 있어서,
    상기 회로는 제 2 트랜지스터 및 제 2 배선을 포함하고,
    상기 제 2 트랜지스터의 게이트는 상기 유지 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 배선에 전기적으로 접속되는, 검사 방법.
  5. 제 1 항에 있어서,
    상기 회로는 제 2 트랜지스터 및 제 3 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 게이트는 상기 유지 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선에 전기적으로 접속되는, 검사 방법.
  6. 제 1 항에 있어서,
    상기 회로는 제 2 트랜지스터, 제 3 트랜지스터, 및 제 2 배선을 포함하고,
    상기 제 2 트랜지스터의 게이트는 상기 유지 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 배선에 전기적으로 접속되는, 검사 방법.
  7. 제 4 항에 있어서,
    상기 제 2 트랜지스터는 채널 형성 영역에 단결정 실리콘을 포함하는, 검사 방법.
  8. 제 6 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 각각 채널 형성 영역에 단결정 실리콘을 포함하는, 검사 방법.
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