JP2012256816A5 - - Google Patents

Claims (5)

1. ソース線と、ビット線と、第１のワード線と、第２のワード線と、第１の信号線と、第２の信号線と、選択線と、選択トランジスタと、第１のメモリセルと、第２のメモリセルとを有し、
   前記第１のメモリセルと、前記第２のメモリセルとは、前記ビット線とソース線との間に直列に接続され、
   前記第１のメモリセルと、前記第２のメモリセルとはそれぞれ、
   第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
   第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
   容量素子とを有し、
   前記第１のゲート端子と、前記第２のソース端子と、前記容量素子の一方の端子とは、電気的に接続され、
   前記第１の信号線は、前記第１のメモリセルの前記第２のドレイン端子と、前記第２のメモリセルの前記第２のドレイン端子と電気的に接続され、
   前記第２の信号線は、前記第１のメモリセルの前記第２のゲート端子と、前記第２のメモリセルの前記第２のゲート端子と電気的に接続され、
   前記第１のワード線は、前記第１のメモリセルの前記容量素子の他方の端子と電気的に接続され、
   前記第２のワード線は、前記第２のメモリセルの前記容量素子の他方の端子と電気的に接続され、
   前記選択線は、前記選択トランジスタのゲート端子と電気的に接続され、
   前記ビット線は、前記選択トランジスタを介して前記第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
   前記第１のメモリセルの前記第１のソース端子と、前記第２のメモリセルの前記第１のドレイン端子とは、電気的に接続され、
   前記ソース線は、前記第２のメモリセルの前記第１のソース端子と電気的に接続され、
   前記第２のトランジスタは、酸化物半導体を有する半導体装置。
2. ソース線と、ビット線と、第１のワード線と、第２のワード線と、第１の信号線と、第２の信号線と、第１の選択線と、第２の選択線と、第１の選択トランジスタと、第２の選択トランジスタと、第１のメモリセルと、第２のメモリセルとを有し、
   前記第１のメモリセルと、前記第２のメモリセルとは、前記ビット線とソース線との間に直列に接続され、
   前記第１のメモリセルと、前記第２のメモリセルとはそれぞれ、
   第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
   第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
   容量素子とを有し、
   前記第１のゲート端子と、前記第２のソース端子と、前記容量素子の一方の端子とは、電気的に接続され、
   前記第１の信号線は、前記第１のメモリセルの前記第２のドレイン端子と、前記第２のメモリセルの前記第２のドレイン端子と電気的に接続され、
   前記第２の信号線は、前記第１のメモリセルの前記第２のゲート端子と、前記第２のメモリセルの前記第２のゲート端子と電気的に接続され、
   前記第１のワード線は、前記第１のメモリセルの前記容量素子の他方の端子と電気的に接続され、
   前記第２のワード線は、前記第２のメモリセルの前記容量素子の他方の端子と電気的に接続され、
   前記第１の選択線は、前記第１の選択トランジスタのゲート端子と電気的に接続され、
   前記第２の選択線は、前記第２の選択トランジスタのゲート端子と電気的に接続され、
   前記ビット線は、前記第１の選択トランジスタを介して前記第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
   前記第１のメモリセルの前記第１のソース端子と、前記第２のメモリセルの前記第１のドレイン端子とは、電気的に接続され、
   前記ソース線は、前記第２のトランジスタを介して前記第２のメモリセルの前記第１のソース端子と電気的に接続され、
   前記第２のトランジスタは、酸化物半導体を有する半導体装置。
3. ソース線と、ビット線と、ｍ（ｍは２以上の自然数）本のワード線と、第１の信号線と、第２の信号線と、第１の選択線と、第２の選択線と、
   前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、
   ゲート端子が前記第１の選択線と電気的に接続された第１の選択トランジスタと、
   ゲート端子が前記第２の選択線と電気的に接続された第２の選択トランジスタとを有し、
   前記第１乃至第ｍのメモリセルはそれぞれ、
   第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
   第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
   容量素子を有し、
   前記第２のトランジスタは酸化物半導体を有し、
   前記ソース線は、前記第２の選択トランジスタを介して、第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
   前記ビット線は、前記第１の選択トランジスタを介して、第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
   前記第１の信号線は、前記第１乃至第ｍのメモリセルの前記第２のドレイン端子と電気的に接続され、
   前記第２の信号線は、前記第１乃至第ｍのメモリセルの前記第２のゲート端子と電気的に接続され、
   前記第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第１のドレイン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接続され、
   前記第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、前記第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
   前記第ｋのメモリセルの第２のソース端子は、前記第ｋのメモリセルの第１のゲート端子と、前記第ｋのメモリセルの容量素子の端子の他方と電気的に接続される半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第１のトランジスタはシリコンを有する半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記酸化物半導体として、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有する半導体装置。