JP2012048806A5 - - Google Patents

Claims (2)

1. ソース線と、
   ビット線と、
   （ｍ＋１）（ｍは２以上の自然数）本のワード線と、
   選択線と、
   前記ソース線と前記ビット線との間に、直列に接続された第１乃至第ｍのメモリセルと、
   ゲート端子が前記選択線と電気的に接続された選択トランジスタと、
   を有し、
   前記第１乃至第ｍのメモリセルはそれぞれ、
   第１のゲート端子、第１のソース端子、及び第１のドレイン端子を有する第１のトランジスタと、
   第２のゲート端子、第２のソース端子、及び第２のドレイン端子を有する第２のトランジスタと、
   容量素子と、
   を有し、
   前記第２のトランジスタは酸化物半導体層を有し、
   前記第２のトランジスタのチャネルは前記酸化物半導体層に形成され、
   前記ソース線は前記選択トランジスタを介して第ｍのメモリセルの前記第１のソース端子と電気的に接続され、
   前記ビット線は第１のメモリセルの前記第２のドレイン端子と電気的に接続され、且つ第１のメモリセルの前記第１のドレイン端子と電気的に接続され、
   第ｋ（ｋは１以上ｍ以下の自然数）のワード線は、第ｋのメモリセルの前記第２のゲート端子と電気的に接続され、
   第（ｋ＋１）のワード線は、第ｋのメモリセルの前記容量素子の端子の一方と電気的に接続され、
   第ｊ（ｊは２以上ｍ以下の自然数）のメモリセルの前記第２のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のゲート端子と、第（ｊ−１）のメモリセルの前記第２のソース端子と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方と電気的に接続され、
   第ｍのメモリセルの前記第１のゲート端子と、第ｍのメモリセルの前記第２のソース端子と、第ｍのメモリセルの前記容量素子の端子の他方とは電気的に接続され、
   第ｊのメモリセルの前記第１のドレイン端子は、第（ｊ−１）のメモリセルの前記第１のソース端子と電気的に接続される半導体装置。
2. 請求項１において、
   前記第１のトランジスタは、
   絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、
   前記チャネル形成領域を挟むように設けられた一対の不純物領域と、
   前記チャネル形成領域と重なる第１のゲート絶縁層と、
   前記第１のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けたれた第１のゲート電極と、
   前記一対の不純物領域の一方に電気的に接続される第１のソース電極と、前記一対の不純物領域の他方に電気的に接続される第１のドレイン電極と、を有し、
   前記第１のゲート電極は前記第１のゲート端子となり、前記第１のソース電極は前記第１のソース端子となり、前記第１のドレイン電極は前記第１のドレイン端子となり、
   前記第２のトランジスタは、
   前記酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、
   第２のゲート絶縁層と、
   前記第２のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第２のゲート電極と、を有し、
   前記第２のソース電極は前記第２のソース端子となり、
   前記第２のドレイン電極は前記第２のドレイン端子となり、
   第ｊのメモリセルの前記第２のドレイン電極と、第（ｊ−１）のメモリセルの前記第２のソース電極と、第（ｊ−１）のメモリセルの前記容量素子の端子の他方とは、同一の導電層で形成される半導体装置。