JP2011119675A5 - - Google Patents

Claims (6)

1. 第１乃至第５の配線と、
   前記第１の配線と前記第２の配線との間に並列に接続された複数の記憶素子と、を有し、
   前記複数の記憶素子の一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、
   前記第１のトランジスタは、半導体材料を含む基板に設けられ、
   前記第２のトランジスタは酸化物半導体層を有し、
   前記第１のゲート電極は、前記第２のソース電極または前記第２のドレイン電極の一方と電気的に接続されており、
   前記第１の配線は、前記第１のソース電極と電気的に接続されており、
   前記第１のドレイン電極は、前記第３のソース電極と電気的に接続されており、
   前記第２の配線は、前記第３のドレイン電極と電気的に接続されており、
   前記第３の配線は、前記第２のソース電極または前記第２のドレイン電極の他方と電気的に接続されており、
   前記第４の配線は、前記第２のゲート電極と電気的に接続されており、
   前記第５の配線は、前記第３のゲート電極と電気的に接続されていることを特徴とする半導体装置。
2. 第１乃至第５の配線と、
   前記第１の配線と前記第２の配線との間に並列に接続された複数の記憶素子と、を有し、
   前記複数の記憶素子の一は、
   第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
   第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタは、半導体材料を含む基板に設けられ、
   前記第２のトランジスタは酸化物半導体層を有し、
   前記容量素子の一方の電極は、前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、電気的に接続され、
   前記第１の配線は、前記第１のソース電極と電気的に接続され、
   前記第２の配線は、前記第１のドレイン電極と電気的に接続され、
   前記第３の配線は、前記第２のソース電極または前記第２のドレイン電極の他方と電気的に接続され、
   前記第４の配線は、前記第２のゲート電極と電気的に接続され、
   前記第５の配線は、前記容量素子の他方の電極と電気的に接続されていることを特徴とする半導体装置。
3. 前記第１のトランジスタは、
   半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟む
   ように設けられた不純物領域と、前記チャネル形成領域上の第１のゲート絶縁層と、前記
   第１のゲート絶縁層上の第１のゲート電極と、前記不純物領域と電気的に接続する第１の
   ソース電極および第１のドレイン電極と、を有する請求項１または請求項２に記載の半導
   体装置。
4. 請求項１乃至３のいずれか一において、
   前記第２のトランジスタは、
   前記半導体材料を含む基板上の第２のゲート電極と、
   前記第２のゲート電極上の第２のゲート絶縁層と、
   前記第２のゲート絶縁層上の酸化物半導体層と、
   前記酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第３のトランジスタは、
   前記半導体材料を含む基板に設けられたチャネル形成領域と、
   前記チャネル形成領域を挟むように設けられた不純物領域と、
   前記チャネル形成領域上の第３のゲート絶縁層と、
   前記第３のゲート絶縁層上の第３のゲート電極と、
   前記不純物領域と電気的に接続する第３のソース電極および第３のドレイン電極と、を有することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板であることを特徴とする半導体装置。