JP4481895B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 122
- 230000015572 biosynthetic process Effects 0.000 claims description 43
- 238000003860 storage Methods 0.000 claims description 23
- 230000008878 coupling Effects 0.000 claims description 14
- 238000010168 coupling process Methods 0.000 claims description 14
- 238000005859 coupling reaction Methods 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 7
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 239000012535 impurity Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Physics & Mathematics (AREA)
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Description
STARCニュース 2005年1月15日発行、(株)半導体理工学研究センター、URL:http://www.starc.or.jp)
データの読み出しを制御する第2導電型の第2のトランジスタと、
読み出すべきデータの電流増幅を行う第3のトランジスタと、
所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、
前記所定方向に前記第1の半導体層と互いに分離して配置され、前記所定方向に密着配置される複数の拡散領域を含む第2の半導体層と、
前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第1および第2の半導体層の上には、前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域が互いに分離して配置され、
前記書き込みトランジスタ形成領域は、
前記第1の半導体層の上方に絶縁膜を介して配置される前記第1のトランジスタのチャネル領域と、
前記チャネル領域の両側に形成される前記第1のトランジスタのソースおよびドレイン領域と、を有し、
前記複数の拡散領域には、前記第2のトランジスタのソース、チャネルおよびドレインと、前記第3のトランジスタのソース、チャネルおよびドレインが形成されることを特徴とする半導体記憶装置が提供される。
図1は本発明の第1の実施形態による半導体記憶装置の回路図であり、ATC(Asymmetric Three-Transistor Cell)の回路構成を示している。
第2の実施形態は、書き込み制御用のトランジスタQ1としてショットキートランジスタを使用するものである。
第3の実施形態は、読み出しと同時に再書き込みを行うようにしたものである。
上述した第2および第3の実施形態を組み合わせて、トランジスタQ1をショットキートランジスタにして、かつ容量結合層20を設けてもよい。この場合のレイアウト図は図23のようになる。この場合、製造工程の簡略化、書き込み速度の向上、および読み出しと同時の再書き込みという第2および第3の実施形態の両方の効果が得られる。
2 第2の半導体層
3 書き込みトランジスタ形成領域
4 読み出しトランジスタゲート領域
7 チャネル領域
8 センスアンプ
20 容量結合層
21 インバータ
Claims (13)
- データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、
読み出すべきデータの電流増幅を行う第3のトランジスタと、
所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、
前記所定方向に前記第1の半導体層と互いに分離して配置され、前記所定方向に密着配置される複数の拡散領域を含む第2の半導体層と、
前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第1および第2の半導体層の上には、前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域が互いに分離して配置され、
前記書き込みトランジスタ形成領域は、
前記第1の半導体層の上方に絶縁膜を介して配置される前記第1のトランジスタのチャネル領域と、
前記チャネル領域の両側に形成される前記第1のトランジスタのソースおよびドレイン領域と、を有し、
前記複数の拡散領域には、前記第2のトランジスタのソース、チャネルおよびドレインと、前記第3のトランジスタのソース、チャネルおよびドレインが形成されることを特徴とする半導体記憶装置。 - データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、
読み出すべきデータの電流増幅を行う第3のトランジスタと、
所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、
前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、
前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備え、
前記第1および第2の半導体層が容量結合するように前記第1および第2の半導体層の間に配置される容量結合層を備えることを特徴とする半導体記憶装置。 - 前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、第1導電型の拡散領域であることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記チャネル領域は、真性半導体領域または第2導電型の半導体領域であることを特徴とする請求項3に記載の半導体記憶装置。
- 前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、金属材料を含む材料で形成され、
前記第1のトランジスタはショットキートランジスタであることを特徴とする請求項1または2に記載の半導体記憶装置。 - 前記チャネル領域は、真性半導体領域であることを特徴とする請求項5に記載の半導体記憶装置。
- 前記第1のトランジスタは、前記第2および第3のトランジスタを用いてデータを読み出すのと略同時に、読み出したデータを前記電荷蓄積領域に格納することを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
- 前記容量結合層は、導電層または高誘電体層であることを特徴とする請求項2に記載の半導体記憶装置。
- 前記容量結合層は、前記読み出しトランジスタゲート領域の下方に形成されることを特徴とする請求項2または7に記載の半導体記憶装置。
- 前記第2のトランジスタを介して読み出したデータをセンスするセンスアンプと、
前記センスアンプの出力を前記書き込みトランジスタ形成領域に帰還させるバッファと、を備えることを特徴とする請求項2、7または9のいずれかに記載の半導体記憶装置。 - 前記第1の半導体層の一端を基準電位に設定するか否かを切替制御する第4のトランジスタを備えることを特徴とする請求項1乃至10のいずれかに記載の半導体記憶装置。
- 前記第1および第2の半導体領域は、第1方向に交互に複数形成され、
前記書き込みトランジスタ形成領域および前記読み出しトランジスタゲート領域は、前記第1方向とは異なる第2方向に交互に複数形成されることを特徴とする請求項1乃至11のいずれかに記載の半導体記憶装置。 - 前記第2の半導体層は、交互に形成される異なる導電型の半導体領域を有し、これら半導体領域は、前記第2および第3のトランジスタのゲート、ソースおよびドレインとして用いられることを特徴とする請求項1乃至12のいずれかに記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005207099A JP4481895B2 (ja) | 2005-07-15 | 2005-07-15 | 半導体記憶装置 |
US11/486,104 US7411236B2 (en) | 2005-07-15 | 2006-07-14 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005207099A JP4481895B2 (ja) | 2005-07-15 | 2005-07-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027393A JP2007027393A (ja) | 2007-02-01 |
JP4481895B2 true JP4481895B2 (ja) | 2010-06-16 |
Family
ID=37787775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005207099A Active JP4481895B2 (ja) | 2005-07-15 | 2005-07-15 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7411236B2 (ja) |
JP (1) | JP4481895B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8648403B2 (en) | 2006-04-21 | 2014-02-11 | International Business Machines Corporation | Dynamic memory cell structures |
US7940560B2 (en) * | 2008-05-29 | 2011-05-10 | Advanced Micro Devices, Inc. | Memory cells, memory devices and integrated circuits incorporating the same |
WO2011052488A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011125432A1 (en) * | 2010-04-07 | 2011-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
-
2005
- 2005-07-15 JP JP2005207099A patent/JP4481895B2/ja active Active
-
2006
- 2006-07-14 US US11/486,104 patent/US7411236B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070133337A1 (en) | 2007-06-14 |
JP2007027393A (ja) | 2007-02-01 |
US7411236B2 (en) | 2008-08-12 |
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Legal Events
Date | Code | Title | Description |
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