KR100800158B1 - 1-트랜지스터형 디램 구동 방법 - Google Patents

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Abstract

본 발명에 따른 1-트랜지스터형형 디램의 구동 방법은, 워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인을 상기 제2정전압레벨로 바이어스 유지하면서 상기 비트라인을 상기 제2정전압레벨로 상승시키고 상기 센싱라인을 하프 제2정전압레벨로 상승시켜 라이트전류가 비트라인으로부터 플로우팅바디로 흐르도록 하는 데이터라이트과정을 구비함을 특징으로 한다.

Description

1-트랜지스터형 디램 구동 방법{Method for driving an 1-transistor DRAM}
도 1은 종래의 SOI 웨이퍼에 구현된 디램 셀을 도시한 단면도.
도 2a 및 도 2b는 종래 SOI 웨이퍼에 구현된 디램 셀에서의 셀 데이터 저장 상태를 도시한 도면.
도 3은 종래 SOI 웨이퍼에 구현된 디램 셀에서의 셀 읽기 전류를 나타낸 그래프.
도 4a는 본 발명에 따른 1-트랜지스터형 디램의 구동 방법의 실시예로서 라이트 "1"을 설명하기 위한 회로도.
도 4b는 도 4a의 동작을 설명하기 위한 파형도.
도 5a는 본 발명에 따른 1-트랜지스터형 디램의 구동 방법의 실시예로서 라이트 "0"을 설명하기 위한 회로도.
도 5b는 도 5a의 동작을 설명하기 위한 파형도.
도 6a는 본 발명에 따른 1-트랜지스터형 디램의 구동 방법의 실시예로서 리드 방법을 설명하기 위한 회로도.
도 6b는 도 6a의 동작을 설명하기 위한 파형도.
도 7는 본 발명에 따른 1-트랜지스터형 디램의 실시예를 나타내는 회로도.
도 8은 도 7의 1-트랜지스터형 디램의 셀 어레이를 이용한 라이트 방법을 설 명하기 위한 파형도.
도 9는 도 7의 1-트랜지스터형 디램의 셀 어레이를 이용한 리프레쉬 방법을 설명하기 위한 파형도.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 벌크 실리콘을 이용하여 구현된 1-트랜지스터형 디램 셀의 구동 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 소자는 일반적으로 실리콘 웨이퍼 상에 집적된다. 그러나, 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 전체 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면으로부터 수㎛의 제한된 두께만 소자 동작에 이용된다. 결국, 소자의 동작에 필요한 일부를 제외한 나머지 실리콘 웨이퍼는 전력 소비를 증가시키고, 구동속도(driving speed)를 떨어뜨리는 요인이 된다.
이에, 실리콘 기판에 절연층을 개재해서 수㎛ 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었으며, SOI 웨이퍼에 집적된 반도체 소자는 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화가 가능하고, 낮은 문턱 전압에 의한 저전압화로 인해 고속화 및 저전압화를 충족시킬 수 있는 것으로 보고된 바 있다.
도 1은 종래의 SOI 웨이퍼에 구현된 디램 셀을 도시한 단면도이다. 도 1에서, SOI 웨이퍼(10)는 실리콘기판(1)과 매몰산화막(2) 및 실리콘층(3)의 적층 구조 로 이루어지며, 이러한 SOI 웨이퍼(10)의 실리콘층(3)에 활성영역을 한정하는 소자분리막(11)이 매몰산화막(2)과 접하도록 형성되어 있고, 상기 실리콘층(3)의 활성영역 상부에는 게이트(12)가 형성되며, 그리고, 게이트(12) 양측의 실리콘층(3) 내에 매몰산화막(2)과 접하도록 소오스/드레인 영역(13a, 13b)이 형성된다.
SOI 웨이퍼(10)에 구현된 디램 셀에 있어서, 게이트(12) 아래의 채널영역에 해당하는 플로우팅 바디에 정공(Hole)과 전자(Electron)가 포획되는 것에 의해 데이터 저장이 이루어진다.
예컨데, 도 2a에 도시된 바와 같이, 저장(Store) "1" 상태는 플로우팅 바디에 정공이 많은 상태로 이해될 수 있으며, 도 2b에 도시된 바와 같이, 저장(Store) "0" 상태는 플로우팅 바디에 정공이 적은 상태, 또는, 전자가 많은 상태로 이해될 수 있다. 그리고, 리드 상태에서 1-트랜지스터형 셀은 저장 "1"일 때 저장 "0"일 때보다 많은 양의 센싱 전류가 흐른다.
도 3은 종래 SOI 웨이퍼에 구현된 디램 셀에 대해 셀 드레인 전압(Vd)을 0.2V로 하고 셀 소오스 전압을 그라운드(GND)로 하면서 셀 게이트 전압을 스위프(sweep)했을 때의 셀 읽기 전류를 나타낸 그래프이다.
도시된 바와 같이, 저장 "1" 상태일 때 전류가 가장 크고, 저장 "0" 상태일 때 전류가 가장 작으며, 기준(Reference) 전류는 그 중간에 위치한다.
상술한 바에 있어서, 저전압 상태에서 효과적으로 데이터를 라이트하고 리드할 수 있는 플로우팅 바디형 1-트랜지스터형 디램 셀 구동 방법이 제시되어야 하는 문제점이 있다.
또한, SOI 1-트랜지스터형 디램 셀과 그의 셀 어레이를 안정되게 구동할 수 있는 방법의 제시가 필요한 문제점이 있다.
상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 저전압 상태에서 데이터를 라이트 및 리드가능한 벌크 실리콘을 이용하여 구현된 1-트랜지스터형 디램 셀의 구동 방법을 제공함에 있다.
본 발명의 다른 목적은 상기한 벌크 실리콘을 이용하여 구현된 1-트랜지스터형 디램 셀을 이용하여 구현한 어레이과 그의 구동 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한, 본 발명에 따른 1-트랜지스터형형 디램의 구동 방법은, 워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인을 상기 제2정전압레벨로 바이어스 유지하면서 상기 비트라인을 상기 제2정전압레벨로 상승시키고 상기 센싱라인을 하프 제2정전압레벨로 상승시켜 라이트전류가 비트라인으로부터 플로우팅바디로 흐르도록 하는 데이터라이트과정을 구비함을 특징으로 한다.
여기에서, 상기 데이터라이트과정후에, 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 데이터의 라이트를 홀드하는 제2데이터홀드과정을 더 구비할 수 있다.
그리고, 상기 제2데이터홀드과정에서 라이트가 홀드되는 상기 데이터는 디지털논리 0 또는 1임이 바람직하다.
본 발명에 따른 1-트랜지스터형 디램의 구동방법은, 워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인을 상기 제2정전압레벨로 바이어스 유지하면서 상기 비트라인을 상기 제1정전압레벨로 유지시키고 상기 센싱라인을 하프 제2정전압레벨로 상승시켜 라이트전류가 플로우팅바디로부터 비트라인으로 흐르도록 하는 데이터라이트과정을 구비함을 특징으로 한다.
여기에서, 상기 데이터라이트과정후에, 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 데이터의 라이트를 홀드하는 제2데이터홀드과정을 더 구비함을 특징으로 한다.
여기에서, 상기 제2데이터홀더과정에서 라이트가 홀드되는 상기 데이터는 디지털논리 0 또는 1임이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a는 본 발명에 따른 1-트랜지스터형 디램 셀의 구동 방법의 실시예로서 라이트 "1"을 설명하기 위한 회로도이며, 도 4b는 도 4a의 라이트 "1" 동작을 설명하기 위한 파형도이다.
도 4a에 도시된 트랜지스터는 벌크 실리콘을 이용하여 구현된 플로우팅 바디 타입 트랜지스터이며, 하나의 트랜지스터가 디램 셀을 이룬다. 상기 트랜지스터의 소스와 드레인에 각각 센싱라인 SL과 비트 라인 BL이 연결되고, 게이트에 워드 라인 WL이 연결된다.
도 4a의 1-트랜지스터형 디램 셀은 라이트 "1"을 위한 타이밍이 t0 내지 t4 구간으로 구분되며, t0, t3, t4는 데이터를 유지하는 홀드 구간이고, t1은 셀의 데이터를 리셋하여 초기화하는 퍼지 구간이며, t2는 라이트 "1"을 수행하는 구간이다.
먼저, t0 구간 즉 제 1 홀드 구간에서, 센싱라인 SL과 비트 라인 BL에 그라운드 전압(GND)이 유지되고, 워드라인 WL에 그라운드 전압(GND) 보다 낮은 전위의 저전압(-Vh)이 인가되어 플로우팅 바디의 데이터가 유지되는 동작을 수행한다.
그 후, t1 구간 즉 퍼지 구간에서, 센싱라인 SL과 비트 라인 BL은 그라운드 전압(GND)을 유지하나 워드라인 WL의 전압은 동작전압(VDD)으로 상승하며, 그에 따라서 워드라인 WL과 플로우팅 바디 사이의 커플링 커패시턴스로 인하여 플로우팅 바디의 전압이 상승하고, 플로우팅 바디의 전압 상승에 의하여 플로우팅 바디의 홀이 센싱라인 SL과 비트 라인 BL으로 모두 퍼지(purge)된다. 그러므로, 플로우팅 바디는 리셋되어 초기화 상태가 된다.
그 후, t2 구간 즉 라이트 "1"을 수행하는 구간에서, 워드 라인 WL은 동작전압(VDD)를 유지하고 센싱라인 SL은 하프 동작전압(Half VDD)으로 변환되며 비트 라인 BL은 동작전압(VDD)으로 변환된다. 그에 따라서 라이트 "1" 전류(Iwt1)는 비트라인 BL에서 센싱라인 SL 쪽으로 흐른다. 이때 다량의 홀이 발생되며, 이 홀들은 플로우팅 바디에 캡춰(Capture)된다. 캡춰된 홀들에 의한 전압은 하프 동작전압보다 높고 동작전압보다 낮게된다. 따라서 하이 전압의 홀이 플로우팅 바디에 저장된다.
그 후, t3 구간 즉 제 2 홀드 구간에서 워드라인 WL은 저전압(-Vh)으로 변환되고, 센싱라인은 하프 동작전압을 유지하고, 비트라인 BL은 동작전압을 유지한다. 워드라인 WL이 음의 홀드 전압인 저전압(-Vh)로 내려주므로, 플로우팅 바디에 저장된 하이 전압의 홀들이 저전압 상태에 있게 된다.
그 후, t4 구간 즉 제 3 홀드 구간에서 워드라인 WL은 저전압(-Vh)을 유지하고, 센싱라인 SL과 비트라인 BL은 그라운드 전압(GND)으로 변환된다. 그러므로, 플로우팅 바디에 저장된 홀의 전압은 그라운드 전압(GND)보다 낮은 상태에서 보존된다.
도 5a는 도 4a와 동일한 1-트랜지스터형 디램 셀의 구동 방법의 실시예로서 라이트 "0"를 설명하기 위한 회로도이며, 도 5b는 도 5a의 라이트 "1" 동작을 설명하기 위한 파형도이다.
도 5a의 1-트랜지스터형 디램 셀은 라이트 "1"을 위한 타이밍이 t0 내지 t4 구간으로 구분되며, t0, t3, t4는 데이터를 유지하는 홀드 구간이고, t1은 셀의 데이터를 리셋하여 초기화하는 퍼지 구간이며, t2는 라이트 "0"을 수행하는 구간이다.
먼저, t0 구간 즉 제 1 홀드 구간에서, 센싱라인 SL과 비트 라인 BL에 그라운드 전압(GND)이 유지되고, 워드라인 WL에 그라운드 전압(GND) 보다 낮은 전위의 저전압(-Vh)이 인가되어 플로우팅 바디의 데이터가 유지되는 동작을 수행한다.
그 후, t1 구간 즉 퍼지 구간에서, 센싱라인 SL과 비트 라인 BL은 그라운드 전압(GND)을 유지하나 워드라인 WL의 전압은 동작전압(VDD)으로 상승하며, 그에 따라서 워드라인 WL과 플로우팅 바디 사이의 커플링 커패시턴스로 인하여 플로우팅 바디의 전압이 상승하고, 플로우팅 바디의 전압 상승에 의하여 플로우팅 바디의 홀이 센싱라인 SL과 비트 라인 BL으로 모두 퍼지(purge)된다. 그러므로, 플로우팅 바디는 리셋되어 초기화 상태가 된다.
그 후, t2 구간 즉 라이트 "0"을 수행하는 구간에서, 워드 라인 WL은 동작전압(VDD)를 유지하고 센싱라인 SL은 하프 동작전압(Half VDD)으로 변환되며 비트 라인 BL은 그라운드 전압(VDD)으로 변환된다. 그에 따라서 라이트 "0" 전류(Iwt0)는 센싱라인 SL에서 비트 라인 WL 쪽으로 흐른다. 즉 라이트 "1"의 전류(Iwt1)의 전류와 반대 방향으로 전류가 흐른다. 이때 소량의 홀이 발생되며, 이 홀들은 플로우팅 바디에 캡춰(Capture)된다. 캡춰된 홀들에 의한 전압은 그라운드 전압보다 높고 하프 동작전압보다 낮게된다. 따라서 로우 전압의 홀이 플로우팅 바디에 저장된다.
그 후, t3 구간에서 워드라인 WL은 저전압(-Vh)으로 변환되고, 센싱라인은 하프 동작전압을 유지하고, 비트라인 BL은 그라운드 전압을 유지한다. 워드라인 WL이 음의 홀드 전압인 저전압(-Vh)로 내려주므로, 플로우팅 바디에 저장된 하이 전압의 홀들이 극 저전압 상태에 있게 된다.
그 후, t4 구간에서 워드라인 WL은 저전압(-Vh)을 유지하고, 센싱라인 SL은 그라운드 전압(GND)으로 변환되며 비트라인 BL은 그라운드 전압(GND)을 유지한다. 그러므로, 플로우팅 바디에 저장된 홀의 전압은 그라운드 전압(GND)보다 낮은 상태에서 보존된다.
한편, 도 6a는 도 4a 및 도 5a와 동일한 1-트랜지스터형 디램 셀의 구동 방법의 실시예로서 리드 방법을 설명하기 위한 회로도이며, 도 6b는 도 6a의 리드 방법을 설명하기 위한 파형도이다.
도 6a의 1-트랜지스터형 디램 셀은 리드를 위한 타이밍이 t0 내지 t4 구간으로 구분되며, t0, t1, t3, t4는 데이터를 유지하는 홀드 구간이고, t2는 리드를 수행하는 구간이다.
먼저, t0 구간 즉 제 1 홀드 구간에서, 센싱라인 SL과 비트 라인 BL에 그라운드 전압(GND)이 유지되고, 워드라인 WL에 그라운드 전압(GND) 보다 낮은 전위의 저전압(-Vh)이 인가되어 플로우팅 바디의 데이터가 유지되는 동작을 수행한다.
그 후, t1 구간은 셀 리드 전류를 센싱하기 위하여 비트라인 리드 전압을 인가하는 구간으로서, 비트라인 BL에 비트라인 리드 전압 Vblread을 인가한다.
그 후, t2 구간은 워드라인 리드 전압을 인가하는 구간으로서, 워드라인 WL에 워드라인 리드 전압 Vwlread이 인가되면, 리드 전류(Iread)가 비트라인 BL에서 워드라인 센싱라인 SL쪽으로 흐른다. 이때 흐르는 센싱 전류의 양이 기준 전류보다 크면 데이터 1del되고 기준 전류보다 적으면 데이터 0이 된다.
그 후, t3 구간에서 워드라인 WL에 인가되는 전압이 저전압(-Vh)으로 복귀되면 리드 전류(Iread)의 흐름이 중지된다.
그 후, t4 구간에서 비트라인 BL에 인가되는 전압이 그라운드 전압(GND)로 복귀되며, 그에 따라 플로우팅 바디에 저장된 홀의 전압이 그라운드 전압(GND) 보다 낮은 상태로 저장된다.
상술한 바와 같이 본 발명에 따른 실시예에 의하여 1-트랜지스터형 디램 셀의 라이트 "1", "0" 및 리드 동작이 수행될 수 있다.
도 7은 본 발명에 따른 셀 어레이를 나타낸 회로도이며, 셀 어레이를 이루는 각 셀은 벌크 실리콘을 이용한 플로우팅 바디 타입의 1-트랜지스터형 셀이다.
도 7의 셀 어레이는 각각 두 개의 셀들이 비트라인 컨택을 공유(Share)하며, 동일한 워드라인을 공유하는 셀들이 동일한 센싱라인을 공유하는 구조를 갖는다.
즉, 워드라인 WL과 센싱라인 SL은 로우(Row) 방향으로 교번(Interlace)되게 배치되며, 비트라인 BL은 컬럼(Column) 방향으로 배치된다. 각 비트라인 BL에 센스앰프(S/A), 워드라인 드라이버(W/D), 및 레지스터 블록(REG)이 구성되며, 이들에 기준 전압이 공급되며, 센스앰프(S/A)와 워드라인 드라이버(W/D)는 레지스터 블록REG)를 공유하는 구성을 가짐이 바람직하다.
여기에서, 센스앰프(S/A)는 셀 데이터를 감지하여 데이터 1과 데이터 0을 구별하기 위한 동작을 하는 회로이며, 레지스터 블록(REG)은 센스앰프(S/A)의 데이터를 일시적으로 저장하기 위한 임시 기억회로이고, 워드라인 드라이버(W/D)는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 따라 다른 구동 전압을 생성하는 회로이다.
상술한 셀 어레이 구성에 의한 라이트 방법을 도 8을 참조하여 설명한다.
라이트는 리드 사이클과 라이트 사이클을 포함한다.
먼저, 리드 사이클에서 선택된 로우에 해당되는 모든 셀들에 대해 셀 데이터를 센싱하여 증폭한 후 레지스터 블록(REG)에 저장한다. 그 후 라이트 사이클에서 레지스터 블록(REG)에 저장된 데이타를 다시 라이트하여 복구하고, 새로 라이트할 셀들은 새로운 외부의 데이터로 라이트를 수행한다. 이때 새로운 외부의 데이터는 레지스터 블록(REG)에 클리어 또는 리셋함에 의해 셀에 라이트 될 수 있다.
한편, 상술한 셀 어레이 구성에 의한 리프레쉬 방법은 도 9를 참조하여 설명한다.
리프레쉬는 리드 사이클과 라이트 사이클로 구성되며, 리드 사이클에서 선택된 로우의 모든 셀들에 대해 셀 데이터를 센싱하여 증폭한 후 레지스터 블록(REG)에 저장한다. 그 후 라이트 사이클에서 레지스터 블록(REG)에 저장된 데이터가 다시 라이트된다.
본 발명에 의하면, 1-트랜지스터형 플로우팅 바디형 디램 셀을 저전압으로 데이터를 라이트 및 리드 가능하고,
의 경우 발생 가능한 저전압 상태에서 데이터를 라이트 및 리드가능한 벌크 실리콘을 이용하여 구현된 1-트랜지스터형 디램 셀의 구동 방법을 제공함에 있다.
본 발명의 다른 목적은 상기한 벌크 실리콘을 이용하여 구현된 1-트랜지스터형 디램 셀을 이용하여 구현한 어레이과 그의 구동 방법을 제공함에 있다.

Claims (6)

  1. 워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정;
    상기 워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및
    상기 워드라인을 상기 제2정전압레벨로 바이어스 유지하면서 상기 비트라인을 상기 제2정전압레벨로 상승시키고 상기 센싱라인을 하프 제2정전압레벨로 상승시켜 라이트전류가 비트라인으로부터 플로우팅바디로 흐르도록 하는 데이터라이트과정을 구비함을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
  2. 제1항에 있어서,
    상기 데이터라이트과정후에, 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 데이터의 라이트를 홀드하는 제2데이터홀드과정을 더 구비함을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
  3. 제2항에 있어서,
    상기 제2데이터홀드과정에서 라이트가 홀드되는 상기 데이터는 디지털논리 0 또는 1임을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
  4. 워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정;
    상기 워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및
    상기 워드라인을 상기 제2정전압레벨로 바이어스 유지하면서 상기 비트라인을 상기 제1정전압레벨로 유지시키고 상기 센싱라인을 하프 제2정전압레벨로 상승시켜 라이트전류가 플로우팅바디로부터 비트라인으로 흐르도록 하는 데이터라이트과정을 구비함을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
  5. 제4항에 있어서,
    상기 데이터라이트과정후에, 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 데이터의 라이트를 홀드하는 제2데이터홀드과정을 더 구비함을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
  6. 제5항에 있어서,
    상기 제2데이터홀드과정에서 라이트가 홀드되는 상기 데이터는 디지털논리 0 또는 1임을 특징으로 하는 1-트랜지스터형 디램의 구동방법.
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