KR100800153B1 - 더블게이트형 디램 구동회로 및 그 구동방법 - Google Patents

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Abstract

본 발명은 더블게이트구조의 1-트랜지스터형 디램에 관한 것으로, 본 발명은 워드라인과 바텀워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인과 바텀워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인과 바텀워드라인을 상기 제2정전압레벨로 바이어스하고 상기 비트라인에 라이트데이터를 공급하는 데이터라이트과정을 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법을 개시하고 있다.

Description

더블게이트형 디램 구동회로 및 그 구동방법{Double-Gate type DRAM Driving circuit and Driving Method therefor}
도 1은 종래에 제시된 1-트랜지스터형 디램의 단위 셀구조의 단면구성도.
도 2는 종래의 1-트랜지스터형 디램의 셀데이터(Cell Data) 저장 상태 및 리드(Read) 전류의 흐름과정을 보여주는 도면.
도 3은 종래의 1-트랜지스터형 디램의 셀 리드(Cell Read) 전류의 파형특성을 나타낸 파형도.
도 4는 본 발명에 의한 더블게이트셀(Double gate Cell) 구조를 나타낸 단면 구조도.
도 5는 본 발명에 의한 더블게이트셀 어레이(Double gate Cell Array) 구조를 도시한 회로도.
도 6은 본 발명에 의한 구동방법의 일 실시예를 나타낸 도면.
도 7은 본 발명에 의한 구동방법의 다른 실시예를 나타낸 도면.
도 8은 본 발명에 의한 구동방법의 또다른 실시예를 나타낸 도면.
도 9는 본 발명에 의한 1-트랜지스터형 디램의 라이트(Write)과정의 일 예를 나타낸 도면.
도 10은 본 발명에 의한 1-트랜지스터형 디램의 리프레쉬과정의 일 예를 나 타낸 도면.
본 발명은 디램(DRAM)에 관한 것으로서, 특히 1-트랜지스터형(One Transistor Type) 디램의 구동회로(Driving circuit) 및 그 구동방법(Driving Method)에 관한 기술이다.
반도체 메모리장치로서 대표적인 소자는 디램(DRAM)이다. 디램은 일반적으로 하나의 트랜지스터(transistor)와 하나의 스토리지캐패시터(storage capacitor)로 이루어진 구성이 하나의 단위셀(unit cell)을 이루게 된다. 디지탈 데이터(digital data) 1(=high) 또는 0(=low)은 스토리지캐패시터에 저장되며, 상기 스토리지캐패시터에 저장되는 데이터의 레벨을 정상적으로 유지하기 위해서, 디램은 일정 시간간격을 갖고 데이터 재충전동작인 리프레쉬(refresh)를 수행하게 된다. 이와 같은 단위셀을 갖는 디램은 디디알 시리즈(DDR(Double Data Rate SDRAM) series; 현재 DDR3까지 개발되었음)로 불리우는 동기형 반도체 메모리장치까지 그 개발이 이루어지고 있다.
그러나 디램의 집적도(density)가 기가(Giga)급으로 갈수록 칩의 면적은 점점 더 크게 구현될 수 밖에 없을 것이다. 이는 칩의 크기가 소형화될수록 유리하게 되는 시스템(system)의 입장에서는 부담으로 작용할 것이다.
이러한 부담을 제거하기 위해 제안된 방식중의 하나가 스토리지캐패시터가 제거되고 하나의 트랜지스터로만 단위셀을 구현한 1-트랜지스터형 디램이다. 상기 1-트랜지스터형 디램은 캐패시터리스형(Capacitor-less type) 디램으로 불리우기도 한다.
도 1은 종래에 제시된 1-트랜지스터형 디램의 단위 셀구조의 단면구성을 보여주고 있다. 도 1의 구성은 SOI(Silicon on Insulator) 구조의 플로우팅바디형 셀(Floating Body cell or Floating channel Cell)을 나타내고 있다. 도시된 바와 같이, 플로우팅바디(Floating Body)에 홀(Hole)과 전자(Electron)를 저장함에 의해 데이터(Data)를 저장하게 된다.
도 2는 종래의 1-트랜지스터형 디램의 셀데이터(Cell Data) 저장 상태 및 리드(Read) 전류를 나타내고 있다. 도 2에서 2A는 데이터 1을 저장한 상태인 Store "1"로서, Store "1" 상태는 플로우팅바디(Floating Body)에 홀(Hole)이 많은 상태가 된다. 도 2의 2B는 데이터 0을 저장한 상태인 Store "0"으로서, Store "0"상태는 플로우팅바디(Floating Body)에 홀(Hole) 이 적은 상태 또는 전자(Electron)가 많은 상태가 된다. 도 2의 2C는 리드(Read)전류의 흐름을 보여주는 것으로서, 리드모드(Read Mode)시에 셀(Cell)의 전류는 Store "1" 일 때가 Store "0"일 때보다 많은 센싱(Sensing) 전류가 흐르게 된다. 도 2에서 트랜지스터의 게이트에 연결된 라인은 워드라인(word line)이고, 트랜지스터의 양쪽 채널에 연결된 라인들은 각각 센싱라인(sensing line)과 비트라인(bit line)을 나타낸다.
도 3은 종래의 1-트랜지스터형 디램의 셀 리드(Cell Read) 전류의 파형특성 을 나타낸 파형도이다. 도 3에서 셀드레인(Cell Drain)전압 Vd = 0.2V이고, 셀소오스(Cell Source) 전압은 그라운드 GND로 될 시에, 셀게이트(Cell Gate) 전압을 스윕(Sweep)했을 때의 셀 리드전류(Cell Read Current)를 나타낸 것이다. 도시된 바와 같이, Store "1" 일 때 리드전류가 가장 크고, Store "0" 일 때 리드전류가 가장 작으며, 기준전류인 Reference(REF) 전류는 그 중간에 위치하게 된다.
이와 같이, 종래의 1-트랜지스터(One Transistor)구조의 플로우팅바디(Floating Body)형 디램 셀(DRAM cell)은, NDRO(Non Destructive Read Out) 방식에 의해 리드(Read) 동작시 Cell 의 Data 가 파괴되지 않아 셀(Cell)의 신뢰성이 향상되고 리드(Read) 속도를 높일 수 있는 장점을 얻을 수 있다. 또한 1-트랜지스터(Transistor)로만 셀(Cell)이 구성되므로 셀사이즈(Cell Size)가 획기적으로 작아질 수 있게 된다.
그러나, 셀(Cell)의 정보를 리드(Read)하고자 할 때와 셀(Cell) 에 정보를 라이트(Write) 하고자 할 때에 다음과 같은 문제점이 발생하게 된다. 즉, 라이트(Write)시에는 선택된 셀(Cell)뿐만 아니라, 비 선택된 셀(Cell)에도 라이트(Write) 전압이 인가됨에 의해, 비선택 셀(Cell)들의 데이터(Data)가 파괴되는 문제가 발생한다. 이러한 문제점은 반도체 메모리장치로서의 신뢰성을 보증할 수가 없게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 신뢰성있는 라이 트동작을 수행하는 1-트랜지스터형 디램 구동회로 및 그 구동방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 셀에 정보를 라이트할 시에, 선택된 셀 외의 비선택 셀의 데이터가 파괴되는 것을 방지하는 1-트랜지스터형 디램 구동회로 및 그 구동방법을 제공함에 있다.
본 발명의 또다른 목적은 신뢰성있는 라이트동작을 보증하는 더블게이트구조를 가지는 1-트랜지스터형 디램 구동회로 및 그 구동방법을 제고함에 있다.
상기한 목적을 달성하기 위한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 데이터를 플로우팅바디상에 저장하는 트랜지스터; 상기 트랜지스터의 상측에 형성되어 상기 트랜지스터를 제어하기 위한 워드라인; 상기 트랜지스터의 하측에 형성되어 상기 트랜지스터를 제어하기 위한 바텀워드라인; 상기 트랜지스터의 센싱라인콘택에 연결된 센싱라인; 상기 트랜지스터의 비트라인콘택에 연결된 비트라인; 상기 비트라인상의 데이터를 센싱하기 위한 센스앰프; 및 상기 비트라인에 연결된 레지스터를 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램 구동회로이다.
또한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 워드라인과 바텀워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정; 상기 워드라인과 바텀워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이터퍼지과정; 및 상기 워드라인과 바텀워드라인 을 상기 제2정전압레벨로 바이어스하고 상기 비트라인에 라이트데이터를 공급하는 데이터라이트과정을 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법임을 특징으로 한다. 바람직하게는 상기 데이터라이트과정후에, 상기 워드라인과 바텀워드라인을 상기 음전압레벨로 바이어스하여 상기 라이트데이터를 홀드하는 제2데이터홀드과정을 더 구비한다. 상기 라이트데이터는 디지털논리 0 또는 1임을 특징으로 한다.
또한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 워드라인을 음전압레벨로 바이어스하고 바텀워드라인과 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 제1데이터홀드과정; 상기 제1데이터홀드과정중에 상기 비트라인에 리드전압을 바이어스하는 제2데이터홀드과정; 상기 제2데이터홀드과정후에 상기 워드라인에 전압을 공급하여 리드전류가 비트라인으로부터 센싱라인으로 흐르도록 하는 센싱과정; 및 상기 센싱과정후에 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 리드전류의 흐름을 중지시키는 제3데이터홀드과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법임을 특징으로 한다. 바람직하게는 상기 제3데이터홀드과정후에, 상기 비트라인을 상기 제1정전압레벨로 바이어스하는 제4데이터홀드과정을 더 구비한다.
또한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 리드사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell)들에 대해 셀데이터(Cell Data)를 센스앰프를 통해 센싱(Sensing)하여 증폭하는 제1과정; 상기 제1과정 후 레지스터(Register)에 상기 센싱데이터를 저장하는 제2과정; 상기 리드사이클 후 라이트사이클(Write Cycle)에서 상기 레지스터(Register)에 저장된 데이터(data)를 라이트드라이버로 전송하는 제3과정; 및 상기 라이트드라이버를 통해 상기 셀들에 상기 전송된 데이터를 라이트(Write)하여 데이터를 복구해주는 제4과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법임을 특징으로 한다.
또한 본 발명에 의한 더블게이트구조를 가지는 1-트랜지스터형 디램은, 선택된 로우(Row)의 모든 셀(cell)들에 대해 셀데이터(Cell Data)를 센스앰프를 통해 센싱(Sensing)하여 증폭하는 제1과정; 상기 제1과정 후 레지스터(Register)에 상기 센싱데이터를 저장하는 제2과정; 상기 레지스터(Register)에 저장된 데이터(data)를 라이트드라이버로 전송하는 제3과정; 및 상기 라이트드라이버를 통해 상기 셀들에 상기 전송된 데이트를 라이트(Write)하여 상기 셀데이터를 리프레쉬하는 제4과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법임을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 의한 더블게이트셀(Double gate Cell) 구조를 나타낸 단면 구조도이다. 본 출원인은 도 4에 도시된 더블게이트셀 구조 및 그 제조공정을 특허출원 "2006-0068750"호(출원일: 2006.07.21.)를 통해 출원한 바 있다.
도 5는 본 발명에 의한 더블게이트셀 어레이(Double gate Cell Array) 구조를 회로적으로 도시하고 있다. 도시된 바와 같이, 각각 2개의 Cell 들은 비트라인 콘택(BL Contact)을 공유(Share)하며, 센싱라인콘택(SL Contact)을 공유(Share)하는 구조가 된다. 그리고 워드라인 WL0,..,WL3과 바텀워드라인 BWL0,..,BWL3 및 센싱라인 SL0,..,SL2는 로우(Row) 방향으로 배치되고, 비트라인 BL0,..,BL3은 컬럼(Column) 방향으로 배치된다. 그리고 각각의 비트라인 BL0,..,BL3은 센스앰프(sense amplifier) S/A, 라이트드라이버(write driver) W/D 및 레지스터블럭(register block) REG를 포함하며, 이들 회로들에는 기준(Reference)전압 ref가 공급된다.
도 5에서 센스앰프 S/A 는 셀데이터(Cell Data)를 감지하여 데이터(Data) 1과 데이터(Data) 0을 구별하기 위한 회로로서 동작한다. 그리고 레지스터블록 REG 는 상기의 센스앰프 S/A의 데이터(Data)를 일시적으로 저장하기 위한 임시 기억장치 회로이다. 그리고 라이트드라이버 W/D 는 셀(Cell)에 데이터(Data)를 라이트(Write)할 때 비트라인에 라이트데이터(Write Data)에 따라 구동 전압을 생성하는 회로가 된다.
본 발명에 의한 1-트랜지스터 디램의 구동방법에 대해 기술하겠다.
도 6은 본 발명에 의한 데이터 1을 라이트(write)하는 방법을 나타낸다. 도 6에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 1을 라이트(Write)하는 구간이다.
이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다.
그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND, 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.
다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt1 조건이 되어 Write 1 전류 즉, Iwt1이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. 이때 다량의 홀(Hole)이 발생하게 되고 이 Hole 들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 이렇게 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt1 전압보다는 낮게 된다. 따라서 논리 하이(High) 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장되게 된다.
다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt1 조건이 되어 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 레벨로 떨어뜨린다.
마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.
도 7은 본 발명에 의한 구동방법의 다른 실시예로서, 데이터 "0"을 라이트하는 방법을 나타낸다. 도 7에서 t0, t3, t4 구간은 홀드(Hold) 구간으로서, 이는 Data 유지 구간이 된다. 그리고 t1 은 퍼지(Purge) 구간으로써 셀데이터(Cell Data)를 리셋(Reset)시켜 초기화하는 구간으로서, 이는 본 발명에 의한 1-트랜지스터형 디램의 중요한 구동방법 기술이다. t2 는 데이터 0을 라이트(Write)하는 구간이다.
이를 상세히 설명하면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다. 상기 워드라인 WL 및 바텀워드라인 BWL은 각각 -Vh와 같이 네거티브(negative)전압으로 유지됨이 바람직하다.
그리고 t1 구간에서 워드라인 WL = VDD , 바텀워드라인 BWL = VDD, 센싱라인 SL = GND, 및 비트라인 BL = GND 조건에서는 워드라인 WL과 플로우팅바디(Floating Body) 데이터(data) 사이의 커플링캐패시턴스(Coupling Capacitance)에 의해 플로우팅바디(Floating Body)의 전압이 상승하게 된다. 그래서 플로우팅바디(Floating Body)의 홀(Hole)이 센싱라인 SL 과 비트라인 BL로 모두 빠져 나가게 된다. 이로부터 플로우팅바디(Floating Body)는 리셋(Reset) 되어 초기화(initial) 상태가 되어 퍼지(Purge) 동작을 수행하게 된다.
다음에 t2 구간에서 워드라인 WL = VDD, 바텀워드라인 BWL = VDD, 센싱라인 SL = GND 및 비트라인 BL = Vblwt0 조건이 되어 Write 0 전류 즉, Iwt0이 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다.
이때 도 6의 Vblwt1 전압과 비교시에 Vblwt0 전압이 상대적으로 작아 소량의 홀(Hole)이 발생하게 되고, 이 홀(Hole)들이 플로우팅바디(Floating Body)에 캡쳐(Capture)된다. 캡쳐(Capture)된 홀(Hole)의 전압은 Vblwt0 전압보다 낮게 된다. 따라서 Low 전압의 홀(Hole)이 플로우팅바디(Floating Body)에 저장된다.
다음에 t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = Vblwt0 조건이 되어, 플로우팅바디(Floating Body)에 저장된 논리 하이(High) 전압의 홀(Hole)들이 저전압 상태에 있도록 워드라인 WL 전압을 음의 홀드(hold) 전압인 -Vh 로 내려 주게 된다.
마지막으로 t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = -Vh, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존 되게 된다.
도 8은 본 발명에 의한 구동방법으로서 리드(Read) 방법을 나타낸다. 도 8에서 t0, t1, t3, t4 구간이 홀드(Hold) 구간으로서, 이는 데이터(Data) 유지 구간이 된다. 그리고 t2 는 리드(Read) 동작을 수행하는 구간이다.
이를 상세히 살피면, t0 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = GND 조건에서는 플로우팅바디(Floating Body)의 데이터(data)가 유지되는 동작이 된다.
t1 구간은 셀(Cell)의 리드전류(read current)를 센싱(Sensing)하기 위해, 비트라인 BL에 리드(Read) 전압인 Vblread를 인가하는 구간이다.
t2 구간에서 워드라인 WL = Vwlread, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = Vblread 조건이 되어 리드(Read)전류가 비트라인 BL 에서 센싱라인 SL 쪽으로 흐르게 된다. 이때 흐르는 센싱(Sensing) 전류의 양이 기준(Reference) 전류보다 크면 데이터(Data) 1 이 되고 기준(Reference) 전류보다 작으면 데이터(Data) 0이 된다.
t3 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = Vblread 조건이 되어 리드전류(Read Current)가 중지된다.
t4 구간에서 워드라인 WL = -Vh, 바텀워드라인 BWL = GND, 센싱라인 SL = GND 및 비트라인 BL = GND 조건이 되어 플로우팅바디(Floating Body)에 저장된 홀(Hole)의 전압이 그라운드 GND 보다 낮은 상태에서 보존되게 된다.
도 9는 본 발명에 의한 1-트랜지스터형 디램의 라이트(Write)과정의 일 예를 나타낸다.
도시된 바와 같이, 라이트(Write)과정은 리드사이클(Read cycle)과 라이트사이클(Write cycle)로 구성된다. 리드사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell) 들에 대해 셀데이터(Cell Data)를 센싱(Sensing)하여 증폭한 후 레지스터(Register)에 저장한다. 그리고 라이트사이클(Write Cycle)에서는 상기의 레지스터(Register)에 저장된 데이터(data)를 다시 라이트(Write)하여 복구 해준다. 한편 새로 라이트(Write)할 셀(Cell)들은 새로운 외부의 데이터(Data)로 라이트(Write)를 수행하게 된다. 이때에는 레지스터에 기 저장된 데이터를 클리어(clear) 또는 리셋(reset)함에 의해 외부로부터 들어온 새로운 데이터를 저장할 수 있게 된다.
도 10은 본 발명에 의한 1-트랜지스터형 디램의 리프레쉬(Refresh) 방법을 나타낸다. 리프레쉬(refresh) 방법은 Read cycle 과 Write cycle을 통해 간단히 수행할 수 있다다. 즉, 리드사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell) 들에 대해 셀데이터(Cell Data)를 센싱(Sensing)하여 증폭한 후, 레지스터(Register)에 저장한다. 그리고나서 라이트사이클(Write Cycle)에서 상기의 레지스터(Register)에 저장된 데이터(data)를 다시 라이트(Write)함에 의해 리프레쉬를 수행할 수 있다. 이와 같이 본 발명에 의하면 리프레쉬를 라이트동작으로 실현할 수 있게 된다.
한편 본 발명은 벌크실리콘 기판위에 본 발명을 실현할 수도 있고, SOI기판상에 본 발명을 실현할 수도 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 1-트랜지스터형 디램은 안정된 셀 라이트 동작을 가능하게 된다.

Claims (8)

  1. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서,
    데이터를 플로우팅바디상에 저장하는 트랜지스터;
    상기 트랜지스터의 상측에 형성되어 상기 트랜지스터를 제어하기 위한 워드라인;
    상기 트랜지스터의 하측에 형성되어 상기 트랜지스터를 제어하기 위한 바텀워드라인;
    상기 트랜지스터의 센싱라인콘택에 연결된 센싱라인;
    상기 트랜지스터의 비트라인콘택에 연결된 비트라인;
    상기 비트라인상의 데이터를 센싱하기 위한 센스앰프; 및
    상기 비트라인에 연결된 레지스터를 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램 구동회로.
  2. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서,
    워드라인과 바텀워드라인을 음전압레벨로 바이어스하고 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 데이터홀드과정;
    상기 워드라인과 바텀워드라인을 제2정전압레벨로 바이어스하고 상기 센싱라인과 비트라인을 상기 제1정전압레벨로 바이어스하여 데이터를 리셋하기 위한 데이 터퍼지과정; 및
    상기 워드라인과 바텀워드라인을 상기 제2정전압레벨로 바이어스하고 상기 비트라인에 라이트데이터를 공급하는 데이터라이트과정을 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  3. 제2항에 있어서,
    상기 데이터라이트과정후에, 상기 워드라인과 바텀워드라인을 상기 음전압레벨로 바이어스하여 상기 라이트데이터를 홀드하는 제2데이터홀드과정을 더 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  4. 제3항에 있어서,
    상기 라이트데이터는 디지털논리 0 또는 1임을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  5. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서,
    워드라인을 음전압레벨로 바이어스하고 바텀워드라인과 센싱라인과 비트라인을 제1정전압레벨로 바이어스하는 제1데이터홀드과정;
    상기 제1데이터홀드과정중에 상기 비트라인에 리드전압을 바이어스하는 제2데이터홀드과정;
    상기 제2데이터홀드과정후에 상기 워드라인에 전압을 공급하여 리드전류가 비트라인으로부터 센싱라인으로 흐르도록 하는 센싱과정; 및
    상기 센싱과정후에 상기 워드라인을 상기 음전압레벨로 바이어스하여 상기 리드전류의 흐름을 중지시키는 제3데이터홀드과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  6. 제5항에 있어서,
    상기 제3데이터홀드과정후에, 상기 비트라인을 상기 제1정전압레벨로 바이어스하는 제4데이터홀드과정을 더 구비함을 특징으로 하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  7. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서,
    리드사이클(Read cycle) 구간에서 선택된 로우(Row)의 모든 셀(cell)들에 대해 셀데이터(Cell Data)를 센스앰프를 통해 센싱(Sensing)하여 증폭하는 제1과정;
    상기 제1과정 후 레지스터(Register)에 상기 센싱데이터를 저장하는 제2과정;
    상기 리드사이클 후 라이트사이클(Write Cycle)에서 상기 레지스터(Register)에 저장된 데이터(data)를 라이트드라이버로 전송하는 제3과정; 및
    상기 라이트드라이버를 통해 상기 셀들에 상기 전송된 데이터를 라이트(Write)하여 데이터를 복구해주는 제4과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
  8. 더블게이트구조를 가지는 1-트랜지스터형 디램에 있어서,
    선택된 로우(Row)의 모든 셀(cell)들에 대해 셀데이터(Cell Data)를 센스앰프를 통해 센싱(Sensing)하여 증폭하는 제1과정;
    상기 제1과정 후 레지스터(Register)에 상기 센싱데이터를 저장하는 제2과정;
    상기 레지스터(Register)에 저장된 데이터(data)를 라이트드라이버로 전송하는 제3과정; 및
    상기 라이트드라이버를 통해 상기 셀들에 상기 전송된 데이터를 라이트(Write)하여 상기 셀데이터를 리프레쉬하는 제4과정을 구비하는 더블게이트구조를 가지는 1-트랜지스터형 디램의 구동방법.
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