JP2009093708A - 半導体記憶装置およびその駆動方法 - Google Patents
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Abstract
【課題】フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、信号量の大きな半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層内に設けられたソース層、ドレイン層と、電気的に浮遊状態のボディ領域と、ボディ領域の第1の面上に設けられた第1のゲート絶縁膜および第1のゲート電極と、ボディ領域の第2の面に設けられた第2のゲート絶縁膜および第2のゲート電極と、第1のゲート電極および第2のゲート電極を駆動するドライバと、メモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧よりもソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
【選択図】図7
【解決手段】半導体記憶装置は、半導体層内に設けられたソース層、ドレイン層と、電気的に浮遊状態のボディ領域と、ボディ領域の第1の面上に設けられた第1のゲート絶縁膜および第1のゲート電極と、ボディ領域の第2の面に設けられた第2のゲート絶縁膜および第2のゲート電極と、第1のゲート電極および第2のゲート電極を駆動するドライバと、メモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧よりもソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
【選択図】図7
Description
本発明は、半導体記憶装置およびその駆動方法に係り、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するFBC(Floating Body Cell)メモリに関する。
近年、1T(Transistor)−1C(Capacitor)型のDRAMに代わるメモリと期待されている半導体記憶装置として、FBCメモリ装置がある。FBCメモリ装置は、SOI(Silicon On Insulator)基板上にフローティングボディ(以下、ボディともいう)を備えたFET(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“1”またはデータ“0”を記憶する。例えば、N型FETからなるFBCにおいて、ボディに蓄積されているホール数が多い状態をデータ“1”とし、それが少ない状態をデータ“0”とする。データ“0”を格納するメモリセルを“0”セルと呼び、データ“1”を格納するメモリセルを“1”セルと呼ぶ。
データ“1”をメモリセルに書き込む際には、例えば、ワード線およびビット線に高レベル電位を印加し、インパクトイオン化によりホールをボディに蓄積する。データ“0”をメモリセルに書き込む際には、例えば、ワード線電位が高レベル電位の状態で、ビット線に低レベル電位(例えば、ソース電位(接地電位))を印加する。これにより、ホールはボディからドレインへ引き抜かれる。このように、FBCでは、或る選択ワード線に接続された複数のメモリセルに対して、データ“1”またはデータ“0”を選択的に書き込むことができる。
データの読出しの際には、センスアンプは、“0”セルと“1”セルとのボディ電位差(信号量)によるメモリセルトランジスタの駆動力の差を検出する。しかし、FBCでは微細化によって動作電圧を下げると、“0”セルと“1”セルとに充分なディ電圧差が得られず、その結果、“0”セルと“1”セルとの信号量の差が充分に得られないという問題点があった。
即ち、微細化が進むと、従来のデータ書込み動作では、読出し時にセンスアンプが充分にデータ“0”およびデータ“1”を検出することができるほど信号量を充分に大きくすることができなかった。
"An 18.5ns 128Mb SOI DRAM with a Floating Body Cell" , Takashi Ohsawa et. Al , ISSCC2005 Digest of Technical Papers, pp.458-459
"An 18.5ns 128Mb SOI DRAM with a Floating Body Cell" , Takashi Ohsawa et. Al , ISSCC2005 Digest of Technical Papers, pp.458-459
フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、信号量の大きな半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の前記第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧よりも前記ソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込んだ後に、前記第2のゲート電極の電圧を、前記第1の論理データの書込み時における該第2のゲート電極の電圧よりも前記ソース層の電位から離した状態のもとで、前記第1の論理データを保持し、あるいは、電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むセンスアンプとを備えている。
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧から前記ソース層の電位に接近させ、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込み、前記第2のゲート電極の電圧を、データ保持状態における該第2のゲート電極の電圧に戻し、電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むことを具備する。
前記第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧から前記ソース層の電位に接近させ、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込み、前記第2のゲート電極の電圧を、データ保持状態における該第2のゲート電極の電圧に戻し、電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むことを具備する。
本発明による半導体記憶装置は、フローティングボディに電荷を蓄積し、あるいは、フローティングボディから電荷を放出することによって、大きな信号量を得ることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る実施形態に従ったFBCメモリの一例を示す構成図である。FBCメモリ装置は、メモリセルMCと、フロントワード線FWLL0〜FWLLn、FWLR0〜FWLRn(以下、FWLともいう)と、バックワード線BWLL0〜BWLLn、BWLR0〜BWLRn(以下、BWLともいう)と、ビット線BLL0〜BLLm、BLR0〜BLRm(以下、BLともいう)と、センスアンプS/Aと、ロウデコーダRDと、WLドライバWLDと、カラムデコーダCDと、CSLドライバCSLDとを備えている。
図1は、本発明に係る実施形態に従ったFBCメモリの一例を示す構成図である。FBCメモリ装置は、メモリセルMCと、フロントワード線FWLL0〜FWLLn、FWLR0〜FWLRn(以下、FWLともいう)と、バックワード線BWLL0〜BWLLn、BWLR0〜BWLRn(以下、BWLともいう)と、ビット線BLL0〜BLLm、BLR0〜BLRm(以下、BLともいう)と、センスアンプS/Aと、ロウデコーダRDと、WLドライバWLDと、カラムデコーダCDと、CSLドライバCSLDとを備えている。
メモリセルMCは、マトリクス状に二次元配列され、メモリセルアレイMCAL、MCAR(以下、MCAともいう)を構成している。フロントワード線FWLは、ロウ(row)方向に延伸し、メモリセルMCのフロントゲート(第1のゲート電極)としての機能を兼ね備える。フロントワード線FWLは、センスアンプS/Aの左右に(n+1)本ずつ設けられている。バックワード線BWLは、フロントワード線FWLと同様にロウ方向に延伸し、メモリセルMCのバックゲート(第2のゲート電極)としての機能を兼ね備える。バックワード線BWLも、フロントワード線FWLと同様に、センスアンプS/Aの左右に(n+1)本ずつ設けられている。バックワード線BWLは、フロントワード線FWLに対して1対1に対応して設けられている。
ビット線BLは、カラム方向に延伸し、メモリセルMCのソースまたはドレインに接続されている。ビット線BLは、センスアンプS/Aの左右に(m+1)本ずつ設けられている。フロントワード線FWL(バックワード線BWL)とビット線BLとは、互いに直交しており、その各交点にメモリセルMCが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し/書込み動作において、センスアンプS/Aの両側に接続されたビット線対BLL、BLRのうち一方がメモリセルMCのデータを伝達し、他方が基準電流Irefを流す。基準電流Irefは、“0”セルに流れる電流と“1”セルに流れる電流とのほぼ中間の電流である。基準電流Irefを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプS/Aは一方のビット線BLを介して電流をメモリセルMCへ流す。これにより、メモリセルMCのデータに応じた電流がセンスアンプS/A内のセンスノードを流れる。センスノードを流れる電流が基準電流Irefよりも高いか、低いかによって、センスアンプS/Aはデータの論理値“1”または“0”を識別する。この動作方式は、1セル/ビット(シングルセル)方式と呼ばれる。
代替的に、データの読出し/書込み動作において、センスアンプS/Aの両側に接続されたビット線対BLL、BLRのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対BLLおよびBLRに接続された2つの選択メモリセルは、互いに相補データ(データ“1”とデータ“0”)を格納していなければならない。即ち、2つのメモリセルが1ビットを格納するので、この動作方式は、2セル/ビット(ツインセル)方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の動作方式にも適用できる。
センスアンプS/Aは、メモリセルMCからデータを読み出し、このデータをラッチする。メモリ外部へデータを読み出すときには、センスアンプS/Aは、DQバッファ(図示せず)を介してセンスアンプS/A自体にラッチされたデータを外部へ出力する。メモリ外部からのデータを書き込むときには、センスアンプS/Aは、DQバッファを介してセンスアンプS/A内に書き込むべきデータを一旦ラッチする。センスアンプS/Aは、センスアンプS/A自体にラッチされたデータをメモリセルMCへ書き込む。このように、センスアンプS/Aは、メモリセルMCとセンスアンプS/Aとの間のデータのやり取り(読出し/書込み)、および、メモリ外部とセンスアンプS/Aとの間のデータのやり取り(読出し/書込み)を実行する。以下、“読出し”または“書込み”は、メモリセルMCとセンスアンプS/Aとの間のデータのやり取りを示す。なお、メモリ外部とセンスアンプS/Aとの間のデータのやり取りは、外部への読出し、あるいは、外部からの書込みという。
ロウデコーダRDは、複数のフロントワード線FWLのうち特定のフロントワード線を選択するためにロウアドレスをデコードする。WLドライバWLDは、選択フロントワード線に電圧を印加することによって、この選択フロントワード線を活性化させる。また、ロウデコーダRDは、複数のバックワード線BWLのうち特定のバックワード線を選択するためにロウアドレスをデコードする。WLドライバWLDは、選択バックワード線に電圧を印加することによって、この選択バックワード線を活性化させる。尚、バックワード線BWLのロウアドレスは、フロントワード線FWLのロウアドレスと同じでよい。つまり、バッファワード線BWLおよびそれに対応するフロントワード線FWLは、対を成し、ワード線対FWL,BWLごとに選択される(活性化される)。
カラムデコーダCDは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。CSLドライバCSLDは、選択されたカラムへ電位を印加することによって、DQバッファ(図示せず)を介してセンスアンプS/Aからデータを外部へ読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “1”またはデータ“0”を示す。
図2は、メモリセルMCの構造の一例を示す断面図である。メモリセルMCは、支持基板10、BOX層20およびSOI層30を含むSOI基板上に設けられている。SOI層30内に、ソース60およびドレイン40が設けられている。フローティングボディ50は、ソース60とドレイン40との間のSOI層30内に形成される。ボディ50は、ソース60およびドレイン40とは逆導電型の半導体である。本実施形態では、メモリセルMCはN型FETである。ボディ50は、ソース60、ドレイン40、BOX層20、第1のゲート絶縁膜71、第2のゲート絶縁膜72およびSTI(Shallow Trench Isolation)(図示せず)によって、その一部または全部が囲まれることによって電気的に浮遊状態である。FBCメモリは、ボディ50内の多数キャリアの数によって論理データ(バイナリデータ)を記憶することができる。
第1のゲート絶縁膜71は、ボディ50の上面に設けられており、第2のゲート絶縁膜72は、上面とは反対側のボディ50の底面に設けられている。フロントワード線(第1のゲート電極)FWLは、第1のゲート絶縁膜71を介してボディ50の上面に設けられている。バックワード線(第2のゲート電極)BWLは、第2のゲート絶縁膜72を介してボディ50の底面に設けられている。本実施形態では、バックワード線BWLは、BOX層20中に埋め込まれるようにして設けられている。第2のゲート絶縁膜72の膜厚は、第1のゲート絶縁膜71の膜厚と同程度でよいが、特に限定しない。しかし、第2のゲート絶縁膜72の膜厚が第1のゲート絶縁膜71の膜厚と等しい場合、後述するFin型FBCにおいて、第1および第2のゲート絶縁膜71および72を同時に形成することができる(図10および図11参照)。従って、第2のゲート絶縁膜72の膜厚を第1のゲート絶縁膜71の膜厚と等しくすることによって、Fin型FBCメモリの製造が容易となるというメリットがある。
次に、第1の実施形態によるFBCメモリのデータ書込み動作を説明する。外部からのデータをメモリセルMCへ書き込むとき、あるいは、リフレッシュ動作において、センスアンプS/Aは、メモリセルMCのデータを一旦読み出した後に、データをメモリセルMCへ書き込む。外部からのデータが読み出されたデータと異なるときには、センスアンプS/Aは、外部からのデータをメモリセルMCへ書き込む。
リフレッシュ動作とは、“1”セルおよび“0”セルの劣化したデータを回復させる動作である。リフレッシュ動作では、センスアンプS/Aは、読み出したデータと同一論理データをメモリセルMCへ書き戻す。本実施形態によるデータ書込み動作は、外部からのデータを書き込む動作およびリフレッシュ動作のいずれにも適用することができる。
さらに、外部へデータを読み出すときにも、センスアンプS/Aに読み出されたデータは、メモリセルMCへリストアされるが、本実施形態によるデータ書込み動作は、このリストア動作にも適用することができる。即ち、本実施形態によるデータ書込み動作は、センスアンプS/AからメモリセルMCへデータを書き込む動作全てについて適用することができる。
センスアンプS/Aは、選択ワード線対FWL、BWLに接続された全カラム(全ビット線)のメモリセルMCに対してデータ“0”を書込む。これにより、データ“0”がメモリセルMCに書き込まれる。その後、センスアンプS/Aは、データ“1”を書き込むために選択されたカラムのメモリセルMCにデータ“1”を書き込む。これにより、データ“1”がメモリセルMCに選択的に書き込まれる。即ち、データ“0”の書込み動作は、データ“0”の書込みを実行することで完了するが、データ“1”の書込み動作は、データ“0”の書込みを一旦実行した後に、データ“1”の書込みを実行することで完了する。図3および図4では、t3〜t4において、データ“0”の書込み動作を示し、t5〜t6において、データ“1”の書込み動作を示している。
[データ“1”の書込み動作]
図3は、データ“1”をメモリセルMCへ書き込むときのタイミング図である。データ“1”の書込み動作は、メモリセルMCに一旦データ“0”を書き込んだ後に、データ“1”を書き込む。
図3は、データ“1”をメモリセルMCへ書き込むときのタイミング図である。データ“1”の書込み動作は、メモリセルMCに一旦データ“0”を書き込んだ後に、データ“1”を書き込む。
ソース電位VSLは、接地電位(0V)に固定されている。t1以前において、メモリセルMCは、データ保持状態である。データ保持状態において、ビット線BLの電位は、ソース電位VSLと同電位VBLLである。フロントワード線FWLの電位は、ソース電位VSLよりも低い負電位VWLLである。バックワード線BWLの電位は、電位VWLLよりも低い負電位VBWLLである。ボディ50とフロントワード線FWLとの容量結合およびボディ50とバックワード線BWLとの容量結合により、ボディ50の電位Vbodyは、負電位となっている。これにより、“1”セルにおいてホールがボディ50内に保持される。
t1〜t2の期間において、センスアンプS/Aがデータ読出し動作を実行している。ここでは、センスアンプS/Aは、データ“1”を読み出している。より詳細には、t1において、WLドライバWLDがフロントワード線FWLの電位をVWLLからVWLHへ立ち上げる。これにより、フロントワード線側のトランジスタがオン状態になる。その後、センスアンプS/Aがビット線BLの電位を少し上げる。これにより、センスアンプS/Aは、メモリセルMCの駆動電流を比較し、メモリセルMCに格納されたデータを検出する。“0”セルのボディ50内にはホール数が少なく、ボディ電位Vbodyが低い。このため、“0”セルの閾値電圧が高い。従って、“0”セルの駆動電流は少ない。一方、“1”セルのボディ50には、多くのホールが蓄積されている。このため、ボディ電位Vbodyが高く、閾値電圧が低い。従って、“1”セルの駆動電流は多い。センスアンプS/Aが“0”セルおよび“1”セルの駆動電流差を検出する。
データ読出し後、本実施形態によるFBCメモリは、第1から第4の段階でデータ“1”を書き込む。まず、t2〜t3(第1の段階)において、WLドライバWLDがバックゲート電極BWLの電圧をVBWLLからVBWLHへバンプアップさせている。このとき、ボディ50とバックワード線BWLとの容量結合により、ボディ電位Vbodyは、上昇しようとする。しかし、データ読出し時にボディ電位Vbodyはソース電位VSLからフラットバンド電圧VFだけ高い電圧状態にあるので、ボディ電位Vbodyは上昇せず、変化しない。もし、ボディ電位Vbodyを上昇させても、ボディ50内のホールは、フォワード電流としてソース60へ流れ出てしまうからである。
t3〜t4(第2の段階)において、バックワード線BWLの電位をVBWLHにバンプアップさせた状態のもとで、データ“0”の書込みを行う。t3において、フロントワード線FWLの電位をVWLHに維持したまま、センスアンプS/Aは、ビット線BLの電位をVBLW0(<VSL)まで低下させる。このとき、ボディ電位Vbodyは、ドレイン40の電位に対して高くなるので、ボディ−ドレイン間のpn接合部に順バイアスが掛かり、正孔が、ボディ50からドレイン40に引き抜かれる。ボディ電位Vbodyはドレイン40の電位にたいしてVFだけ高いレベルまで下がる。
t4〜t5(第3の段階)において、WLドライバWLDは、バックワード線BWLの電位をVBWLHからVBWLLへバンプダウンしている。このとき、ボディ50とバックワード線BWLとの容量結合により、“0”セルのボディ電位Vbodyは、ΔVB1だけ低下する。
t5〜t6(第4の段階)において、データ“1”の書込みを行う。t5において、フロントワード線FWLの電位をVWLHに維持したまま、センスアンプS/Aは、ビット線BLの電位をVBLW0からVBLW1まで上昇させる。VBLW1は、フロントワード線FWLの電位がVWLHであるときに、フロントワード線側のトランジスタが5極管動作するのに充分な電圧である。5極管動作によってボディ−ドレイン間の接合部近傍でインパクトイオン化が生じ、ボディ50にホールが注入される。これにより、ボディ電位Vbodyは、ソース電位VSLよりもVFだけ高い電位まで上昇する。
その後、t6において、ビット線BLの電位をVBLLに戻し、t7においてフロントワード線FWLの電位をVWLLまで低下させる。これにより、メモリセルMCはデータ保持状態に入る。このとき、“1”セルのボディ電位Vbodyは、ボディ50とフロントワード線FWLとの容量結合およびボディ−ドレイン間の容量結合により低下する。
[データ“0”の書込み動作]
図4は、データ“0”をメモリセルMCへ書き込むときのタイミング図である。データ“0”の書込み動作では、メモリセルMCにデータ“0”を書き込んだ後、データ“1”を書き込まないことによってメモリセルMCを“0”セルにする。データ“0”の書込み動作は、t5(第3の段階)までデータ“1”の書込み動作と同じである。
図4は、データ“0”をメモリセルMCへ書き込むときのタイミング図である。データ“0”の書込み動作では、メモリセルMCにデータ“0”を書き込んだ後、データ“1”を書き込まないことによってメモリセルMCを“0”セルにする。データ“0”の書込み動作は、t5(第3の段階)までデータ“1”の書込み動作と同じである。
その後、t5〜t6(第4の段階)において、データ“1”の書込みを行わない。即ち、t5において、WLドライバWLDはフロントワード線FWLの電位をVWLHに維持し、センスアンプS/Aはビット線BLの電位をVBLW0に維持する。よって、ボディ電位Vbodyは、第4の段階において変化しない。
その後、t6において、ビット線BLの電位をVBLLに戻し、t7においてフロントワード線FWLの電位をVWLLまで低下させる。これにより、メモリセルMCはデータ保持状態に入る。このとき、“0”セルのボディ電位Vbodyは、ボディ50とフロントワード線FWLとの容量結合およびボディ−ドレイン間の容量結合により低下する。
図4に示す一点鎖線は、図3に示すデータ“1”の書込み動作におけるt5以降のボディ電位を示す。データ保持状態での“0”セルのボディ電位と“1”セルのボディ電位との差は、ΔVBである。
図5は、従来のFBCメモリのデータ書込み動作を示すタイミング図である。従来では、データ書込みの高速化のために、データ“1”の書込みとデータ“0”の書込みとが同時に実行されている。尚、実線で示すビット線BLの電位がデータ“0”の書込み電位VBLW0を示し、破線で示すビット線BLの電位がデータ“1”の書込み電位VBLW1を示す。
図6は、比較例によるFBCメモリのデータ書込み動作を示すタイミング図である。図6に示す比較例は、図5に示す従来の動作のデータ“1”の書込みとデータ“0”の書込みとを別々に行った例である。図6のようにデータ“1”の書込みとデータ“0”の書込みとを別々に実行したとしても、“0”セルと“1”セルとのボディ電位差は、図5のそれと変わらない。また、本比較例では、ビット線BLの電位およびフロントワード線FWLの電位の動作は、図3または図4に示すそれらの動作と同様である。しかし、本比較例では、バックワード線BWLの電位が固定されている点で図3または図4に示す本実施形態と異なる。即ち、図6は、図3および図4においてバックワード線BWLの電位を固定した場合のタイミング図に相当する。
図6では、t5〜t6において、実線で示すビット線BLの電位がデータ“0”の書込み電位VBLW0を示し、破線で示すビット線BLの電位がデータ“1”の書込み電位VBLW1を示す。
ここで、図4に示す“0”セルと“1”セルとのボディ電位差ΔVBは、図6に示す“0”セルと“1”セルとのボディ電位差ΔVB0よりも大きいことに注目されたい。ΔVBは、ΔVB0+ΔVB1にほぼ等しい。ΔVB1は、図3および図4を参照して説明したように、バックワード線BWLの電位をバンプダウンしたときに、ボディ50とバックワード線BWLとの容量結合により降下したボディ電位Vbody(カップリング降下電位)である。
即ち、本実施形態によるFBCメモリでは、バックワード線BWLの電位をデータ“0”の書込み後にバンプダウンさせることによって、“0”セルと“1”セルとのボディ電位差を従来のそれよりも増大させることができる。換言すると、本実施形態によるFBCメモリは、従来のFBCメモリよりも“0”セルと“1”セルとの信号差を大きくすることができる。
図3では、簡単のために、“1”セルとなるメモリセルMCに対しても一旦、データ“0”を書き込んでいた。しかし、本来、“1”セルになるメモリセルMCには、データ“0”を書き込む必要は無い。従って、電力削減のために、“1”セルとなるメモリセルMCに接続されたビット線BLの電位は、t3〜t5においてVBLW0より高い電位(例えば、VBLW1)に保持しても差し支えない。
図7および図8に示すグラフは、シミュレーション結果である。このシミュレーションに使用したFBCメモリの第1のゲート絶縁膜71および第2のゲート絶縁膜72の各膜厚は、1.6nmである。SOI層30の膜厚(第1のゲート絶縁膜71から第2のゲート絶縁膜72までの距離)は、21nmである。図7および図8のシミュレーション結果を参照してさらに具体例を説明する。
[データ“1”の書込み動作]
まず、t0以前にデータがメモリセルMCからセンスアンプS/Aへ読み出される。読出し動作では、フロントワード線FWLの電位VFWLを0.8V、ビット線BLの電位VBLを0.2V、バックワード線BWLの電位VBWLを−2Vとする。このときのバックワード電圧VBWLは、データ保持時のバックワード電圧と等しい。ソース線SLの電位は、接地電位に維持される。これにより、メモリセルMCは、線形領域で動作する。“0”セルと“1”セルとは、ボディ50に蓄積されたホール数の違いにより、メモリセルMCの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“1”とデータ“0”とを識別する。読出し時にビット線BLを低電圧にする理由は、ビット線BLの電圧を高くしてメモリセルMCを飽和状態にバイアスしてしまうと、データ“0”を読み出す場合にインパクトイオン化により“0”セルが “1”セルに変化してしまう危険性があるからである。
まず、t0以前にデータがメモリセルMCからセンスアンプS/Aへ読み出される。読出し動作では、フロントワード線FWLの電位VFWLを0.8V、ビット線BLの電位VBLを0.2V、バックワード線BWLの電位VBWLを−2Vとする。このときのバックワード電圧VBWLは、データ保持時のバックワード電圧と等しい。ソース線SLの電位は、接地電位に維持される。これにより、メモリセルMCは、線形領域で動作する。“0”セルと“1”セルとは、ボディ50に蓄積されたホール数の違いにより、メモリセルMCの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“1”とデータ“0”とを識別する。読出し時にビット線BLを低電圧にする理由は、ビット線BLの電圧を高くしてメモリセルMCを飽和状態にバイアスしてしまうと、データ“0”を読み出す場合にインパクトイオン化により“0”セルが “1”セルに変化してしまう危険性があるからである。
次に、t0〜t3において、“1”セルの書込み動作を実行する。“1”セルの書込み動作では、センスアンプS/Aが一旦、データ“0”を書き込み、さらにその後、データ“1”を書き込む。データ“0”の書込みでは、WLドライバWLDは、バックワード電圧VBWLがデータ保持時の電圧よりもソース電位に接近するように、バックワード電圧VBWLをバンプアップさせる。より詳細には、t0においてWLドライバWLDは、バックワード電圧VBWLを、データ保持時の電位−2Vから−1Vへバンプアップさせている。これにより、ボディ電位Vbodyが、ボディ50とバックワード線BWLとの容量結合により上昇する。t1において、センスアンプS/Aは、ビット電圧VBLを−0.9Vへ低下させる。これによって、ボディ−ドレイン間に順バイアスが印加され、ボディ50内のホールがドレイン40へ放出される(消滅する)。ホールがボディ50から消滅している期間の間、ボディ電位Vbodyは、ほぼ一定値を維持する。その後、ボディ50内のホールがなくなると、t2において示すように、ボディ電位Vbodyは、ボディ−ドレイン間の容量結合によりビット電圧VBLへ向かって低下する。このように、データ“0”がメモリセルMCに書き込まれる。
t2において、WLドライバWLDは、バックワード電圧VBWLを−1Vからデータ保持時におけるバックワード電圧である−2Vへ戻す(バンプダウンする)。即ち、データ“0”の書込み後、WLドライバWLDは、バックゲート電圧VBWLを、データ“0”書込み時における電圧VBWLよりもソース電位から離れた状態(データ保持状態)に戻す。このように、バックワード電圧VBWLをデータ保持状態の電圧に戻した状態で、データ“1”の書込みが次のように実行される。バックワード電圧VBWLをバンプダウンすると、ボディ50とバックワード線BWLとの容量結合により、ボディ電位Vbodyは、ΔVB1(約0.6V)だけ低下する。
データ“1”の書込みでは、センスアンプS/Aがビット電圧VBLを高レベル電位(1V)へ立ち上げる。このとき、フロントワード電圧VFWLも高レベル電位(0.8V)であるので、メモリセルMCのボディ−ドレイン間の接合部近傍でインパクトイオン化が生じる。インパクトイオン化により、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のpn接合におけるフォワード電流が釣り合ったときに、ボディ電位Vbodyは平衡状態に達する。t2〜t3において、ボディ電位Vbodyが上昇し、t3近傍でボディ電位Vbodyは平衡状態に達している。このように、データ“1”がメモリセルMCに書き込まれる。
t3〜t4前後において、“1”セルのデータ保持状態の期間と“1”セルの読出し動作の期間とが含まれている。データ保持状態では、WLドライバWLDは、バックワード電圧VBWLを低レベル電位(−2V)に維持し、フロントワード電圧VFWLを低レベル電位(−1.7V)へ低下させている。このとき、ビット電圧VBLは、ソース電位(接地電位)に等しい。“1”セルのデータ保持状態におけるボディ電位Vbody1は、約0.25Vであった。
データ読出し動作では、ビット電圧VBLが0.25Vであり、フロントワード電圧VFWLは、0.8Vである。バックワード電圧VBWLは、−2Vを維持している。これにより、データ“1”が読み出される。データ読出し動作については、上述したとおりである。尚、本シミュレーションでは、データ保持期間が非常に短時間に設定されている。これは、データ保持期間におけるボディ電位Vbodyが判明すれば足りるからである。勿論、実際の動作では、データ保持期間は、本シミュレーションのそれより長い場合がある。
[データ“0”の書込み動作]
次に、t5〜t7において、“0”セルの書込み動作を実行する。“0”セルの書込み動作では、WLドライバWLDがバックワード電圧VBWLをデータ保持時の電圧よりもソース電位に接近するようにバンプアップさせた後、センスアンプS/Aがデータ“0”を書き込む。その後、データ“1”は書き込まれない。より詳細には、t5において、WLドライバWLDは、バックワード電圧VBWLを、データ保持時の電位−2Vから−1Vにバンプアップさせている。これにより、ボディ電位Vbodyが、ボディ50とバックワード線BWLとの容量結合により上昇する。t6において、センスアンプS/Aは、ビット電圧VBLを−0.9Vへ低下させる。これによって、ボディ−ドレイン間に順バイアスが印加され、ボディ50内のホールがドレイン40へ放出される(消滅する)。ホールがボディ50から消滅している期間の間(t6〜t7)、ボディ電位Vbodyは、ほぼ一定値を維持する。その後、ボディ50内のホールがなくなると、t7において示すように、ボディ電位Vbodyは、ボディ−ドレイン間の容量結合によりビット電圧VBLへ向かって低下する。このように、データ“0”がメモリセルMCに書き込まれる。
次に、t5〜t7において、“0”セルの書込み動作を実行する。“0”セルの書込み動作では、WLドライバWLDがバックワード電圧VBWLをデータ保持時の電圧よりもソース電位に接近するようにバンプアップさせた後、センスアンプS/Aがデータ“0”を書き込む。その後、データ“1”は書き込まれない。より詳細には、t5において、WLドライバWLDは、バックワード電圧VBWLを、データ保持時の電位−2Vから−1Vにバンプアップさせている。これにより、ボディ電位Vbodyが、ボディ50とバックワード線BWLとの容量結合により上昇する。t6において、センスアンプS/Aは、ビット電圧VBLを−0.9Vへ低下させる。これによって、ボディ−ドレイン間に順バイアスが印加され、ボディ50内のホールがドレイン40へ放出される(消滅する)。ホールがボディ50から消滅している期間の間(t6〜t7)、ボディ電位Vbodyは、ほぼ一定値を維持する。その後、ボディ50内のホールがなくなると、t7において示すように、ボディ電位Vbodyは、ボディ−ドレイン間の容量結合によりビット電圧VBLへ向かって低下する。このように、データ“0”がメモリセルMCに書き込まれる。
t7において、WLドライバWLDは、バックワード電圧VBWLを−1Vからデータ保持時におけるバックワード電圧である−2Vへ戻す(バンプダウンする)。即ち、データ“0”の書込み後、WLドライバWLDは、バックゲート電圧VBWLを、データ“0”書込み時における電圧VBWLよりもソース電位から離れた状態(データ保持状態)に戻す。このように、バックワード電圧VBWLをデータ保持状態の電圧に戻した状態のもとで、“0”セルは保持される。バックワード電圧VBWLをバンプダウンすると、ボディ50とバックワード線BWLとの容量結合により、ボディ電位Vbodyは、ΔVB1(約0.5V)だけ低下する。
t7〜t8の期間は、他のメモリセルにおいてデータ“1”が書き込まれている期間である(t2〜t3参照)。その後、t8〜t9には、“0”セルのデータ保持状態の期間と“0”セルの読出し動作の期間とが含まれている。データ保持状態では、WLドライバWLDは、バックワード電圧VBWLを低レベル電位(−2V)を維持し、フロントワード電圧VFWLを低レベル電位(−1.7V)へ低下させている。このとき、ビット電圧VBLは、ソース電位(接地電位)に等しい。“0”セルのデータ保持状態におけるボディ電位Vbody0は、約−1Vであった。
即ち、本実施形態によるFBCメモリのデータ保持状態における“1”セルと“0”セルとのボディ電位差ΔVBは、約1.25Vであった。
図8は、比較例として従来のFBCメモリのデータ書込み動作を示すタイミング図である。図8に示すシミュレーションでは、バックワード電圧VBWLが低レベル電位(−2V)に固定されている。図8に示すフロントワード電圧VFWLおよびビット電圧VBLの動作は、図7に示すそれらと同様である。
データ保持状態における“1”セルのボディ電位Vbody1は、約0.25Vであり、本実施形態のそれと変わらない。しかし、データ保持状態における“0”セルのボディ電位Vbody0は、約−0.4Vであり、本実施形態のそれよりも高い(ソース電位に近い)。即ち、従来のFBCメモリのデータ保持状態における“1”セルと“0”セルとのボディ電位差ΔVB0は、約0.65Vであった。
即ち、上記シミュレーションでは、ΔVB(1.25V)は、ΔVB0+ΔVB1(0.65V+0.6)に等しくなる。このように、シミュレーションにおいても、本実施形態によるFBCメモリの信号量ΔVBは、従来のFBCメモリの信号量ΔVB0よりもΔVB1の分だけ大きくなることが分かった。ΔVB1は、ボディ50とバックワード線BWLとの容量結合に基づいて、データ“0”の書込み時にバックワード線BWLをバンプダウンさせたことによるボディ電位Vbodyのカップリング降下電位である。
本実施形態によるFBCメモリの“1” セルと“0”セルとのボディ電位差は、従来のFBCメモリのそれよりも大きくなる。その理由は次の通りである。データ“0”を書き込む際に、WLドライバWLDがバックワード電圧VBWLを上昇させ、データ保持時のVBWLよりもソース電位(接地電位)に接近させる。これにより、ボディ50とバックワード線との容量結合により、従来よりも大きな順バイアスがボディ−ドレイン間に印加され、従来よりも短時間の間に、より多くのホールがボディ50から放出される(消滅する)。さらに、データ“0”の書込み後、バックワード電圧VBWLは、データ保持状態の電位へバンプダウンされる。このとき、ボディ50とバックワード線との容量結合により、ボディ電位Vbodyは、従来よりも低い電位へ低下する。その結果、データ保持状態にエンターしても、ボディ電位Vbody0は、従来よりも低い状態で維持される。
データ保持状態における“0”セルのボディ電位Vbody0は、従来のそれよりΔVbだけ低いとする。この場合、ΔVbは、図7のt7において、バックワード電圧VBWLをバンプダウンしたときに、ボディ50とバックワード線との容量結合によるボディ電位Vbodyの低下電圧にほぼ等しい。
一方、データ“1”の書込み動作は、インパクトイオン化あるいはGIDL(Gate Induced Drain Leakage)によって、ホールをボディ50へ蓄積する。データ“0”が書き込まれた直後、本実施形態におけるボディ電位Vbodyは、従来のそれよりも低くなっている。従って、ボディ50は、ホールが蓄積されやすい状態になっている。これにより、インパクトイオン化電流およびGIDL電流によって、ボディ50にホールが速く蓄積され、ボディ電位Vbodyは、図7のt2の直後に示すように、従来よりも速く上昇する。従って、データ“1”の書込み時間(t2〜t3)は、従来のそれと同程度であっても、メモリセルMCにデータ“1”を充分に書き込むことができる。
図9は、図7および図8に示すシミュレーション結果の読出し信号差を示すグラフである。縦軸は、読出し動作時にメモリセルMCに流れる電流Icellを示す。横軸は、フロントワード線FWLの電圧VFWLを示す。例えば、フロントワード線電位VFWLが0.7Vであるとき、図7に示す本実施形態による“1”セルのセル電流Icellと“0”セルのセル電流Icellとの差は、図8に示す従来の“1”セルのセル電流Icellと“0”セルのセル電流Icellとの差よりも大きい。セル電流の差が大きいことは、“1”セルと“0”セルとの信号差が大きいことを意味する。
(第2の実施形態)
図10および図11は、本発明に係る第2の実施形態に従ったFBCメモリの構成を示す斜視図である。第2の実施形態は、Fin型FETをメモリセルMCとして用いている。第1の実施形態では、メモリセルMCは平面型FETであり、フロントワード線FWLおよびバックワード線BWLは、それぞれボディ50の上面および底面に面していた。これに対し、第2の実施形態では、フロントワード線FWLおよびバックワード線BWLは、それぞれボディ50の側面に面している。これに伴い、第1のゲート絶縁膜および第2のゲート絶縁膜(図示せず)は、それぞれフロントワード線FWLとボディ50との間、および、バックワード線BWLとボディ50との間に設けられている。
図10および図11は、本発明に係る第2の実施形態に従ったFBCメモリの構成を示す斜視図である。第2の実施形態は、Fin型FETをメモリセルMCとして用いている。第1の実施形態では、メモリセルMCは平面型FETであり、フロントワード線FWLおよびバックワード線BWLは、それぞれボディ50の上面および底面に面していた。これに対し、第2の実施形態では、フロントワード線FWLおよびバックワード線BWLは、それぞれボディ50の側面に面している。これに伴い、第1のゲート絶縁膜および第2のゲート絶縁膜(図示せず)は、それぞれフロントワード線FWLとボディ50との間、および、バックワード線BWLとボディ50との間に設けられている。
図10に示すFBCメモリは、ソース線SLおよびビット線BLが同一方向(カラム方向)へ延伸しており、フロントワード線FWLおよびバックワード線BWLがカラム方向に対して直交するロウ方向へ延伸している。ソース線SLは、第1メタル層(下層メタル)M1で形成される。フロントワード線FWLおよびバックワード線BWLは第2メタル層(中間メタル層)M2で形成される。ビット線BLは、第3メタル層(上層メタル)M3で形成される。ソース線SL、フロントワード線FWL、バックワード線BWLおよびビット線BLは、例えば、銅、アルミニウム、タングステン等の金属からなる。
図11に示すFBCメモリは、ソース線SLおよびフロントワード線FWLが同一方向(ロウ方向)へ延伸しており、ビット線BLおよびバックワード線BWLがロウ方向に対して直交するカラム方向へ延伸している。ソース線SLは、第1メタル層(下層メタル)M1で形成される。ビット線BLおよびバックワード線BWLは第2メタル層(中間メタル層)M2で形成される。フロントワード線FWLは、第3メタル層(上層メタル)M3で形成される。
第2の実施形態のその他の構成および動作は、第1の実施形態の構成および動作と同様でよい。第1の実施形態によるデータ書込み動作は、Fin型FETをメモリセルMCとして用いたFBCメモリに対しても実行することができる。従って、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
このようなFin型FBCの場合、第2のゲート絶縁膜の膜厚が第1のゲート絶縁膜の膜厚と等しいことが好ましい。これにより、第1および第2のゲート絶縁膜を同時に形成することができるので、FBCメモリの製造が容易となるというメリットがあるからである。
上記実施形態において、メモリセルMCはp型FETであってもよい。この場合、ボディ50は、電子を蓄積し、あるいは、電子を放出する。また、フロントワード線FWL、バックワード線BWL、ビット線BL等の電位の極性は、上記実施形態のそれらと逆になる。
MC…メモリセル
FWL…フロントワード線
BWL…バックワード線
BL…ビット線
S/A…センスアンプ
RD…ロウデコーダ
WLD…WLドライバ
CD…カラムデコーダ
CSLD…CSLドライバ
10…支持基板
20…BOX層
30…SOI層
40…ドレイン
50…ボディ
60…ソース
71…第1のゲート絶縁膜
72…第2のゲート絶縁膜
FWL…フロントワード線
BWL…バックワード線
BL…ビット線
S/A…センスアンプ
RD…ロウデコーダ
WLD…WLドライバ
CD…カラムデコーダ
CSLD…CSLドライバ
10…支持基板
20…BOX層
30…SOI層
40…ドレイン
50…ボディ
60…ソース
71…第1のゲート絶縁膜
72…第2のゲート絶縁膜
Claims (5)
- 半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、
前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、
前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、
前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、データ書込み時の前記第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧よりも前記ソース層の電位に接近させた状態のもとで、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込むセンスアンプとを備えた半導体記憶装置。 - 半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、
前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、
前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、
前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプであって、電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込んだ後に、前記第2のゲート電極の電圧を、前記第1の論理データの書込み時における該第2のゲート電極の電圧よりも前記ソース層の電位から離した状態のもとで、前記第1の論理データを保持し、あるいは、電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むセンスアンプとを備えた半導体記憶装置。 - データ書込み時の前記第2のゲート電極の電圧を、前記第2の論理データの書込み時における前記第2のゲート電極の電圧からデータ保持時における前記第2のゲート電極の電圧に戻した状態のもとで、電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むことを特徴とする請求項1に記載の半導体記憶装置。
- 半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態のボディ領域であって、蓄積された電荷量によって論理データを記憶するボディ領域と、前記ボディ領域の第1の面上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介して前記第1の面に設けられた第1のゲート電極と、前記第1の面とは異なる前記ボディ領域の第2の面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介して前記第2の面に設けられた第2のゲート電極と、前記第1のゲート電極および前記第2のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記第2のゲート電極の電圧を、データ保持時における該第2のゲート電極の電圧から前記ソース層の電位に接近させ、
電荷量の少ない状態を示す第1の論理データを前記メモリセルに書き込み、
前記第2のゲート電極の電圧を、データ保持状態における該第2のゲート電極の電圧に戻し、
電荷量の多い状態を示す第2の論理データを前記メモリセルに書き込むことを具備した半導体記憶装置の駆動方法。 - 或る選択された前記第1のゲート電極に対応する複数のメモリセルに対して前記第1の論理データを書き込んだ後、前記第2の論理データを選択的に前記メモリセルに書き込むことを特徴とする請求項4に記載の半導体記憶装置の駆動方法。
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