JP2012009868A - 半導体デバイスの動作方法 - Google Patents

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Abstract

【課題】高いバイアス電圧を必要とせずに、メモリセルとして動作可能なマルチゲート半導体デバイスを提供する。
【解決手段】マルチゲートＭＯＳＦＥＴをベースとした、比較的低いバイアス電圧を要するキャパシタレスのメモリデバイス。充分な本体係数を用意し、ＶＴフィードバックループを導入することによって、閾値電圧をゲート−本体間電圧を関連させる蓄積層を用いて、ヒステリシスウインドウ（Ｈ）を導入できる。ＭＯＳＦＥＴは、「１」値または「０」値を保存することができ（５４，５１）、（プログラムウインドウＰＷの範囲内で）保存した値を読み出し、ホールドする（５０）。デバイスは、１．５Ｖなどの比較的低い動作電圧、１０１６動作サイクルなどの高い信頼性、〜５秒などの長い保持時間で動作する。
【選択図】図５Ａ

Description

本発明は、マルチゲートを有する金属酸化膜半導体（ＭＯＳ）デバイスに関し、そして、こうした半導体デバイスの動作方法に関する。
本明細書において、用語「ＭＯＳ」は、広く許容される意味で使用しており、金属（ゲート電極用）または酸化物（ゲート絶縁体用）に限定されない。「デバイス」は、一般にはトランジスタを参照しているが、トランジスタは、デジタル回路におけるスイッチやアナログ回路での増幅素子など、多くの種々の方法で使用可能であることは理解されよう。
ＭＯＳデバイスの縮小化(scaling)は、デバイス寸法が数原子の厚さ程度に小さくなるについて、相当な挑戦に直面している。特に、短チャネル効果(short-channel effect)および漏れ電流が大きな問題になる。ＭＯＳトランジスタ（ＭＯＳＦＥＴ）のチャネル（またはチャネル領域）は、トランジスタ本体(body)の導電ゾーンであり、ソースとドレインの間に延びている。ドレイン誘導バリア低下（ＤＩＢＬ：drain-induced barrier lowering）などの短チャネル効果が、デバイス寸法やチャネル長が縮小するにつれて、デバイス内部に生ずる高い電界強度から由来するようになる。漏れ電流は、チャネル長及び／又はゲート絶縁体の厚さ（後述する）が減少するにつれて指数関数的に増加する傾向があり、トランジスタを完全にオフにすることが不可能になる。こうした漏れ電流は、こうしたデバイスで構成された集積回路（ＩＣ）で消費される電力の大部分に達することがある。動作電圧の低減は、ＩＴＲＳ（国際半導体技術ロードマップ）に係る要求であり、これらの影響を部分的に緩和するに過ぎない。
従来、ＭＯＳデバイスはプレーナ型のバルクデバイスである。「プレーナ型(planar)」とは、構造が基板表面の実質的に面内にあることを意味し、「バルク」とは、本体、ソースおよびドレインが厚いシリコン基板内部に形成されることを意味する。ソースおよびドレインは、基板をドーピングして、ｎ型半導体材料の領域を形成してｎＭＯＳを作り、または、ｐ型材料の領域を形成してｐＭＯＳを作ることによって製作できる。本体は、一般にはドープされ、ソースおよびドレインとは反対の導電型である。ｎＭＯＳデバイスでは、ｐ型チャネル領域が存在してもよく、一方、ｐＭＯＳデバイスでは、ｎ型チャネル領域が存在してもよい。多くの場合、ｎＭＯＳデバイスおよびｐＭＯＳデバイスは、ＣＭＯＳ（相補型金属酸化膜半導体）と称される技術で同じ半導体デバイス内で組み合せられ、両タイプのトランジスタの性質を利用している。
通常、単一ゲートが本体上部に形成され、トランジスタを制御する。より正確には、「ゲートスタック」が、１つ又はそれ以上の絶縁体層を含むゲート酸化物の上部に、金属または半導体材料またはこれらの組み合わせからなるゲート電極を備えるように構成される。
ゲートによるチャネル制御は、短チャネル効果および漏れ電流を低減するために重要である。ゲートによって提供される制御を増強する１つの手法は、絶縁体層（ゲート酸化物）の厚さを低減することであるが、ゲート電極とチャネルとの間の量子力学的計算トンネル現象に起因した漏れ電流を増加させる傾向がある。より厳しいゲート酸化物の条件は、より高い誘電率を持つ材料のニーズなど、これに続くものである。
他の手法は、厚いシリコン基板を、絶縁材料からなる基板上にある比較的薄いシリコン層、いわゆるシリコン・オン・インシュレータ（ＳＯＩ）で置換することである。絶縁材料は、通常は埋め込み酸化物層であり、ＢＯＸと称されている。ＢＯＸの典型的な標準厚さは１４５ｎｍである。こうしてゲートは、表面領域だけでなく本体空間全体を通じた制御を行うことができる。
バルクデバイスとは異なり、本体は、部分的に電荷が空乏化してもよく（ＰＤＳＯＩ）、あるいは、本体が極めて薄い場合は、完全に空乏化してもよい（ＦＤＳＯＩ）。換言すると、本体を形成するためにドーピングは殆どまたは全く必要でない。これは、デバイスの閾値電圧を低減するものであり、閾値電圧はゲート電圧（エンハンスメントモードデバイスについて）であり、これ未満ではチャネルに流れる電流はほぼゼロになる。こうしたデバイスでは、本体は浮いており(floating)、換言すると、その電位は基板から独立している。いわゆる「浮遊本体効果(floating body effect)」が、ＰＤＳＯＩの本体に蓄積された電荷によって生じる。
チャネルの制御はまた、半導体デバイスに１つより多くのゲートを実装することによって増強できる。本体だけでなくＢＯＸも極めて薄くできる。ＢＯＸが充分に薄い場合（２５ｎｍまたはそれ以下のいわゆる極薄ＢＯＸまたはＵＴＢＯＸ）、例えば、ＢＯＸ下方の裏面に注入(implant)することによって、構造の下面を介して本体に影響を及ぼすことが可能である。このようなデバイスでは、第２ゲートをシリコン層の下面または背面に形成してもよい。こうした構造において、上部ゲートは「フロント」ゲートと呼ばれ、下面または背面ゲートコンタクトは「バック」ゲートと呼ばれる。こうしたバックゲートが上部ゲートと同じ構造を有する必要はないことに留意すべきである。上部ゲートと同じように境界が明瞭なゲートスタックである必要はなく、実際、バックゲートは、明示的というより黙示的に形成してもよい。
こうしたマルチゲートデバイスにおいて、各々がデバイス中で同時に動作できるような１つより多いチャネルを検討することが可能であることにも留意すべきである。検討すべきＵＴデバイスでは、「フロント」チャネルおよび「リア」チャネルの両方を参照することが時には便利であろう。代替として、これらは単一チャネルの異なる領域として観察してもよい。バックゲートが、例えば、定常電位に保持されていると仮定すると、単一の閾値電圧ＶＴは、フロントゲート電圧を上向きに「掃引」したときにフロントチャネルをオンにする電圧レベルとして参照することも可能である。
極薄の本体およびＢＯＸを備えたデバイスは、ＵＴデバイスと称している。
代替のマルチゲート構造が、いわゆるフィンＦＥＴ(finFET)およびその変形である。この構造は、上述した極薄の本体／ＢＯＸを採用でき、デバイスの裏面に第２ゲートを設けるものではない。この構造は、本体を、ＢＯＸに垂直なシリコンフィンとして設けるものであり、これによりマルチゲートを直立フィンの側面及び／又は上部に沿って形成することができる。フィンの上部ではなく、その側面にゲート材料を形成することによって、ゲートを電気的に独立させることができる。
フィンＦＥＴを含むマルチゲートトランジスタはバルクデバイスであってもよい。
マルチゲートＭＯＳデバイスのゲートは、同じまたは異なる寸法および特性を有してもよい。即ち、個々のゲート間でゲート電極の酸化物厚及び／又は仕事関数を変化させることによって、異なる「強さ(strength)」のゲートを設けてもよい。
半導体デバイスの端子への電圧印加は、「バイアス」と称され、マルチゲートデバイスは、両方のゲートを共通でまたは（ゲートが電気的に分離している場合）独立にバイアス印加するなど、種々の方法でバイアス印加してもよい。
異なるバイアス条件は、ＭＯＳデバイスを、蓄積、空乏または反転と称される１つ又は他の可能な状態またはモードにする。これらのモード間の遷移は、２つの特有のバイアス電圧（ゲート電圧、より正確にはゲートとソース／ドレインの間の電圧差）、即ち、先に述べた閾値電圧ＶＴおよびフラットバンド電圧Ｖｆｂによって支配される。これらについて、例としてバルクｎチャネルＭＯＳ（ｎＭＯＳ）を参照しながら概説する。
最初にデバイスは負のゲート電位を有すると仮定する。ゲートでの負電荷により、正孔が半導体本体から本体／ゲート酸化物界面に引き寄せられる。これは蓄積と称される。ゲート電圧が上昇し（より正電圧になる）、フラットバンド電圧に到達すると、これは蓄積と空乏の間の遷移になる。用語「フラットバンド」とは、デバイスのエネルギーバンド図が平坦になり、即ち、正味の電荷が本体に存在しないことを意味する。この時点で、印加されたゲート電圧は、ゲート電極と半導体との間の仕事関数の差と等しくなる。
空乏モード（動作のサブ閾値領域とも称される）では、ゲートでの正電荷は、正孔を基板に向けて押し出し、本体（少なくともゲート下方の領域）を電荷キャリアの空乏化したものとし、空乏層を形成する。この層の深さは、ゲート電圧が上昇するとともに増加する。このモードでは、トランジスタはオフになると考えられるが、現実には、ゲート−ソース間電圧の関数である小さいサブ閾値電流が流れる。
ゲート電圧が閾値を超えてさらに上昇すると、空乏モードは反転モードに移行し、空乏層に加えてゲート／本体界面には負電荷の反転層が形成される。こうしてドレイン−ソース間電圧ＶＤＳが充分である場合、ドレインとソースの間に電流が流れる。（なお、本明細書では、用語「ドレイン−ソース間電圧」「ソース−ドレイン間電圧」「ドレイン電圧」は、文脈で別に要請していない限りは同義語であり、一般にＶＤ≡ＶＤＳである。さらに、反転モードの不存在であっても便宜的に「チャネル領域」と称することがある。）
ここで、トランジスタは、オンであるとする。ゲート電圧が増加すると、電流はおおよそ直線的に増加し、トランジスタは増幅素子として機能する。この特性は種々のアナログ回路で利用される。印加バイアス電圧がさらに増加すると、チャネルがサイズ的に成長し、チャネル電流を飽和レベル、いわゆるピンチオフまで増加させる。
上記説明は、バルクトランジスタを参照しているが、上記と同様なモードは非バルクデバイスにも存在する。ＵＴデバイスでは、反転層は、本体全体を占領できる。
上記説明の目的のため単一チャネルを想定したが、マルチゲートデバイスにおいては、チャネル（別の見方では、単一チャネルの異なる領域）は、同時に異なるモードになることが可能である。実際、後述するように、本発明はこの可能性を利用している。
上述のように、かなり縮小したトランジスタは、完全にオフにするのは困難である。ドレイン電流を低減するのがどれぐらい容易または困難かについての尺度として、サブ閾値スロープ（ＳＳ）が重要なパラメータである。これは、ドレイン電流ＩＤにおいて所定の変化を生じさせるのに必要なゲート−ソース間電圧Ｖｇｓの変化量を表す。より正式には、ＳＳ＝ｄ（Ｖｇｓ）／ｄ（ｌｏｇ（ＩＤ））である。ＳＳの値が小さいほど、サブ閾値と反転モードの間の遷移が急激になり、良好となる。
従来のＭＯＳデバイスは、６０ｍＶ／ｄｅｃａｄｅ未満のＳＳを提供できず、これは、動作電圧の低減に対する制限因子である。フィンＦＥＴを含むＵＴデバイスでは、改善したゲート制御およびドーピングの不存在に起因して、より低い（より良好）なＳＳが得られる。他の新規な形態のトランジスタが、ＳＳに対する上記制限を克服するように提案されており、例えば、トンネリングＦＥＴ（ＴＦＥＴ）、ナノ電気機械ＦＥＴ（ＮＥＭＦＥＴ）、衝突イオン化ＭＯＳＦＥＴ（ＩＭＯＳ）、フィードバックＦＥＴ（ＦＢ−ＦＥＴ）などである。一般に「非対称」デバイスが存在する。即ち、ソース特性およびドレイン特性などの特性が、従来の対称なＭＯＳトランジスタでは同じであるが、ソースとドレインの間で相違しており、これは追加のプロセスを必要とする。
バンド間(band-to-band)トンネル電流に依存して、ＴＦＥＴは、低いゲートバイアス時に６０ｍＶ／ｄｅｃ未満のＳＳを実現する。ＳＳがゲートバイアスの関数であるため、１０−１０Ａ／μｍより大きい電流で６０ｍＶ／ｄｅｃ未満のＳＳを維持することは困難である。低いオン状態電流も、ＴＦＥＴでは他の大きな課題である。
機械的ゲートの運動を利用することによって、ＮＥＭＦＥＴは、急激なＳＳを達成している。しかしながら、機械的運動は、動作速度および信頼性を制限する。
ＩＭＯＳは、５ｍＶ／ｄｅｃ未満のＳＳ、そしてアバランシェ降伏による高いオン状態電流を達成している。ＩＭＯＳの１つの大きな不具合は、高い動作電圧であり（本体材料としてＳｉＧｅを使用した場合でも）、これは厳しい信頼性の問題を生じさせる。
ＦＢ−ＦＥＴは、動作電圧を低減するように提案されている。しかしながら、ＴＦＥＴおよびＩＭＯＳと同様に、ＦＢ−ＦＥＴは、非対称デバイスであり、標準的なＣＭＯＳとは互換性がなく、デバイス状態を設定するための初期のプログラミングを必要とする。それもまた、動作時に側壁への電荷注入という信頼性の問題に悩まされる。
上述したように、ＭＯＳトランジスタは、ロジック回路でのスイッチやアナログ回路での増幅器などのＩＣにおいて種々の方法で採用されている。さらに、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）またはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）として、特定の種類のＭＯＳトランジスタ構造を使用することが可能である。
即ち、ＭＯＳトランジスタは、電荷保存キャパシタと組み合わせて、従来の１Ｔ１Ｃ（１つのトランジスタと１つのキャパシタ）ＤＲＡＭセルを形成したり、ラッチ内の他のトランジスタと組み合わせてＳＲＡＭセルを形成できるだけでなく、一定の条件下で、個々のＭＯＳトランジスタが固有のメモリ特性を示し、１Ｔメモリセル、いわゆるキャパシタレスＤＲＡＭを形成できる。この固有のメモリ特性は、上述した浮遊本体効果(floating body effect)を利用している。
こうした２つの特定のトランジスタ構造は、Ｚ−ＲＡＭおよび、ＢＪＴベースの浮遊本体セル（ＦＢＣ）である。
Ｚ−ＲＡＭ（ゼロ・キャパシタＲＡＭ）が、トランジスタ本体と基板との間に存在する可変静電容量を利用することによって浮遊本体効果を利用しており、この可変静電容量が１Ｔ１Ｃセルの従来のキャパシタに取って代わる。
ＢＪＴベースＦＢＣは、高い検知マージンおよびより長い静的保持時間を提供するもので、かなりの注目を集めている。このデバイスは、寄生バイポーラ接合トランジスタ（ＢＪＴ: parasitic bipolar junction transistor）を利用し、ＭＯＳＦＥＴの等価回路ではＭＯＳＦＥＴと並列に存在する。従来、この寄生ＢＪＴは、ＢＪＴがオンになった場合、ゲートはその制御を失い、いわゆる「ラッチアップ」のため、オフにできなくなるという問題である。ＢＪＴは、ｐ型本体領域を横切る電圧降下に起因してオンになることができ、これは、通常はぜひとも回避すべきものである。
これに対して、ＢＪＴベースＦＢＣの基本アイデアは、寄生ＢＪＴをラッチすることによって「１」を書き込むことである。しかしながら、これを達成するのに要求される高いバイアス条件は、信頼性を著しく劣化させる。これは、ＢＪＴフィードバックループが、部分的に空乏化したデバイスと比べてかなり弱くなる完全に空乏化したデバイスについては、特に真実である。ラッチ発生条件、即ち、β（Ｍ−１）≧１（但し、β＝寄生ＢＪＴゲイン、Ｍ＝衝突イオン化増倍係数）に起因して、ＢＪＴベースＦＢＣは、高い動作電圧を必要とする。ヒステリシスウインドウを得るには、３．６Ｖまでのバイアスが必要になり、著しい劣化がこの高いＶＤＳと関連している。さらに、比較的高いバイアス電圧のニーズは、ＩＣのより低い動作電圧に向かう傾向と競合する。
その結果、高いバイアス電圧を必要とせずに、１Ｔメモリセルとして機能し得る半導体デバイスを提供することが大きく要望されている。
また、使用するバイアス機構にのみ依存して、１Ｔメモリセル、ロジックスイッチ、またはアナログ素子として使用可能な同一に製造された半導体デバイスを備えた集積回路を提供することが大きく要望されている。
本発明の第１態様によれば、ある閾値電圧を有するマルチゲートＭＯＳトランジスタの形態の半導体メモリデバイスをプログラミングする方法が提供される。
該デバイスは、下記の構成を備える。
・第１本体係数(body factor)と関連付けられた第１ゲート。第１ゲートは、第１ゲート電圧を印加するための第１ゲート電極を備え、これは第１絶縁体層と接触している。
・第２本体係数と関連付けられた第２ゲート。第２ゲートは、第２ゲート電圧を印加するための第２ゲート電極を備え、これは第２絶縁体層と接触している。前記第２本体係数は、前記第１本体係数より大きいか、これと等しい。
・第１絶縁体層と第２絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第１絶縁体層に接近して配置された第１チャネル領域と、第２絶縁体層に接近して配置された第２チャネル領域とを備える。
・本体とは異なる導電型を有するソースおよびドレイン領域。
該方法は、下記ステップを備える。
・本体中の電荷キャリア発生の閾値電圧ベースのフィードバックループを可能にする、例えば、第１ゲート電圧によるドレイン電流の変化でのヒステリシスウインドウを生成するの充分な前記第２本体係数を少なくとも用意するステップ。
・第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン−ソース間電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、前記フィードバックループを導入するように、第１書込み動作を実施するステップ。
・第１チャネル領域を空乏モードまたは反転モードにし、第２チャネル領域を空乏モードまたは反転モードにし、順方向バイアスのドレイン−ソース間電圧を印加することによって、第２書込み動作を実施するステップ。
・第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加し、ヒステリシスウインドウ内で第１ゲート電圧を印加することによって、読み出し動作を実施するステップ。
・第１ゲート電圧をデバイスの閾値電圧未満に減少させ、第２チャネル領域は空乏モードまたは反転モードであり、ソース領域とドレイン領域の間の電圧差がない状態で、ホールド動作を実施するステップ。
各実施ステップにおいて、第１ゲート電圧とは逆極性の第２ゲート電圧が印加される。
本発明の第２態様によれば、複数の同一に製造されたマルチゲートＭＯＳトランジスタを含む集積回路を動作させる方法が提供される。各トランジスタは、下記の構成を備える。
・第１本体係数と関連付けられた第１ゲート。第１ゲートは、第１ゲート電圧を印加するための第１ゲート電極を備え、これは第１絶縁体層と接触している。
・第２本体係数と関連付けられた第２ゲート。第２ゲートは、第２ゲート電圧を印加するための第２ゲート電極を備え、これは第２絶縁体層と接触している。前記第２本体係数は、前記第１本体係数より大きいか、これと等しい。
・第１絶縁体層と第２絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第１絶縁体層に接近して配置された第１チャネル領域と、第２絶縁体層に接近して配置された第２チャネル領域とを備える。
・本体とは異なる導電型を有するソースおよびドレイン領域。
幾つかのマルチゲートＭＯＳトランジスタは、第１態様の方法に従って半導体メモリデバイスとして動作し、他のトランジスタは、下記ステップによりロジックデバイスとして動作する。
・前記フィードバックループを導入することなく、第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにするステップ。
・負の書込み電圧を第１ゲート電極に印加するステップ。
・正の書込み電圧を第２ゲート電極に印加するステップ。
・半導体本体での半導体材料のバンドギャップより大きいドレイン−ソース間電圧を印加するステップ。
本発明の第３態様によれば、複数の同一に製造されたマルチゲートＭＯＳトランジスタを含む半導体回路が提供される。各トランジスタは、下記の構成を備える。
第１本体係数と関連付けられた第１ゲート。第１ゲートは、第１ゲート電圧を印加するための第１ゲート電極を備え、これは第１絶縁体層と接触している。
第２本体係数と関連付けられた第２ゲート。第２ゲートは、第２ゲート電圧を印加するための第２ゲート電極を備え、これは第２絶縁体層と接触している。前記第２本体係数は、前記第１本体係数より大きいか、これと等しい。
第１絶縁体層と第２絶縁体層との間にある半導体材料からなる本体。半導体本体は、あるバンドギャップを有し、第１絶縁体層に接近して配置された第１チャネル領域と、第２絶縁体層に接近して配置された第２チャネル領域とを備える。
本体とは異なる導電型を有するソースおよびドレイン領域。
半導体回路は、下記の構成をさらに備える。
・第１または第２態様の方法に従って、第１部分群のトランジスタを半導体メモリデバイスとして動作させるための第１バイアス手段。
・下記ステップにより、第２部分群のトランジスタをロジックデバイスとして動作させるための第２バイアス手段。
・前記フィードバックループを導入することなく、第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにするステップ。
・負の書込み電圧を第１ゲート電極に印加するステップ。
・正の書込み電圧を第２ゲート電極に印加するステップ。
・半導体本体での半導体材料のバンドギャップより大きいドレイン−ソース間電圧を印加するステップ。
本発明の第４態様によれば、マルチゲートＭＯＳトランジスタが提供される。該トランジスタは、下記の構成を備える。
・本体。
・本体の各対向端部にあるソース端子およびドレイン端子。
・本体の片側にあるソース端子とドレイン端子の間に規定された第１ゲート。第１ゲートは、第１ゲートに接近した、本体の少なくとも一部において第１チャネルを制御するためのものであり、第１本体係数と関連付けられる。
・本体の反対側にあるソース端子とドレイン端子の間に規定された第２ゲート。第２ゲートは、第２ゲートに接近した、本体の少なくとも一部において第２チャネルを制御するためのものであり、少なくとも０．８の値を有する第２本体係数と関連付けられる。
・第１ゲートは、第１極性を有し、第１チャネル領域を蓄積状態にするための値と、第１チャネル領域を空乏状態または反転状態にするための値との間で選択可能である第１バイアス電圧を受けるように構成される。
・第２ゲートは、第１極性とは逆の第２極性を有し、第２チャネル領域を空乏状態または反転状態にするための値を有する第２バイアス電圧を受けるように構成される。
上記において、チャネル領域を特定の状態に「する」ステップが、既存の状態が、要求された状態と同じである場合、既存の状態を「維持する」ことを含む。
こうして本発明の一実施形態が、半導体デバイスをプログラミングする方法である。該方法は、「１」書込み動作、「０」書込み動作、読み出し動作およびホールド動作を含む。
半導体デバイスは、下記の構成を備えてもよい。
・第１本体係数Ｒ１によって特徴付けられた第１ゲートスタック。第１ゲートスタックは、第１絶縁体層と接触した第１ゲート電極を備える。
・第２本体係数Ｒ２によって特徴付けられた第２ゲートスタック。第２ゲートスタックは、第２絶縁体層と接触した第２ゲート電極を備える。本体係数Ｒ２は、本体係数Ｒ１より大きいか、これと等しい。
・第１ゲートスタックの第１絶縁体層と第２ゲートスタックの第２絶縁体層との間に挟まれた半導体本体領域。半導体本体は、第１絶縁体層に接近して配置された第１チャネル領域と、第２絶縁体層に接近して配置された第２チャネル領域とを備える。
・半導体本体とは異なる導電型を有するソースおよびドレイン領域。
該方法は、下記ステップを備えてもよい。
・第１チャネル領域を蓄積モードまたは空乏モードまたは反転モードにし、第２チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、フィードバックループを導入するように、「１」書込み動作を実施するステップ。
・第１チャネル領域を空乏モードまたは反転モードにし、第２チャネル領域を空乏モードまたは反転モードに維持し、半導体本体領域の順方向バイアスをソース及び／又はドレインに印加することによって、「０」書込み動作を実施するステップ。
・第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにし、半導体本体のバンドギャップより大きいドレイン電圧を印加することによって、読み出し動作を実施するステップ。蓄積モードにあるチャネル領域の第１ゲート電極に印加される電圧は、ヒステリシスウインドウ内で取得する必要がある（典型的には、ｎＭＯＳ半導体デバイスについて「１」書込み動作の第１ゲート電極への印加電圧よりも負、または、ｐＭＯＳ半導体デバイスについて「１」書込み動作の第１ゲート電極への印加電圧よりも正である）。
・第１ゲート電極への印加電圧をデバイスの閾値電圧未満に減少させ、第２チャネル領域は空乏モードまたは反転モードに維持され、ソースおよびドレイン領域への印加電圧が０ボルトに維持された状態で、ホールド動作を実施するステップ。
この方法において、ｎＭＯＳまたはｐＭＯＳ半導体デバイスについて、「１」書込み動作を実施するステップ、「０」書込み動作を実施するステップ、読み出し動作を実施するステップおよびホールド動作を実施するステップにおいて、正または負の電圧が第２ゲート電極にそれぞれ印加される。正または負の電圧の値は、「１」書込み動作を実施するステップ、「０」書込み動作を実施するステップ、読み出し動作を実施するステップおよびホールド動作を実施するステップについて同じである。
本発明の他の実施形態では、半導体デバイスは、単一の本体係数ｒを有すると考えられる。ＭＯＳデバイスを動作させる方法が、既に説明した構造のいずれかに従ってＭＯＳデバイスを用意することを含む。該半導体デバイスは、第１ゲート電極および第２ゲート電極を備え、第１ゲート電極および第２ゲート電極は互いに電気的に接触しておらず、ＭＯＳデバイスは、０．８より大きい本体係数を有する。該方法は、第１電圧を第１ゲート電極に印加し、第２電圧を第２ゲート電極に印加することをさらに含む。第１電圧および第２電圧は逆の符号を有している。
本発明の実施形態は、ドレイン電流−フロントゲート電圧の特性におけるヒステリシスウインドウを利用している（ここで、「フロントゲート」は、マルチゲートデバイスのゲート電極の１つについてのラベルであり、「第１」ゲートとも称される）。即ち、半導体デバイスのヒステリシスウインドウは、ＩＤ−ＶＦＧカーブのプログラムウインドウとして定義してもよい。これは、例えば、添付図面の図５に示している。プログラムウインドウを可能な限り大きくすることによって、デバイスについての読み出し動作が可能になる。
「１」書込み動作または「０」書込み動作は、半導体本体領域に情報を保存するためである。ここで、「１」または「０」の値は、単に概念的であり、当然ながら逆でもよい。読み出し動作は、半導体本体領域に保存された情報を読み出しためである。
印加電圧は、ＤＣ電圧（例えば、ＳＲＡＭを提供するため）でもよく、パルス形態での電圧（例えば、ＤＲＡＭ用）でもよい。
デバイスは、プレーナ型デバイスでもよく、少なくとも２つのゲート電極が、半導体デバイスが存在する基板に対して平行である。
デバイスは、フィンＦＥＴ(finFET)デバイスでもよく、少なくとも２つのゲート電極が、半導体デバイスが存在する基板に対して垂直である。
デバイスは、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されたＭＯＳＦＥＴでもよく、ゲート電極および基板電極は、対向ゲート電極である。
複数の上記デバイスが、ゲート電極をバイアス印加するための手段とともに集積回路に設けてもよく、ゲート電極をバイアス印加するための手段は、対向ゲート電極に逆符号を持つ電圧をそれぞれ印加するように、即ち、対向ゲート電極の１つに正の電圧を、他の対向ゲート電極に負の電圧を印加するように構成される。
第１ゲート電極は、ゲート絶縁体層を介して本体と容量結合で接触した半導体デバイスのゲート領域でもよい。一方、第２ゲート領域は、半導体デバイスのバックゲート領域または基板領域でもよい。第２ゲート領域は、他の絶縁体層を介して本体と容量結合で接触してもよく、この他の絶縁体層は、ゲート絶縁体層とは異なる。他の絶縁体層は、例えば、ＳＯＩ ＭＯＳデバイスの埋め込み酸化物（ＢＯＸ）領域でもよい。
ゲート電圧は、好ましくは、半導体デバイスの動作が、サブ閾値領域内、即ち、半導体デバイスの閾値電圧未満になるように選択される。「閾値電圧」とは、それ未満では半導体デバイスに流れる電流が実質的にゼロになるような電圧を意味するもので、即ち、半導体デバイスは、デバイスが起動されていない場合に定常状態にあり、平衡状態とも称される。他に言及していない限り、ある実施形態によれば、ゲート電圧は、半導体デバイスの動作がｎ型半導体デバイスでは蓄積領域にあるように選択され、これは正孔が第１または第２ゲートの一方で本体に蓄積されることを意味する。
該方法は、１．５ボルトより低いか、これと等しいソース／ドレイン電圧ＶＤＳをソース領域とドレイン領域の間に印加することをさらに含んでもよい。
本発明の少なくとも幾つかの実施形態の利点は、６０ｍＶ／ｄｅｃａｄｅ未満のサブ閾値スイング(swing)を達成できることである。電圧を第２ゲート電極に印加することによって（即ち、バックバイアス）、ロジック、アナログまたはデシタル半導体デバイスにとって急峻なサブ閾値スイングを導入でき、及び／又は、メモリ半導体デバイスに必要であるヒステリシスを導入できる。こうして追加のコストなしで、ロジックおよびメモリの両方の応用を同じチップに集積化することが可能になる。
本発明の少なくとも幾つかの実施形態の利点は、（第１）ゲート絶縁体の要件が緩和できることであり、例えば、高誘電率(high-k)ゲート絶縁体材料を用いた最新のゲートスタックについてのニーズが減少することを意味する。
本発明の少なくとも幾つかの実施形態の利点は、以前に提案されたキャパシタレスのメモリセルで必要とされる電圧と比べて、低いドレイン電圧を印加し、メモリ応用のためのヒステリシスウインドウを達成できることである。
本発明の少なくとも幾つかの実施形態の利点は、低電圧浮遊本体バイアス機構を提供することである。
本発明の少なくとも幾つかの実施形態の利点は、ＩＴＲＳの要求に従って、ソース−ドレイン電圧ＶＤＳを１．５ボルトより低い値に低減できることである。更なる利点は、低いＶＤＳを印加しつつ、保持時間を長く維持できることである（即ち、０．１秒より長い）。
本発明の少なくとも幾つかの実施形態の利点は、ＶＤＳ低減の結果、高い耐久性能、即ち、１０１６より多いサイクルを達成できることである。
本発明の少なくとも幾つかの実施形態の利点は、従来の対称ＭＯＳＦＥＴ機構が使用できることである。その結果、スケーラビリティも改善される。
提案したバイアス機構は異なる半導体材料、例えば、シリコン、ゲルマニウムまたはＩＩＩ−Ｖ材料などについて使用できることが利点である。
添付図面を例としてのみ参照する。
本発明が適用可能なＭＯＳトランジスタ構造を示す。 本発明の一実施形態としてＦＤＳＯＩ半導体デバイスを示す。 本発明の他の実施形態としてフィンＦＥＴ(finFET)を示す。 半導体デバイスの本体におけるβおよびＶＴフィードバックループを示す。 図４Ａに示したＶＴフィードバックループの基礎となる機構を示す。 フロントゲート（第１ゲート）電圧に伴うドレイン電流の変化におけるヒステリシスウインドウを示すもので、本発明を具体化したデバイスで示している。 図５Ａに示すトリガーポイントＴＰ直前での半導体デバイスの本体中の正孔分布を示す。 ヒステリシスウインドウに対して、第２ゲート（バックゲート）電圧を変化させたときの影響を示す。 半導体メモリデバイスの「１」書込み動作を実施するために、図１のＭＯＳトランジスタ構造に印加される電圧を示す。 半導体メモリデバイスの「０」書込み動作を実施するために、図１のＭＯＳトランジスタ構造に印加される電圧を示す。 半導体メモリデバイスの読み出し動作を実施するために、図１のＭＯＳトランジスタ構造に印加される電圧を示す。 半導体メモリデバイスのホールド動作を実施するために、図１のＭＯＳトランジスタ構造に印加される電圧を示す。 図７〜図１０に示すように、半導体メモリデバイスに印加される、シミュレートした書込み電圧、読み出し電圧、ホールド電圧を示す。 書込み動作、読み出し動作、ホールド動作時の半導体メモリデバイスでのドレイン電流についてのシミュレートした結果を示す。 本発明を具体化した半導体メモリデバイスに加えて、代替のバイアス機構を用いることによってデジタルおよびアナログトランジスタとして動作する、同様に製造した半導体デバイスを含む集積回路を概略的に示す。
最初に、本発明の実施形態を説明する前に、本発明が適用可能な幾つかの例示のデバイス構造について概説する。
図１は、本体１００へおよび本体１００から電荷を運搬するためのソース領域１０５およびドレイン領域１０６と電気的に接触した半導体デバイス本体１００を備えた、一般のＭＯＳトランジスタ構造を示す。ソース領域１０５およびドレイン領域１０６は、本体の対向側に位置決めされる。半導体メモリデバイスは、第１ゲートスタックおよび第２ゲートスタックをさらに備える。第１ゲートスタックは、第１ゲート電極１０１と、第１絶縁体層１０３とを備える。第２ゲートスタックは、第２ゲート電極１０２と、第２絶縁体層１０４とを備える。
第１ゲート電極１０１および第２ゲート電極１０２は、本体１００と容量結合しており、これにより第１チャネル領域１０７および第２チャネル領域１０８をそれぞれ形成している。第１ゲート電極１０１および第２ゲート電極１０２は、本体１００の対向側に位置決めされ、これによりゲート電極は、独立してバイアス印加できる。各ゲート電極１０１，１０２は、それぞれ絶縁体層１０３，１０４によって本体１００から絶縁されている。こうして半導体本体１００は、第１絶縁体層１０３と第２絶縁体層１０４との間に挟まれている。
半導体デバイスは、本体係数、詳細には第１本体係数Ｒ１及び／又は第２本体係数Ｒ２によって特徴付けられる。本体係数Ｒは、一般に、本体電圧（領域１００）に対するゲートスタックおよびチャネルと関連付けられた閾値電圧の依存性を表す。本体係数Ｒは、半導体本体の膜厚、ゲート絶縁体厚、チャネル長（ソース領域とドレイン領域との間の間隔）に依存している。ゲートの仕事関数は、（第１）ゲートが蓄積状態または空乏状態になる絶対電圧に対して影響を及ぼす。これらの電圧は、ゲート仕事関数に比例してシフトするためである。
本発明の実施形態において、第１本体係数Ｒ１は、第１および第２ゲート絶縁体スタックの静電容量に関係する。本体係数Ｒ１＝Ｃｓｅｃｏｎｄ／Ｃｆｉｒｓｔは、第１ゲート電極は、半導体デバイスの主要なゲート電極であり、第２ゲート電極は、二次的なゲート電極であることを意味する。
第２本体係数Ｒ２は、第１および第２ゲート絶縁体スタックの静電容量に関係する。本体係数Ｒ２＝Ｃｆｉｒｓｔ／Ｃｓｅｃｏｎｄは、第２ゲート電極は、半導体デバイスの主要なゲート電極であり、第１ゲート電極は、二次的なゲート電極であることを意味する。
ここで、第２ゲートスタックが反転状態または蓄積状態にある場合は、１／Ｃｓｅｃｏｎｄ＝１／Ｃｂｏｘ＋１／Ｃｓｅｍｉであり、第２絶縁体層について埋め込み酸化物（ＢＯＸ）の場合は、１／Ｃｓｅｃｏｎｄ＝１／Ｃｂｏｘ＋１／Ｃｓｅｍｉ＋１／Ｃｄｅｐである。Ｃｆｉｒｓｔは、第１絶縁体層を備えた第１ゲートスタックの静電容量であり、Ｃｓｅｃｏｎｄは、第２ゲートスタックの静電容量であり、これは、第２絶縁体層の静電容量（第２絶縁体層がＳＯＩベースの半導体デバイスのＢＯＸ領域を含む場合は、Ｃｂｏｘ）と、第２ゲートスタックが反転状態及び／又は蓄積状態である場合、半導体本体領域の静電容量（Ｃｓｅｍｉ）との直列である。第２ゲートスタックが空乏状態である場合、第２ゲートスタックに生成される空乏層の静電容量（Ｃｄｅｐ）も考慮する必要がある。
本体係数は、好ましくは、０．８と等しいか、これより大きく、より好ましくは１より大きい。
本体係数Ｒ１は、本体係数Ｒ２より小さいか、これと等しくてもよい。本体係数Ｒ１は、好ましくは、本体係数Ｒ２より小さい。これは、第２ゲートスタック静電容量と半導体本体静電容量との直列接続より大きな静電容量を持つ第１ゲートスタックを製造することによって達成してもよい。これは、例えば、第２絶縁体層１０４より小さい第１絶縁体層１０３を製造することによって、あるいは、例えば、半導体本体領域１００の厚さ、またはチャネル長（半導体本体領域１００の幅に関係する）、または第１ゲート１０１及び／又は第２ゲート１０２の仕事関数を調整することによって達成してもよい。
図２と図３は、本発明が適用可能なトランジスタ構造のより具体的な例を示す。
図２は、完全に空乏化した半導体・オン・インシュレータ（ＦＤＳＯＩ）デバイスを示し、第１ゲート絶縁体層１０３と第２ゲート絶縁体層１０４は、同じ絶縁材料を含む。この場合、本体係数Ｒ２は、下記の式と比例している。
本体係数Ｒ１は、下記の式と比例している。
ここで、ｔＢＯＸは、ＦＤＳＯＩデバイスの埋め込み酸化物（ＢＯＸ）領域１０４の厚さであり、ｔｓｅｍｉは、ＦＤＳＯＩデバイスの半導体本体１００の厚さ（この場合、チャネル層の厚さと等価）であり、ｔｇｏｘは、ゲート酸化物層１０３の厚さである。
第１ゲート電極１０１において、電圧Ｖ１ｓｔｇａｔｅが印加される。第２ゲート電極１０２は、他のトランジスタと共有されるコモンバック電極であってもよく、Ｖ２ｎｄｇａｔｅが印加される。ドレイン領域１０６において、電圧Ｖｄｒａｉｎが印加される（ソース領域１０５での電圧を０Ｖに維持するとともに）、あるいは反対に、ソース領域１０５に電圧Ｖｓｏｕｒｃｅが印加される（ドレイン領域１０６での電圧を０Ｖに維持するとともに）。
このＦＤＳＯＩデバイス構造でき、第２ゲート電極１０２は、ＢＯＸの下方に形成され、バックゲートと称される。第１ゲート電極１０１は、フロントゲートと称される。その結果、Ｖ１ｓｔｇａｔｅは、フロントゲート電圧ＶＦＧとも称してもよく、一方、Ｖ２ｎｄｇａｔｅは、バックゲート電圧ＶＢＧまたは基板電圧ＶＳとも称してもよい。
半導体デバイスは、図３に概略的に示すようなダブルゲートフィンＦＥＴであってもよい。第１ゲート２０３および第２ゲート２０４は、フィンの本体２０５の両側に存在する。フィンに沿って、ソース領域（およびソース電極）２０１、本体領域（チャネル領域）２０５、およびドレイン領域（およびドレイン電極）２０２が存在する。絶縁体領域２００が、第１ゲート電極と第２ゲート電極との間に電気分離領域を形成する。また、ゲート絶縁体層がフィンのチャネル領域周りに存在する（不図示）。
絶縁体領域は、バルクデバイス中の基板、あるいはＳＯＩ中のＢＯＸによって設けてもよい。
代替のトリゲートフィンＦＥＴ構造（不図示）において、フロントゲートおよびバックゲートが、図２に示したものと同様な方法で形成される。ここで、第１ゲートは、フィンの本体領域を取り囲む（即ち、フィンの側壁面および本体／チャネル領域の上面）。第２ゲート電極は、デバイスの裏面にあってもよく、それ自体バックゲート（電極）を形成する。これは、一般に、バックゲートを有効にできるＵＴデバイスになる。
本発明の一実施形態が、上記デバイス構造の１つを使用し、比較的低いバイアス電圧を必要とするキャパシタレスのメモリセルを提供する。これを達成するために、「１」書込み動作では、サブ閾値正フィートバックループ（ＶＴ−フィートバックループと称される）を用いている。このフィートバックループを導入する要因として下記のものがある。
・ΔＶＴおよびΔＶＢＧをリンクさせる蓄積層のニーズ。ＶＢＧはバックゲート電圧である。
・ループ利得を提供するのに充分である、即ち、≧０．８、より好ましくは１より大きい本体係数。
・充分な正孔電流を発生する初期の有限サブ閾値電流。
図４Ａは、ＭＯＳデバイスのチャネル内で電荷キャリアの発生のための２つの可能なフィートバック機構を示す。これらの１つは、βフィートバックループ４００１と称され、上述したＢＪＴベースＦＢＣで採用されている機構である。しかしながら、本発明の実施形態は、ＶＴ−フィートバックループ４００２と称される他のフィートバック機構を採用している。本発明者は、ＶＤＳの著しい低下により、保持時間および検知マージンに妥協することなく、ＢＪＴベースＦＢＣについて優れた耐久性能を達成できることを見い出した。
図４Ｂは、ＶＴ−フィートバックループを生じさせる相互関連した現象を示す。図４Ｂに記載した式において、Ｉｈｏｌｅは正孔電流、ＩＤはドレイン電流、ＶＧＳはフロントゲート電圧（本明細書では他にＶＦＧとも称している）、ＶＢＳは本体−ソース電圧（バックゲート電圧ＶＢＧによって決定される）、ＶＴは閾値電圧（フロントチャネルの）、ｒは本体係数である。
デバイスがサブ閾値領域にバイアス印加された場合、電子はドレイン側に拡散し、衝突イオン化が発生し、正孔が本体の中に一掃され、これにより本体電圧（ＶＢＳ）を上昇させる。この効果は、チャネルドーピングでの実質的な増加と同等であり、その結果、ＦＤＳＯＩデバイスが疑似ＰＤＳＯＩデバイスのようになることに留意すべきである。
続いて、増加したＶＢＳは、ＭＯＳＦＥＴのＶＴを減少させる。ＶＴの減少は、ＩＤＳの増加およびより大きな衝突イオン化電流を生じさせる。より多くの正孔が本体に注入され、ＶＢＳをさらに上昇させる。この正のフィートバックのため、超急峻なＳＳが達成される。同様な機構が、ターンオフプロセスを反対方向で誘導する。デバイスは、正のフィートバックプロセスおよび弱い衝突イオン化に依拠しているため、動作速度は、例えば、上述したＩＭＯＳと比べて、より高速でより信頼性が高い。
ＶＴは、ＶＢＳと本体係数ｒで関連しており、即ち、図４Ｂはに示すように、ΔＶＴ＝−ｒΔＶＢＳである。実際、ＶＴ−フィートバックループは、典型的には認識されていない。前に提案されたＭＯＳＦＥＴは、本体係数〜０．３を持つロジック応用のために設計されていたからであるが、これは正のフィートバックを生み出すのに充分な大きさでない。従って、従来のＭＯＳＦＥＴとは異なり、低いドレインバイアスでフィートバック効率を増強させ、超急峻なＳＳを達成するためには、比較的大きい本体係数ｒを備えたデバイスを設計することが極めて重要である。
図５Ａと図５Ｂは、上記フィートバックループと関連したヒステリシス効果を示す。
図５Ａは、フロントゲート電圧ＶＦＧが増加し（順方向に走査）、バックゲートを反対極性の一定のバイアス電圧に維持しているときに何が起こるかを示している。ＶＦＧの低い値（大きな負）でスタートすると、ドレイン電流は、図に符号５０で示すように、低いレベルにある。これは、フロントチャネルが蓄積状態（本例では−２Ｖ）にあることを反映している。ドレイン電流は、低いレベルのままであり、符号５１に示すように、初期は減少し、ある電圧ＶＴｒでトリガーポイントＴＰに到達するまで、徐々に増加し始めている（閾値電圧ＶＴは上述のように可変であるため、ＶＴｒはＶＴとまったく同じではないことに留意する）。トリガーポイントＴＰでは、図５Ａにほぼ垂直なライン５２で示すように、電流が高いレベルまで急激に増加し、そして、符号５３に示すように、ゲート電圧の更なる増加でもそのままである。この電流５３は、〜１００μＡ／μｍのレベルを有し、これはこのクラスの他のデバイスと比べて高いことに留意する。
しかしながら、今、ゲート電圧が減少（逆方向に走査）した場合の挙動は相違する。符号５４に示すように、ゲート電圧ＶＦＧがトリガー電圧ＶＴｒより減少し、約−１．７Ｖの値（本例では）になるまで、ドレイン電流は、高いレベルのままである。このポイントで、デバイスは、ライン５５で示すように、サブ閾値動作領域に戻り、電流は、符号５１で示す初期レベルにまで急激に低下する。その結果、図５Ａに示すヒステリシスカーブが得られる。ヒステリシスカーブの幅（本例で約０．７Ｖ）は、プログラムウインドウＰＷと呼ばれ、デバイスの２つの交互状態を識別することが可能な電圧範囲を表している。これらの状態は、本体に注入された多数の正孔の存在または不存在を反映している。図５Ａに示すように、符号５４で高いレベルのドレイン電流ＩＤは、「１」を表すように用いられ、符号５１でのヒステリシスカーブの低レベル部分は、「０」を表すように用いられる。ヒステリシスウインドウ手前（より負の値のＶＦＧ）のＩＤカーブの部分５０は、図５Ａに示すように、ホールド状態として用いられる。
一方、ＩＤ軸上でのヒステリシスカーブの高さは、検知マージン（図５ＡにＳＭとして示す）、換言すると、「１」状態と「０」状態の間での電流ＩＤの大きさの差を表す（図５Ａは、電流を対数スケールで示しているため、この差は「１」状態と「０」状態とのＩＤの比として表される）。この差は、当然ながらＶＦＧがプログラムウインドウ内にあることを条件として、メモリ回路の検知増幅器によって検出可能である。
図５Ｂは、トリガーポイントＶＴｒ寸前の正孔分布を示す。フロントチャネル（またはフロントゲートに接近したチャネルの一部）が蓄積状態にあり、そして、バックチャネル（またはバックゲートに接近したチャネルの一部）が空乏状態にある場合、ヒステリシスが発生することが判る（ｎＭＯＳ半導体デバイスの場合）。この状態で、デバイスは、疑似ＰＤＳＯＩデバイスとして振る舞う。上述したように、大きな本体係数は、ＶＴ−フィートバックループを起動するに役立つ。
図６は、ヒステリシスウインドウに対するバックゲート電圧を変化させる影響を示す。図５Ａでは、ＶＢＧ＝２．５Ｖの値を想定した。図６から判るように、ＶＢＧが減少すると、プログラムウインドウは狭くなり、本例ではＶＢＧ＝１Ｖ付近で無視できる。後述するように、このことは、ヒステリシスウインドウを示したり、必要に応じて示さないように、換言すると、デバイスをメモリとして使用するか否かに依存して、いろいろな方法を用いたバイアス印加回路の可能性を許容している。
メモリセルは、最小限でも「１」または「０」の値を書き込む能力、保存した値を読み出す能力、デバイスがＤＲＡＭやＳＲＡＭとして機能するのに依存して、多かれ少なかれある時間は、保存した値を保持する能力を必要とする。
詳しくは後述するように、「１」書込み動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。バイアス印加機構は、第１ゲート電極、第２ゲート電極、およびドレイン領域またはソース、あるいはソースおよびドレインの両方にバイアス印加することを含む（以下、簡略化のため、単にドレイン電圧を参照している）。ｎＭＯＳ半導体デバイスの場合、負の電圧を第１ゲート電極に印加することによって、第１チャネル領域が蓄積モードに移行できる（即ち、ｎＭＯＳでは、正孔の蓄積）。正の電圧を第２ゲート電極（または最大の本体係数を持つゲート電極、即ち、例えば、最も厚い絶縁体層を持つもの）に印加することによって、第２チャネル領域が空乏モードまたは反転モードに移行できる。なお、今回の目的では、バックゲートがより大きい本体係数と関連付けられると仮定している。ある電圧をドレインに印加（そして、ソース領域を０Ｖに維持）することによって、電流が本体領域１００を通過できる。衝突イオン化を得るために、ドレイン電圧は、半導体本体の半導体材料のバンドギャップエネルギーより大きくすべきである。
同様に、「０」書込み動作は、異なるバイアス印加機構を半導体デバイスに適用することによって達成できる。ｎＭＯＳ半導体デバイスの場合、これは、ドレイン及び／又はソース接合への本体領域の順方向バイアス印加によって達成できる。本体電位は、直接制御できないが、本体へ注入される電荷量によって左右され、これはフロントゲート電圧およびバックゲート電圧に依存している。他の方法が容量結合を使用することであり、この場合、ソースおよびドレインが０Ｖに維持され、第１ゲートは反転状態にし、正孔を除去したり、正孔と再結合する多量の電子を供給する。
読み出し動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。ｎＭＯＳ半導体デバイスの場合、読み出し動作中のドレイン電圧は、「１」書込み動作中のドレイン電圧と同じであり、読み出し動作中の第２ゲートのゲート電圧は、「１」書込み動作中の第２ゲート電圧と同じである。読み出し動作中の第１ゲートのゲート電圧は、「１」書込み動作中のゲート電圧より低い。
ホールド動作は、特定のバイアス印加機構を半導体メモリデバイスに適用することによって達成できる。ｎＭＯＳ半導体デバイスの場合、ソース領域とドレイン領域の間に印加される電圧は、好ましくは０ボルトに維持される。第１ゲート電圧は、０Ｖより低いか、これと等しく、一方、第２ゲート電圧は、「１」書込み動作中の第２ゲートのゲート電圧と等しい。ここでのＶＢＳ（バックゲート電極とソースとの間の電圧）は、他で参照しているＶＢＧと等価であることに留意すべきである。
要約すると、ｎＭＯＳ半導体メモリデバイスを動作させるためのバイアス印加機構は、次のようなものでもよい。
第１ゲート電極は、電荷保存ノードとも称され、一方、第２ゲート電極は、半導体メモリデバイスのプログラミングノードとも称される。
半導体デバイスをプログラミングするためのバイアス印加機構について、詳細にはｎＭＯＳ半導体デバイスについて詳しく説明する。当業者は、ｐＭＯＳ半導体デバイスについては必要な変更を加えてｎＭＯＳバイアス印加機構を適合させることができ、これは、例えば、ｎＭＯＳで印加される負の電圧がｐＭＯＳで印加される正の電圧になることを意味する。
下記の説明では、「チャネル領域」は、ゲートに近接した本体の領域であり、これはデバイスのいずれの動作モードでも存在すると考えられ、反転モードである場合、電流が流れる。また、チャネル領域を特定の状態に「移行」または「維持」することとは、純粋に説明のためであり、限定的ではない。デバイスの前の動作に依存して、ある状態に「移行」することは、既存の状態を維持することを含んでもよい。
図７は、図１と同じ一般のデバイス構造を示しており、相違点は、デバイス端子に印加されるバイアス電圧を「Ｖｗｒｉｔｅ１１」などのようなラベル付与している点である。同じバイアス電圧は、異なる図面で使用した場合、同じまたは類似の電位を参照することを意図している。
図７に示すｎＭＯＳ半導体デバイスについて「１」書込みモードのための特定の電圧機構は、下記のようになる。
第１チャネル領域を蓄積モードまたは空乏モードまたは反転モードに移行し、第２チャネルを空乏モードまたは反転モードに移行することは、下記ステップを含む。
・負のｗｒｉｔｅ１１電圧を第１ゲート電極へ印加する。
・正のｗｒｉｔｅ１２電圧を第２ゲート電極へ印加する。
・ｗｒｉｔｅ１３ドレイン（またはソース）電圧をドレイン（またはソース）領域へ印加する。ｗｒｉｔｅ１３ドレイン（またはソース）電圧は、半導体本体中の半導体材料のバンドギャップより高い。
第１ゲート電極へ印加されるｗｒｉｔｅ１１電圧は、いわゆるトリガー電圧ＶＴｒ、即ち、ＩＤ−ＶＦＧカーブで閾値スロープが発生する電圧より高い、即ち、負の値を小さくすべきである（図５Ａ参照）。従って、ｗｒｉｔｅ１１電圧は、ｗｒｉｔｅ１１電圧が負または正であることに依存して第１チャネル領域が蓄積モードまたは空乏モードまたは反転モードになれる範囲内にできる。好ましくは、ｗｒｉｔｅ１１電圧は、０Ｖと等しいか、これより高い。第１チャネル領域を蓄積または空乏または反転モードに移行するステップの際、正孔が第１チャネル領域内で生成されことが重要である。
本体係数Ｒ１は、好ましくは、本体係数Ｒ２より小さい。最低の本体係数、即ち、Ｒ１を持つチャネル領域、第１チャネル領域は、好ましくは、「１」書込み動作のための蓄積状態に移行する。ｎＭＯＳ半導体デバイスの場合、「１」書込み動作の際、正孔が第１チャネル領域（蓄積状態にある）に供給され、一方、ｐＭＯＳ半導体デバイスの場合、「１」書込み動作の際、電子が第１チャネル領域（蓄積状態にある）に供給される。同様に、ｎＭＯＳ半導体デバイスの場合、「１」書込み動作の際、電子が第２チャネル領域に供給され、一方、ｐＭＯＳ半導体デバイスの場合、「１」書込み動作の際、正孔が第２チャネル領域に供給される。
図８は、ｎＭＯＳ半導体デバイスについて「０」書込みモードのための特定の電圧機構を示す。
第１チャネル領域を、少なくとも空乏モード、好ましくは反転モードに移行し、第２チャネルを、少なくとも空乏モード、好ましくは反転モードに維持することは、下記ステップを含む。
・ｗｒｉｔｅ０１電圧（≧０Ｖ）を第１ゲート電極へ印加する。
・ｗｒｉｔｅ０２電圧（ｗｒｉｔｅ１２電圧と等しい）を第２ゲート電極へ印加する。
・ｗｒｉｔｅ０３ドレイン（またはソース）電圧（≦０Ｖ）をドレイン（またはソース）領域へ印加する。
ｎＭＯＳ半導体デバイスについて読み出しモードのための特定の電圧機構は、下記のようになる（図９参照）。
読み出し動作を実施することは、下記ステップを含む。
・負のｒｅａｄ１電圧（ｗｒｉｔｅ１１電圧より低い）を第１ゲート電極へ印加する。
・正のｒｅａｄ２電圧（ｗｒｉｔｅ１２電圧と等しい）を第２ゲート電極へ印加する。
・ｒｅａｄ３ドレイン（またはソース）電圧をドレイン（またはソース）領域へ印加する。ｒｅａｄ３ドレイン（またはソース）電圧は、ｗｒｉｔｅ１３ドレイン（またはソース）電圧と等しいか、これより高い。
図１０を参照して、ｎＭＯＳ半導体デバイスについてホールドモードのための特定の電圧機構は、下記のようになる。
ホールド動作を実施することは、下記ステップを含む。
・ｈｏｌｄ１電圧を第１ゲート電極へ印加し、第１チャネル領域を蓄積状態に移行する。
・ｈｏｌｄ２電圧を第２ゲート電極へ印加する。これはｗｒｉｔｅ１２電圧と等しい。
・ｈｏｌｄ３ドレイン（またはソース）電圧（０に等しい）をドレイン（またはソース）領域へ印加する。
ｗｒｉｔｅ１１電圧は、−２〜０Ｖの範囲でもよい。
ｗｒｉｔｅ１２電圧は、０〜５Ｖの範囲でもよい。
ｗｒｉｔｅ０３電圧は、０〜−２Ｖの範囲でもよい。
ｒｅａｄ３電圧は、１．１〜２．５Ｖの範囲でもよい。
ｈｏｌｄ１電圧は、−２〜０Ｖの範囲でもよい。
上記範囲は０Ｖを含むとともに、個々の書込み電圧は、実際、０Ｖの値をとってもよく、当業者は、全ての書込み電圧が同時に０Ｖになるべきでないことは理解されよう。
上記バイアス印加機構のシミュレーションを図１１Ａと図１１Ｂに示す。図１１Ａは、書込み、ホールド、読み出しなどの種々の動作を実施するためのデバイスの幾つかの動作サイクルに関して印加されるバイアス電圧を示す。図１１Ｂは、得られたドレイン電流を示す。
図１１Ａは、上記ｗｒｉｔｅ１２電圧、ｈｏｌｄ２電圧、ｗｒｉｔｅ０２電圧、ｒｅａｄ２電圧に対応したバックゲート電圧ＶＢＧを示す。デバイスドレインに付与されるビットライン（ＢＬ）電圧が、上記信号ｗｒｉｔｅ１３電圧、ｈｏｌｄ３電圧、ｗｒｉｔｅ０３電圧（ｗｒｉｔｅ１３と比べて逆の極性を持つ）、ｒｅａｄ３電圧を供給する。第１ゲート電極に付与されるワードラインＷＬが、ｗｒｉｔｅ１１電圧、ｈｏｌｄ１電圧、ｒｅａｄ１電圧、ｗｒｉｔｅ０１電圧を供給する。
図１１Ｂは、このシミュレーションで得られたドレイン電流を示す。判るように、書込み動作は１０ｎｓ未満で実施できる。上述した正のフィードバックループにより、「１」書込みを極めて高速に実施でき、「０」書込みも同様な期間を有する。但し、これは再結合時間によって制限される。
半導体デバイスに印加される種々の電圧の正確な値は、デバイス特性、例えば、使用する半導体材料、デバイスの幾何形状、ゲート電極の仕事関数などに依存することに言及すべきである。シミュレーションで推定した値と上述の好ましい範囲との間の差は、偶発的なものである。
上記記載は、ヒステリシスウインドウを持つＭＯＳトランジスタを、半導体メモリデバイスとして採用することに言及した。これは本発明の重要な態様であるが、同じデバイスは、そのスイッチング機能（ロジック回路において）またはその増幅機能（アナログ回路において）のための従来のトランジスタとして使用できる。これは、ヒステリシスウインドウを抑制し、メモリ効果が生じないようにすることによって達成される。
要約すると、弱い衝突イオン化によって発生した正孔は、チャネルに注入され、これによりポテンシャル障壁を低下させる。これは、より多くのＩＤＳおよびより多くの衝突イオン化電流をもたらす。この正のフィードバックは、サブ閾値電流の急激な増加をもたらし、これは半導体スイッチおよび半導体メモリデバイスにとって有利である。
そして、本発明の他の実施形態が、デジタルロジックおよびアナログ半導体デバイスを動作させる方法を提供する。該方法は、第１チャネル領域を蓄積モードに移行し、第２チャネル領域を空乏モードまたは反転モードに移行することを含み、下記ステップを含む。
・負のｗｒｉｔｅ１１電圧を第１ゲート電極へ印加する。
・正のｗｒｉｔｅ１２電圧を第２ゲート電極へ印加する。
・ｗｒｉｔｅ１３ドレイン電圧をドレイン領域へ印加する。ｗｒｉｔｅ１３ドレイン電圧は、半導体本体中の半導体材料のバンドギャップより高い。
用語「書込み電圧」は、電荷をトランジスタ内に保存することを意味するのではなく、むしろ上述した半導体メモリデバイスとの比較で使用していることに留意する。むしろ書込み電圧は、トランジスタをスイッチオンにするのに必要な電圧として考えてもよい。
ロジックデジタル及び／又はアナログ半導体デバイスでは、メモリ半導体デバイスで存在するようなヒステリシスウインドウは不要である。図６は、変化するＶＢＧがヒステリシスウインドウのサイズをどのように制御できるかを示す。他の手法が、ＶＤＳを減少させて、ヒステリシス効果を抑制するものである。従って、デバイスを異なるバイアスで印加することにより、同一に製造されたデバイスが、必要に応じて、半導体メモリデバイスまたはスイッチ／増幅器として使用可能になる。
こうした異なるバイアスで印加されるデバイスは、同じ半導体回路（ＩＣ）内で組み合わせできる。こうして本発明の更なる実施形態が、少なくとも、第１バイアス印加手段を持つ第１半導体デバイスと、少なくとも、第２バイアス印加手段を持つ少なくとも第２半導体デバイスとを備え、第１半導体デバイスおよび第２半導体デバイスは、同一の製造体系(scheme)を有し、第１バイアス印加手段および第２バイアス印加手段は異なるようにした半導体回路を提供できる。
第１バイアス印加手段は、第１半導体メモリデバイスにバイアス印加する手段を含む。第２バイアス印加手段は、アナログまたはデジタルである第２半導体ロジックデバイスにバイアス印加する手段を含む。先行技術に知られているように、こうしたバイアス印加手段は、適切な供給電圧を半導体デバイスで構成された回路に提供するための回路を採用する。こうした回路は、例えば、電圧安定器、レベル変換器、定電流回路または定電圧回路などを含んでもよい。
図１２に示すように、この実施形態は、製造プロセスではなく、バイアス条件を調整するだけで、低電力ロジックデバイス（ＳＳ＜１ｍＶ／ｄｅｃ）、メモリデバイスおよびアナログデバイスを集積化できる可能性のある手法を提供する。換言すると、本発明は、製造プロセスを調整することなく、１つのテクノロジーで低電力ロジックデバイス、メモリデバイスおよびアナログデバイスを集積化できる可能性のある方法を提供する。
図１２は、メモリセルアレイ１２，１４、ロジックユニット１６，１８、アナログ回路セクション２０を含む種々の回路セクションが配置された集積回路１０を示す。これらの回路セクションは、相互接続され、信号ラインによって外部端子に接続され、電源ラインによって動作電圧が供給される。いずれのラインも簡素化のため図示していない。
メモリセルアレイ１２，１４は、上述のような第１半導体デバイス、換言すると、本発明の一実施形態に係るキャパシタレスＤＲＡＭとして動作するマルチゲートトランジスタを備える。典型的には、１つのこうしたトランジスタが、第１方向に延びる多数のワードラインの各々と、第２の垂直な方向に延びる多数のビットラインの各々との交差部に配置される。これらのメモリセルアレイは、トランジスタ内での上記ＶＴ−フィートバックループおよび、上記書込み、読み出し、ホールドを実施可能にするヒステリシスウインドウを起動するのに適した動作電圧をメモリセルアレイに供給するための、上述したような第１バイアス印加手段（不図示）を採用している。メモリセルアレイ１２，１４は、ワードラインおよびビットラインに接続されたドライバおよび検知回路２２，２４によって制御される。
ロジックユニット１６，１８は、上述のような第２半導体デバイス、換言すると、ロジックトランジスタとして動作するマルチゲートトランジスタを備える。これらのユニットには、トランジスタを上述のような小さなＳＳで、ヒステリシスウインドウ無しで動作させるのに適したロジックユニットに動作電圧を供給するための第２バイアス印加手段（不図示）が設けられる。アナログ回路セクションは、第１および第２半導体デバイスと同じ方法で製造され、所望のアナログ態様、例えば、信号を増幅するためにＩＤ−ＶＦＧカーブ（半導体メモリデバイスについて図６に示す）の直線部分の範囲で、デバイスを動作させるためのアナログ回路セクションに動作電圧を供給するように構成された、更なるバイアス印加手段を採用した半導体デバイスをさらに備える。
当業者に理解されるように、図１２に示した構成は、実際の集積回路よりもかなり簡略化している。実際には、メモリ、ロジックおよびアナログ回路は、図示したものより混ざり合っている。例えば、上記ドライバおよび検知回路２２，２４は、データを半導体メモリデバイスに書き込みのに必要な信号を発生するためのロジックトランジスタとして動作するトランジスタ、および半導体メモリデバイスの読み出しデータを検出するセンスアンプ内で使用されるアナログトランジスタとして動作する他のトランジスタを採用してもよい。本発明の実施形態で上述したように、こうした全てのトランジスタが同じプロセスで製造してもよく、バイアス条件だけが相違している。
本発明の更なる実施形態が、半導体メモリデバイスを動作させるための上記のような方法、および半導体ロジックデバイスを動作させるための上記のような方法を含む、半導体回路の動作方法を提供できる。
種々の変更が本発明の範囲内で可能である。
上記ではＵＴＢＯＸ ＦＤＳＯＩデバイスに言及したが、一般には、提案したバイアス印加機構は、ＳＯＩベース及び／又はダブルゲートＭＯＳＦＥＴ、例えば、ＰＤＳＯＩ、ＦＤＳＯＩ、ＦｉｎＦＥＴおよびＶＦＥＴにおいて使用可能である。ＵＴＢＯＸの存在しない場合、あまり好ましくないが、より高い電圧をバックゲートに印加することが必要であろう。
閾値電圧は、上述したようなＰＤＳＯＩ／ＦＤＳＯＩの使用によって低減できるだけでなく、従来のバルクＭＯＳトランジスタのチャネルドーピングを調整することによって、あるいはゲート材料の仕事関数を調整することによって調整してもよい。最終的に、閾値電圧の減少は、デバイスが集積されているＩＣのためのより低い供給電圧を可能にし、ＩＣのより低い電力消費を可能にする。
同様に、上記では１．５ＶのＶＤＳに言及したが、これは、チャネルを、小さなバンドギャップまたはより高い衝突イオン化レートを有する材料、例えば、シリコンゲルマニウムまたはＩＩＩ−Ｖ材料で置換することによってさらに低減できる。低いバンドギャップ材料を使用することによって、ドレイン電圧は、例えば、シリコンを半導体材料として使用するのと比べてより低い値に低減できる。より低いドレイン電圧は半導体デバイスにとって有利である。高いドレイン電圧を用いた場合、デバイス劣化が生じるためである。
第２絶縁体層は、半導体・オン・インシュレータ基板からの埋め込み酸化物層を含んでもよい。第２半導体デバイスは、ＳＯＩベースの半導体デバイス、プレーナ型ＳＯＩベース半導体デバイスまたはフィンＦＥＴまたはマルチゲートＳＯＩベース半導体デバイスでもよい。上記の例のようなＦＤＳＯＩの使用は、産業トレンドと整合しているため、好ましいが、本体係数を調節するために調整されたチャネルドーピングを用いたＰＤＳＯＩを採用してもよい。半導体デバイスは、バルク半導体デバイスであってもよい。この場合、本体の幅を調節し、及び／又は、ゲート絶縁体の材料及び／又は厚さを変更して、本体係数を調節することが必要であろう。
ＰＤＳＯＩまたはＦＤＳＯＩの場合、バックゲートは、各トランジスタに関して形成され、境界が明瞭なゲートスタックを意味する必要がないが、その代わりに、マルチゲートトランジスタまたはＩＣ内の全てのトランジスタのためのコモンコンタクトを採用することも可能であろう。
上記の例では、２つのゲートを持つトランジスタを検討した。しかしながら、３つまたはそれ以上のゲートを設けることが想定できる。「マルチゲート」とは、２つまたはそれ以上のゲートを参照する。
（産業上利用可能性）
本発明の一実施形態により、ＦＢＣは、ＶＴフィードバックループを用いて「１」書込みを初めて達成することができる。実験結果は、動作ＶＤＳが１．５ｖまたはそれ以下に低減できることを示す。低い動作ＶＤＳによって１０１６動作サイクルに達する耐久性が達成され、高速動作および８５℃で〜５ｓの保持時間を維持している。スケーラビリティに関して、バイアス印加方法は酸化物スケーリングの条件を緩和できる。歪みＣＭＯＳで広く使用されているゲルマニウムソースが、動作ＶＤＳをより低減するために使用できる。

Claims (20)

  1. ある閾値電圧を有するマルチゲートＭＯＳトランジスタの形態の半導体メモリデバイスをプログラミングする方法であって、
    該デバイスは、
    第１本体係数（Ｒ１）と関連付けられた第１ゲートであって、第１絶縁体層（１０３）と接触し、第１ゲート電圧を印加するための第１ゲート電極（１０１，２０３）を備えた第１ゲートと、
    第２本体係数（Ｒ２）と関連付けられた第２ゲートであって、第２絶縁体層（１０４）と接触し、第２ゲート電圧を印加するための第２ゲート電極（１０２，２０４）を備え、前記第２本体係数（Ｒ２）は前記第１本体係数（Ｒ１）より大きいか、これと等しくなるようにした第２ゲートと、
    第１絶縁体層と第２絶縁体層との間にある半導体材料からなる本体（１００，２０５）であって、あるバンドギャップを有し、第１絶縁体層（１０３）に接近して配置された第１チャネル領域（１０７）と、第２絶縁体層（１０４）に接近して配置された第２チャネル領域（１０８）とを備えた本体（１００，２０５）と、
    本体とは異なる導電型を有するソース領域（１０５，２０１）およびドレイン領域（１０６，２０２）と、を備え、
    該方法は、
    ・本体（１００，２０５）中の電荷キャリア発生の閾値電圧ベースのフィードバックループを可能にする、例えば、第１ゲート電圧によるドレイン電流の変化でのヒステリシスウインドウを生成するの充分な前記第２本体係数（Ｒ２）を少なくとも用意するステップと、
    ・第１チャネル領域（１０７）を蓄積モードにし、第２チャネル領域（１０８）を空乏モードまたは反転モードにし、半導体本体（１００，２０５）のバンドギャップより大きいドレイン−ソース間電圧を印加することによって、これにより衝突イオン化によって電荷キャリアを発生し、前記フィードバックループを導入するように、第１書込み動作を実施するステップと、
    ・第１チャネル領域（１０７）を空乏モードまたは反転モードにし、第２チャネル領域（１０８）を空乏モードまたは反転モードにし、順方向バイアスのドレイン−ソース間電圧を印加することによって、第２書込み動作を実施するステップと、
    ・第１チャネル領域（１０７）を蓄積モードにし、第２チャネル領域（１０８）を空乏モードまたは反転モードにし、半導体本体（１００，２０５）のバンドギャップより大きいドレイン電圧を印加し、ヒステリシスウインドウ内で第１ゲート電圧を印加することによって、読み出し動作を実施するステップと、
    ・第１ゲート電圧をデバイスの閾値電圧未満に減少させ、第２チャネル領域（１０８）は空乏モードまたは反転モードであり、ソース領域（１０５，２０１）とドレイン領域（１０６，２０２）の間の電圧差がない状態で、ホールド動作を実施するステップと、を含み、
    各実施ステップにおいて、第１ゲート電圧とは逆極性の第２ゲート電圧が印加されるようにした方法。
  2. ｎＭＯＳデバイスまたはｐＭＯＳデバイスでは、前記実施ステップの各々において、第２ゲート電圧として同じ正または負の電圧がそれぞれ用いられる請求項１記載の方法。
  3. 読み出し動作中に印加される第１ゲート電圧は、ｎＭＯＳデバイスでは第２書込み動作中に印加される第１ゲート電圧より負であり、ｐＭＯＳデバイスでは第１書込み動作中に印加される第１ゲート電圧より正である請求項１または２記載の方法。
  4. 本体係数（Ｒ１，Ｒ２）は、第１ゲートおよび第２ゲートの各々の静電容量にそれぞれ依存しており、第２本体係数（Ｒ２）は、少なくとも０．８である請求項１〜３のいずれかに記載の方法。
  5. 半導体メモリデバイスは、ｎＭＯＳであり、
    第１書込み動作を実施する前記ステップにおいて、第１チャネル領域（１０７）を蓄積モードにし、第２チャネル領域（１０８）を空乏モードまたは反転モードにすることは、
    ・第１書込み電圧として、第１ゲート電圧によるドレイン電流の前記変化において閾値スロープが発生するトリガー電圧より高い、負の電圧を第１ゲート電極（１０１，２０３）に印加するステップと、
    ・第２書込み電圧として、正の電圧を第２ゲート電極（１０２，２０４）に印加するステップと、
    ・第３書込み電圧として、半導体本体（１００，２０５）中の半導体材料のバンドギャップより高いドレイン−ソース間電圧を印加するステップと、を含む請求項１〜４のいずれかに記載の方法。
  6. 第２書込み動作を実施する前記ステップは、第１チャネル領域（１０７）を少なくとも空乏モード、好ましくは反転モードにし、第２チャネル領域（１０８）を空乏モード、好ましくは反転モードにすることを含み、
    ・第４書込み電圧として、０Ｖ以上の電圧を第１ゲート電極（１０１，２０３）へ印加するステップと、
    ・第５書込み電圧として、第２書込み電圧と等しい電圧を第２ゲート電極（１０２，２０４）に印加するステップと、
    ・第６書込み電圧として、０Ｖ以下のドレイン−ソース間電圧を印加するステップと、を含む請求項５記載の方法。
  7. 第１書込み動作は、「１」を半導体メモリデバイスに書込み、第２書込み動作は、「０」を半導体メモリデバイスに書込むようにした請求項１〜６のいずれかに記載の方法。
  8. 読み出し動作を実施する前記ステップは、
    ・第１書込み電圧より低い負の電圧を第１ゲート電極（１０１，２０３）へ印加するステップと、
    ・第２書込み電圧と等しい正の電圧を第２ゲート電極（１０２，２０４）へ印加するステップと、
    ・第３書込み電圧と等しいか、これにより高い読み出しドレイン−ソース間電圧を印加するステップと、を含む請求項５記載の方法。
  9. ホールド動作を実施する前記ステップは、
    ・第１ホールド電圧を第１ゲート電極（１０１，２０３）へ印加して、第１チャネル領域（１０７）を蓄積状態にするステップと、
    ・第２書込み電圧と等しい第２ホールド電圧を第２ゲート電極（１０２，２０４）へ印加するステップと、
    ・ゼロのドレイン−ソース間電圧を印加するステップと、を含む請求項５記載の方法。
  10. 半導体材料は、低バンドギャップ材料、シリコンまたはシリコンゲルマニウムを含む請求項１〜９のいずれかに記載の方法。
  11. 第２絶縁体層（１０４）は、半導体・オン・インシュレータ基板からの埋め込み酸化物層を含み、
    第２ゲートは、デバイスのバックゲートまたは基板コンタクトである請求項１〜１０のいずれかに記載の方法。
  12. 半導体メモリデバイスは、第１および第２ゲート電極（１０１，１０２）がデバイスの基板に対して平行であるプレーナ型ＳＯＩベース半導体デバイスである請求項１１記載の方法。
  13. デバイスは、ＦＤＳＯＩデバイスである請求項１２記載の方法。
  14. 半導体メモリデバイスは、バルク半導体デバイスである請求項１〜１３のいずれかに記載の方法。
  15. 半導体メモリデバイスは、ゲート電極（２０３，２０４）がデバイスの基板（２００）に対して垂直であるフィンＦＥＴである請求項１〜１４のいずれかに記載の方法。
  16. 第１書込み電圧は、−２〜０Ｖの範囲であり、
    第２書込み電圧は、０〜５Ｖの範囲であり、
    第６書込み電圧は、０〜−２Ｖの範囲であり、
    読み出しドレイン−ソース間電圧は、１．１〜２．５Ｖの範囲であり、
    第１ホールド電圧は、−２〜０Ｖの範囲である請求項１〜１５のいずれかに記載の方法。
  17. 複数の同一に製造されたマルチゲートＭＯＳトランジスタを含む集積回路を動作させる方法であって、
    各トランジスタは、
    第１本体係数（Ｒ１）と関連付けられた第１ゲートであって、第１絶縁体層（１０３）と接触し、第１ゲート電圧を印加するための第１ゲート電極（１０１，２０３）を備えた第１ゲートと、
    第２本体係数（Ｒ２）と関連付けられた第２ゲートであって、第２絶縁体層（１０４）と接触し、第２ゲート電圧を印加するための第２ゲート電極（１０２，２０４）を備え、前記第２本体係数（Ｒ２）は前記第１本体係数（Ｒ１）より大きいか、これと等しくなるようにした第２ゲートと、
    第１絶縁体層（１０３）と第２絶縁体層（１０４）との間にある半導体材料からなる本体（１００，２０５）であって、あるバンドギャップを有し、第１絶縁体層（１０３）に接近して配置された第１チャネル領域（１０７）と、第２絶縁体層（１０４）に接近して配置された第２チャネル領域（１０８）とを備えた本体（１００，２０５）と、
    本体（１００，２０５）とは異なる導電型を有するソース領域（１０５，２０１）およびドレイン領域（１０６，２０２）と、を備え、
    幾つかのマルチゲートＭＯＳトランジスタは、請求項１〜１６のいずれかに記載の方法に従って半導体メモリデバイスとして動作し、他のトランジスタは、
    ・前記フィードバックループを導入することなく、第１チャネル領域（１０７）を蓄積モードにし、第２チャネル領域（１０８）を空乏モードまたは反転モードにするステップと、
    ・負の書込み電圧を第１ゲート電極（１０１，２０３）に印加するステップと、
    ・正の書込み電圧を第２ゲート電極（１０２，２０４）に印加するステップと、
    ・半導体本体（１００，２０５）での半導体材料のバンドギャップより大きいドレイン−ソース間電圧を印加するステップによって、ロジックデバイスとして動作するようにした方法。
  18. 複数の同一に製造されたマルチゲートＭＯＳトランジスタを含む半導体回路であって、
    各トランジスタは、
    第１本体係数（Ｒ１）と関連付けられた第１ゲートであって、第１絶縁体層（１０３）と接触し、第１ゲート電圧を印加するための第１ゲート電極（１０１，２０３）を備えた第１ゲートと、
    第２本体係数（Ｒ２）と関連付けられた第２ゲートであって、第２絶縁体層（１０４）と接触し、第２ゲート電圧を印加するための第２ゲート電極（１０２，２０４）を備え、前記第２本体係数（Ｒ２）は前記第１本体係数（Ｒ１）より大きいか、これと等しくなるようにした第２ゲートと、
    第１絶縁体層（１０３）と第２絶縁体層（１０４）との間にある半導体材料からなる本体（１００，２０５）であって、あるバンドギャップを有し、第１絶縁体層（１０３）に接近して配置された第１チャネル領域（１０７）と、第２絶縁体層（１０４）に接近して配置された第２チャネル領域（１０８）とを備えた本体（１００，２０５）と、
    本体（１００，２０５）とは異なる導電型を有するソース領域（１０５，２０１）およびドレイン領域（１０６，２０２）と、を備え、
    半導体回路は、
    ・請求項１〜１６のいずれかに記載の方法に従って、第１部分群のトランジスタ（１２，１４）を半導体メモリデバイスとして動作させるための第１バイアス手段と、
    ・前記フィードバックループを導入することなく、第１チャネル領域を蓄積モードにし、第２チャネル領域を空乏モードまたは反転モードにするステップと、
    負の書込み電圧を第１ゲート電極（１０１，２０３）に印加するステップと、
    正の書込み電圧を第２ゲート電極（１０２，２０４）に印加するステップと、
    半導体本体（１００，２０５）での半導体材料のバンドギャップより大きいドレイン−ソース間電圧を印加するステップとによって、第２部分群のトランジスタ（１６，１８，２２，２４）をロジックデバイスとして動作させるための第２バイアス手段と、をさらに備えるようにした半導体回路。
  19. 第３部分群のトランジスタ（２０）をアナログトランジスタとして動作させるための第３バイアス手段をさらに備える請求項１３記載の半導体回路。
  20. マルチゲートＭＯＳトランジスタであって、
    本体（１００，２０５）と、
    本体の各対向端部にあるソース端子およびドレイン端子（１０５，１０６；２０１，２０２）と、
    本体の片側にあるソース端子とドレイン端子の間に規定された第１ゲート（１０１，２０３）であって、第１ゲートに接近した、本体の少なくとも一部において第１チャネル（１０７）を制御するためのものであり、第１本体係数（Ｒ１）と関連付けられた第１ゲート（１０１，２０３）と、
    本体の他の側にあるソース端子とドレイン端子の間に規定された第２ゲート（１０２，２０４）であって、第２ゲートに接近した、本体の少なくとも一部において第２チャネル（１０８）を制御するためのものであり、少なくとも０．８の値を有する第２本体係数（Ｒ２）と関連付けられた第２ゲート（１０２，２０４）と、を備え、
    第１ゲート（１０１，２０３）は、第１極性を有し、第１チャネル領域（１０７）を蓄積状態にするための値と、第１チャネル領域を空乏状態または反転状態にするための値との間で選択可能である第１バイアス電圧を受けるように構成され、
    第２ゲート（１０２，２０４）は、第１極性とは逆の第２極性を有し、第２チャネル領域（１０８）を空乏状態または反転状態にするための値を有する第２バイアス電圧を受けるように構成された、マルチゲートＭＯＳトランジスタ。
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