KR101741195B1 - 단일 트랜지스터를 갖는 ｒａｍ 메모리 소자 - Google Patents

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상뜨르 나시오날 드 라 리쉐르쉐 샹띠피끄
우니베르시다드 데 그라나다
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Abstract

본 발명은 드레인(8), 소스(7) 및 절연 게이트(12)에 의해 커버되는 바디 영역을 가지는 MOS 트랜지스터로 이루어지는 메모리 소자에 관한 것으로, 상기 바디 영역의 두께는 게이트의 평면에 평행으로 연장하는 절연층 부분(16)에 의해 분리되는 2개의 개별(distict) 영역들(13, 14)로 분할된다.

Description

단일 트랜지스터를 갖는 ＲＡＭ 메모리 소자{RAM MEMORY ELEMENT WITH ONE TRANSISTOR}
본 발명은 단일 트랜지스터 RAM 셀에 관한 것이다.
역사적으로, DRAM 셀은 MOS 트랜지스터와 캐패시터를 포함하는 어셈블리로 형성되어왔다. 집적회로의 미세화에 따라, MOS 트랜지스터는 그 치수를 작게 하려하는 경우가 있었고, 캐패시터의 사이즈를 감소시키는 것이 과제가 되었다. 이런 어려움을 극복하기 위해서, 캐패시터 없이, 단일의 트랜지스터로 구성되는 메모리 셀이 개발되었고, 그 MOS 트랜지스터는 접합(juction)에 의해 절연되는 벌크(bulk) 또는 반도체-온-인슐레이터(SOI : semiconductor-on-insulator) 또는 반도체-온-낫싱(SOI : semiconductor-on-noting) 기술에서의 절연체에 의해 절연되는 벌크를 가진다. 이러한 메모리 셀에 있어서, 기억은 트랜지스터에서의 전하 축적에 대응한다. 이것은 DRAM 셀의 미세화(miniaturization)로 연결된다. 그러나, 공지의 캐패시터 없는 메모리 셀은 일반적으로 다음과 같은 단점들: 한정된 유지 시간, 고소비, 2개의 저장 상태 간의 낮은 차별성(differentiation), 제어의 복잡성, 2개 게이트의 사용, 저속의 사용 조작, 전자와 정공의 동시 존재를 보장해야 하는 트랜지스터 벌크의 두께 감소의 불가능성, 및/또는 제조의 난이도 중 하나를 겪게 된다.
따라서, 본 발명의 목적은, 기존의 단일 트랜지스터 메모리 셀의 적어도 일부의 단점을 극복하는, 캐패시터 없는 단일 트랜지스터 RAM 셀을 제공하는 것이다.
따라서, 본 발명의 일실시 형태들은 드레인, 소스, 및 절연 게이트로 코팅된 벌크 영역을 가지는 MOS 트랜지스터로 형성되는 메모리 셀을 제공하며, 상기 벌크 영역의 두께는 게이트의 평면에 평행으로 연장하는 절연층 부분에 의해 분리되는 2개의 개별 영역들(distinct regions)로 분할된다.
본 발명의 일실시 형태에 의하면, 2개의 개별 영역들은 동일한 도전형을 가진다.
본 발명의 일실시 형태에 의하면, 2개의 개별 영역들은 서로 반대의 도전형을 가진다.
본 발명의 일실시 형태에 의하면, 상기 메모리 셀은 SOI 구조로 형성된다.
본 발명의 일실시 형태에 의하면, 상기 메모리 셀은 FINFET 구조로 형성된다.
본 발명의 일실시 형태에 의하면, 상기 절연층 부분(16)은 대략 1 내지 10 ㎚, 바람직하게 1 내지 3 ㎚의 두께를 가진다.
본 발명의 일실시 형태에 의하면, 상기 게이트에 근접한 상기 벌크 영역은 5 내지 50 ㎚, 바람직하게 5 내지 20 ㎚의 두께를 가진다.
본 발명의 일실시 형태에 의하면, 상기 벌크 영역 아래의 제2 절연 게이트를 더 포함한다.
본 발명의 일실시 형태에 의하면, 상기 MOS 트랜지스터는 절연층에 의해 절연된다.
본 발명의 일실시 형태에 의하면, 상기 MOS 트랜지스터는 그 드레인/소스의 도전형과 반대의 도전형을 가지는 기판 위에 직접 형성된다.
본 발명의 일실시 형태에 의하면, 상기 벌크 영역은 상기 게이트의 평면에 평행으로 연장하는 하나의 절연층 부분에 의해 상기 2개의 개별 영역들로부터 분리되는 제3 개별 영역을 포함하며, 상기 하나의 절연층은 상기 2개의 개별 영역들 사이로 연장하는 상기 절연층 부분과 실질적으로 동일한 범위를 가지며, 제1 게이트와 마주하는, 상기 제3 개별 영역의 전면에 제2 게이트가 배치된다.
소스 전압이 기준 전압으로서 간주되며, 소스 및 드레인 영역이 N형으로 이루어지는 경우에, 본 발명은 사용 방법을 제공하며, 상기 방법은,
1의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가동안 게이트에 짧은 정전압 인가 단계와;
0의 기록 단계 즉, 드레인에 극히 낮은, 제로의, 또는 부전압의 인가 및 게이트에 정전압 인가 단계와;
판독 단계 즉, 게이트에 부전압 인가 및 드레인에 낮은 부전압 인가 단계와; 그리고
홀딩 단계 즉, 게이트에 부전압 인가 및 드레인에 낮은 정전압 또는 제로 전압 인가 단계를 임의의 순서로 포함한다.
소스 전압이 기준 전압으로서 간주되며, 소스 및 드레인 영역이 N형으로 이루어지는 경우에, 메모리 셀은 3개의 벌크 영역을 갖는 4상태의 메모리 셀이고, 본 발명은,
상태 (11)의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가 동안 2개의 게이트들에 짧은 정전압 인가 단계와;
상태 (00)의 기록 단계 즉, 드레인에 극히 낮은, 제로의, 또는 부전압 인가 및 2개의 게이트들에 정전압 인가 단계와;
상태 (01) 또는 (10)의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가동안 게이트들 중 하나에 짧은 정전압 인가, 다음에 드레인에 극히 낮은 정의, 제로의, 또는 부전압 인가 및 다른 게이트에 정전압 인가 단계와;
판독 단계 즉, 게이트들에 부전압 및 드레인에 낮은 정전압 인가 단계와; 그리고
홀딩 단계 즉, 게이트들에 부전압 및 드레인에 낮은 또는 제로의 전압 인가 단계를 임의의 순서로 포함하는 방법을 제공한다.
본 발명의 이러한 목적들, 특징들, 및 장점들이 첨부 도면과 관련하여 특정 실시 형태들을 제한하지 않는 이하의 설명으로 상세하게 논의되는 것이다.
도 1은 본 발명의 실시 형태에 따른 메모리 셀의 개략 단면도이고;
도 2a 및 도 2b는 본 발명의 실시 형태에 따른 메모리 셀 내의 1의 기록을 나타내고;
도 3은 본 발명의 실시 형태에 따른 메모리 셀 내의 0의 기록을 나타내고;
도 4a 및 도 4b는 각각 본 발명의 실시 형태에 따른 메모리 셀로부터의 0 및 1의 판독을 나타내고;
도 5a, 도 5b 및 도 5c는 각각 본 발명의 실시 형태에 따른 메모리 셀에서의 1의 기록 동안 인가된 전압, 0의 기록 동안 인가된 전압, 및 판독 동안 인가된 전압을 나타내고;
도 6a 내지 도 6d는 도 1에 따른 타입의 메모리 셀을 제조하는 예의 연속 공정들을 나타내는 개략 단면도이고;
도 7a 및 도 7b는 본 발명에 따른 다른 변형의 메모리 셀의 개략 단면도 및 투시도이고;
도 8은 본 발명의 실시 형태에 따른 다른 변형의 메모리 셀을 도시하며; 그리고
도 9는 본 발명의 실시 형태에 따른 다른 변형의 메모리 셀의 개략 단면도 및 투시도이다.
명료함을 위하여, 동일한 요소가 다른 도면에서 평소대로 집적회로의 표현으로 동일한 참조 부호로 지정되었고, 여러 가지의 도면은 정 치수가 아니다.
도 1은 캐패시터 없는 메모리 셀을 나타내는 단면도이다. 이 메모리는 지지체(support)(3), 통상 실리콘 웨이퍼 상에 놓이는 절연층(1) 위에 형성된 MOS 트랜지스터를 포함한다. MOS 트랜지스터, 또는 활성 영역에 의해 점유된 영역은 절연 주변부(insulating periphery)(5)에 의해 제한된다. 상기 MOS 트랜지스터는 제2 도전형의 저도핑된 벌크(bulk) 영역에 의해 분리되는 제1 도전형(7 및 8)의 고도핑된 소스 및 드레인 영역들을 포함한다. 이하에서, 제1 도전형은 N형이고, 제2 도전형은 P형이라고 간주할 것이지만, 이것을 한정으로서 고려하지 않아야 한다. 소스 및 드레인 영역들은 각각 소스 및 드레인 단자들(S 및 D)에 접속된 소스 금속부(metalization)(10) 및 드레인 금속부(11)와 고정되어 있다. 트랜지스터의 벌크 영역은 게이트 단자(G)에 접속된 절연 게이트(12)로 덮힌다. 벌크 영역의 두께는 게이트(12) 측에 있는 상부 벌크 영역(13)과 절연층(1)의 근방에 있는 하부 벌크 영역(14)으로 분할된다. 상부 및 하부 벌크 영역은 절연층(16)에 의해 분리된다.
도 1의 구조는 바람직하게 5 ㎚ 보다 좋은 정밀도로, 바람직하게 1㎚ 등급에서 층 두께를 얻을 수 있는 기술을 사용하여 형성될 것이다. 또한, 횡방향의 치수가 50 ㎚이하의 최소치로 정의될 수 있는 기술이 선택될 것이다. 이러한 조건하에서, 유일한 예로서, 예를 들면 3㎚의 등급에서, 트랜지스터의 전체 두께가 100 ㎚미만이고, 상부 벌크 영역이 5 내지 50 ㎚ 범위, 바람직하게 10㎚에 가까운 두께를 가지고, 하부 벌크 영역이 5 내지 50㎚ 범위의 두께를 가지며, 절연층(16)에 의해 분리되는 상부 벌크 영역과 하부 벌크 영역이 1 내지 10 ㎚ 범위의 두께를 가지는 구조를 형성하는 것이 선택된다. 상기 트랜지스터의 채널 길이는 바람직하게 65㎚, 예를 들면 35 nm 보다 작은 작을 것이다.
도 1의 구조가 메모리 셀로서 사용될 수 있는 방법이 도 2를 참조하여 설명될 것이다.
도 2a와 도 2b는 도 1의 메모리 셀에 1을 기록하는 단계들을 나타낸다. 이하에서, 간략화를 위해, 접지되는 것으로 지정되는, 기준 전압에 소스(S)가 영구적으로 접속되는 것을 전제로 할 것이다. 1을 기록하기 위해, 정전압이 드레인에 인가되는 동안, 우선 비교적 높은 정전압(예를 들어 1 내지 3 볼트)이 트랜지스터의 드레인에 인가되고, 게이트가 짧은 시간 동안 정전압으로 설정된다. 따라서, 채널 영역이 상부 벌크 영역에 형성되고(그리고 게이트로부터 너무 먼 하부 벌크 영역에는 형성되지 않음), 전자(electron)가 소스로부터 드레인으로 흐른다. 드레인 - 소스의 전위차가 비교적 높게 선택되면, 이러한 전자는 충격에 의해 상부 벌크 영역의 전자 - 정공 쌍을 형성할 것이다. 형성된 전자는 전류 흐름에 참여하며, 정공은 상부 벌크 영역에 잔류한다. 소스와 드레인 사이의 전류 흐름이 갑자기 정지하는 경우(도 2b), 드레인의 스위칭 이전에 게이트를 부전압으로 스위칭함으로써, 도 2a 및 도 2b에서 부호(+)에 의해 지정되는 정공이 상부 벌크 영역(13)에 잔류할 것이다.
도 3은 메모리 셀에 0을 기록하는 것을 나타낸다. 다시, 게이트가 양이 되지만, 이 시간에, 드레인(8)은 낮은 정(slightly positive)의 전압, 제로 또는 부의 전압에 접속된다. 그 후, 소스 - 드레인 전위차는 상부 벌크 영역에 게이트에 의해 생성되는 정전 바이어싱(electrostatic biasing) 때문에 전자 - 정공 쌍의 생성을 제공하기에 불충분하며, 이런 상부 벌크 영역에 존재할 수 있는 정공은 드레인 및/또는 소스로 방전될 것이다. 따라서, 도 2b 및 도 3의 상태는, 어떤 경우(1의 기록)에서는 정공이 상부 벌크 영역(13)에 축적되고 어떤 경우(0의 기록)에서는 전하가 이런 상부 벌크 영역에 축적되지 않는다는 사실에 의해 구별될 수 있다.
도 4a 및 도 4b는 각각 도 1의 메모리 셀로부터 0의 판독 및 1의 판독을 나타낸다. 판독(또는 유지) 국면에서, 부의 전압이 게이트에서 유지되고, 낮은 정의 전압이 드레인에서 유지된다.
도 4a에 나타낸 바와 같이, 0이 축적되는 경우에 즉, 전하가 상부 벌크 영역에 축적되지 않는 경우에, 동일 드레인 및 동일 소스를 병렬로 공유하는 트랜지스터들은 둘다 오프된다: 게이트가 음(negative)이기 때문에 상부 벌크 영역에 대응하는 트랜지스터를 통해 전류가 흐르지 않으며, 하부 벌크 영역에 대응하는 트랜지스터는 하부 벌크 영역에 전자 채널을 형성할 수 없기 때문에 전류가 흐를 이유가 없다.
그러나, 도 4b에 나타낸 바와 같이, 1이 기록되는 경우에 즉, 양전하가 상부 벌크 영역(13)에 축적되는 경우에, 이런 상부 벌크 영역에 대응하는 트랜지스터를 통해서는 게이트가 음이고 전자 채널 영역이 이런 상부 벌크 영역에 형성되지 않기 때문에 전류가 흐르지 않는다. 그러나, 상부 벌크 영역에 축적되는 양전하는 하부 벌크 영역에 정전 결합에 의해 채널 영역을 유도하며, 소스와 드레인으로서 영역들(7과 8) 및 벌크로서 이런 하부 벌크 영역을 가지는 트랜지스터를 통해서 전류가 흐를 것이다. 상부 벌크 영역은 하부 벌크 영역에 충분한 정전 영향을 주도록 게이트 측에 유인되는 축적 전하를 위해 충분히 얇게 할 필요가 있다는 것은 이해될 것이므로, 이런 상부 벌크 영역은 바람직하게 약 10㎚의 두께를 가지는 것으로 나타내었다.
따라서, 상태 1은 판독 국면에서 전류의 흐름 또는 부재에 의해 상태 0과 구별될 수 있다. 주의할 사항으로, 0의 판독 동안, 드레인과 소스 사이에는 전혀 전류가 흐르지 않기 때문에, 이런 2 상태는 매우 잘 차별화된다. 상태 0의 존재하에서의 전류의 흐름이 전혀 없고, 상태 1의 판독 동안에도 상부 벌크 영역에 축적된 전하의 약간의 손실이 발생되기 때문에, 디바이스는 매우 긴 유지 시간을 가지며, 항상 상태 0과 1 사이의 명확한 차이가 있게 될 것이다.
또한, 주의할 사항으로, 판독 상태 동안, 약한 정전압만이 드레인에 인가된다는 사실 때문에, 판독 동안 하부 벌크 영역(14)에서 충격에 의한 전하 생성은 없다.
메모리 셀의 동작을 보다 설명하기 위해 도 5a, 도 5b 및 도 5c의 각각은 1의 기록(WR1) 상태, 0의 기록(WR0) 상태, 및 판독(RD) 상태 동안 드레인 전압(VD)과 게이트 전압(VG)의 변화를 각각 도시한다. 1의 기록 동안(도 5a), 드레인 전압은 제로 또는 낮은 정의 전압(VD1)(예를 들면, 0.1V)에서 높은 정의 전압(VD2)(예를 들면, 1에서 2.2V까지)까지 변화되고, 드레인 전압(VD2)이 인가되는 주기 동안(예를 들면, 5 내지 30㎱), 게이트는 간단히 부의 전압(VG1)에서 정의 전압(VG2)까지(예를 들면, -1.2에서 +1까지) 취해진다. 0의 기록 동안(도 5b), 드레인 전압은 낮은 값(VD1)으로 유지되고, 게이트는 짧은 주기(예를 들면, 1 내지 10㎱) 동안 정의 값으로 취해져서 상부 벌크 영역에 존재할 수 있는 전하들을 방류시키게 된다. 판독 또는 유지 상태(도 5c)에서, 드레인은 낮은 전압값(VD1)으로 유지되며, 게이트는 부의 값(VG1)으로 유지된다.
단지 게이트와 드레인에 대한 2개의 가능한 전압 레벨을 제공하므로, 도 5a 내지 도 5c를 참조하여 설명된 전압 응용 모드가 특히 유리하다. 그러나, 예를 들면 드레인 전압이 2개 이상의 전압 레벨(예를 들면, 0의 기록 국면 동안 제3 제로 또는 부의 전압 레벨, 또는 유지 국면 동안 제로 전압 레벨) 사이에서 스위칭될 수 있는 경우에, 더 복잡한 전압 스위칭 모드가 제공될 수 있다. 1의 기록 국면 동안, 임펙트 이온화(impact ionization)에 의해 정공을 생성하는 대신에, 다른 현상이 사용될 수 있다. 게이트에 강하게 부의 전압(예를 들면, -2.5 V)을 인가하고 드레인에 정의 전압을 인가함으로써, 정공이 B 대 B 터널링(tunneling)에 의해 또는 기생 바이폴러 트랜지스터의 활성화에 의해 생성될 것이다.
주의할 사항으로, 상기의 전압값들은 단순히 나타낸 것이고, 실질적으로 상기의 치수를 가지는 메모리에 제공될 수 있다. 당업자들은 능력 범위에서 특정 컴포넌트의 특정 특성에 이러한 값들을 적응시킬 것이다.
도 6a 내지 도 6d는 도 1에서와 같은 구조의 가능한 형성 단계들을 나타낸다.
도 6a에 나타낸 바와 같이, 절연층(1)으로 코팅된 지지체(3) 위에 저도핑된(lightly-doped) P형 기판(20)을 포함하는 SOI 구조로부터 시작하는데, 상기 기판(20) 위에는 얇은 절연층(21)이 예를 들면 열적 산화에 의해 형성된다.
도 6b에 나타낸 단계에서, 절연층(21)은 도 1의 설명에서 언급된 분리층(16)을 형성하기 위해 에칭된다.
도 6c에 나타낸 단계에서, 저도핑된 P형 층(22)이 에피텍시에 의해 성장된다. 공지의 방식에서, 에피텍시는 층(20)의 외관의 표면에서 성장하여 층(16)의 상부를 덮을 것이다. 바람직하게, 이런 에피텍셜 성장은 벌크 영역(13)에 대해 요구된 두께보다 큰 두께에 도달하도록 수행되며, 박막화(thinning)가 이런 두께를 감소시키기 위해 수행된다.
그 후, 또는, 도 6d에 나타낸 바와 같이, 중간 단계 동안, 요구된 활성 영역을 둘러싸는 절연 주변부(5)가 형성되고, 그후 게이트 산화물, 게이트 및 소스-드레인 영역(도시안됨)을 형성하는 종래의 단계들이 수행된다.
상기에 기술되어 있는 것은 단지 도 1에 따른 타입의 구조를 형성하는 가능한 예이다. 다른 실시 형태가 가능할 수 있다. 예를 들면, 연속하여 P형 실리콘 층, 실리콘-게르마늄 층, 및 P형 실리콘 층을 포함하는 절연체 샌드위치(sandwich on insulator)에서 출발할 수 있는데, 실리콘-게르마늄 층은 절연층(16)의 치수에 맞게 형성되어, 그후 실리콘-게르마늄 층은 서브-에칭될(sub-etched) 수 있고, 따라서 형성된 공동(cavity)이 절연체로 충전될 수 있다. 또한 웨이퍼 본딩 기술이 사용될 수 있다.
상기 기술된 메모리 셀은 다수의 변경 및 변형을 가질 수 있다. 도 7a 및 도 7b는 종래의 FINFET 구조(fin 전계효과 트랜지스터)로 일반적으로 불리는 구성에 따른 실시 형태를 나타낸다. 이러한 도면은 상기 구조의 벌크부와 드레인부의 단면 투시도인데, 도면의 평면의 전면에 있게 되는 소스부는 도시되지 않는다. fin 실리콘 성장물(excrescence)은 절연층(31)으로 코팅된 웨이퍼(30) 상에 형성된다. 이 성장물은 도 1의 상부 벌크 영역(13)과 하부 벌크 영역(14)에 각각 대응되는 좌측부(33)와 우측부(34)로 분할되어, 분리는 절연체(36)에 의해 제공된다. 절연된 게이트 금속부(38 및 39)는 좌측 벌크(33)와 우측 벌크(34)의 전면에서 fin의 양쪽에 배치된다. 도 7a에서, 벌크 영역들(33 및 34)은 층(31)에 의해 웨이퍼(30)로부터 절연된다. 도 7b에서, 벌크 영역(30)과 웨이퍼(30) 사이에는 연속성이 있다. 이런 구조는 2개의 게이트 중 단일 게이트가 사용되면 도 1의 구조에서와 동일한 방식으로 동작하는 것으로 이해하여야 한다.
2개의 게이트(38 및 39)는 좌측 및 우측 벌크의 기능을 선택적으로 반전시키기 위해 사용할 수 있다. 유사하게, 도 1의 구조에서, 그것은 하부 트랜지스터의 임계치 전압을 조정하기 위해 예를 들면 절연층(1)을 통해서 하부 벌크 영역(14)에 근거하여 작동하도록 지지체(3)를 선택적으로 바이어싱 시키기 위해 제공될 수 있다. 또한 하부 게이트가 추가될 수 있다.
도 8은 도 1의 구조의 다른 변형을 나타낸다. 동일한 요소는 동일한 참조번호로 지정된다. 트랜지스터 벌크의 두께가 2개의 영역으로 분할되는 대신에, 3개의 영역: 하부 영역(45), 하부 영역(45)으로부터 절연체(44)에 의해 자체 분리되는 중앙 영역(43), 중앙 영역(43)에서 절연체(42)에 의해 분리되는 상부 영역(41)으로 분할된다. 따라서, 지지체(3)의 바이어싱의 가능성을 제공하는 것이 제공된다면, 2비트 메모리 셀 즉, 4상태 메모리 셀이 얻어진다. 상부 게이트는 이전에 기술된 바와 같이 상부 벌크 영역(41)에 전하를 축적하거나 또는 축적하지 않을 수 있다. 지지체 영역(3)에 대응하는 하부 게이트는 하부 벌크 영역(45)에 전하를 축적하거나 또는 축적하지 않을 수 있다. 제1 상태 (11)는 전하가 상부 및 하부 영역에 축적되면 얻어지고, 제2 상태 (00)는 상부 및 하부 영역에 축적되는 전하가 없다면 얻어지고, 제3 상태 (10)는 전하가 상부 영역에 축적되고 하부 벌크 영역에 축적되지 않으면 얻어지며, 제4 상태 (01)는 전하가 하부 벌크 영역에 축적되고 상부 벌크 영역에 축적되지 않으면 얻어진다. 상태들 (01) 및 (10)은 여러가지 방식으로 구별될 수 있다. 특히, 상부 또는 하부 게이트들이 다르거나 및/또는 인가 전압이 다르다면, 각각 1을 기록하기 위해, 가변적인 양의 전하가 상부 벌크 영역과 하부 벌크 영역에 축적될 것이다. 따라서, 중앙 벌크 영역에서의 4개의 가능한 전류의 값은 명확히 구별될 수 있다.
도 9는 도 8의 구조의 FINFET 실시 형태를 매우 개략적으로 도시한다. 이런 도면은 상세히 설명되지 않을 것이며, 도 8에서와 같은 동일 기능을 가지는 요소들은 동일 참조번호로 지정된다.
본 발명의 특정 실시 형태가 기재되어 있다. 여러가지 변형, 변경 및 개선이 당업자들에게 발생할 것이다. 특히, MOS 트랜지스터를 형성하는 많은 변형들은 예를 들면 채널 영역 근방에서의 저도핑된 소스 및 드레인 영역(LDD)의 형성을 채용할 수 있을 것이다.
또한, 소위 스토리지 상태들 중 하나의 상태 1과 다른 스토리지 상태인 상태 0을 가진다는 사실은 완전히 임의적이라는 것이 이해되어야 한다.
상기한 것은 유전체에 의해 분리되는 2개의 벌크들을 가지는 트랜지스터에 관한 것인데, 하나의 벌크는 제1 바이어싱의 전하들을 저장할 수 있고, 하나의 벌크는 반대 바이어싱의 전하들을 도통시킬 수 있다. 따라서, 동일한 벌크에서 반대 바이어싱의 전하들이 공존하지 않는다. 이것은 설명된 구조가 종래 기술의 단일 트랜지스터 메모리 셀의 상기 언급한 단점들(제한된 유지 시간, 고소비, 2개의 스토리지 상태들 사이의 낮은 차별성, 제어의 복잡성, 저속 동작, 전자와 정공의 동시 존재를 보장해야 하는 트랜지스터의 두께 감소의 실패)을 방지하는 주된 이유 중 하나이다. 게다가, 기재된 장치는, 단일의 게이트로 동작하여, 제어가 비교적 간단할 수 있다.
단일의 트랜지스터를 갖는 메모리 셀의 여러가지 실시 형태와 변형물들이 여기서 설명되고 있다. 당업자들은 창작 수준의 난이도와 관계없이 여러가지 실시 형태 및 변형의 요소를 조합할 수 있다.
특히, 상기 상세하게 설명되는 실시 형태에서, MOS 트랜지스터는 절연층(1)에 의해 절연된다. 이런 MOS 트랜지스터는 드레인/소스 영역들과 반대 도전형의 실리콘 기판 즉, P형 기판 위에 직접 형성되는 것이 예측될 수 있다.
더욱이, 상기 상세하게 설명되는 실시 형태에서, 절연층 부분(16) 아래의 하부 벌크 영역(14)은 상부 벌크 영역(13)과 동일한 P 도전형으로 된다. 변형에 따르면, 반대의 도전형 즉, N형으로 될 수 있다. 하부 벌크 영역(14)의 도핑 레벨은 바람직하게 그 두께에 따라 1016 내지 1018 원자/㎤ 범위내에서 선택될 것이고, 따라서 이런 하부 벌크 영역(14)은 상태 0에서 완전하게 공핍되고(depeted), 상태 1에서 이용가능한 충분한 전자를 포함한다. 다음에, 홀딩 상태 동안, 메모리 셀이 0으로 프로그래밍되면, N형의 하부 벌크 영역(14)은 부의 게이트 전압에 의해 공핍될 것이고, 이런 부분을 통해 소스로부터 드레인으로 전류가 흐를 수 없을 것이다. 유사하게, 도 8 및 도 9의 실시 형태에서, N형 중앙 영역은 동일한 조건에서 P형으로 도핑될 수 있다.
7 : 소스 8 : 드레인
12 : 게이트 13 : 상부 벌크 영역
14 : 하부 벌크 영역 16 : 절연층 부분

Claims (15)

  1. 드레인(8), 소스(7), 및 절연 게이트(12)로 코팅된 벌크 영역을 가지는 MOS 트랜지스터로 형성되는 메모리 셀로서,
    상기 벌크 영역의 두께는 게이트의 평면에 평행으로 연장하는 절연층 부분(16)에 의해 분리되는 2개의 개별(distinct) 영역들로 분할되는 것을 특징으로 하는 메모리 셀.
  2. 청구항 1에 있어서,
    상기 2개의 개별 영역들은 동일한 도전형으로 이루어지는 것을 특징으로 하는 메모리 셀.
  3. 청구항 1에 있어서,
    상기 2개의 개별 영역들은 서로 반대의 도전형으로 이루어지는 것을 특징으로 하는 메모리 셀.
  4. 청구항 1에 있어서,
    상기 메모리 셀은 SOI 구조로 형성되는 것을 특징으로 하는 메모리 셀.
  5. 청구항 1에 있어서,
    상기 메모리 셀은 FINFET 구조로 형성되는 것을 특징으로 하는 메모리 셀.
  6. 청구항 1에 있어서,
    상기 절연층 부분(16)은 1 내지 10 ㎚의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  7. 청구항 1에 있어서,
    상기 게이트에 근접한 상기 벌크 영역은 5 내지 50 ㎚의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  8. 청구항 1에 있어서,
    상기 벌크 영역 아래의 제2 절연 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  9. 청구항 1에 있어서,
    상기 MOS 트랜지스터는 절연층에 의해 절연되는 것을 특징으로 하는 메모리 셀.
  10. 청구항 1에 있어서,
    상기 MOS 트랜지스터는 그 드레인/소스의 도전형과 반대의 도전형을 가지는 기판 위에 직접 형성되는 것을 특징으로 하는 메모리 셀.
  11. 청구항 1에 있어서,
    상기 벌크 영역은 상기 게이트의 평면에 평행으로 연장하는 하나의 절연층 부분에 의해 상기 2개의 개별 영역들로부터 분리되는 제3 개별 영역을 포함하며, 상기 하나의 절연층은 상기 2개의 개별 영역들 사이로 연장하는 상기 절연층 부분과 실질적으로 동일한 범위를 가지며, 제1 게이트와 마주하는, 상기 제3 개별 영역의 전면에 제2 게이트가 배치되는 것을 특징으로 하는 메모리 셀.
  12. 청구항 1에 따른 메모리 셀을 사용하기 위한 방법으로서, 여기서 소스 전압이 기준 전압으로서 간주되고, 소스 및 드레인 영역이 N형으로 이루어지며,
    1의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가동안 게이트에 정전압 펄스 인가 단계와;
    0의 기록 단계 즉, 드레인에 극히 낮은, 제로의, 또는 부전압의 인가 및 게이트에 정전압 인가 단계와;
    판독 단계 즉, 게이트에 부전압 인가 및 드레인에 낮은 부전압 인가 단계와; 그리고
    홀딩 단계 즉, 게이트에 부전압 인가 및 드레인에 낮은 정전압 또는 제로 전압 인가 단계를 임의의 순서로 포함하는 것을 특징으로 하는 메모리 셀의 사용 방법.
  13. 청구항 11에 따른 메모리 셀을 사용하기 위한 방법으로서, 여기서 소스 전압이 기준 전압으로서 간주되고, 소스 및 드레인 영역이 N형으로 이루어지며,
    상태 (11)의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가 동안 2개의 게이트들에 정전압 펄스 인가 단계와;
    상태 (00)의 기록 단계 즉, 드레인에 극히 낮은, 제로의, 또는 부전압 인가 및 2개의 게이트들에 정전압 인가 단계와;
    상태 (01) 또는 (10)의 기록 단계 즉, 드레인에 정전압 인가 및 상기 정전압의 인가동안 게이트들 중 하나에 정전압 펄스 인가, 다음에 드레인에 극히 낮은 정의, 제로의, 또는 부전압 인가 및 다른 게이트에 정전압 인가 단계와;
    판독 단계 즉, 게이트들에 부전압 및 드레인에 낮은 정전압 인가 단계와; 그리고
    홀딩 단계 즉, 게이트들에 부전압 및 드레인에 낮은 또는 제로의 전압 인가 단계를 임의의 순서로 포함하는 것을 특징으로 하는 메모리 셀의 사용 방법.
  14. 청구항 6에 있어서,
    상기 절연층 부분(16)은 1 내지 3 ㎚의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  15. 청구항 7에 있어서,
    상기 게이트에 근접한 상기 벌크 영역은 5 내지 20 ㎚의 두께를 가지는 것을 특징으로 하는 메모리 셀.
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