JP2009163798A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、2つのメモリセルアレイのうち一方のメモリセルアレイからの基準データに基づいて他方のメモリセルアレイ内からのデータを検出する第1のセンスアンプと、2つのメモリセルアレイのうち一方のメモリセルアレイ内からの基準データに基づいて他方のメモリセルアレイ内からのデータを検出する第2のセンスアンプと、複数のメモリセルアレイの配列の両端に設けられ、基準データのみを生成する末端アレイと、複数のメモリセルアレイの配列と末端アレイとの間に設けられた末端センスアンプとを備え、末端センスアンプは、前記末端アレイからの基準データに基づいてメモリセルアレイの配列のうち一端にあるメモリセルアレイからのデータを検出する。
【選択図】図2
Description
前記末端センスアンプは、前記末端アレイからの基準データに基づいて前記メモリセルアレイの配列のうち一端にあるメモリセルアレイからのデータを検出する。
図1は、本発明に係る第1の実施形態に従ったFBCメモリの構成を示すブロック図である。FBCメモリは、メモリセルアレイMCAと、センスアンプS/Aとを備えている。メモリセルアレイMCAは、マトリクス状に二次元配置された多数のメモリセルから構成されている。ワード線WLおよびソース線SLは、第2の方向としての行(ロウ(row))方向に配列されたメモリセルに接続されている。ビット線BLは、行方向に対して直交する第1の方向としての列(カラム)方向に配列されたメモリセルに接続されている。
図9および図10は、本発明に係る第2の実施形態による末端センスアンプS/AE1、S/AE2の読出し動作を示すシミュレーション結果である。第2の実施形態は、信号SHORTの不活性化のタイミングを遅延させている点で第1の実施形態と異なる。第2の実施形態の構成およびその他の動作は、第1の実施形態の構成および動作と同様である。
上記実施形態においては、初期センス時にメモリセルアレイ内のビット線を一本置きに活性化し、該メモリセルアレイ内におけるそれ以外のビット線は、非活性状態に固定し、もしくは、リストア時の電位に固定していた。
S/AE…末端センスアンプ
MCA…メモリセルアレイ
AE1、AE2…末端アレイ
BL…ビット線
WL…ワード線
BLE…末端ビット線
RWLE1、RWLE2…末端リファレンスワード線
RC0,RC1…リファレンスセル
DC…ダミーセル
Claims (5)
- ソース、ドレインおよびゲートを備え、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内のキャリア数によってデータを記憶する複数のメモリセルが二次元配置された複数のメモリセルアレイと、
前記メモリセルのゲートに接続され、第1の方向へ配列された複数のワード線と、
前記メモリセルのソースまたはドレインに接続され、前記第1の方向と交差する第2の方向へ交互に配列された複数の第1のビット線および複数の第2のビット線と、
前記複数のメモリセルアレイの配列の第1の間隙に配置された第1のセンスアンプであって、前記第1のセンスアンプの両側にある2つの前記メモリセルアレイのそれぞれの前記第1のビット線に接続され、該2つのメモリセルアレイのうち一方の前記メモリセルアレイからの基準データに基づいて他方の前記メモリセルアレイ内からのデータを検出する第1のセンスアンプと、
前記複数のメモリセルアレイの配列の第2の間隙に配置された第2のセンスアンプであって、前記第2のセンスアンプの両側にある2つの前記メモリセルアレイのそれぞれの前記第2のビット線に接続され、該2つのメモリセルアレイのうち一方の前記メモリセルアレイ内からの基準データに基づいて他方の前記メモリセルアレイ内からのデータを検出する第2のセンスアンプと、
前記複数のメモリセルアレイの配列の両端に設けられ、前記基準データのみを生成する前記末端アレイと、
前記複数のメモリセルアレイの配列と前記末端アレイとの間に設けられた末端センスアンプとを備え、
前記末端センスアンプは、前記末端アレイからの基準データに基づいて前記メモリセルアレイの配列のうち一端にあるメモリセルアレイからのデータを検出することを特徴とする半導体記憶装置。 - 前記末端アレイに設けられた末端ビット線は、前記第1および第2のビット線と比べて短いことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のセンスアンプは、該第1のセンスアンプの両側に接続された2本の前記第1のビット線に電流を流し、該2本の第1のビット線に生じた電位差によってデータを検出し、
前記第2のセンスアンプは、該第2のセンスアンプの両側に接続された2本の前記第2のビット線に電流を流し、該2本の第2のビット線に生じた電位差によってデータを検出し、
前記末端センスアンプは、前記メモリセルアレイの配列のうち一端にあるメモリセルアレイの前記第1または前記第2のビット線、および、前記末端アレイに設けられた末端ビット線に電流を流し、該2本のビット線に生じた電位差によってデータを検出することを特徴とする請求項1または請求項2に記載の半導体記憶装置。 - 前記末端センスアンプは、
前記末端センスアンプの両側に接続された2本のビット線のデータを伝播する2本のセンスノードと、
前記2本のセンスノード間に接続された短絡スイッチとを含み、
前記短絡スイッチは、前記末端センスアンプが前記末端センスアンプの両側に接続された2本のビット線に電流を流しはじめてから該2本のビット線に生じた電位差によってデータを検出するまでの期間のうち任意の時点まで、前記2本のセンスノード間を短絡していることを特徴とする請求項3に記載の半導体記憶装置。 - 前記第1のセンスアンプは、前記第1のセンスアンプの両側に接続された2本のビット線のデータを伝播する2本のセンスノードと、前記2本のセンスノード間に接続された短絡スイッチとを含み、
前記第2のセンスアンプは、前記第2のセンスアンプの両側に接続された2本のビット線のデータを伝播する2本のセンスノードと、前記2本のセンスノード間に接続された短絡スイッチとを含み、
前記短絡スイッチは、前記第1または前記第2のセンスアンプが前記センスアンプの両側に接続された2本のビット線に電流を流しはじめてから該2本のビット線に生じた電位差によってデータを検出するまでの期間のうち任意の時点まで、前記2本のセンスノード間を短絡していることを特徴とする請求項3または請求項4に記載の半導体記憶装置。
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