JP2004022073A - 半導体記憶装置 - Google Patents
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Abstract
【課題】リファレンスとして使用するリファレンスセルの数を削減した半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。リファレンスセルアレイ１２は、所定数のリファレンスセル２２が接続されたリファレンスビット線ＲＢ（ＲＢＴ又はＲＢＮ）を有する。センスアンプ２４は、データの読み出しに際して、ビット線ＢＬとリファレンスビット線ＲＢとの間に生じた電位差を増幅する。同じセンスアンプ２４に接続された、ビット線ＢＬの容量及び抵抗と、リファレンスビット線ＲＢの容量及び抵抗とは、ほぼ同じ値に調整される。
【選択図】 図１
【解決手段】メモリセルアレイ１１は、複数のメモリセル２１が接続されたビット線ＢＬ（ＢＬＴ又はＢＬＮ）を有する。リファレンスセルアレイ１２は、所定数のリファレンスセル２２が接続されたリファレンスビット線ＲＢ（ＲＢＴ又はＲＢＮ）を有する。センスアンプ２４は、データの読み出しに際して、ビット線ＢＬとリファレンスビット線ＲＢとの間に生じた電位差を増幅する。同じセンスアンプ２４に接続された、ビット線ＢＬの容量及び抵抗と、リファレンスビット線ＲＢの容量及び抵抗とは、ほぼ同じ値に調整される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、更に詳しくは、オープンビット線構成の半導体記憶装置に関する。
【０００２】
【従来の技術】
オープンビット構成の半導体装置では、センスアンプは、異なるメモリセルアレイに配置された互いに相補なビット線間に生じた電位差を増幅することで、データが１（Ｈレベル）であるか、或いは、０（Ｌレベル）であるかを判別する。図９は、従来のオープンビット構成の半導体記憶装置の構成を示している。半導体記憶装置は、列方向に順次に並ぶ、０番目からｋ番目までのメモリセルアレイから成る、計（ｋ＋１）個のメモリセルアレイ１１、及び、対応する数のセンスアンプ２４を備えるセンスアンプ列１３を備える。
【０００３】
各メモリセルアレイ１１は、２×（ｍ＋１）本のビット線ＢＬＴ、又は、ビット線ＢＬＮと、（ｎ＋１）本のワード線ＷＬとを備える。ビット線ＢＬＮは、ビット線ＢＬＴに対して相補なビット線である。また、各ビット線ＢＬＴ又はＢＬＮ（以下、特に区別しないときには単にビット線ＢＬと呼ぶ）と、各ワード線ＷＬとの交点には、計２×（ｍ＋１）×（ｎ＋１）個のメモリセル２１が配置される。各メモリセル２１は、１個のトランジスタと１個の容量とから成る。
【０００４】
各センスアンプ列１３は、隣接する２つのメモリセルアレイ１１間に配置され、計（ｍ＋１）個のセンスアンプ２４を有する。各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬ、及び、そのビット線ＢＬに相補な他方のメモリセルアレイ１１のビット線ＢＬと接続する。各センスアンプ２４は、接続する双方のビット線ＢＬ間に生じた電位差を増幅し、電位が高い方のビット線ＢＬの電位をＨレベルに、電位が低い方のビット線ＢＬの電位をＬレベルにする。
【０００５】
図１０は、センスアンプ２４がメモリセル２１からデータを読み取る際の動作を、タイミングチャートとして示している。以下、図９及び図１０を参照し、例として、１番目のセンスアンプ列１３のセンスアンプ２４が、１列目のメモリセルアレイ１１のメモリセル２１のデータを読み取る場合の動作について説明する。
【０００６】
半導体記憶装置では、図示しない伝達制御トランジスタ（トランスファトランジスタ）のゲートに、Ｈレベル（ワード線昇圧電源ＶＰＰレベル）の伝達制御信号ＴＧが入力され、センスアンプ２４と、０列目メモリセルアレイ１１のビット線ＢＬＴ、及び、１列目のメモリセルアレイ１１のビット線ＢＬＮとが接続される。また、双方のビット線ＢＬは、ビット線バランス電源電圧ＶＨＶＤにバランスされる。
【０００７】
データの読み取りに際して、１列目のメモリセルアレイ１１では、読み取り対象のメモリセル２１のワード線ＷＬが、Ｈレベル（ＶＰＰレベル）に活性化され、ビット線ＢＴＮに接続されるメモリセル２１が選択される。このとき、０列目のメモリセルアレイ１１では、１列目のメモリセルアレイ１１で選択されたメモリセル２１に対して相補なデータが記憶されたメモリセル２１のワード線ＷＬが、Ｈレベル（ＶＰＰレベル）に活性化され、ビット線ＢＬＴに接続されるメモリセル２１が選択される。
【０００８】
ワード線ＷＬが活性化されると、選択されたメモリセル２１に記憶されたデータは、１列目のメモリセルアレイ１１ではビット線ＢＬＴに、０列目のメモリセルアレイ１１ではビット線ＢＬＮに、それぞれ出力される。上記したように、双方のメモリセル２１に記憶されたデータは互いに相補であるため、１列目のメモリセルアレイ１１内のビット線ＢＬＴと、０列目のメモリセルアレイ１１内のビット線ＢＬＮとの間には、小さな電位差が生じる。
【０００９】
センスアンプ２４に入力されるセンスアンプ活性化信号ＳＥが、周辺回路用降圧電源電圧ＶＰＥＲＩに活性化されると、センスアンプ２４が動作を開始する。センスアンプ２４は、１列目のメモリセルアレイ１１内のビット線ＢＬＮと、０列目のメモリセルアレイ１１内のビット線ＢＬＴとの間に生じた電位差を増幅し、一方のビット線ＢＬをＨレベル（ＶＤＬレベル：メモリセルアレイ用降圧電源電圧）にし、他方のビット線ＢＬをＬレベル（ＧＮＤレベル）にする。
【００１０】
双方のビット線ＢＬ間に生じた電位差が増幅されると、Ｈレベル、又は、Ｌレベルのデータが、選択されているメモリセル２１にそれぞれ書き込まれる。選択されている双方のメモリセル２１のワード線ＷＬがＬレベル（ＧＮＤ）に非活性化されると、メモリセル２１とビット線ＢＬとの接続が解除される。センスアンプ活性化信号ＳＥがＬレベルに非活性化されると、センスアンプ２４は動作を終了し、双方のビット線ＢＬは、再び、ビット線バランス電源電圧ＶＨＶＤにバランスされる。
【００１１】
半導体記憶装置では、上記したように、各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬＴに接続されたメモリセル２１のデータを読み取る際には、他方のメモリセルアレイ１１のビット線ＢＬＮに接続され、相補なデータを記憶するメモリセル２１をリファレンスとして使用する。また、一方のメモリセルアレイ１１のビット線ＢＬＮに接続されたメモリセル２１のデータを読み取る際には、他方のメモリセルアレイ１１のビット線ＢＬＴに接続され、相補なデータを記憶するメモリセル２１をリファレンスとして使用する。
【００１２】
ＤＲＡＭ等の半導体装置では、センスアンプ２４は、ビット線ＢＬに接続されたメモリセル２１からデータを読み取る際に、そのビット線ＢＬと同じ電位にプリチャージされ、かつ、そのビット線と同じ配線抵抗及び配線容量を有するビット線ＢＬをダミー（リファレンス）ビット線として使用することで、ノイズ等の影響を低減して、安定的にデータを読み取ることができる。また、リファレンスとして使用するビット線ＢＬに、読み出し対象のビット線ＢＬに接続されたメモリセル２１に対して相補なデータを書き込んだメモリセル２１を接続することで、差増幅におけるノイズマージンが大きくなり、読み出し精度を向上することができる。
【００１３】
【発明が解決しようとする課題】
ところで、各センスアンプ２４は隣接する２つのメモリセルアレイ１１間に配置されるため、図９における０列目（左端）のメモリセルアレイ１１、及び、ｋ列目（右端）のメモリセルアレイ１１には、同図中に●で示した、センスアンプ２４に接続されないメモリセル２１が存在する。このため、これらのメモリセルアレイ１１に配置されたメモリセル２１のうち、半分のメモリセル２１が使用されていないことになる。
【００１４】
また、センスアンプ２４が双方のビット線ＢＬの間に生じた電圧差を安定的に増幅することができるようにするため、双方のビット線ＢＬは、配線長や接続するメモリセル２１の数が同じ値に設定されている。例えば、双方のビット線ＢＬに接続されたメモリセルの数が同数でない場合には、センスアンプ２４側から見た双方のビット線ＢＬの配線抵抗及び配線容量がアンバランスとなって、双方のビット線ＢＬの間に生じた電位差を正しく増幅することができず、データを誤って読み取る恐れがある。
【００１５】
図９に示す半導体記憶装置では、右端、及び、左端のメモリセルアレイ１１を、センスアンプ２４の差増幅におけるリファレンスとしてのみ使用する場合には、これらのメモリセルアレイ１１のメモリセル２１は、半導体記憶装置の記憶容量には直接関係がない。このため、リファレンスとして使用されるメモリセルアレイ１１のメモリセルの数を、データを記憶するメモリセルアレイ１１のメモリセルの数よりも少なくし、半導体記憶装置全体の面積を縮小したいという要求がある。しかし、リファレンスとして使用されるメモリセルアレイ１１に配置された、同図中に●で示す使用されないメモリセル２１を省くことはできるが、上記した理由により、右端、及び、左端のメモリセルアレイ１１のビット線ＢＬに接続されるメモリセル２１の数を減らすことはできないという問題があった。
【００１６】
本発明は、上記問題を解消し、リファレンスとして使用されるメモリセル数を削減しながら、センスアンプの差増幅を良好に行うことができる半導体呼記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、複数のメモリセルが接続されたビット線と、所定数のリファレンスセルが接続されて、前記ビット線の容量及び抵抗に対応する容量及び抵抗を有するリファレンスビット線と、前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路と、選択されたメモリセルが導通した前記ビット線の電位とリファレンスビット線の電位との差を増幅するセンスアンプとを備えることを特徴とする。
【００１８】
本発明の半導体記憶装置では、同じセンスアンプに接続する、ビット線、及び、ビット線に接続されたメモリセル数より少ない所定数のリファレンスセルが接続されたリファレンスビット線の抵抗及び容量が、ほぼ同じ値になるように調整される。このため、使用する素子数を減少しながらも、メモリセルからデータを読み出す際に、ビット線とリファレンスビット線との間に生じた電位差をセンスアンプが増幅する動作を、良好に行なうことができる。
【００１９】
本発明の半導体記憶装置は、複数の第１のメモリセルから成る第１のメモリセルアレイと、該第１のメモリセルのデータと相補なデータを記憶する複数の第２のメモリセルから成る第２のメモリセルアレイとを交互に配設し、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイのビット線の一端にセンスアンプを千鳥状に接続したオープンビット構成の半導体記憶装置において、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間に配設されない端部のセンスアンプに対応して配設され、所定数のリファレンスセルが接続される、メモリセルアレイのビット線に対応する容量及び抵抗を有するリファレンスビット線と、前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路とを備え、前記端部のセンスアンプは、該端部のセンスアンプに接続されたビット線の電位と前記リファレンスビット線の電位との差を増幅することを特徴とする。
【００２０】
本発明の半導体装置では、センスアンプは、第１及び第２のメモリセルアレイのビット線の一端に千鳥上に、つまり、ビット線の一端と、ビット線の他端とに交互に配設される。第１及び第２のメモリセルアレイは、列方向に交互に配設され、センスアンプは、隣接する第１のメモリセルアレイと、第２のメモリセルアレイとの間を接続する。第１及び第２のメモリセルアレイ内の対応するメモリセルには互いに相補なデータが記憶され、センスアンプが一方のメモリセルアレイ内のメモリセルを読み出す際には、他方のメモリセルアレイ内のメモリセルがリファレンスとして使用される。このとき、隣接する第１及び第２のメモリセルアレイ間に配設されない両方の端部のセンスアンプは、第１又は第２のメモリセルアレイと、リファレンスとして使用されるリファレンスセルアレイとの間を接続する。リファレンスセルアレイは、メモリセルアレイ内のメモリセル数よりも少ない数のリファレンスセルを有し、リファレンスビット線が、対応するメモリセルアレイのビット線と同じ抵抗及び容量を持つように設定される。このため、リファレンスセルアレイの面積をメモリセルアレイよりも小さくしながらも、メモリセルアレイ内のメモリセルからデータを読み出す際に、メモリセルアレイ内のビット線と、リファレンスセルアレイ内のリファレンスビット線との間に生じた電位差をセンスアンプが増幅する動作を、良好に行なうことができる。
【００２１】
本発明の半導体記憶装置では、前記リファレンスセルの夫々は、各メモリセルのトランジスタ及びキャパシタと同じトランジスタ及びキャパシタを備え、各リファレンスセルのトランジスタのゲートには、調整された電位が供給されることが好ましい。この場合、リファレンスセルは、メモリセルと同様な工程で製造でき、調整された電圧をトランジスタのゲートに入力されることで、リファレンスビット線の抵抗及び容量を、ビット線の抵抗及び容量とほぼ同じ値に調整することができる。
【００２２】
また、本発明の半導体記憶装置では、前記リファレンスセルは、リファレンスセルアレイを構成し、各リファレンスビット線に直交するリファレンスワード線には、前記調整された電位が供給されることが好ましい。この場合、リファレンスワード線からリファレンスセルのトランジスタのゲートに調整された電圧を入力することで、リファレンスセルアレイ内のリファレンスビット線の抵抗及び容量を適切な値に設定することができる。
【００２３】
本発明の半導体記憶装置では、前記リファレンスビット線が、半導体基板内の拡散層によって構成されることが好ましい。この場合、拡散層の抵抗値等を適切に設定することで、リファレンスビット線の抵抗及び容量を適切な値に設定することができる。
【００２４】
本発明の半導体記憶装置では、前記リファレンスセルは、メモリセルのキャパシタの容量と同じ容量のキャパシタを有することが好ましい。この場合、リファレンスセルを、メモリセルと同様な工程で製造することができる。
【００２５】
本発明の半導体記憶装置では、前記リファレンスビット線には、微調整用リファレンスセルが更に接続され、該微調整用リファレンスセルは、メモリセルのキャパシタの容量よりも小さな容量のキャパシタを有することが好ましい。この場合、メモリセルのキャパシタの容量よりも小さな容量のキャパシタを有する微調整用リファレンスセルを使用することで、リファレンスビット線の抵抗及び容量の微調整が可能となる。
【００２６】
本発明の半導体記憶装置では、前記微調整用リファレンスセルのキャパシタは、メモリセルのキャパシタの容量の１／２の容量を有することが好ましい。この場合、微調整用リファレンスセルのキャパシタは、メモリセルと同じ容量のキャパシタを２つ直列に接続することより得られる。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例のオープンビット構成の半導体記憶装置の構成を示している。半導体記憶装置は、（ｋ−１）個のメモリセルアレイ１１、２つのリファレンスセルアレイ１２、及び、ｋ個のセンスアンプ列１３を備える。図１に示す半導体記憶装置は、図９に示す０列目及びｋ列目のメモリセルアレイ１１が、リファレンスセルアレイ１２に置き換わる点で、従来の半導体記憶装置と相違する。
【００２８】
各メモリセルアレイ１１は、１列目から（ｋ−１）列目までに配置され、２×（ｍ＋１）本のビット線ＢＬＴ、又は、２×（ｍ＋１）本のビット線ＢＬＮと、（ｎ＋１）本のワード線ＷＬとを備える。また、ビット線ＢＬと、ワード線ＷＬとの交点には、計２×（ｎ＋１）×（ｍ＋１）個のメモリセル２１が配置される。同じセンスアンプ２４に接続される、ビット線ＢＬＴのメモリセル２１に記憶されるデータと、そのメモリセルに対応する、ビット線ＢＬＮのメモリセル２１に記憶されるデータとは、互いに相補な関係にある。
【００２９】
リファレンスセルアレイ１２は、０列目、及び、ｋ列目に配置され、（ｍ＋１）本のリファレンスビット線ＲＢＴ又はＲＢＮ（以下、特に区別しないときには単にリファレンスビット線ＲＢと呼ぶ）と、（ｐ＋１）本の調整用信号線φｉ（ｉ＝０〜ｐ：図１の例ではｐ＝３）とを備える。また、リファレンスビット線ＲＢと、調整用信号線φｉ（ｉ＝１〜ｐ）との交点には、計ｐ×（ｍ＋１）個のリファレンスセル２２が配置され、調整用信号線φ０と、リファレンスビット線ＲＢとの交点には、計（ｍ＋１）個の微調整用リファレンスセル２３が配置される。
【００３０】
メモリセルアレイ１１内に配設される２×（ｎ＋１）×（ｍ＋１）個のメモリセル２１のそれぞれは、トランジスタ及びキャパシタからなり、「１」又は「０」のデータを記憶する。リファレンスセルアレイ１２に配置されるｐ×（ｍ＋１）個のリファレンスセル２２は、メモリセル２１と同様なトランジスタ及びキャパシタからなり、メモリセル２１のデータの読み取りに際してリファレンスとして使用される。
【００３１】
調整用信号線φｉ（ｉ＝１〜ｐ）は、可変抵抗Ｒφを介してワード線昇圧電源ＶＰＰに接続し、可変抵抗Ｒφで調整された電圧を、対応するリファレンスセル２２のトランジスタのゲートに供給する。各リファレンスセル２２のトランジスタは、調整用信号線φｉの電圧値に応じたオン抵抗に制御される。可変抵抗Ｒφは、抵抗素子とヒューズとを並列に接続したペアを複数個直列に接続し、ヒューズをトリミング（レーザによるヒューズカット）することにより、抵抗値が設定される。
【００３２】
微調整用リファレンスセル２３は、メモリセル２１のトランジスタと同様なトランジスタと、メモリセル２１で使用されるキャパシタの容量の半分の容量を有するキャパシタとから構成され、メモリセル１１の製造バラツキに対する補正用として使用される。微調整用リファレンスセル２３のトランジスタのゲートは、調整用信号線φ０、及び、ヒューズを介してワード線昇圧電源ＶＰＰに接続される。ヒューズの断続を選択することで、微調整用リファレンスセル２３を使用するか否かを選択する。
【００３３】
センスアンプ列１３は、（ｍ＋１）個のセンスアンプ２４を有し、隣接する各列のメモリセルアレイ１１間、又は、メモリセルアレイ１１とリファレンスセルアレイ１２との間に配置される。隣接する２つのメモリセルアレイ１２間に配置される２列目から（ｋ−１）列目までの各センスアンプ列１３では、各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬ、及び、そのビット線ＢＬに相補な他方のメモリセルアレイ１１のビット線ＢＬと接続する。各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬに接続されたメモリセル２１のデータを読み取る際に、他方のメモリセルアレイ１１に配置されたビット線ＢＬに接続されたメモリセル２１をリファレンスとして使用する。
【００３４】
１列目のメモリセルアレイ１１と、０列目のリファレンスセルアレイ１２との間に配置された１列目のセンスアンプ列１３、及び、（ｋ−１）列目のメモリセルアレイ１１と、ｋ列目のリファレンスセルアレイ１２との間に配置されたｋ列目のセンスアンプ列１３では、各センスアンプ２４は、メモリセルアレイ１１に配置されたビット線ＢＬ、及び、そのビット線ＢＬに対して相補なダミービット線として使用されるリファレンスビット線ＲＢと接続する。各センスアンプ１３は、ビット線ＢＬに接続されたメモリセル２１からデータを読み取る際に、リファレンスビット線ＲＢに接続されたリファレンスセル２２をリファレンスとして使用する。
【００３５】
図２は、図１のリファレンスセルアレイ１２の構造を、リファレンスビット線ＲＢ方向の断面図として示している。リファレンスセルアレイ１２内に配置された各リファレンスセル２２では、トランジスタのソース、及び、ドレインはＮ＋拡散層３１で形成され、トランジスタは、素子分離層３２によって分離される。トランジスタのドレインは、コンタクトＣｔ２を介してリファレンスビットＲＢ線と接続され、ソースは、コンタクトＣｔ１を介して容量形成シリンダＣＬ（容量Ｃｒ）と接続される。トランジスタのゲート３４には、調整用信号φｉ（ｉ＝１〜ｐ）が入力される。容量形成シリンダＣＬは、セル対極プレート３３と接続されており、セル対極プレート３３にはセル対極プレート電源ＶＨＶＰが供給される。
【００３６】
微調整用リファレンスセル２３では、トランジスタのソース、及び、ドレインはＮ＋拡散層３１で形成され、トランジスタのドレインは、コンタクトＣｔ２を介してリファレンスビットＲＢ線と接続される。２つの容量形成シリンダＣＬ（容量Ｃｒ）は、セル対極プレート電源ＶＨＶＰ及びトランジスタのソースに対して直列に接続される。一方の容量形成シリンダＣＬは、コンタクトＣｔ１、Ｎ＋拡散層３１、及び、コンタクタＣｔ１を介してセル対極プレート電源ＶＨＶＰに接続し、他方の容量形成シリンダＣＬは、コンタクトＣｔ１を介してトランジスタのソースに接続される。微調整用リファレンスセル２３では、容量形成シリンダＣＬが２つ直列に接続されるため、合成の容量値は、Ｃｒ／２となる。
【００３７】
図３は、センスアンプ２４と、メモリセルアレイ１１及びリファレンスセルアレイ１２との接続を、等価回路として示している。センスアンプ２４は、伝達制御トランジスタ２５を介して、ビット線ＢＬ及びリファレンスビット線ＲＢと接続する。なお、同図において、抵抗Ｒｃｔ１は、コンタクトＣｔ１の抵抗成分を示し、抵抗Ｒｃｔ２は、コンタクトＣｔ２の抵抗成分を示している。また、メモリセルアレイ１２内の各メモリセル２１は、図２に示すリファレンスセル２２と同様な構成を有する。
【００３８】
センスアンプ２４は、センスアンプ活性化信号ＳＥと、ビット線バランス電源ＶＨＶＤとを入力する。伝達制御トランジスタ２５は、伝達制御信号ＴＧによってビット線ＢＬ及びリファレンスビット線ＲＢの接続を制御する。ビット線ＢＬは、メモリセル２１を（ｎ＋１）個並列に接続し、各メモリセル２１の等価回路は、トランジスタ、抵抗Ｒｃｔ２、抵抗Ｒｃｔ１、及び、容量Ｃｓから成る。各メモリセル２１のトランジスタにおいて、ゲートは、対応するワード線ＷＬと接続し、ドレインは、抵抗Ｒｃｔ２を介してビットＢＬ線と接続する。また、ソースは、抵抗Ｒｃｔ１を介して容量Ｃｓと接続し、容量の対極にはセル対極電源ＶＨＶＰと接続する。
【００３９】
リファレンスビット線ＲＢは、３つ（ｐ個）のリファレンスセル２２と、１つの微調整用リファレンスセル２３とを並列に接続する。各リファレンスセル２２の等価回路は、トランジスタのゲートが調整用信号線φｉに接続される点、及び、ビット線ＢＬがリファレンスビット線ＲＢに代わる点を除いて、上記したメモリセル２１の等価回路と同様である。微調整用リファレンスセル２３の等価回路は、トランジスタのゲートに調整用信号φ０が入力される点、及び、容量Ｃｒが２個直列に接続され抵抗Ｒｃｔ２を介してセル対極電源ＶＨＶＰに接続される点を除いて、メモリセル２１の等価回路と同様である。
【００４０】
図４は、センスアンプ２４が、メモリセルアレイ１１のメモリセル２１のデータを、リファレンスセルアレイ１２を参照して読み込み際の動作をタイミングチャートとして示している。以下、図１〜図４を参照して、本実施形態例の半導体記憶装置の読み出し動作について説明する。なお、隣接する２つのメモリセルアレイ１１間に配置されたセンスアンプ２４が、一方のメモリセルアレイ１１のメモリセル２１のデータを読み込む際の動作は、従来技術で説明した図１０に示すタイミングチャートと同様である。
【００４１】
メモリセル２１の読み込みに際して、半導体記憶装置では、伝達制御トランジスタ２５に入力される伝達制御信号ＴＧは、ワード線活性化電源ＶＰＰに活性化される。また、調整用信号線φｉ（ｉ＝１〜ｐ）には、対応する可変抵抗Ｒφで調整された電圧が供給され、各リファレンスセル２２のトランジスタは、それぞれのゲートに供給される調整用信号φｉの電圧値に応じたオン抵抗で、リファレンスビット線ＲＢ側と、容量Ｃｒ側とを接続する。
【００４２】
前述のように、微調整用リファレンスセル２３を使用するか否かはヒューズの断続によって選択可能であり、ヒューズを接続した場合には、調整用信号線φ０はワード線昇圧電源ＶＰＰへ活性化される。このとき、微調整用リファレンスセル２３のトランジスタは、リファレンスビット線ＲＢ側と、容量Ｃｒ／２側とを接続する。ヒューズを切断した場合には、微調整用リファレンスセル２３のトランジスタはＯＦＦとなり、リファレンスビット線ＲＢ側と、容量Ｃｒ／２側とを切り離す。
【００４３】
読み込み動作前におけるセンスアンプ活性化信号ＳＥ、及び、ワード線ＷＬに供給される信号は、それぞれＧＮＤレベル、又は、ＶＫＫレベルであり、センスアンプ２４に接続されているリファレンスビット線ＲＢ、及び、ビット線ＢＬは、センスアンプ２４に入力されるビット線バランス電源ＶＨＶＤでバランスされる。このとき、ビット線ＢＬの配線抵抗及び配線容量と、リファレンスビット線ＲＢの配線抵抗及び配線容量とが、ほぼ同じ値となるように、可変抵抗Ｒφの抵抗値、及び、調整用信号線φ０のヒューズの断続が設定される。
【００４４】
メモリセルアレイ内の何れかのワード線ＷＬが活性化されると、そのワード線ＷＬに接続されたメモリセル２１のトランジスタがオンとなり、容量Ｃｓがビット線ＢＬに接続される。容量Ｃｓに記憶された「１」又は「０」データは、ビット線ＢＬに出力され、ビット線ＢＬの電位は上昇又は下降する。センスアンプ活性化信号ＳＥが活性化されると、センスアンプが動作を開始し、ビット線ＢＬと、リファレンスビット線ＲＢとの間に生じた電位差を増幅する。
【００４５】
センスアンプ２４による差増幅の結果、ビット線ＢＬは、メモリセル２１が「１」を記憶していた場合にはメモリセルアレイ用降圧電源ＶＤＬとなり、メモリセル２１が「０」を記憶していた場合にはＧＮＤレベルになる。また、リファレンスビット線ＲＢは、ビット線ＢＬがメモリセルアレイ用降圧電源ＶＤＬとなった場合にはＧＮＤレベルとなり、ビット線ＢＬがＧＮＤレベルとなった場合には、メモリセルアレイ用降圧電源ＶＤＬとなる。このとき、活性化されたワード線ＷＬに接続されたメモリセル２１の容量Ｃｓには、差増幅されたビット線ＢＬの電圧値（メモリセルアレイ用降圧電源ＶＤＬ又はＧＮＤレベル）が入力される。
【００４６】
ワード線ＷＬが再び非活性化されると、そのワード線ＷＬに接続されたメモリセル２１のトランジスタはＯＦＦとなり、容量Ｃｓはビット線ＢＬから切り離される。次いで、センスアンプ活性化信号ＳＥが非活性化されると、センスアンプ２４は動作を終了し、センスアンプ２４に接続されているリファレンスビット線ＲＢ及びビット線ＢＬは、再びビット線バランス電源ＶＨＶＤでバランスされる。
【００４７】
本実施形態例では、リファレンスセル２２に配置されたトランジスタのゲートに入力する電圧値を調整することで、リファレンスビット線ＲＢの配線抵抗及び配線容量を、適切な値に調整する。また、Ｃｒ／２の容量を持つ微調整用リファレンスセル２３のリファレンスビット線ＲＢへの接続を制御することで、リファレンスビット線ＲＢの配線抵抗及び配線容量値を微調整する。このため、リファレンスセル２２を配置する数を、メモリセル２１を配置する数より少なくして、リファレンスセルアレイ１２の面積を減少しながらも、データの読み出し時におけるセンスアンプ２４の差増幅が適切に行なわれる。
【００４８】
通常、メモリセル２１やリファレンスセル２２、微調整用リファレンスセル２３では、容量Ｃｓ、Ｃｒや、抵抗Ｒｃｔ１、抵抗Ｒｃｔ２などは製造バラツキによってその値が変動する。本実施形態例では、レーザによるヒューズカットなどでリファレンスセル２２に入力する可変抵抗Ｒφの値を調整できるため、半導体記憶装置の製作後においても、リファレンスビット線ＲＢの配線抵抗及び配線容量を調整することができる。
【００４９】
図５は、本発明の第２実施形態例の半導体記憶装置の動作をタイミングチャートとして示している。本実施形態例の半導体記憶装置は、伝達制御信号ＴＧが、メモリセル２１の読み込み開始時に一定期間Ｌレベルにされる点で、第１実施形態例と相違する。
【００５０】
データの読み込みに際して、センスアンプ活性化信号ＳＥが活性化される時刻に、伝達制御信号ＴＧを一時的に非活性化し、所定時間経過後に再活性化する。伝達制御信号ＴＧが非活性化されている間は、センスアンプ２４と、リファレンスビット線ＲＢ及びビット線ＢＬとの接続が切断される。このため、センスアンプ２４側から見た配線の抵抗及び容量が減少し、センスアンプ２４での差増幅の動作が高速化できる。伝達制御信号ＴＧが再活性化されると、センスアンプ２４によって差増幅された信号が、リファレンスビット線ＲＢ及びビット線ＢＬに入力される。
【００５１】
本実施形態例では、センスアンプ活性化信号ＳＥが活性化される時刻から一定時間だけ、伝達制御信号ＴＧを非活性化するため、センスアンプ２４の差増幅を高速に行うことができる。なお、図１０に示すタイミングチャートにおいて、図６と同様に、センスアンプ活性化信号ＳＥが活性化される時刻から一定時間だけ、伝達制御信号ＴＧを非活性化することで、隣接する２つのメモリセルアレイ１１間に配置されたセンスアンプ２４が、一方のメモリセルアレイ１１のメモリセル２１のデータを読み込む動作も、同様に高速化できる。
【００５２】
図６は、本発明の第３実施形態例の半導体記憶装置の構成をブロック図として示している。また、図７は、図６のリファレンスセルアレイ１２の構造を、リファレンスビット線ＲＢ方向の断面図として示している。本実施形態例は、可変抵抗Ｒφが配置されない点、リファレンスセル２２にトランジスタが配置されない点、及び、リファレンスビット線ＲＢがインピーダンス線路で構成される点で、第１実施形態例又は第２実施形態例と相違する。
【００５３】
図６に示す半導体装置では、リファレンスセル２２は、１本のリファレンスビット線ＲＢに対して３個（ｐ個）接続されている。リファレンスセルアレイ１２は、図７に示す構造を有し、リファレンスビット線ＲＢは、Ｎ＋拡散層３１により構成されている。リファレンスセル２１の容量Ｃｒは、コンタクトＣｔ１を介してリファレンスビット線ＲＢに接続する。
【００５４】
図８は、センスアンプ２４と、メモリセルアレイ１１及びリファレンスセルアレイ１２との接続を、等価回路として示している。リファレンスビット線ＲＢは、拡散層抵抗Ｒｄｉｆｆ、及び、拡散層容量Ｃｄｉｆｆから構成され、リファレンスセル２２は、抵抗Ｃｔ１、及び、容量Ｃｒによって、リファレンスビット線ＲＢと、セル対極電源ＶＨＶＰとを接続する。なお、拡散層容量Ｃｄｉｆｆの対極電位は、基盤電源ＶＢＢである。
【００５５】
本実施形態例では、リファレンスビット線ＲＢをＮ＋拡散層３１で形成するため、拡散層抵抗Ｒｄｉｆｆを適切に設定することで、リファレンスビット線の配線抵抗及び配線容量を適切に設定することができる。このため上記実施形態例と同様にセンスアンプの差増幅を良好に行なうことができる。
【００５６】
なお、上記実施形態例では、微調整用リファレンスセル２３はヒューズを介して電源ＶＰＰと接続する例を示したが、これに代えて、調整用信号線φｉ（ｉ＝１〜ｐ）と同様に、可変抵抗Ｒφを介して電源ＶＰＰへ接続しても良い。また、第１又は第２の実施形態例においても、リファレンスビット線ＲＢを抵抗要素、及び／又は容量要素を有する配線とすることもできる。微調整用リファレンスセル２３のキャパシタは、容量がＣｒ／２に限定されるものではなく、容量Ｃｒよりも小さい値であれば良い。例えば、図２において、容量形成シリンダＣＬをｎ個だけ直列に接続することで、容量がＣｒ／ｎの微調整用リファレンスセル２３が得られる。
【００５７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体記憶装置も、本発明の範囲に含まれる。例えば、可変抵抗Ｒφは、設定に際してリファレンスメモリセルのトランジスタのゲートに入力される電圧値を調整できるものであればよく、これを可変電源に置き換えてもよい。
【００５８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、リファレンスとして使用されるビット線の配線抵抗及び配線容量を、読み出し対象のメモリセルを接続するビット線の配線抵抗及び配線容量と同じ値に調整できる。このため、読み出し対象のビット線に接続するメモリセル数と、リファレンスとして使用するビット線に接続するダミーのメモリセル数とを同じ数にしない場合であっても、双方のビット線間に生じた電位差を増幅するセンスアンプの動作を、良好に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例のオープンビット構成の半導体記憶装置の構成を示すブロック図。
【図２】図１のリファレンスセルアレイ１２の構造を示す断面図。
【図３】図１の半導体装置における、センスアンプ２４と、ビット線ＢＬ及びリファレンスビット線との接続を示す等価回路。
【図４】本発明の第１実施形態例の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【図５】本発明の第２実施形態例の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【図６】本発明の第３実施形態例の半導体記憶装置の構成を示すブロック図。
【図７】図６のリファレンスセルアレイ１２の構造を示す断面図。
【図８】図６の半導体装置における、センスアンプ２４と、ビット線ＢＬ及びリファレンスビット線ＲＢとの接続を示す等価回路。
【図９】従来のオープンビット構成の半導体記憶装置の構成を示すブロック図。
【図１０】図９の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【符号の説明】
１１：メモリセルアレイ
１２：リファレンスセルアレイ
１３：センスアンプ列
２１：メモリセル
２２：リファレンスセル
２３：微調整用リファレンスセル
２４：センスアンプ
２５：伝達制御トランジスタ
３１：Ｎ＋拡散層
３２：素子分離
３３：セル対極プレート
ＢＬＴ、ＢＬＮ：ビット線
ＲＮＴ、ＲＢＮ：リファレンスビット線
Ｒφ：可変抵抗
φｉ（ｉ＝０〜ｐ）：調整用信号
【発明の属する技術分野】
本発明は半導体記憶装置に関し、更に詳しくは、オープンビット線構成の半導体記憶装置に関する。
【０００２】
【従来の技術】
オープンビット構成の半導体装置では、センスアンプは、異なるメモリセルアレイに配置された互いに相補なビット線間に生じた電位差を増幅することで、データが１（Ｈレベル）であるか、或いは、０（Ｌレベル）であるかを判別する。図９は、従来のオープンビット構成の半導体記憶装置の構成を示している。半導体記憶装置は、列方向に順次に並ぶ、０番目からｋ番目までのメモリセルアレイから成る、計（ｋ＋１）個のメモリセルアレイ１１、及び、対応する数のセンスアンプ２４を備えるセンスアンプ列１３を備える。
【０００３】
各メモリセルアレイ１１は、２×（ｍ＋１）本のビット線ＢＬＴ、又は、ビット線ＢＬＮと、（ｎ＋１）本のワード線ＷＬとを備える。ビット線ＢＬＮは、ビット線ＢＬＴに対して相補なビット線である。また、各ビット線ＢＬＴ又はＢＬＮ（以下、特に区別しないときには単にビット線ＢＬと呼ぶ）と、各ワード線ＷＬとの交点には、計２×（ｍ＋１）×（ｎ＋１）個のメモリセル２１が配置される。各メモリセル２１は、１個のトランジスタと１個の容量とから成る。
【０００４】
各センスアンプ列１３は、隣接する２つのメモリセルアレイ１１間に配置され、計（ｍ＋１）個のセンスアンプ２４を有する。各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬ、及び、そのビット線ＢＬに相補な他方のメモリセルアレイ１１のビット線ＢＬと接続する。各センスアンプ２４は、接続する双方のビット線ＢＬ間に生じた電位差を増幅し、電位が高い方のビット線ＢＬの電位をＨレベルに、電位が低い方のビット線ＢＬの電位をＬレベルにする。
【０００５】
図１０は、センスアンプ２４がメモリセル２１からデータを読み取る際の動作を、タイミングチャートとして示している。以下、図９及び図１０を参照し、例として、１番目のセンスアンプ列１３のセンスアンプ２４が、１列目のメモリセルアレイ１１のメモリセル２１のデータを読み取る場合の動作について説明する。
【０００６】
半導体記憶装置では、図示しない伝達制御トランジスタ（トランスファトランジスタ）のゲートに、Ｈレベル（ワード線昇圧電源ＶＰＰレベル）の伝達制御信号ＴＧが入力され、センスアンプ２４と、０列目メモリセルアレイ１１のビット線ＢＬＴ、及び、１列目のメモリセルアレイ１１のビット線ＢＬＮとが接続される。また、双方のビット線ＢＬは、ビット線バランス電源電圧ＶＨＶＤにバランスされる。
【０００７】
データの読み取りに際して、１列目のメモリセルアレイ１１では、読み取り対象のメモリセル２１のワード線ＷＬが、Ｈレベル（ＶＰＰレベル）に活性化され、ビット線ＢＴＮに接続されるメモリセル２１が選択される。このとき、０列目のメモリセルアレイ１１では、１列目のメモリセルアレイ１１で選択されたメモリセル２１に対して相補なデータが記憶されたメモリセル２１のワード線ＷＬが、Ｈレベル（ＶＰＰレベル）に活性化され、ビット線ＢＬＴに接続されるメモリセル２１が選択される。
【０００８】
ワード線ＷＬが活性化されると、選択されたメモリセル２１に記憶されたデータは、１列目のメモリセルアレイ１１ではビット線ＢＬＴに、０列目のメモリセルアレイ１１ではビット線ＢＬＮに、それぞれ出力される。上記したように、双方のメモリセル２１に記憶されたデータは互いに相補であるため、１列目のメモリセルアレイ１１内のビット線ＢＬＴと、０列目のメモリセルアレイ１１内のビット線ＢＬＮとの間には、小さな電位差が生じる。
【０００９】
センスアンプ２４に入力されるセンスアンプ活性化信号ＳＥが、周辺回路用降圧電源電圧ＶＰＥＲＩに活性化されると、センスアンプ２４が動作を開始する。センスアンプ２４は、１列目のメモリセルアレイ１１内のビット線ＢＬＮと、０列目のメモリセルアレイ１１内のビット線ＢＬＴとの間に生じた電位差を増幅し、一方のビット線ＢＬをＨレベル（ＶＤＬレベル：メモリセルアレイ用降圧電源電圧）にし、他方のビット線ＢＬをＬレベル（ＧＮＤレベル）にする。
【００１０】
双方のビット線ＢＬ間に生じた電位差が増幅されると、Ｈレベル、又は、Ｌレベルのデータが、選択されているメモリセル２１にそれぞれ書き込まれる。選択されている双方のメモリセル２１のワード線ＷＬがＬレベル（ＧＮＤ）に非活性化されると、メモリセル２１とビット線ＢＬとの接続が解除される。センスアンプ活性化信号ＳＥがＬレベルに非活性化されると、センスアンプ２４は動作を終了し、双方のビット線ＢＬは、再び、ビット線バランス電源電圧ＶＨＶＤにバランスされる。
【００１１】
半導体記憶装置では、上記したように、各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬＴに接続されたメモリセル２１のデータを読み取る際には、他方のメモリセルアレイ１１のビット線ＢＬＮに接続され、相補なデータを記憶するメモリセル２１をリファレンスとして使用する。また、一方のメモリセルアレイ１１のビット線ＢＬＮに接続されたメモリセル２１のデータを読み取る際には、他方のメモリセルアレイ１１のビット線ＢＬＴに接続され、相補なデータを記憶するメモリセル２１をリファレンスとして使用する。
【００１２】
ＤＲＡＭ等の半導体装置では、センスアンプ２４は、ビット線ＢＬに接続されたメモリセル２１からデータを読み取る際に、そのビット線ＢＬと同じ電位にプリチャージされ、かつ、そのビット線と同じ配線抵抗及び配線容量を有するビット線ＢＬをダミー（リファレンス）ビット線として使用することで、ノイズ等の影響を低減して、安定的にデータを読み取ることができる。また、リファレンスとして使用するビット線ＢＬに、読み出し対象のビット線ＢＬに接続されたメモリセル２１に対して相補なデータを書き込んだメモリセル２１を接続することで、差増幅におけるノイズマージンが大きくなり、読み出し精度を向上することができる。
【００１３】
【発明が解決しようとする課題】
ところで、各センスアンプ２４は隣接する２つのメモリセルアレイ１１間に配置されるため、図９における０列目（左端）のメモリセルアレイ１１、及び、ｋ列目（右端）のメモリセルアレイ１１には、同図中に●で示した、センスアンプ２４に接続されないメモリセル２１が存在する。このため、これらのメモリセルアレイ１１に配置されたメモリセル２１のうち、半分のメモリセル２１が使用されていないことになる。
【００１４】
また、センスアンプ２４が双方のビット線ＢＬの間に生じた電圧差を安定的に増幅することができるようにするため、双方のビット線ＢＬは、配線長や接続するメモリセル２１の数が同じ値に設定されている。例えば、双方のビット線ＢＬに接続されたメモリセルの数が同数でない場合には、センスアンプ２４側から見た双方のビット線ＢＬの配線抵抗及び配線容量がアンバランスとなって、双方のビット線ＢＬの間に生じた電位差を正しく増幅することができず、データを誤って読み取る恐れがある。
【００１５】
図９に示す半導体記憶装置では、右端、及び、左端のメモリセルアレイ１１を、センスアンプ２４の差増幅におけるリファレンスとしてのみ使用する場合には、これらのメモリセルアレイ１１のメモリセル２１は、半導体記憶装置の記憶容量には直接関係がない。このため、リファレンスとして使用されるメモリセルアレイ１１のメモリセルの数を、データを記憶するメモリセルアレイ１１のメモリセルの数よりも少なくし、半導体記憶装置全体の面積を縮小したいという要求がある。しかし、リファレンスとして使用されるメモリセルアレイ１１に配置された、同図中に●で示す使用されないメモリセル２１を省くことはできるが、上記した理由により、右端、及び、左端のメモリセルアレイ１１のビット線ＢＬに接続されるメモリセル２１の数を減らすことはできないという問題があった。
【００１６】
本発明は、上記問題を解消し、リファレンスとして使用されるメモリセル数を削減しながら、センスアンプの差増幅を良好に行うことができる半導体呼記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、複数のメモリセルが接続されたビット線と、所定数のリファレンスセルが接続されて、前記ビット線の容量及び抵抗に対応する容量及び抵抗を有するリファレンスビット線と、前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路と、選択されたメモリセルが導通した前記ビット線の電位とリファレンスビット線の電位との差を増幅するセンスアンプとを備えることを特徴とする。
【００１８】
本発明の半導体記憶装置では、同じセンスアンプに接続する、ビット線、及び、ビット線に接続されたメモリセル数より少ない所定数のリファレンスセルが接続されたリファレンスビット線の抵抗及び容量が、ほぼ同じ値になるように調整される。このため、使用する素子数を減少しながらも、メモリセルからデータを読み出す際に、ビット線とリファレンスビット線との間に生じた電位差をセンスアンプが増幅する動作を、良好に行なうことができる。
【００１９】
本発明の半導体記憶装置は、複数の第１のメモリセルから成る第１のメモリセルアレイと、該第１のメモリセルのデータと相補なデータを記憶する複数の第２のメモリセルから成る第２のメモリセルアレイとを交互に配設し、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイのビット線の一端にセンスアンプを千鳥状に接続したオープンビット構成の半導体記憶装置において、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間に配設されない端部のセンスアンプに対応して配設され、所定数のリファレンスセルが接続される、メモリセルアレイのビット線に対応する容量及び抵抗を有するリファレンスビット線と、前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路とを備え、前記端部のセンスアンプは、該端部のセンスアンプに接続されたビット線の電位と前記リファレンスビット線の電位との差を増幅することを特徴とする。
【００２０】
本発明の半導体装置では、センスアンプは、第１及び第２のメモリセルアレイのビット線の一端に千鳥上に、つまり、ビット線の一端と、ビット線の他端とに交互に配設される。第１及び第２のメモリセルアレイは、列方向に交互に配設され、センスアンプは、隣接する第１のメモリセルアレイと、第２のメモリセルアレイとの間を接続する。第１及び第２のメモリセルアレイ内の対応するメモリセルには互いに相補なデータが記憶され、センスアンプが一方のメモリセルアレイ内のメモリセルを読み出す際には、他方のメモリセルアレイ内のメモリセルがリファレンスとして使用される。このとき、隣接する第１及び第２のメモリセルアレイ間に配設されない両方の端部のセンスアンプは、第１又は第２のメモリセルアレイと、リファレンスとして使用されるリファレンスセルアレイとの間を接続する。リファレンスセルアレイは、メモリセルアレイ内のメモリセル数よりも少ない数のリファレンスセルを有し、リファレンスビット線が、対応するメモリセルアレイのビット線と同じ抵抗及び容量を持つように設定される。このため、リファレンスセルアレイの面積をメモリセルアレイよりも小さくしながらも、メモリセルアレイ内のメモリセルからデータを読み出す際に、メモリセルアレイ内のビット線と、リファレンスセルアレイ内のリファレンスビット線との間に生じた電位差をセンスアンプが増幅する動作を、良好に行なうことができる。
【００２１】
本発明の半導体記憶装置では、前記リファレンスセルの夫々は、各メモリセルのトランジスタ及びキャパシタと同じトランジスタ及びキャパシタを備え、各リファレンスセルのトランジスタのゲートには、調整された電位が供給されることが好ましい。この場合、リファレンスセルは、メモリセルと同様な工程で製造でき、調整された電圧をトランジスタのゲートに入力されることで、リファレンスビット線の抵抗及び容量を、ビット線の抵抗及び容量とほぼ同じ値に調整することができる。
【００２２】
また、本発明の半導体記憶装置では、前記リファレンスセルは、リファレンスセルアレイを構成し、各リファレンスビット線に直交するリファレンスワード線には、前記調整された電位が供給されることが好ましい。この場合、リファレンスワード線からリファレンスセルのトランジスタのゲートに調整された電圧を入力することで、リファレンスセルアレイ内のリファレンスビット線の抵抗及び容量を適切な値に設定することができる。
【００２３】
本発明の半導体記憶装置では、前記リファレンスビット線が、半導体基板内の拡散層によって構成されることが好ましい。この場合、拡散層の抵抗値等を適切に設定することで、リファレンスビット線の抵抗及び容量を適切な値に設定することができる。
【００２４】
本発明の半導体記憶装置では、前記リファレンスセルは、メモリセルのキャパシタの容量と同じ容量のキャパシタを有することが好ましい。この場合、リファレンスセルを、メモリセルと同様な工程で製造することができる。
【００２５】
本発明の半導体記憶装置では、前記リファレンスビット線には、微調整用リファレンスセルが更に接続され、該微調整用リファレンスセルは、メモリセルのキャパシタの容量よりも小さな容量のキャパシタを有することが好ましい。この場合、メモリセルのキャパシタの容量よりも小さな容量のキャパシタを有する微調整用リファレンスセルを使用することで、リファレンスビット線の抵抗及び容量の微調整が可能となる。
【００２６】
本発明の半導体記憶装置では、前記微調整用リファレンスセルのキャパシタは、メモリセルのキャパシタの容量の１／２の容量を有することが好ましい。この場合、微調整用リファレンスセルのキャパシタは、メモリセルと同じ容量のキャパシタを２つ直列に接続することより得られる。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例のオープンビット構成の半導体記憶装置の構成を示している。半導体記憶装置は、（ｋ−１）個のメモリセルアレイ１１、２つのリファレンスセルアレイ１２、及び、ｋ個のセンスアンプ列１３を備える。図１に示す半導体記憶装置は、図９に示す０列目及びｋ列目のメモリセルアレイ１１が、リファレンスセルアレイ１２に置き換わる点で、従来の半導体記憶装置と相違する。
【００２８】
各メモリセルアレイ１１は、１列目から（ｋ−１）列目までに配置され、２×（ｍ＋１）本のビット線ＢＬＴ、又は、２×（ｍ＋１）本のビット線ＢＬＮと、（ｎ＋１）本のワード線ＷＬとを備える。また、ビット線ＢＬと、ワード線ＷＬとの交点には、計２×（ｎ＋１）×（ｍ＋１）個のメモリセル２１が配置される。同じセンスアンプ２４に接続される、ビット線ＢＬＴのメモリセル２１に記憶されるデータと、そのメモリセルに対応する、ビット線ＢＬＮのメモリセル２１に記憶されるデータとは、互いに相補な関係にある。
【００２９】
リファレンスセルアレイ１２は、０列目、及び、ｋ列目に配置され、（ｍ＋１）本のリファレンスビット線ＲＢＴ又はＲＢＮ（以下、特に区別しないときには単にリファレンスビット線ＲＢと呼ぶ）と、（ｐ＋１）本の調整用信号線φｉ（ｉ＝０〜ｐ：図１の例ではｐ＝３）とを備える。また、リファレンスビット線ＲＢと、調整用信号線φｉ（ｉ＝１〜ｐ）との交点には、計ｐ×（ｍ＋１）個のリファレンスセル２２が配置され、調整用信号線φ０と、リファレンスビット線ＲＢとの交点には、計（ｍ＋１）個の微調整用リファレンスセル２３が配置される。
【００３０】
メモリセルアレイ１１内に配設される２×（ｎ＋１）×（ｍ＋１）個のメモリセル２１のそれぞれは、トランジスタ及びキャパシタからなり、「１」又は「０」のデータを記憶する。リファレンスセルアレイ１２に配置されるｐ×（ｍ＋１）個のリファレンスセル２２は、メモリセル２１と同様なトランジスタ及びキャパシタからなり、メモリセル２１のデータの読み取りに際してリファレンスとして使用される。
【００３１】
調整用信号線φｉ（ｉ＝１〜ｐ）は、可変抵抗Ｒφを介してワード線昇圧電源ＶＰＰに接続し、可変抵抗Ｒφで調整された電圧を、対応するリファレンスセル２２のトランジスタのゲートに供給する。各リファレンスセル２２のトランジスタは、調整用信号線φｉの電圧値に応じたオン抵抗に制御される。可変抵抗Ｒφは、抵抗素子とヒューズとを並列に接続したペアを複数個直列に接続し、ヒューズをトリミング（レーザによるヒューズカット）することにより、抵抗値が設定される。
【００３２】
微調整用リファレンスセル２３は、メモリセル２１のトランジスタと同様なトランジスタと、メモリセル２１で使用されるキャパシタの容量の半分の容量を有するキャパシタとから構成され、メモリセル１１の製造バラツキに対する補正用として使用される。微調整用リファレンスセル２３のトランジスタのゲートは、調整用信号線φ０、及び、ヒューズを介してワード線昇圧電源ＶＰＰに接続される。ヒューズの断続を選択することで、微調整用リファレンスセル２３を使用するか否かを選択する。
【００３３】
センスアンプ列１３は、（ｍ＋１）個のセンスアンプ２４を有し、隣接する各列のメモリセルアレイ１１間、又は、メモリセルアレイ１１とリファレンスセルアレイ１２との間に配置される。隣接する２つのメモリセルアレイ１２間に配置される２列目から（ｋ−１）列目までの各センスアンプ列１３では、各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬ、及び、そのビット線ＢＬに相補な他方のメモリセルアレイ１１のビット線ＢＬと接続する。各センスアンプ２４は、一方のメモリセルアレイ１１のビット線ＢＬに接続されたメモリセル２１のデータを読み取る際に、他方のメモリセルアレイ１１に配置されたビット線ＢＬに接続されたメモリセル２１をリファレンスとして使用する。
【００３４】
１列目のメモリセルアレイ１１と、０列目のリファレンスセルアレイ１２との間に配置された１列目のセンスアンプ列１３、及び、（ｋ−１）列目のメモリセルアレイ１１と、ｋ列目のリファレンスセルアレイ１２との間に配置されたｋ列目のセンスアンプ列１３では、各センスアンプ２４は、メモリセルアレイ１１に配置されたビット線ＢＬ、及び、そのビット線ＢＬに対して相補なダミービット線として使用されるリファレンスビット線ＲＢと接続する。各センスアンプ１３は、ビット線ＢＬに接続されたメモリセル２１からデータを読み取る際に、リファレンスビット線ＲＢに接続されたリファレンスセル２２をリファレンスとして使用する。
【００３５】
図２は、図１のリファレンスセルアレイ１２の構造を、リファレンスビット線ＲＢ方向の断面図として示している。リファレンスセルアレイ１２内に配置された各リファレンスセル２２では、トランジスタのソース、及び、ドレインはＮ＋拡散層３１で形成され、トランジスタは、素子分離層３２によって分離される。トランジスタのドレインは、コンタクトＣｔ２を介してリファレンスビットＲＢ線と接続され、ソースは、コンタクトＣｔ１を介して容量形成シリンダＣＬ（容量Ｃｒ）と接続される。トランジスタのゲート３４には、調整用信号φｉ（ｉ＝１〜ｐ）が入力される。容量形成シリンダＣＬは、セル対極プレート３３と接続されており、セル対極プレート３３にはセル対極プレート電源ＶＨＶＰが供給される。
【００３６】
微調整用リファレンスセル２３では、トランジスタのソース、及び、ドレインはＮ＋拡散層３１で形成され、トランジスタのドレインは、コンタクトＣｔ２を介してリファレンスビットＲＢ線と接続される。２つの容量形成シリンダＣＬ（容量Ｃｒ）は、セル対極プレート電源ＶＨＶＰ及びトランジスタのソースに対して直列に接続される。一方の容量形成シリンダＣＬは、コンタクトＣｔ１、Ｎ＋拡散層３１、及び、コンタクタＣｔ１を介してセル対極プレート電源ＶＨＶＰに接続し、他方の容量形成シリンダＣＬは、コンタクトＣｔ１を介してトランジスタのソースに接続される。微調整用リファレンスセル２３では、容量形成シリンダＣＬが２つ直列に接続されるため、合成の容量値は、Ｃｒ／２となる。
【００３７】
図３は、センスアンプ２４と、メモリセルアレイ１１及びリファレンスセルアレイ１２との接続を、等価回路として示している。センスアンプ２４は、伝達制御トランジスタ２５を介して、ビット線ＢＬ及びリファレンスビット線ＲＢと接続する。なお、同図において、抵抗Ｒｃｔ１は、コンタクトＣｔ１の抵抗成分を示し、抵抗Ｒｃｔ２は、コンタクトＣｔ２の抵抗成分を示している。また、メモリセルアレイ１２内の各メモリセル２１は、図２に示すリファレンスセル２２と同様な構成を有する。
【００３８】
センスアンプ２４は、センスアンプ活性化信号ＳＥと、ビット線バランス電源ＶＨＶＤとを入力する。伝達制御トランジスタ２５は、伝達制御信号ＴＧによってビット線ＢＬ及びリファレンスビット線ＲＢの接続を制御する。ビット線ＢＬは、メモリセル２１を（ｎ＋１）個並列に接続し、各メモリセル２１の等価回路は、トランジスタ、抵抗Ｒｃｔ２、抵抗Ｒｃｔ１、及び、容量Ｃｓから成る。各メモリセル２１のトランジスタにおいて、ゲートは、対応するワード線ＷＬと接続し、ドレインは、抵抗Ｒｃｔ２を介してビットＢＬ線と接続する。また、ソースは、抵抗Ｒｃｔ１を介して容量Ｃｓと接続し、容量の対極にはセル対極電源ＶＨＶＰと接続する。
【００３９】
リファレンスビット線ＲＢは、３つ（ｐ個）のリファレンスセル２２と、１つの微調整用リファレンスセル２３とを並列に接続する。各リファレンスセル２２の等価回路は、トランジスタのゲートが調整用信号線φｉに接続される点、及び、ビット線ＢＬがリファレンスビット線ＲＢに代わる点を除いて、上記したメモリセル２１の等価回路と同様である。微調整用リファレンスセル２３の等価回路は、トランジスタのゲートに調整用信号φ０が入力される点、及び、容量Ｃｒが２個直列に接続され抵抗Ｒｃｔ２を介してセル対極電源ＶＨＶＰに接続される点を除いて、メモリセル２１の等価回路と同様である。
【００４０】
図４は、センスアンプ２４が、メモリセルアレイ１１のメモリセル２１のデータを、リファレンスセルアレイ１２を参照して読み込み際の動作をタイミングチャートとして示している。以下、図１〜図４を参照して、本実施形態例の半導体記憶装置の読み出し動作について説明する。なお、隣接する２つのメモリセルアレイ１１間に配置されたセンスアンプ２４が、一方のメモリセルアレイ１１のメモリセル２１のデータを読み込む際の動作は、従来技術で説明した図１０に示すタイミングチャートと同様である。
【００４１】
メモリセル２１の読み込みに際して、半導体記憶装置では、伝達制御トランジスタ２５に入力される伝達制御信号ＴＧは、ワード線活性化電源ＶＰＰに活性化される。また、調整用信号線φｉ（ｉ＝１〜ｐ）には、対応する可変抵抗Ｒφで調整された電圧が供給され、各リファレンスセル２２のトランジスタは、それぞれのゲートに供給される調整用信号φｉの電圧値に応じたオン抵抗で、リファレンスビット線ＲＢ側と、容量Ｃｒ側とを接続する。
【００４２】
前述のように、微調整用リファレンスセル２３を使用するか否かはヒューズの断続によって選択可能であり、ヒューズを接続した場合には、調整用信号線φ０はワード線昇圧電源ＶＰＰへ活性化される。このとき、微調整用リファレンスセル２３のトランジスタは、リファレンスビット線ＲＢ側と、容量Ｃｒ／２側とを接続する。ヒューズを切断した場合には、微調整用リファレンスセル２３のトランジスタはＯＦＦとなり、リファレンスビット線ＲＢ側と、容量Ｃｒ／２側とを切り離す。
【００４３】
読み込み動作前におけるセンスアンプ活性化信号ＳＥ、及び、ワード線ＷＬに供給される信号は、それぞれＧＮＤレベル、又は、ＶＫＫレベルであり、センスアンプ２４に接続されているリファレンスビット線ＲＢ、及び、ビット線ＢＬは、センスアンプ２４に入力されるビット線バランス電源ＶＨＶＤでバランスされる。このとき、ビット線ＢＬの配線抵抗及び配線容量と、リファレンスビット線ＲＢの配線抵抗及び配線容量とが、ほぼ同じ値となるように、可変抵抗Ｒφの抵抗値、及び、調整用信号線φ０のヒューズの断続が設定される。
【００４４】
メモリセルアレイ内の何れかのワード線ＷＬが活性化されると、そのワード線ＷＬに接続されたメモリセル２１のトランジスタがオンとなり、容量Ｃｓがビット線ＢＬに接続される。容量Ｃｓに記憶された「１」又は「０」データは、ビット線ＢＬに出力され、ビット線ＢＬの電位は上昇又は下降する。センスアンプ活性化信号ＳＥが活性化されると、センスアンプが動作を開始し、ビット線ＢＬと、リファレンスビット線ＲＢとの間に生じた電位差を増幅する。
【００４５】
センスアンプ２４による差増幅の結果、ビット線ＢＬは、メモリセル２１が「１」を記憶していた場合にはメモリセルアレイ用降圧電源ＶＤＬとなり、メモリセル２１が「０」を記憶していた場合にはＧＮＤレベルになる。また、リファレンスビット線ＲＢは、ビット線ＢＬがメモリセルアレイ用降圧電源ＶＤＬとなった場合にはＧＮＤレベルとなり、ビット線ＢＬがＧＮＤレベルとなった場合には、メモリセルアレイ用降圧電源ＶＤＬとなる。このとき、活性化されたワード線ＷＬに接続されたメモリセル２１の容量Ｃｓには、差増幅されたビット線ＢＬの電圧値（メモリセルアレイ用降圧電源ＶＤＬ又はＧＮＤレベル）が入力される。
【００４６】
ワード線ＷＬが再び非活性化されると、そのワード線ＷＬに接続されたメモリセル２１のトランジスタはＯＦＦとなり、容量Ｃｓはビット線ＢＬから切り離される。次いで、センスアンプ活性化信号ＳＥが非活性化されると、センスアンプ２４は動作を終了し、センスアンプ２４に接続されているリファレンスビット線ＲＢ及びビット線ＢＬは、再びビット線バランス電源ＶＨＶＤでバランスされる。
【００４７】
本実施形態例では、リファレンスセル２２に配置されたトランジスタのゲートに入力する電圧値を調整することで、リファレンスビット線ＲＢの配線抵抗及び配線容量を、適切な値に調整する。また、Ｃｒ／２の容量を持つ微調整用リファレンスセル２３のリファレンスビット線ＲＢへの接続を制御することで、リファレンスビット線ＲＢの配線抵抗及び配線容量値を微調整する。このため、リファレンスセル２２を配置する数を、メモリセル２１を配置する数より少なくして、リファレンスセルアレイ１２の面積を減少しながらも、データの読み出し時におけるセンスアンプ２４の差増幅が適切に行なわれる。
【００４８】
通常、メモリセル２１やリファレンスセル２２、微調整用リファレンスセル２３では、容量Ｃｓ、Ｃｒや、抵抗Ｒｃｔ１、抵抗Ｒｃｔ２などは製造バラツキによってその値が変動する。本実施形態例では、レーザによるヒューズカットなどでリファレンスセル２２に入力する可変抵抗Ｒφの値を調整できるため、半導体記憶装置の製作後においても、リファレンスビット線ＲＢの配線抵抗及び配線容量を調整することができる。
【００４９】
図５は、本発明の第２実施形態例の半導体記憶装置の動作をタイミングチャートとして示している。本実施形態例の半導体記憶装置は、伝達制御信号ＴＧが、メモリセル２１の読み込み開始時に一定期間Ｌレベルにされる点で、第１実施形態例と相違する。
【００５０】
データの読み込みに際して、センスアンプ活性化信号ＳＥが活性化される時刻に、伝達制御信号ＴＧを一時的に非活性化し、所定時間経過後に再活性化する。伝達制御信号ＴＧが非活性化されている間は、センスアンプ２４と、リファレンスビット線ＲＢ及びビット線ＢＬとの接続が切断される。このため、センスアンプ２４側から見た配線の抵抗及び容量が減少し、センスアンプ２４での差増幅の動作が高速化できる。伝達制御信号ＴＧが再活性化されると、センスアンプ２４によって差増幅された信号が、リファレンスビット線ＲＢ及びビット線ＢＬに入力される。
【００５１】
本実施形態例では、センスアンプ活性化信号ＳＥが活性化される時刻から一定時間だけ、伝達制御信号ＴＧを非活性化するため、センスアンプ２４の差増幅を高速に行うことができる。なお、図１０に示すタイミングチャートにおいて、図６と同様に、センスアンプ活性化信号ＳＥが活性化される時刻から一定時間だけ、伝達制御信号ＴＧを非活性化することで、隣接する２つのメモリセルアレイ１１間に配置されたセンスアンプ２４が、一方のメモリセルアレイ１１のメモリセル２１のデータを読み込む動作も、同様に高速化できる。
【００５２】
図６は、本発明の第３実施形態例の半導体記憶装置の構成をブロック図として示している。また、図７は、図６のリファレンスセルアレイ１２の構造を、リファレンスビット線ＲＢ方向の断面図として示している。本実施形態例は、可変抵抗Ｒφが配置されない点、リファレンスセル２２にトランジスタが配置されない点、及び、リファレンスビット線ＲＢがインピーダンス線路で構成される点で、第１実施形態例又は第２実施形態例と相違する。
【００５３】
図６に示す半導体装置では、リファレンスセル２２は、１本のリファレンスビット線ＲＢに対して３個（ｐ個）接続されている。リファレンスセルアレイ１２は、図７に示す構造を有し、リファレンスビット線ＲＢは、Ｎ＋拡散層３１により構成されている。リファレンスセル２１の容量Ｃｒは、コンタクトＣｔ１を介してリファレンスビット線ＲＢに接続する。
【００５４】
図８は、センスアンプ２４と、メモリセルアレイ１１及びリファレンスセルアレイ１２との接続を、等価回路として示している。リファレンスビット線ＲＢは、拡散層抵抗Ｒｄｉｆｆ、及び、拡散層容量Ｃｄｉｆｆから構成され、リファレンスセル２２は、抵抗Ｃｔ１、及び、容量Ｃｒによって、リファレンスビット線ＲＢと、セル対極電源ＶＨＶＰとを接続する。なお、拡散層容量Ｃｄｉｆｆの対極電位は、基盤電源ＶＢＢである。
【００５５】
本実施形態例では、リファレンスビット線ＲＢをＮ＋拡散層３１で形成するため、拡散層抵抗Ｒｄｉｆｆを適切に設定することで、リファレンスビット線の配線抵抗及び配線容量を適切に設定することができる。このため上記実施形態例と同様にセンスアンプの差増幅を良好に行なうことができる。
【００５６】
なお、上記実施形態例では、微調整用リファレンスセル２３はヒューズを介して電源ＶＰＰと接続する例を示したが、これに代えて、調整用信号線φｉ（ｉ＝１〜ｐ）と同様に、可変抵抗Ｒφを介して電源ＶＰＰへ接続しても良い。また、第１又は第２の実施形態例においても、リファレンスビット線ＲＢを抵抗要素、及び／又は容量要素を有する配線とすることもできる。微調整用リファレンスセル２３のキャパシタは、容量がＣｒ／２に限定されるものではなく、容量Ｃｒよりも小さい値であれば良い。例えば、図２において、容量形成シリンダＣＬをｎ個だけ直列に接続することで、容量がＣｒ／ｎの微調整用リファレンスセル２３が得られる。
【００５７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体記憶装置も、本発明の範囲に含まれる。例えば、可変抵抗Ｒφは、設定に際してリファレンスメモリセルのトランジスタのゲートに入力される電圧値を調整できるものであればよく、これを可変電源に置き換えてもよい。
【００５８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、リファレンスとして使用されるビット線の配線抵抗及び配線容量を、読み出し対象のメモリセルを接続するビット線の配線抵抗及び配線容量と同じ値に調整できる。このため、読み出し対象のビット線に接続するメモリセル数と、リファレンスとして使用するビット線に接続するダミーのメモリセル数とを同じ数にしない場合であっても、双方のビット線間に生じた電位差を増幅するセンスアンプの動作を、良好に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例のオープンビット構成の半導体記憶装置の構成を示すブロック図。
【図２】図１のリファレンスセルアレイ１２の構造を示す断面図。
【図３】図１の半導体装置における、センスアンプ２４と、ビット線ＢＬ及びリファレンスビット線との接続を示す等価回路。
【図４】本発明の第１実施形態例の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【図５】本発明の第２実施形態例の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【図６】本発明の第３実施形態例の半導体記憶装置の構成を示すブロック図。
【図７】図６のリファレンスセルアレイ１２の構造を示す断面図。
【図８】図６の半導体装置における、センスアンプ２４と、ビット線ＢＬ及びリファレンスビット線ＲＢとの接続を示す等価回路。
【図９】従来のオープンビット構成の半導体記憶装置の構成を示すブロック図。
【図１０】図９の半導体記憶装置の読み出し時の動作を示すタイミングチャート。
【符号の説明】
１１：メモリセルアレイ
１２：リファレンスセルアレイ
１３：センスアンプ列
２１：メモリセル
２２：リファレンスセル
２３：微調整用リファレンスセル
２４：センスアンプ
２５：伝達制御トランジスタ
３１：Ｎ＋拡散層
３２：素子分離
３３：セル対極プレート
ＢＬＴ、ＢＬＮ：ビット線
ＲＮＴ、ＲＢＮ：リファレンスビット線
Ｒφ：可変抵抗
φｉ（ｉ＝０〜ｐ）：調整用信号
Claims (8)
- 複数のメモリセルが接続されたビット線と、
所定数のリファレンスセルが接続されて、前記ビット線の容量及び抵抗に対応する容量及び抵抗を有するリファレンスビット線と、
前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路と、
選択されたメモリセルが導通した前記ビット線の電位とリファレンスビット線の電位との差を増幅するセンスアンプと
を備えることを特徴とする半導体記憶装置。 - 前記リファレンスセルの夫々は、各メモリセルのトランジスタ及びキャパシタと同じトランジスタ及びキャパシタを備え、各リファレンスセルのトランジスタのゲートには、調整された電位が供給される、請求項１に記載の半導体記憶装置。
- 前記リファレンスセルは、リファレンスセルアレイを構成し、各リファレンスビット線に直交するリファレンスワード線には、前記調整された電位が供給される、請求項２に記載の半導体記憶装置。
- 前記リファレンスビット線が、半導体基板内の拡散層によって構成される、請求項１に記載の半導体記憶装置。
- 前記リファレンスセルは、メモリセルのキャパシタの容量と同じ容量のキャパシタを有する、請求項４に記載の半導体記憶装置。
- 前記リファレンスビット線には、微調整用リファレンスセルが更に接続され、該微調整用リファレンスセルは、メモリセルのキャパシタの容量よりも小さな容量のキャパシタを有する、請求項１〜５の何れかに記載の半導体記憶装置。
- 前記微調整用リファレンスセルのキャパシタは、メモリセルのキャパシタの容量の１／２の容量を有する、請求項６に記載の半導体記憶装置。
- 複数の第１のメモリセルから成る第１のメモリセルアレイと、該第１のメモリセルのデータと相補なデータを記憶する複数の第２のメモリセルから成る第２のメモリセルアレイとを交互に配設し、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイのビット線の一端にセンスアンプを千鳥状に接続したオープンビット構成の半導体記憶装置において、
前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間に配設されない端部のセンスアンプに対応して配設され、所定数のリファレンスセルが接続される、メモリセルアレイのビット線に対応する容量及び抵抗を有するリファレンスビット線と、
前記ビット線及びリファレンスビット線にバランス電位を供給するプリチャージ回路とを備え、
前記端部のセンスアンプは、該端部のセンスアンプに接続されたビット線の電位と前記リファレンスビット線の電位との差を増幅することを特徴とする半導体記憶装置。
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