CN113555050A - 具有感测放大器的存储器阵列下工艺边缘垫 - Google Patents

具有感测放大器的存储器阵列下工艺边缘垫 Download PDF

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Abstract

本申请涉及具有感测放大器的存储器阵列下工艺边缘垫。具有经分割存取线的边缘存储器阵列垫及形成于所述边缘存储器阵列垫下的一组感测放大器可在将存取线分段半部分离的区中。所述一组感测放大器中的感测放大器耦合到半部存取线对的第一子集的相对端。所述边缘存储器阵列垫进一步包含存取线连接器，其被配置成跨越由所述一组感测放大器占用的所述区连接所述半部存取线对的第二子集，以形成延伸到耦合在所述边缘存储器阵列垫与内存储器阵列垫之间的一组感测放大器的经组合或经延伸存取线。

Description

具有感测放大器的存储器阵列下工艺边缘垫
技术领域
本申请的实施例涉及存储器阵列实施方案，特定来说，涉及具有感测放大器的存储器阵列下工艺边缘垫。
背景技术
动态随机存取存储器(DRAM)装置阵列的当前实施方案实施存储器单元的偶数及奇数行分段交错的行分段区段。感测放大器连接到依序行分段，且在读取另一行分段时，将两个行分段中的一个用作参考。结果，在阵列的边缘处，行分段区段包含边界行分段。这些边界分段与其它行分段区段交错，但其它行分段区段不连接到允许其用于存储数据的电路。因此，在这些边界行分段区段中，仅区段中的存储器单元的一半用于存储数据。因为仅使用存储器单元的一半，所以阵列的边缘周围的相当大的区域被未使用存储器单元耗用。
发明内容
根据本发明的实施例，提供一种设备，其包括：第一存储器阵列垫，其包括在第一方向上形成且耦合到第一计数的存储器单元行的存取线分段；第二存储器阵列垫，其邻近于所述第一存储器阵列垫的边缘形成；第一感测放大器，其形成于所述第一存储器阵列垫与所述第二存储器阵列垫之间的区域下，其中所述第一感测放大器耦合到所述第一存储器阵列垫的所述存取线分段及经组合存取线分段；及第二感测放大器，其形成于相应空间下且耦合到第一对存取线分段中的每一个。所述第二存储器阵列垫可包括：第一对存取线分段，其在所述第一方向上形成，其中所述第一对存取线分段通过相应空间彼此分离，其中所述第一对存取线分段中的每一个耦合到第二计数的存储器单元行；及第二对存取线分段，其在所述第一方向上形成且邻近所述第一对存取线分段，其中所述第二对存取线分段经由存取线连接器跨越所述相应空间连接以形成经组合存取线分段，其中所述第二对存取线分段中的每一个耦合到所述第二计数的存储器单元行。
根据本发明的实施例，提供一种设备，其包括边缘存储器阵列垫。所述边缘存储器阵列垫包括：第一区段，其包括在第一方向上形成的第一多个交错存取线分段，其中所述第一多个交错存取线分段中的每一个耦合到一定计数的存储器单元行；第二区段，其在所述第一方向上与所述第一区段的邻近边缘分离一定空间，且包括在所述第一方向上延伸的第二多个交错存取线分段，其中所述第二多个交错存取线分段中的每一个耦合到所述计数的存储器单元行；及感测放大器组，其包括在所述边缘存储器阵列垫上方或下形成于所述第一区段的所述邻近边缘与所述第二区段之间的所述空间中的多个感测放大器，其中所述多个感测放大器耦合到所述第一多个交错存取线分段的第一子集及所述第二多个交错存取线分段的第一子集；及多个存取线连接器，其被配置成跨越所述空间延伸以将所述第一多个交错存取线分段的第二子集耦合到所述第二多个交错存取线分段的第二子集，以形成多个经延伸线分段。
根据本发明的实施例，提供一种方法，其包括：通过以下操作形成存储器阵列的边缘存储器阵列垫：形成多个存取线分段对，其中所述多个存取线分段对中的每一个在共同区处分离；在所述边缘存储器阵列垫下形成垂直于所述多个存取线分段对沿着所述共同区延伸的一组感测放大器，其中相应感测放大器耦合到所述多个存取线分段对中的奇数对；形成多个存取线连接器，所述多个存取线连接器被配置成在与所述多个存取线分段对相同的层级处跨越所述共同区延伸，其中所述多个存取线对中的每一个被配置成跨越所述共同区将所述多个存取线分段对中的相应偶数对电耦合在一起，以形成相应经组合存取线。
附图说明
图1说明了根据本发明的实施例的半导体装置的示意性框图。
图2说明了根据本发明的实施例的存储器阵列的一部分的示意性框图。
图3说明了根据本发明的实施例的边缘存储器阵列垫的一部分的示意图的透视图。
图4说明了根据本发明的实施例的存储器阵列的一部分的简化示意性框图。
图5说明了根据本发明的实施例的存储器阵列的一部分的示意图的透视图。
图6为根据本发明的实施例的感测放大器的电路图。
图7为根据本发明的实施例的阈值电压补偿(VtC)感测放大器的电路图。
具体实施方式
下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中描述的本发明的特定实施例借助于实例而提供，且不应用以将本发明的范围限于这些特定实施例。
本发明描述存储器阵列实施方案，其中具有阵列下互补金属氧化物半导体(CMOS)电路的经堆叠或三维(3D)存储器垫中的边缘存储器阵列垫的所有存储器单元可被配置成用于存储及存取数据。在此配置中，边缘存储器阵列垫可包含被分为两半的数字线(例如，存取线、位线、数据输入/输出(I/O)线等)，及在数字线被分割的区中形成于边缘存储器阵列垫下方的一组感测放大器。所述一组感测放大器中的感测放大器耦合到半部数字线对的第一子集的对置端(例如，由半部数字线对的第一子集的个别半部形成的互补数字线)。边缘存储器阵列垫进一步包含数字线(DL)连接器以跨越由所述一组感测放大器占用的区重新连接半部数字线对的第二子集，以形成延伸到耦合在边缘存储器阵列垫与内存储器阵列垫之间的一组感测放大器的经组合或经延伸数字线(例如，由经组合或经延伸数字线及内存储器阵列垫的数字线形成的互补数字线)。在另一实例中，仅耦合到边缘存储器阵列垫下方的所述一组感测放大器的数字线的一半在制造期间被分割，其中另一半跨越边缘存储器阵列垫连续地形成(例如，稍后不必添加连接器以连接两个半部)。
在制造期间，数字线可形成于具有交错布置的存储器阵列垫中，使得偶数数字线被配置成在第一端处耦合到第一组感测放大器，且奇数数字线被配置成在与第一端相对的第二端处耦合到第二组感测放大器。为了执行感测操作，感测放大器耦合到两个互补数字线，其方式为使得耦合到两个互补数字线中的一个的存储器单元的数据状态使得感测放大器将一个数字线驱动到第一逻辑值，且将另一数字线驱动到与第一逻辑值相对的第二逻辑值。因此，第一组感测放大器可耦合到第一邻近存储器阵列垫的相应第二数字线集合，且第二组感测放大器可耦合到第二邻近存储器阵列垫的相应第二数字线集合。对于形成存储器阵列的外边缘的边缘存储器阵列垫，一个交错数字线集合可耦合到形成于边缘存储器阵列垫与内存储器阵列垫之间的第一(内)端附近的第一组感测放大器。然而，因为感测放大器可耦合在两个互补数字线或负载之间以执行感测操作，所以边缘存储器阵列垫的第二数字线集合可能不能够支持耦合到存储器阵列的边缘附近的第二(外)端的感测放大器，这是由于不存在互补数字线集合以支持感测放大器的操作。
因此，为了避免数字线(及对应存储器单元)的一半未使用的边缘存储器阵列垫，边缘存储器阵列垫的数字线的第一子集可被分割(例如，或划分)成两个部分以形成互补对，其中每一端耦合到形成于一区中的一组感测放大器中的相应感测放大器，所述区在邻近数字线的第一子集被分割的空间或区的边缘存储器阵列垫下。边缘存储器阵列垫的数字线的第二子集可跨越边缘存储器阵列垫连续地延伸，以耦合到邻近边缘存储器垫与内存储器阵列垫之间的区域形成的第二组感测放大器。在一些实例中，边缘存储器阵列垫的所有数字线可在生产期间被分割，其中添加连接器以将数字线的第二子集重新连接在一起。可至少部分使用第一金属层形成数字线及数字线连接器，且可使用至少第二金属层形成所述一组感测放大器及其它电路。单个边缘存储器阵列垫可包含一个晶体管、一个电容器(1T1C)存储器阵列架构。
在两个晶体管、两个电容器(2T2C)存储器阵列架构中，可针对两个经堆叠边缘存储器阵列垫实施类似方法。2T2C架构包含与第二存储器阵列垫堆叠的第一存储器阵列垫，其中第一存储器阵列垫的相应行与第二存储器阵列垫的相应行共享一数字线。在一些实例中，经共享数字线可形成于第一存储器阵列垫与第二存储器阵列垫之间。在此实例中，如同单个边缘存储器阵列垫，由第一及第二边缘存储器阵列垫共享的数字线的第一子集可被分割(例如，或划分)成两个部分以形成互补对，其中每一端耦合到形成于一区中的一组感测放大器中的相应感测放大器，所述区在邻近经共享数字线的第一子集被分割的空间或区的第一及第二边缘存储器阵列垫下。第一及第二边缘存储器阵列垫的经共享数字线的第二子集可沿着第一及第二边缘存储器阵列垫连续地延伸，以耦合到邻近第一及第二边缘存储器垫与一对经堆叠内存储器阵列垫之间的区域形成的第二组感测放大器。
将数字线的一半分割成互补对，且将每一互补对耦合到形成于边缘存储器阵列垫下的一组感测放大器中的相应感测放大器可更高效地使用边缘存储器阵列垫的存储器单元，方法是避免了数字线(及对应存储器单元)的一半在存储器的操作期间未使用。相比于边缘存储器阵列垫中包含未使用数字线的实施方案，此允许较大存储器密度。
图1说明了根据本发明的实施例的半导体装置100的示意性框图。半导体装置100包含存储器裸片。存储器裸片可包含命令/地址输入电路115、地址解码器120、命令解码器125、时钟输入电路105、内部时钟产生器107、行解码器130、列解码器140、存储器单元阵列145、读取/写入放大器165、I/O电路170及电力电路190。
在一些实施例中，半导体装置100可包含但不限于例如集成到单个半导体芯片中的动态随机存取存储器(DRAM)装置，例如双数据速率(DDR)DDR4、DDR5、低功率(LP)DDR。裸片可安装在外部衬底上，例如，安装在存储器模块衬底、母板等上。半导体装置100可进一步包含存储器单元阵列145。存储器单元阵列145包含多个组，每一组包含多个字线WL、多个位线BL(例如，数字线、存取线、数据I/O线等)，及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器130执行，且位线BL的选择(连同列选择信号CS)由列解码器140执行。感测放大器(SA)150位于其对应位线BL附近，且基于CS信号连接到至少一个相应本地I/O线，所述CS信号继而经由充当开关的传送门(TG)195耦合到至少两个主要I/O线对中的相应一个。
在一些实施例中，存储器单元阵列145可包含具有相应数字线及存储器单元的存储器阵列垫。存储器阵列垫可由用于控制电路的区域分离，所述控制电路包含连接到邻近存储器阵列垫的相应子集(例如，偶数或奇数)位线以对对应存储器单元执行感测操作的感测放大器150。在一些实例中，定位在两个内存储器阵列垫之间或定位在内存储器阵列垫与边缘存储器阵列垫(即，包含界定存储器单元阵列145的外边界的一部分的一个边缘的存储器阵列垫)之间的一组感测放大器150可各自耦合于互补位线对的相应子集(例如，偶数或奇数)之间，且可被配置成对耦合到位线对的相应子集中的对应互补位线对的一个位线的存储器单元执行感测操作。
在一些实例中，存储器单元阵列145可包含具有用于存储及存取数据实施方案的阵列下互补金属氧化物半导体(CMOS)电路的经堆叠或三维(3D)架构。在此配置中，边缘存储器阵列垫的位线BL及/BL可被分为两半，且一组感测放大器150在位线BL及/BL被分割的区中形成于边缘存储器阵列垫下方。所述一组感测放大器150中的感测放大器150耦合到半部位线对的第一子集的对置端(例如，由半部数字线对的第一子集的个别半部形成的互补位线)。边缘存储器阵列垫进一步包含位线连接器，以跨越由所述一组感测放大器150占用的区重新连接半部位线对的第二子集，以形成延伸到耦合在边缘存储器阵列垫与内存储器阵列垫之间的一组感测放大器150的经组合或经延伸位线(例如，由经组合或经延伸位线及内存储器阵列垫的位线形成的互补位线)。在另一实例中，仅耦合到边缘存储器阵列垫下方的所述一组感测放大器150的位线的一半在制造期间被分割，其中另一半跨越边缘存储器阵列垫连续地形成(例如，稍后不必添加连接器以连接两个半部)。
在制造期间，位线可形成于具有交错布置的存储器阵列垫中，使得偶数位线被配置成在第一端处耦合到第一组感测放大器150，且奇数位线被配置成在与第一端相对的第二端处耦合到第二组感测放大器150。为了执行感测操作，感测放大器150耦合到两个互补位线，其方式为使得耦合到两个互补位线中的一个的存储器单元的数据状态使得感测放大器150将一个数字线驱动到第一逻辑值，且将另一位线驱动到与第一逻辑值相对的第二逻辑值。因此，第一组感测放大器150可耦合到第一邻近存储器阵列垫的相应第二位线集合，且第二组感测放大器150可耦合到第二邻近存储器阵列垫的相应第二位线集合。对于形成存储器单元阵列145的外边缘的边缘存储器阵列垫，一个交错位线集合可耦合到形成于边缘存储器阵列垫与内存储器阵列垫之间的第一(内)端附近的第一组感测放大器150。然而，因为感测放大器150可耦合在两个互补位线或负载之间以执行感测操作，所以边缘存储器阵列垫的第二位线集合可能不能够支持耦合到存储器单元阵列145的边缘附近的第二(外)端的感测放大器150，这是由于不存在互补数字线集合以支持感测放大器150的操作。
因此，为了避免位线(及对应存储器单元)的一半未使用的边缘存储器阵列垫，边缘存储器阵列垫的位线的第一子集可被分割(例如，或划分)成两个部分以形成互补对，其中每一端耦合到形成于一区中的一组感测放大器中的相应感测放大器150，所述区在邻近位线的第一子集被分割的空间或区的边缘存储器阵列垫下。边缘存储器阵列垫的位线的第二子集可跨越边缘存储器阵列垫连续地延伸，以耦合到邻近边缘存储器垫与内存储器阵列垫之间的区域形成的第二组感测放大器。在一些实例中，边缘存储器阵列垫的所有位线可在生产期间被分割，其中添加连接器以将位线的第二子集重新连接在一起。可至少部分使用第一金属层形成位线及位线连接器，且可使用至少第二金属层形成所述一组感测放大器150及其它电路。单个边缘存储器阵列垫可包含一个晶体管、一个电容器(1T1C)存储器阵列架构。
在两个晶体管、两个电容器(2T2C)存储器阵列架构中，可针对两个经堆叠边缘存储器阵列垫实施类似方法。2T2C架构包含与第二存储器阵列垫堆叠的第一存储器阵列垫，其中第一存储器阵列垫的相应行与第二存储器阵列垫的相应行共享一位线。在一些实例中，经共享位线可形成于第一存储器阵列垫与第二存储器阵列垫之间。在此实例中，如同单个边缘存储器阵列垫，由第一及第二边缘存储器阵列垫共享的位线的第一子集可被分割(例如，或划分)成两个部分以形成互补对，其中每一端耦合到形成于一区中的一组感测放大器150中的相应感测放大器，所述区在邻近经共享位线的第一子集被分割的空间或区的第一及第二边缘存储器阵列垫下。第一及第二边缘存储器阵列垫的经共享位线的第二子集可沿着第一及第二边缘存储器阵列垫连续地延伸，以耦合到邻近第一及第二边缘存储器垫与一对经堆叠内存储器阵列垫之间的区域形成的第二组感测放大器150。
将位线的一半分割成互补对，且将每一互补对耦合到形成于边缘存储器阵列垫下的一组感测放大器中的相应感测放大器150可更高效地使用边缘存储器阵列垫的存储器单元，方法是避免了位线(及对应存储器单元)的一半在半导体装置100的操作期间未使用。相比于在边缘存储器阵列垫中包含未使用位线的实施方案，此允许较大存储器密度。
半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令/地址总线(C/A)的地址及命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM、供电端子VDD、VSS、VDDQ及VSSQ，以及ZQ校准端子(ZQ)。
可经由命令/地址总线110从外部向命令/地址端子供应地址信号及组地址信号。供应到地址端子的地址信号及组地址信号经由命令/地址输入电路115传送到地址解码器120。地址解码器120接收地址信号且对地址信号进行解码以提供经解码地址信号ADD。ADD信号包含经解码行地址信号及经解码列地址信号。经解码行地址信号被提供到行解码器130，且经解码列地址信号被提供到列解码器140。地址解码器120还接收组地址信号且将组地址信号供应到行解码器130、列解码器140。
可进一步从外部(例如存储器控制器)向命令/地址端子供应命令信号。命令信号可经由C/A总线经由命令/地址输入电路115提供到命令解码器125。命令解码器125对命令信号进行解码以产生各种内部命令，其包含用以选择字线的行命令信号ACT及用以选择位线的列命令信号读取/写入(例如读取命令或写入命令)以及测试模式信号。
因此，当发出读取命令并及时向行地址及列地址供应读取命令时，从由这些行地址及列地址指定的存储器单元阵列145中的存储器单元来读取读取数据。将读取数据DQ经由读取/写入放大器165及输入/输出电路170从数据端子DQ(数据)、DQS(数据选通)及DM(数据掩蔽)输出到外部。类似地，当发出写入命令并及时向行地址及列地址供应此命令，且接着将写入数据供应到数据端子DQ、DQS、DM时，写入数据由输入/输出电路170中的数据接收器接收，且将写入数据经由输入/输出电路170及读取/写入放大器165供应到存储器单元阵列145，并在由行地址及列地址指定的存储器单元中写入所述写入数据。
转而解释包含在半导体装置100中的外部端子，分别向时钟端子CK及/CK供应外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟产生器107，且因此基于接收到的内部时钟信号ICLK产生相控内部时钟信号LCLK。虽然并不限于此，但延迟锁定环路(DLL)电路、工作循环校正(DCC)电路或其组合可被用作内部时钟产生器107。相控内部时钟信号LCLK可用作用于确定读取数据的输出定时的定时信号。
向供电端子供应供电电位VDD及VSS。将这些供电电位VDD2及VSS供应到电力电路190。电力电路190基于供电电位VDD2及VSS产生各种内部电位VKK、VARY、VPERI等。内部电位VKK主要用于行解码器130中，内部电位VARY主要用于包含在存储器单元阵列145中的感测放大器中，且内部电位VPERI用于许多其它电路块中。
还向供电端子供应供电电位VDDQ及VSSQ。将这些供电电位VDDQ及VSSQ供应到输入/输出电路170。供电电位VDDQ及VSSQ通常为分别与供电电位VDD2及VSS相同的电位。然而，将专用供电电位VDDQ及VSSQ用于输入/输出电路170，使得由输入/输出电路170产生的电源噪声并不会传播到其它电路块。
图2说明了根据本发明的实施例的存储器阵列200的一部分的示意性框图。存储器阵列200包含：具有两个区段210(1)到(2)的边缘存储器阵列垫210、内存储器阵列垫212、内存储器阵列垫213的一部分、定位在内存储器阵列垫212与内存储器阵列垫213之间的感测放大器组220(1)、定位在内存储器阵列垫212与边缘存储器阵列垫210(1)到(2)之间的感测放大器组220(1)、定位在边缘存储器阵列垫210的区段210(1)与(2)之间的感测放大器组230。图1的存储器单元阵列145可实施图2的存储器阵列200。
内存储器阵列垫212可包含个别数字线(例如，位线、存取线或数据I/O线)分段204，其中数字线分段的第一集合204(1)耦合到感测放大器组220(1)，且与第一集合交错的数字线分段的第二集合204(2)耦合到感测放大器组220(2)。内存储器阵列垫213可包含数字线的类似布置，其中第一集合耦合到感测放大器组220(1)。
边缘存储器阵列垫210可包含成对数字线分段205(1)到(2)，其中每对具有耦合到边缘存储器阵列垫210的第一区段210(1)的一个数字线分段205(1)，及耦合到边缘存储器阵列垫210的第二区段210(2)的另一数字线分段205(2)。成对数字线分段205(1)到(2)可耦合到感测放大器组230。边缘存储器阵列垫210可进一步包含成对数字线分段206(1)到(2)，其中每对具有耦合到边缘存储器阵列垫210的第一区段210(1)的一个数字线分段206(1)，及耦合到边缘存储器阵列垫210的第二区段210(2)的另一数字线分段206(2)。成对数字线分段206(1)到(2)可经由DL连接器240(1)到(4)中的相应一个耦合在一起以形成经组合或经延伸数字线分段。成对数字线分段205(1)到(2)可与成对数字线分段206(1)到(2)交错。成对数字线分段205(1)到(2)中的每对可耦合到感测放大器组230中的相应感测放大器，且经延伸或经组合数字线分段中的每一个(例如，经由DL连接器240(1)到(4)中的相应一个耦合在一起的成对数字线分段206(1)到(2)中的对)可耦合到感测放大器组220(2)中的相应感测放大器。
DL连接器240(1)到(4)可形成为跨越由感测放大器组230占用的区域或区，以将一个数字线分段206(1)连接到对应数字线分段206(2)。DL连接器240(1)到(4)可使用与成对数字线分段205(1)到(2)、成对数字线分段206(1)到(2)相同的层在结构上形成。DL连接器240(1)到(4)中的每一个可由导电材料构成。例如，可至少部分使用第一金属层形成数字线分段205(1)、数字线分段205(2)、数字线分段206(1)、数字线分段206(2)及DL连接器240(1)到(4)。可使用在第一金属层上方或下方的第二金属层部分形成所述一组感测放大器230。在一些实例中，第二金属层可在第一金属层上方或下方。
在一些实例中，存储器阵列200可实施经堆叠或3D架构，使得内存储器212、内存储器阵列垫213及边缘存储器阵列垫210包含多个经堆叠或3D存储器阵列垫。在一些实例中，内存储器阵列垫212、内存储器阵列垫213及边缘存储器阵列垫210可实施1T1C架构，其中数字线204中的每一个以及数字线对205(1)到(2)及206(1)到(2)耦合到每一行(例如，由共同字线(未示出)激活)处的单个单元。在其它实例中，内存储器阵列垫212、内存储器阵列垫213及边缘存储器阵列垫210可实施2T2C架构，其中数字线204中的每一个以及数字线对205(1)到(2)及206(1)到(2)耦合到两个平行存储器单元行(例如，响应于不同相应字线而独立地激活的每一行)。
成对数字线分段205(1)到(2)及成对数字线分段206(1)到(2)中的每一个别数字线分段可具有为内存储器阵列垫212的数字线分段204的长度的一半的长度(例如，基于存储器单元(未示出)的经耦合行的数目)。例如，数字线分段205(1)、数字线分段205(2)、数字线分段206(1)及数字线分段206(2)中的每一个可具有为N千(NK)行的长度，且数字线分段204中的每一个可具有为2NK行的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。
经组合或经延伸数字线分段(例如，通过DL连接器240(1)到(4)中的一个连接在一起的成对数字线分段206(1)到(2))的NK加NK或2NK长度可匹配数字线分段204中的每一个的2NK长度。例如，包含DL连接器240(1)及数字线204(1)的经组合或经延伸数字线分段可形成耦合到感测放大器组220(2)中的特定感测放大器的互补2NK长度数字线。耦合到感测放大器组220(1)、感测放大器组220(2)或感测放大器组230中的任一个中的任何感测放大器的一对数字线的相对长度差异可由于电容及阻抗差异而不利地影响感测放大器的操作。因此，因为数字线分段205(1)及数字线分段205(2)具有共同NK长度，所以耦合到成对数字线分段205(1)到(2)中的个别对的感测放大器组230中的感测放大器可在经耦合数字线分段205(1)及205(2)上经历类似电容及阻抗负载。类似地，因为数字线分段204及经组合或经延伸数字线分段(例如，经由DL连接器240(1)到(4)耦合在一起的一对数字线分段206(1)到(2))中的每一个具有共同2NK长度，所以感测放大器组220(2)中的感测放大器可经历类似电容及阻抗负载。耦合到感测放大器组220(1)的数字线具有具共同数字线长度的类似架构。
在一些实例中，感测放大器组230中的感测放大器可示意性地类似于感测放大器组220(1)及感测放大器组220(2)中的感测放大器。在一些实例中，感测放大器组230中的感测放大器的组件可具有与感测放大器组220(1)及感测放大器组220(2)的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相比于感测放大器组220(1)及感测放大器组220(2)中的感测放大器，感测放大器组230(1)中的感测放大器具有小于感测放大器组220(1)及感测放大器组220(2)中的感测放大器的组件可产生用于感测放大器组230中的感测放大器的较小布局区域。在其它实例中，感测放大器组230可示意性地不同于感测放大器组220(1)及感测放大器组220(2)。例如，感测放大器组230可包含基本感测放大器电路，且除了基本感测放大器电路以外，感测放大器组220(1)及感测放大器组220(2)可包含阈值电压补偿电路，以适应在较长数字线分段204及数字线分段206(1)、DL连接器240(1)到(4)中的一个与数字线分段206(2)的相应组合上感测数据。
虽然图2描绘具有8个数字线分段204的内存储器阵列垫212，且描绘具有8对数字线分段(例如，4对数字线分段205(1)到(2)及4对数字线分段206(1)到(2))的所述一对边缘存储器阵列垫210，但应了解，内存储器阵列垫212及所述一对边缘存储器阵列垫210(1)到(2)中的每一个可包含超过8个数字线分段。
图3说明根据本发明的实施例的存储器阵列300的一部分的平面图。存储器阵列300包含：具有两个区段310(1)到(2)的边缘存储器阵列垫310、内存储器阵列垫312、内存储器阵列垫313的一部分、定位在内存储器阵列垫312与内存储器阵列垫313之间的感测放大器组320(1)、定位在内存储器阵列垫312与边缘存储器阵列垫310(1)到(2)之间的感测放大器组320(2)、定位在边缘存储器阵列垫310的区段310(1)与(2)之间的感测放大器组330。图1的存储器单元阵列145及/或图2的存储器阵列200可实施图3的存储器阵列300。
内存储器阵列垫312可包含个别数字线(例如，位线、存取线或数据I/O线)分段，其中数字线分段的第一集合耦合到感测放大器组320(1)，且与第一集合交错的数字线分段的第二集合耦合到感测放大器组320(2)。内存储器阵列垫313可包含数字线的类似布置，其中第一集合耦合到感测放大器组320(1)。
边缘存储器阵列垫310可包含成对数字线分段305(1)到(2)，其中每对具有耦合到边缘存储器阵列垫310的第一区段310(1)的一个数字线分段305(1)，及耦合到边缘存储器阵列垫310的第二区段310(2)的另一数字线分段305(2)。成对数字线分段305(1)到(2)可耦合到感测放大器组330。边缘存储器阵列垫310可进一步包含成对数字线分段306(1)到(2)，其中每对具有耦合到边缘存储器阵列垫310的第一区段310(1)的一个数字线分段306(1)，及耦合到边缘存储器阵列垫310的第二区段310(2)的另一数字线分段306(2)。成对数字线分段306(1)到(2)可经由DL连接器340(1)到(6)中的相应一个耦合在一起以形成经组合或经延伸数字线分段。成对数字线分段305(1)到(2)可与成对数字线分段306(1)到(2)交错。成对数字线分段305(1)到(2)中的每对可耦合到感测放大器组330中的相应感测放大器，且经延伸或经组合数字线分段中的每一个(例如，经由DL连接器340(1)到(4)中的相应一个耦合在一起的成对数字线分段306(1)到(2)中的对)可耦合到感测放大器组320(2)中的相应感测放大器。
DL连接器340(1)到(4)可形成为跨越感测放大器组330占用的区域或区，以将一个数字线分段306(1)连接到对应数字线分段306(2)。DL连接器340(1)到(4)可使用与成对数字线分段305(1)到(2)、成对数字线分段306(1)到(2)相同的层在结构上形成。DL连接器340(1)到(4)中的每一个可由导电材料构成。例如，可至少部分使用第一金属层形成数字线分段305(1)、数字线分段305(2)、数字线分段306(1)、数字线分段306(2)及DL连接器340(1)到(4)。可使用在第一金属层上方或下方的第二金属层部分形成所述一组感测放大器330。在一些实例中，第二金属层可在第一金属层上方或下方。
在一些实例中，存储器阵列300可实施经堆叠或3D架构，使得内存储器312、内存储器阵列垫313及边缘存储器阵列垫310包含多个经堆叠或3D存储器阵列垫。在一些实例中，内存储器阵列垫312、内存储器阵列垫313及边缘存储器阵列垫310可实施1T1C架构，其中内存储器阵列垫312及内存储器阵列垫313的数字线中的每一个以及数字线对305(1)到(2)及306(1)到(2)耦合到每一行(例如，由共同字线(未示出)激活)处的单个单元。在其它实例中，内存储器阵列垫312、内存储器阵列垫313及边缘存储器阵列垫310可实施2T2C架构，其中内存储器阵列垫312及内存储器阵列垫313的数字线中的每一个，以及数字线对305(1)到(2)及306(1)到(2)耦合到两个平行存储器单元行(例如，响应于不同相应字线而独立地激活的每一行)。
成对数字线分段305(1)到(2)及成对数字线分段306(1)到(2)中的每一个别数字线分段可具有为内存储器阵列垫312的数字线分段304的长度的一半的长度(例如，基于存储器单元(未示出)的经耦合行的数目)。例如，数字线分段305(1)、数字线分段305(2)、数字线分段306(1)及数字线分段306(2)中的每一个可具有为N千(NK)行的长度，且数字线分段304中的每一个可具有为2NK行的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。
经组合或经延伸数字线分段(例如，通过DL连接器340(1)到(4)中的一个连接在一起的成对数字线分段306(1)到(2))的NK加NK或2NK长度可匹配数字线分段304中的每一个的2NK长度。例如，包含DL连接器340(1)及内存储器阵列垫312的数字线的经组合或经延伸数字线分段可形成耦合到感测放大器组320(2)中的特定感测放大器的互补2NK长度数字线。耦合到感测放大器组320(1)、感测放大器组320(2)或感测放大器组330中的任一个中的任何感测放大器的一对数字线的相对长度差异可由于电容及阻抗差异而不利地影响感测放大器的操作。因此，因为数字线分段305(1)及数字线分段305(2)具有共同NK长度，所以耦合到成对数字线分段305(1)到(2)中的个别对的感测放大器组330中的感测放大器可在经耦合数字线分段305(1)及305(2)上经历类似电容及阻抗负载。类似地，因为数字线分段304及经组合或经延伸数字线分段(例如，经由DL连接器340(1)到(4)耦合在一起的一对数字线分段306(1)到(2))中的每一个具有共同2NK长度，所以感测放大器组320(2)中的感测放大器可经历类似电容及阻抗负载。耦合到感测放大器组320(1)的数字线具有具共同数字线长度的类似架构。
在一些实例中，感测放大器组330中的感测放大器可示意性地类似于感测放大器组320(1)及感测放大器组320(2)中的感测放大器。在一些实例中，感测放大器组330中的感测放大器的组件可具有与感测放大器组320(1)及感测放大器组320(2)的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相比于感测放大器组320(1)及感测放大器组320(2)中的感测放大器，感测放大器组330(1)中的感测放大器具有小于感测放大器组320(1)及感测放大器组320(2)中的感测放大器的组件可产生用于感测放大器组330中的感测放大器的较小布局区域。在其它实例中，感测放大器组330可示意性地不同于感测放大器组320(1)及感测放大器组320(2)。例如，感测放大器组330可包含基本感测放大器电路，且除了基本感测放大器电路以外，感测放大器组320(1)及感测放大器组320(2)可包含阈值电压补偿电路，以适应在较长数字线分段304及数字线分段306(1)、DL连接器340(1)到(4)中的一个与数字线分段306(2)的相应组合上感测数据。
虽然图3描绘具有8个数字线分段304的内存储器阵列垫312，且描绘具有8对数字线分段(例如，4对数字线分段305(1)到(2)及4对数字线分段306(1)到(2))的所述一对边缘存储器阵列垫310，但应了解，内存储器阵列垫312及所述一对边缘存储器阵列垫310(1)到(2)中的每一个可包含超过8个数字线分段。
图4说明根据本发明的实施例的实施1T1C架构的存储器阵列400的一部分的示意图的透视图。存储器阵列400包含：边缘存储器阵列垫410、定位在边缘存储器阵列垫410中的感测放大器组430，及定位在边缘存储器阵列垫410与内存储器阵列垫(未示出)之间的感测放大器430。在一些实例中，图1的存储器单元阵列145、图2的存储器阵列200及/或图3的存储器阵列300中的任一个可实施存储器阵列400的部分中的一或多个。
边缘存储器阵列垫410可包含布置在感测放大器430的任一侧上且耦合到所述感测放大器的一对数字线分段405(1)到(2)。边缘存储器阵列垫410可进一步包含一对数字线分段406(1)到(2)，其布置于DL连接器440的任一侧上且经由所述DL连接器耦合在一起以形成经组合或经延伸数字线分段，其中406(1)耦合到感测放大器420。所述一对数字线分段405(1)到(2)可与所述一对数字线分段406(1)到(2)交错。
DL连接器440可形成为跨越由感测放大器430占用的区域以将数字线分段406(1)连接到数字线分段406(2)。DL连接器440可使用与所述一对数字线分段405(1)到(2)、所述一对数字线分段406(1)到(2)相同的层在结构上形成，其中感测放大器430及感测放大器420使用不同层形成。DL连接器440可由导电材料构成。
所述一对数字线分段405(1)到(2)及所述一对数字线分段406(1)到(2)中的每一个别数字线分段可具有共同长度(例如，基于存储器单元450(1)到(4)的经耦合行的数目)。例如，数字线分段406(2)可耦合到在与耦合到数字线分段405(2)的存储器单元450(2)相同的行中的存储器单元450(1)(例如，响应于经耦合字线WL0，分别由T1及T2晶体管激活)。类似地，数字线分段406(1)可耦合到在与耦合到数字线分段405(1)的存储器单元450(4)相同的行中的存储器单元450(3)(例如，响应于经耦合字线WL1，分别由T1及T2晶体管激活)。数字线分段405(1)、数字线分段405(2)、数字线分段406(1)及数字线分段406(2)中的每一个可具有为存储器单元的N千(NK)行的长度。经由DL连接器440将所述一对数字线分段406(1)到(2)耦合在一起可提供长度为2NK行的数字线分段，以匹配内存储器阵列的数字线分段的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。
在一些实例中，感测放大器430可示意性地类似于感测放大器420。在一些实例中，感测放大器430的组件可具有与感测放大器420的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相比于感测放大器420，具有小于感测放大器420的组件的感测放大器430可产生用于感测放大器430的较小布局区域。在其它实例中，感测放大器430可示意性地不同于感测放大器420。例如，感测放大器430可包含基本感测放大器电路，且除了基本感测放大器电路之外，感测放大器420还可包含阈值电压补偿电路，以适应在较长数字线分段及数字线分段406(1)、DL连接器440与存取线分段406(2)的相应组合上感测数据。
图5说明根据本发明的实施例的实施2T2C架构的存储器阵列500的一部分的示意图的透视图。存储器阵列500包含边缘存储器阵列垫510、定位在边缘存储器阵列垫510中的感测放大器组530，及定位在边缘存储器阵列垫510与内存储器阵列垫(未示出)之间的感测放大器530。在一些实例中，图1的存储器单元阵列145、图2的存储器阵列200及/或图3的存储器阵列300中的任一个可实施存储器阵列500的部分中的一或多个。
边缘存储器阵列垫510可包含布置在感测放大器530的任一侧上且耦合到所述感测放大器的一对数字线分段505(1)到(2)。边缘存储器阵列垫510可进一步包含一对数字线分段506(1)到(2)，其布置在DL连接器540的任一侧上且经由所述DL连接器耦合在一起以形成经组合或经延伸数字线分段，其中506(1)耦合到感测放大器520。所述一对数字线分段505(1)到(2)可与所述一对数字线分段506(1)到(2)交错。
DL连接器540可形成为跨越由感测放大器530占用的区域以将数字线分段506(1)连接到数字线分段506(2)。DL连接器540可使用与所述一对数字线分段505(1)到(2)、所述一对数字线分段506(1)到(2)相同的层在结构上形成，其中感测放大器530及感测放大器520使用不同层形成。DL连接器540可由导电材料构成。
所述一对数字线分段505(1)到(2)及所述一对数字线分段506(1)到(2)中的每一个别数字线分段可具有共同长度(例如，基于存储器单元550(1)到(4)及存储器单元552(1)到(4)的经耦合行的数目)。例如，数字线分段506(2)可耦合到在与耦合到数字线分段505(2)的存储器单元550(2)相同的行中的存储器单元550(1)(例如，响应于经耦合字线WL0，分别由T1及T2晶体管激活)。数字线分段506(2)可进一步耦合到在与耦合到数字线分段505(2)的存储器单元552(2)相同的行中的存储器单元552(1)(例如，响应于经耦合字线WL1，分别由T1及T2晶体管激活)。类似地，数字线分段506(1)可耦合到在与耦合到数字线分段505(1)的存储器单元550(4)相同的行中的存储器单元550(3)(例如，响应于经耦合字线WL3，分别由T1及T2晶体管激活)。最后，数字线分段506(2)可进一步耦合到在与耦合到数字线分段505(2)的存储器单元552(4)相同的行中的存储器单元552(3)(例如，响应于经耦合字线WL4，分别由T1及T2晶体管激活)。数字线分段505(1)、数字线分段505(2)、数字线分段506(1)及数字线分段506(2)中的每一个可具有为存储器单元的N千(NK)行的长度。经由DL连接器540将所述一对数字线分段506(1)到(2)耦合在一起可提供长度为2NK行的数字线分段，以匹配内存储器阵列的数字线分段的长度。在一些实例中，N可等于任何整数，例如1、2、4、8等。
在一些实例中，感测放大器530可示意性地类似于感测放大器520。在一些实例中，感测放大器530的组件可具有与感测放大器520的示意性共同组件不同(例如，较小)的大小，以适应数字线分段长度差异(例如，NK对比2NK)。相比于感测放大器520，具有小于感测放大器520的组件的感测放大器530可产生用于感测放大器530的较小布局区域。在其它实例中，感测放大器530可示意性地不同于感测放大器520。例如，感测放大器530可包含基本感测放大器电路，且除了基本感测放大器电路之外，感测放大器520可包含阈值电压补偿电路，以适应在较长数字线分段及数字线分段506(1)、DL连接器540与存取线分段506(2)的相应组合上感测数据。
图6为根据本发明的实施例的(例如，基本或传统)感测放大器600的电路图。感测放大器600可包含于图1的感测放大器150中的一或多个中。在一些实例中，图2的感测放大器组220(1)、220(2)、230，图3的感测放大器组320(1)、320(2)、230中的任一个，图4的感测放大器420或430中的任一个，或图5的感测放大器520或530中的任一个可实施感测放大器600中的一或多个。感测放大器600可包含第一类型的晶体管(例如，p型场效应晶体管(PFET))610、611，其具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))612、613的漏极的漏极。第一类型的晶体管610、611及第二类型的晶体管612、613形成包含第一反相器及第二反相器的互补晶体管反相器，所述第一反相器包含晶体管610及612，所述第二反相器包含晶体管611及613。第一类型的晶体管610、611可耦合到P感测放大器控制线(例如，激活信号ACT)，所述控制线可在有源“高”电平下提供供应电压(例如，阵列电压VARY)。第二类型的晶体管612、613可耦合到N感测放大器控制线(例如，行N感测锁存信号RNL)，所述控制线可在有源“低”电平下提供参考电压(例如，接地(GND)电压)。感测放大器600可分别通过数字(或位)线DL 620及/DL 621感测及放大应用于感测节点614、615的数据状态。数字线DL 620及/DL 621(感测节点614及615)可分别通过第二类型的晶体管661及662耦合到本地输入/输出节点A及B(LIOA/B)，所述第二类型的晶体管可在列选择信号CS处于作用中时显现为导电的。LIOT及LIOB可分别对应于图1的LIOT/B线。
感测放大器600可进一步包含晶体管618、619，其中晶体管618可将感测节点614耦合到全局电力总线650，且晶体管619可将感测节点614耦合到感测节点615。全局电力总线650可耦合到被配置成提供预充电电压VPCH的节点。在一些实例中，VPCH电压是位线预充电电压VBLP。在一些实例中，可在感测操作的一些阶段期间将VPCH电压设置为VARY电压。阵列电压VARY的电压可小于位线预充电电压VBLP的电压。在一些实例中，位线预充电电压VBLP可大约为阵列电压VARY的一半。晶体管618及619可响应于提供于晶体管618及619的栅极上的平衡信号AAGTEQ及AABLEQ而将全局电力总线650耦合到感测节点614及615。
在操作中，感测放大器600可被配置成响应于所接收控制信号(例如，ACT及RNL信号、AABLEQ及AAGTEQ均衡信号以及CS信号)而感测数字线DL 620及/DL 621上的经耦合存储器单元的数据状态。控制信号可由解码器电路提供，例如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路(例如，图1的存储器组BANK0到N的存储器单元阵列145的控制电路)中的任一个或其任一组合。感测操作可包含初始预充电/均衡阶段及感测阶段。
在感测操作的初始预充电/均衡阶段期间，可以VPCH电压对感测节点614及615进行预充电。例如，全局电力总线650可供应有VPCH电压，且AAGTEQ及AABLEQ信号可分别处于其作用中状态。因此，当在初始预充电或待用阶段中时，数字线DL 620及/DL 621以及感测节点614及615中的每一个可经预充电到预充电电压VPCH。在一些实例中，VPCH电压可大约为阵列电压的一半。
在初始预充电/均衡阶段的结束或感测阶段的开始处，可将与感测操作相关联的字线WL设置为作用中状态。在一些其它实例中，可在阈值电压补偿阶段期间激活字线WL。
在感测阶段期间，感测放大器600可感测耦合到数字线DL 620或/DL 621的存储器单元的数据状态。在激活字线WL之后，ACT信号及RNG信号被激活且分别被设置为逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)。在感测阶段期间，接着用阈值电压补偿电压执行感测及放大操作以平衡第二类型的晶体管612及613的响应。例如，响应于存储器单元通过其相应存取装置耦合到数字线DL 620或/DL 621，在数字线DL 620与/DL 621之间产生了电压差。在第二类型的晶体管612、613的源极开始通过完全激活的RNL信号拉至接地，且栅极耦合到具有略微较高电压的数字线DL 620或/DL 621的第二类型的晶体管612、613中的一个开始导通时，由第二类型的晶体管612、613感测电压差。当经由数字线DL 620耦合到感测节点614的存储器单元存储例如高数据状态时，晶体管613可开始导通。另外，当具有略微较低电压的感测节点615的电压通过导通晶体管613降低时，另一晶体管612可变得较不导电。因此，略微较高及较低电压被放大到逻辑高及逻辑低电压。
在感测到存储器单元的数据状态且感测节点614、615各自被拉至ACT信号及RNL信号电压中的相应一个之后，可响应于读取命令而执行读取。例如，可激活CS信号(例如，响应于读取命令)，数字线DL 620及/DL 621(例如，在感测节点614及615处)可耦合到LIO节点(LIOT及LIOB)，且可将数据输出提供到LIO节点。因此，可从LIO节点读出数据。在读取操作完成之后，可将CS信号设置为非作用中状态。可针对后续感测操作重新开始所述过程。
图7为根据本发明的实施例的阈值电压补偿(VtC)感测放大器700的电路图。VtC感测放大器700可包含于图1的感测放大器150中的一或多个中。在一些实例中，图2的感测放大器组220(1)、220(2)、230，图3的感测放大器组320(1)、320(2)、230中的任一个，图4的感测放大器420或430中的任一个，或图5的感测放大器520或530中的任一个可实施VtC感测放大器700中的一或多个。VtC感测放大器700可包含第一类型的晶体管(例如，p型场效应晶体管(PFET))710、711，其具有分别耦合到第二类型的晶体管(例如，n型场效应晶体管(NFET))712、713的漏极的漏极。第一类型的晶体管710、711及第二类型的晶体管712、713形成包含第一反相器及第二反相器的互补晶体管反相器，所述第一反相器包含晶体管710及712，所述第二反相器包含晶体管711及713。第一类型的晶体管710、711可耦合到P感测放大器控制线(例如，激活信号ACT)，所述控制线可在有源“高”电平下提供供应电压(例如，阵列电压VARY)。第二类型的晶体管712、713可耦合到N感测放大器控制线(例如，行N感测锁存信号RNL)，所述控制线可在有源“低”电平下提供参考电压(例如，接地(GND)电压)。VtC感测放大器700可分别通过数字(或位)线DL 720及/DL 721感测及放大应用于感测节点714、715的数据状态。可为耦合到第二类型的晶体管712、713的漏极的肠节点的节点716及717可经由隔离晶体管751及752耦合到数字线DL 720及/DL 721。隔离晶体管751及752可由隔离信号ISO0及ISO1控制。数字线DL 720及/DL 721(感测节点714及715)可分别通过第二类型的晶体管761及762耦合到本地输入/输出节点A及B(LIOA/B)，所述第二类型的晶体管可在列选择信号CS处于作用中时显现为导电的。LIOT及LIOB可分别对应于图1的LIOT/B线。
VtC感测放大器700可进一步包含额外第二类型的晶体管731、732，所述晶体管具有耦合到感测节点715及714的漏极，以及耦合到肠节点716及717以及第二类型的晶体管712及713的漏极两者的源极。第二类型的晶体管731、732的栅极可接收位线补偿信号AABLCP，且可为第二类型的晶体管712与713之间的阈值电压不平衡提供电压补偿。VtC感测放大器700可进一步包含晶体管718、719，其中晶体管718可将肠节点716耦合到全局电力总线750，且晶体管719可将肠节点716耦合到肠节点717。全局电力总线750可耦合到被配置成提供预充电电压VPCH的节点。在一些实例中，VPCH电压是位线预充电电压VBLP。在一些实例中，可在感测操作的一些阶段期间将VPCH电压设置为VARY电压。阵列电压VARY的电压可小于位线预充电电压VBLP的电压。在一些实例中，位线预充电电压VBLP可大约为阵列电压VARY的一半。晶体管718及719可响应于提供于晶体管718及719的栅极上的平衡信号AAGTEQ及AABLEQ而将全局电力总线750耦合到肠节点716及717。
在操作中，VtC感测放大器700可被配置成响应于所接收控制信号(例如，ISO0/ISO1隔离信号、ACT及RNL信号、AABLEQ及AAGTEQ均衡信号、CS信号以及AABLCP信号)而感测数字线DL 720及/DL 721上的经耦合存储器单元的数据状态。控制信号可由解码器电路提供，例如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路(例如，图1的存储器组BANK0到N的存储器单元阵列145的控制电路)中的任一个或其任一组合。感测操作可包含若干阶段，例如初始预充电或待用阶段、补偿阶段、肠均衡阶段及感测阶段。
在感测操作的初始预充电或待用阶段期间，可以VPCH电压对肠节点716及717进行预充电。例如，全局电力总线750可供应有VPCH电压，且AABLCP信号、ISO0/ISO1信号以及AAGTEQ及AABLEQ信号可分别处于其作用中状态。因此，当在初始预充电或待用阶段中时，数字线DL 720及/DL 721、感测节点714及715以及肠节点716及717中的每一个可经预充电到预充电电压VPCH。在一些实例中，VPCH电压可大约为阵列电压的一半。
在初始预充电或待用阶段之后，VtC感测放大器700可进入阈值电压补偿阶段，其中从VPCH电压(例如，VBLP电压)对数字线DL 720及/DL 721上的电压进行偏压，以补偿(例如，提供阈值电压补偿)晶体管712、713之间的阈值电压差。在补偿阶段期间，ISO0及ISO1信号以及AAGTEQ及AABLEQ信号可被设置成相应非作用中状态，以停用晶体管751、752、718及719。AABLCP信号可保持处于作用中状态以启用晶体管331及332，以分别将节点714及715耦合到肠节点717及716。另外，晶体管712的漏极及栅极可耦合，且晶体管713的漏极及栅极可耦合。在阈值电压补偿阶段结束时，AABLCP信号可转变到非作用中状态，此停用晶体管731及732且分别将节点714及715从肠节点717及716解耦。
在肠均衡阶段期间，肠节点717及716可从数字线DL 720及/DL 721解耦，且可彼此耦合以将肠节点716、717之间的电压均衡到VPCH电压。在此阶段期间，AAGTEQ及AABLEQ信号可转变到作用中状态。当AABLCP信号被设置为非作用中状态时，晶体管732及731可将节点714及715从肠节点717及716解耦。当平衡信号AAGTEQ及AABLEQ被设置成作用中状态时，晶体管718及719可将来自全局电力总线750的VPCH电压耦合到肠节点716、717。当ISO0及ISO1信号被设置成非作用中状态时，隔离晶体管751及752可将肠节点717及716从数字线DL 720及/DL 721解耦。在肠节点716及717经预充电到VPCH电压之后，AAGTEQ及AABLEQ信号可被设置成非作用中状态以停用晶体管718及719。而且，在肠均衡阶段期间，可将与感测操作相关联的字线WL设置成作用中状态。在一些其它实例中，可在阈值电压补偿阶段期间激活字线WL。
在感测阶段期间，VtC感测放大器700可感测耦合到数字线DL 720或/DL 721的存储器单元的数据状态。最初，可将ISO0及ISO1隔离信号设置为作用中状态，接着激活ACT信号及RNG信号并分别将其设置为逻辑高电平(例如，VARY电压)及逻辑低电平(例如，GND电压)。响应于ISO0及ISO1隔离信号转变到作用中状态，ISO晶体管751可将数字线DL 720耦合到肠节点716，且ISO晶体管752可将数字线/DL 721耦合到肠节点717。在感测阶段期间，接着用阈值电压补偿电压执行感测及放大操作以平衡第二类型的晶体管712及713的响应。例如，响应于存储器单元(例如，图2的存储器单元240(0)到(N)或存储器单元241(0)到(N)中的一个)通过其相应存取装置耦合到数字线DL 720或/DL 721，在数字线DL 720与/DL 721之间(例如，经由肠节点716及717)产生了电压差。在第二类型的晶体管712、713的源极开始通过完全激活的RNG信号拉至接地，且栅极耦合到具有略微较高电压的数字线DL 720或/DL721的第二类型的晶体管712、713中的一个开始导通时，由第二类型的晶体管712、713感测电压差。当通过数字线DL 720耦合到肠节点716的存储器单元存储例如高数据状态时，晶体管713可开始导通。另外，当具有略微较低电压的肠节点717的电压通过导通晶体管713降低时，另一晶体管712可变得较不导电。因此，在隔离信号ISO0及ISO1处于作用中状态时，略微较高及较低电压被放大到逻辑高及逻辑低电压。
因为隔离信号ISO0及ISO1被设置成处于作用中，以在激活感测放大器(例如，将ACT信号及RNL信号设置成处于作用中)之前将肠节点716、717耦合到相应数字线DL720及/DL 721，所以可分别将肠节点716、717(例如，以及数字线DL 720及/DL 721)稳定地驱动到ACT及RL电压。
在感测到存储器单元的数据状态且感测节点714、715各自被拉至ACT信号及RNL信号电压中的相应一个之后，可响应于读取命令而执行读取。例如，可激活CS信号(例如，响应于读取命令)，数字线DL 720及/DL 721(例如，在感测节点714及715处)可耦合到LIO节点(LIOT及LIOB)，且可将数据输出提供到LIO节点。因此，可从LIO节点读出数据。在读取操作完成之后，可将CS信号设置为非作用中状态。可针对后续感测操作重新开始所述过程。
从前述内容应了解，尽管本文中已出于说明的目的描述了本发明的具体实施例，但可在不脱离本发明的精神及范围的情况下进行各种修改。因此，本发明不受除所附权利要求书之外的限制。

Claims (20)

1.一种设备，其包括：
第一存储器阵列垫，其包括在第一方向上形成且耦合到第一计数的存储器单元行的存取线分段；
第二存储器阵列垫，其邻近于所述第一存储器阵列垫的边缘形成，所述第二存储器阵列垫包括：
第一对存取线分段，其在所述第一方向上形成，其中所述第一对存取线分段通过相应空间彼此分离，其中所述第一对存取线分段中的每一个耦合到第二计数的存储器单元行；
第二对存取线分段，其在所述第一方向上形成且邻近所述第一对存取线分段，其中所述第二对存取线分段经由存取线连接器跨越所述相应空间连接以形成经组合存取线分段，其中所述第二对存取线分段中的每一个耦合到所述第二计数的存储器单元行；及
第一感测放大器，其形成于所述第一存储器阵列垫与所述第二存储器阵列垫之间的区域下，其中所述第一感测放大器耦合到所述第一存储器阵列垫的所述存取线分段及所述经组合存取线分段；及
第二感测放大器，其形成于所述相应空间下且耦合到所述第一对存取线分段中的每一个。
2.根据权利要求1所述的设备，其中使用经堆叠架构形成第一边缘存储器阵列垫及第二边缘存储器阵列垫。
3.根据权利要求1所述的设备，其中所述第一边缘存储器阵列垫及所述第二边缘存储器阵列垫各自包含使用一个晶体管、一个电容器架构形成的相应存储器单元。
4.根据权利要求1所述的设备，其中所述第一边缘存储器阵列垫及所述第二边缘存储器阵列垫各自包含使用两个晶体管、两个电容器架构形成的相应存储器单元。
5.根据权利要求1所述的设备，其中使用与所述第一对存取线分段及所述第二对存取线分段共同的金属层形成所述存取线连接器。
6.根据权利要求1所述的设备，其中存储器单元行的所述第一计数大于存储器单元行的所述第二计数。
7.根据权利要求1所述的设备，其中所述第一感测放大器示意性地类似于所述第二感测放大器。
8.根据权利要求1所述的设备，其中所述第一感测放大器示意性地不同于所述第二感测放大器。
9.根据权利要求1所述的设备，其中所述第一感测放大器包含阈值电压补偿电路。
10.根据权利要求1所述的设备，其中使用互补金属氧化物半导体CMOS阵列下工艺形成所述第一感测放大器及所述第二感测放大器。
11.一种设备，其包括：
边缘存储器阵列垫，其包括：
第一区段，其包括在第一方向上形成的第一多个交错存取线分段，其中所述第一多个交错存取线分段中的每一个耦合到一定计数的存储器单元行；
第二区段，其在所述第一方向上与所述第一区段的邻近边缘分离一定空间，且包括在所述第一方向上延伸的第二多个交错存取线分段，其中所述第二多个交错存取线分段中的每一个耦合到所述计数的存储器单元行；及
感测放大器组，其包括在所述边缘存储器阵列垫上方或下形成于所述第一区段的所述邻近边缘与所述第二区段之间的所述空间中的多个感测放大器，其中所述多个感测放大器耦合到所述第一多个交错存取线分段的第一子集及所述第二多个交错存取线分段的第一子集；及
多个存取线连接器，其被配置成跨越所述空间延伸以将所述第一多个交错存取线分段的第二子集耦合到所述第二多个交错存取线分段的第二子集，以形成多个经延伸线分段。
12.根据权利要求11所述的设备，其中所述多个存取线连接器形成于与所述第一多个交错存取线分段相同的金属层处。
13.根据权利要求11所述的设备，其进一步包括第二感测放大器组，所述第二感测放大器组包括邻近所述第一区段的所述邻近边缘形成于所述边缘存储器阵列垫上方或下的第二多个感测放大器，其中所述第二多个感测放大器耦合到所述多个经延伸线分段。
14.根据权利要求13所述的设备，其中所述多个感测放大器示意性地不同于所述第二多个感测放大器。
15.根据权利要求14所述的设备，其中所述第二多个感测放大器各自包含阈值电压补偿电路。
16.根据权利要求12所述的设备，其中所述感测放大器组在垂直于所述第一多个交错存取线分段的方向上延伸。
17.一种方法，其包括：
通过以下操作形成存储器阵列的边缘存储器阵列垫：
形成多个存取线分段对，其中所述多个存取线分段对中的每一个在共同区处分离；
在所述边缘存储器阵列垫下形成垂直于所述多个存取线分段对沿着所述共同区延伸的一组感测放大器，其中相应感测放大器耦合到所述多个存取线分段对中的奇数对；
形成多个存取线连接器，所述多个存取线连接器被配置成在与所述多个存取线分段对相同的层级处跨越所述共同区延伸，其中所述多个存取线对中的每一个被配置成跨越所述共同区将所述多个存取线分段对中的相应偶数对电耦合在一起，以形成相应经组合存取线。
18.根据权利要求17所述的方法，其进一步包括：
使用第一金属层形成所述多个存取线分段对及所述多个存取线连接器；及
使用第二金属层形成所述一组感测放大器。
19.根据权利要求17所述的方法，其进一步包括使用互补金属氧化物半导体CMOS阵列下工艺形成所述一组感测放大器。
20.根据权利要求17所述的方法，其进一步包括沿着与所述共同区域相对的边缘在所述边缘存储器阵列垫下形成第二组感测放大器，其中第二感测放大器被配置成耦合到所述经组合存取线分段及内存储器阵列垫的存取线分段。
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