CN116417039A - 存储器装置布局 - Google Patents

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CN116417039A CN202211083619.4A CN202211083619A CN116417039A CN 116417039 A CN116417039 A CN 116417039A CN 202211083619 A CN202211083619 A CN 202211083619A CN 116417039 A CN116417039 A CN 116417039A
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Abstract

本申请涉及存储器装置布局。一种存储器装置包含存储器分区。所述存储器分区包含：存储器区，其包括耦合到所述存储器区的字线的存储器元件；感测放大器区，其包括耦合到所述存储器元件以感测所述存储器元件的数据状态的感测放大器；子字线区，其耦合到所述存储器区的所述字线；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处。所述微隙包含第一多个晶体管，所述第一多个晶体管在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。

Description

存储器装置布局
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及存储器布局技术和装置。
背景技术
例如动态随机存取存储器(DRAM)的半导体存储器装置可将数据作为位存储在使用电容器和晶体管实施的存储器单元中。举例来说，电容器的电荷状态(例如，充电或放电)可确定存储器单元将“1”还是“0”存储为二进制值。可将大量存储器单元连同额外逻辑一起封入半导体存储器装置中，所述额外逻辑例如使得能够将数据读取到存储器单元、写入来自存储器单元的数据和刷新存储器单元中的数据。
然而，随着存储器单元的密度增大，可供用于存储器装置的存取中利用的额外逻辑的可用区域减小。出于这种考虑，期望提供允许存储器密度增加同时仍允许存在存取逻辑的布局和/或电路系统。本公开的实施例可针对于上文所阐述的一或多个问题。
发明内容
本公开的一方面提供一种存储器装置，其包括：所述存储器装置的存储器分区，其中所述存储器分区包括：存储器区，其包括耦合到所述存储器区的字线的存储器元件；感测放大器区，其包括感测放大器，所述感测放大器耦合到所述存储器元件以感测所述存储器元件的数据状态；子字线区，其耦合到所述存储器区的所述字线；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：第一多个晶体管，其在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。
本公开的另一方面提供一种装置，其包括：感测放大器区，其包括感测放大器，所述感测放大器耦合到存储器元件以感测所述存储器元件的数据状态；子字线区，其经由存取所述存储器元件的字线耦合到所述存储器元件；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：具有第一组物理特性的第一多个晶体管，其中所述第一组物理特性存在于所述感测放大器区的第二多个晶体管中；以及具有第二组物理特性的第三多个晶体管，其中所述第二组物理特性存在于所述感测放大器区的第四多个晶体管中。
本公开的另一方面提供一种方法，其包括：在存储器装置的感测放大器区的第一部分中配置具有第一组物理特性的第一多个晶体管；以及在所述存储器装置的微隙区的第二部分中配置具有所述第一组物理特性的第二组晶体管，其中所述微隙区的所述第二部分在某一方向上紧邻所述感测放大器区的所述第一部分安置，其中所述微隙区安置于所述存储器装置的所述感测放大器区与子字线区的相交处。
附图说明
图1是根据本公开的实施例的说明存储器装置的某些特征的简化框图；
图2是根据本公开的实施例的图1的存储器装置的存储器分区的一部分的框图；
图3是根据本公开的实施例的图2的感测放大器区的一部分的示意图；
图4是根据本公开的实施例的图2的存储器分区的部分的电路图；
图5是根据本公开的实施例的图1的存储器分区的一部分的第二实施例的电路图；以及
图6是根据本公开的实施例的说明图5的存储器分区的部分的感测放大器区和微隙区的一部分的示意图。
具体实施方式
下文将描述一或多个具体实施例。因致力于提供对这些实施例的简明描述，并未在说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须制定大量针对实施方案的决策以便实现开发者的具体目标，例如遵守系统相关的和商业相关的约束条件，这些约束条件在不同的实施方案之间可能不同。此外，应了解，此类开发工作可能是复杂且耗时的，但对于受益于本公开的所属领域的技术人员来说，这些都是设计、制造和生产中的常规任务。
许多电子系统可采用存储器装置来提供数据存储功能和/或促进数据处理操作的执行。若干存储器装置可使用电子存储器单元执行存储，所述电子存储器单元例如电容器、触发器、锁存器和/或反相器环等。存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置，和/或快闪存储器。
随着存储器装置和其对应存储器单元缩小，存储器装置的感测放大器和子字线解码器(SWD)区也继续缩小。这会减小SWD与感测放大器(SA)条的相交处的可用区域，因此影响外围晶体管和电路的可用空间。另外，越发需要额外晶体管作为激活装置(例如，电源装置)存在，且随着存储器装置继续缩小，可供用于这些晶体管的区域变小。因此，本文中的当前实施例描述利用SWD与SA条的相交处的区域的技术。举例来说，可通过将全等布局几何形状应用为相交区中的感测放大器来利用此区域。因此，为晶体管(例如，感测放大器的P和N共同源极上拉和下拉装置)提供了显著的装置面积，从而增加了存储器装置的效率，提高了感测裕度，改善了存储器的定时(例如，tRCD和tCCDL性能)，以及减轻了位线与存储器中的P和N共同源极上拉和下拉装置的栅极之间的耦合。额外益处包含增加了制造简易性以及减少了边沿上感测放大器的Vt失配，因为布局是连续的(例如，充当虚设装置)。
现转而参看各图，图1是说明存储器装置10的某些特性的简化框图。具体地说，图1的框图是说明存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置(包含双数据速率SRAM装置，例如双数据速率四型同步动态随机存取存储器(DDR4 SDRAM)、装置双数据速率五型同步动态随机存取存储器(DDR5 SDRAM)、装置双数据速率六型同步动态随机存取存储器(DDR6 SDRAM))、快闪存储器、其它类型的DRAM、移动RAM等或其它存储器，例如和/或相变存储器(PCM)装置和/或其它基于硫族化物的存储器，例如自选存储器(SSM)。
存储器装置10可包含多数个存储器分区12，每个存储器分区包含一或多个阵列(即，存储器阵列)。取决于整个系统的应用和设计，可利用存储器装置10上的存储器分区12的各种配置、组织和大小。举例来说，当结合DDR5 SDRAM利用时，存储器分区12可以是提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上的存储器组。每个DIMM可包含数个SDRAM存储器芯片(例如，x4、x8或x16存储器芯片)，如应了解，由此每个SDRAM存储器芯片可包含一或多个存储器组。取决于整个系统的应用和设计，可利用存储器装置10上的存储器分区12的各种其它配置、组织和大小。
存储器装置10还可包含命令接口14和输入/输出(I/O)接口16。命令接口14经配置以从外部装置提供数个信号，所述外部装置例如存储器装置10外部的处理器或控制器(例如，存储器控制器17)。在一些实施例中，总线15(或信号路径，或信号路径的另一群组)可个别地或组合地允许命令接口14与处理器或控制器(例如，存储器控制器17)之间的信号的双向传输。同样地，总线19(或信号路径，或信号路径的另一群组)可个别地或组合地允许I/O接口16与例如处理器或控制器(例如，存储器控制器17)之间的信号(包含例如数据信号)的双向传输。因此，处理器或控制器，例如存储器控制器17，可提供各种信号到存储器装置10以促进待写入到存储器装置10或从中读取的数据的传输和接收。
如应了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，以确保对所接收信号的适当处置。命令接口14可从例如处理器或控制器(例如，存储器控制器17)等外部装置接收一或多个时钟信号。同样地，命令接口接收可在时钟信号的正边沿上输入的命令(例如，读取命令、写入命令等)以及通常在正和负时钟边沿两者上传输或接收的数据。在一些实施例中，命令可具有可变时钟长度(例如，一或多个时钟用以接收命令)。
时钟输入电路18接收一或多个时钟信号且自其生成内部时钟信号CLK。在一些实施例中，内部时钟信号CLK被供应到内部时钟发生器30，例如延迟锁定环(DLL)电路。内部时钟发生器30基于所接收的内部时钟信号CLK生成相控内部时钟信号LCLK。相控内部时钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK还可被提供到存储器装置10内的各种其它组件，且可用于生成各种额外内部时钟信号。例如，可将内部时钟信号CLK提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到内部时钟发生器30以协调相控内部时钟信号LCLK的生成。相控内部时钟信号LCLK可用于对例如通过I/O接口16的数据进行计时。
此外，命令解码器32可对例如读取命令、写入命令、寄存器设置命令、激活命令等命令进行解码，且经由总线路径39提供对应于所述命令的特定存储器分区12的存取。命令解码器32还可经由例如总线路径(例如，一或多个全局布线40)将各种信号传输到一或多个寄存器38。如应了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器分区12的存取。在一个实施例中，每个存储器分区12包含控制块22，所述控制块提供必要解码(例如，行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以有助于进出存储器分区12的命令的执行。
在某些实施例中，命令解码器32或存储器装置10中的其它组件可向一或多个寄存器38提供寄存器命令，其可用于每个存储器分区12、每个控制块22(或其中的分区控制器)等的操作。举例来说，一或多个寄存器38中的一者可操作以限定存储器装置10的各种可编程操作模式和/或配置。寄存器38可包含在半导体装置中以限定例如DRAM、同步DRAM、硫族化物存储器(例如，PCM)或其它类型的存储器等各种类型的存储器组件的操作。一或多个寄存器38可经由全局布线40从命令解码器32或类似者接收各种信号。全局布线40可包含共同数据路径、共同地址路径、共同写入命令信号路径和共同读取命令信号路径。全局布线40可遍布存储器装置10，使得每个寄存器38可耦合到全局布线40。额外寄存器可涉及横跨半导体装置(例如，裸片)的额外布线，使得寄存器以通信方式耦合到对应存储器组件。
一或多个寄存器38充当在操作时由存储器控制器17存取或以其它方式可存取的寄存器的实例。存储器控制器17可存取的寄存器可跨存储器装置10分散，且这些寄存器可表示或含有信息，例如存储器装置10和/或其中的特定组件的配置设置、存储器装置10和/或其中的特定组件的状态、存储器装置10参数和/或用于存储器装置10的组件的特定参数，以及可跨存储器装置(例如，在存储器分区12中的一或多者中)写入的预定模式。因此，虽然图1中说明一或多个寄存器38，但应了解，额外和/或替代寄存器位于存储器装置中且这些寄存器可由存储器控制器17存取(即，当在操作时，所述寄存器由存储器控制器17存取)。由存储器控制器17进行的这些存取可包含例如对寄存器的读取(例如，读取存取)和/或对寄存器的写入(例如，写入存取)。
存储器装置10基于从例如处理器等外部装置接收和/或由存储器控制器17接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，使用时钟信号将命令/地址信号定时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以接收和传输命令以例如通过命令解码器32提供对存储器分区12的存取。另外，命令接口14可接收使存储器装置10能够处理传入命令/地址信号上的命令的存储器选择信号。对存储器装置10内的特定存储器分区12的存取可编码在命令中。
另外，命令接口14可经配置以接收数个其它命令信号。例如，复位命令可在例如上电期间用于复位命令接口14、状态寄存器、状态机等。还可提供用以促进存储器装置10的测试的各种信号。例如，测试信号可用于将存储器装置10置于测试模式中以进行连接性测试。命令接口14还可用于针对可能检测到的某些错误将警示信号或另一警示信号提供到系统处理器或控制器。然而，在一些实施例中，可另外或替代地利用I/O接口16来传输警示信号，例如热警示。
利用上文所论述的命令和定时信号，通过经由I/O接口16传输和接收数据信号，数据可发送到存储器装置10以及从所述存储器装置发送数据。更具体地说，可通过包含多个双向数据总线的数据路径42将数据发送到存储器分区12或从所述存储器分区检索数据。数据I/O信号通常在一或多个双向数据总线中传输到I/O接口16和从所述I/O接口接收。对于例如DDR5 SDRAM存储器装置等某些存储器装置，I/O信号可划分成上部和下部字节；然而，对于其它存储器装置类型，不需要此类分段。
如应了解，例如电源电路(用于接收外部VDD和VSS信号)、读取/写入放大器(以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
图2说明存储器分区12的一部分。更具体地说，图2说明存储器区44、感测放大器区46、子字线区48(例如，子字线解码器(SWD)区)和安置在感测放大器区46与子字线区48的相交处的微隙区50。存储器区44可表示存储器单元阵列，所述存储器单元阵列各自包含多个字线、多个位线和布置在所述多个字线和所述多个位线的相交处的多个存储器单元。字线的选择可由行解码器执行，且位线的选择可由列解码器执行。感测放大器存在于感测放大器区46中，且分别耦合到对应位线以及连接到局部输入/输出(I/O)线对LIOT/B，如下文相对于图3更详细地描述。
图3说明感测放大器区46的感测放大器52的电路图。如所说明，感测放大器52包含晶体管54和晶体管56，所述晶体管可以是例如(经由其漏极)耦合到可以是例如n型晶体管的晶体管58和晶体管60的p型晶体管。如所说明，晶体管54和56以及晶体管58和60各自交叉耦合为反相器配置，其中第一反相器包含晶体管54和晶体管58，而第二反相器包含晶体管56和晶体管60。如所说明，晶体管54和56耦合到P感测(PCS)放大器控制线62(例如，接收激活信号ACT的线)，所述P感测(PCS)放大器控制线操作以提供处于激活(例如，高)电平的电源电压。同样地，晶体管58和60可耦合到N感测(NCS)放大器控制线64(例如，读出行N感测锁存信号RNL的线)，所述N感测(NCS)放大器控制线提供激活(例如，低电平)的参考电压(例如，接地电压)。感测放大器52在操作时感测且放大施加到感测节点66和感测节点68的数据状态。在一些实施例中，感测节点66可耦合到数字(或位)线Db以接收参考值或参考数字，而感测节点68可耦合到数字(或位)线Da以接收目标数字值(例如，作为逻辑高的1或作为逻辑低的0)。
感测节点66和68可分别通过晶体管74和76耦合到局部输入/输出节点B(LIOB)70(例如，LIO条(LIO Bar))和局部输入/输出节点T(LIOT)72(例如，LIO真(LIO true))。当列选择(CS)信号激活时，晶体管74和晶体管76可被激活。此外，在一些实施例中，均衡电路系统(包含晶体管)可存在于微隙区50中且用于在接收任何CS信号之前对LIOB 70和LIOT 72进行预充电。局部I/O线还耦合到LIOB 70和LIOT 72，且在多个感测放大器52之间(例如，跨越与存储器区44的存储器单元的列对准的多个感测放大器52)共享。另外，电容器78和80可存在以作为感测放大器52的滤波器操作。此外，晶体管79可作为到感测放大器52的供应(例如，电源)操作，且可在晶体管81耦合到接地以及NCS放大器控制线64时耦合到PCS放大器控制线62。
在操作中，感测放大器52可响应于所接收的控制信号(例如，ACT、RNL和CS信号)而感测数字线Da和Db上的耦合存储器单元的数据状态。控制信号可由解码器电路提供，例如命令解码器、行解码器、列解码器、存储器阵列控制电路系统(例如，存储器分区12的存储器单元阵列的控制电路系统)中的任一者，或其任何组合。感测操作可包含初始预充电阶段和感测阶段。
在感测操作的初始预充电阶段期间，可将感测节点66和68预充电到预定电压。在初始预充电阶段结束时和/或在感测阶段开始时，可将与感测操作相关联的字线设置为激活状态。在感测阶段期间，感测放大器52可感测耦合到数字线Da或Db的存储器单元的数据状态。在激活字线之后，ACT信号为激活的(设置为逻辑高)，且RNL信号为激活的(设置为逻辑低)。
在感测阶段期间，执行感测和放大操作。举例来说，响应于存储器单元通过其相应存取装置耦合到数字线Da或Db，在数字线Da与Db之间产生电压差。当晶体管58和60的源极通过激活的RNL信号被拉到接地时，晶体管58和60感测到电压差。由于晶体管58和60中的一者在其栅极耦合到相应数字线Da或Db的情况下在其栅极处接收略微较高的电压，因此会发生这个过程。举例来说，当经由数字线Db耦合到感测节点66的存储器单元存储高数据状态时，晶体管60开始导电。同样地，当具有略微较低电压的感测节点68的电压通过导通晶体管60降低时，晶体管58可变得不大导电。较高和较低电压的差经放大以表示逻辑高和逻辑低电压。
在感测到存储器单元的数据状态且感测节点66和68各自被拉到ACT信号和RNL信号电压中的相应一者之后，可响应于读取命令而执行读取。举例来说，可激活CS信号(例如，响应于读取命令)，可将数字线Da和Db(例如，在感测节点68和66处)耦合到LIO节点(LIOB70和LIOT 72)，且可将数据输出提供到LIO节点。以此方式，可从LIO节点LIOB 70和LIOT 72读出数据。在读取操作完成之后，可将CS信号设置为非激活状态。可针对后续操作(例如，后续读取操作)重复此过程。
返回到图2，子字线区48可包含可针对存储器区44的对应字线提供预定延迟的一或多个缓冲器(例如，字线解码器)。一或多个缓冲器的接近度允许局部控制对应存储器区44中的相应字线。如进一步说明，微隙区50定位在感测放大器区46与子字线区48的相交处。在一个实施例中，微隙区50可包含外围电路系统，例如，与感测放大器52的操作结合使用的电路系统。图2的感测放大器区46和微隙区50的布局的一个实施例呈现于图4中。
图4说明存储器分区12的一部分的布局图。如所说明，感测放大器区46包含根据第一组间距规则布置的多个晶体管，所述第一组间距规则控管例如以下一或多者：晶体管的密度、所用的晶体管类型、晶体管的连接、区的金属化、栅极到触点间隔、触点接合垫大小、晶体管宽度、互连宽度间隔等。同样地，微隙区50包含根据第二组间距规则布置的晶体管，所述第二组间距规则不同于感测放大器区46中所应用的那些间距规则(以及在子字线区48中所应用的那些间距规则)。感测放大器区46和微隙区50的晶体管的差异显而易见的是具有彼此不同的大小；实际上，微隙区50的晶体管和感测放大器区46的晶体管是不同类型的晶体管。
此外，感测放大器区46可包含子区82、84、86、88、90、92、94、96、98、100、102、104和106，所述子区可操作以提供和/或传输相应信号例如到感测放大器区46的感测放大器52。举例来说，子区82和106可包含接收CS信号的晶体管74和76(例如，CS晶体管)。类似地，子区84、92、96和104可包含N型晶体管，例如晶体管58和60，而子区88和100可包含P型晶体管，例如晶体管54和56。子区86、90、98和102可包含均衡使用以确保两个节点之间的相等电压电平的晶体管，而子区94包含用于提供读取写入信号的晶体管。
如所说明，使用与感测放大器区46(以及子字线区48)中所应用的间距规则不同的间距规则来对准微隙区50的电路系统(包含晶体管)。由于存储器区44的存储器单元缩小(即，在给定存储器区中包含更多存储器单元)和/或随着存储器装置10的裸片大小减小，感测放大器区46和子字线区48的大小也减小。这使得难以在微隙区50中相对于例如图4中说明的晶体管数目包含相同数目的晶体管。
另外，微隙区50可包含局部I/O均衡电路系统以确保例如LIOB 70和LIOT 72以及例如局部I/O交叉耦合上拉装置之间的相等电压电平。然而，尽管微隙区50包含均衡电路系统以均衡感测放大器52的电压，但微隙区50大小通常不足以还包含作为电源装置的激活电路系统，例如，晶体管79和81。替代地，例如，激活电路系统(例如，晶体管79和81)作为电源装置将跨越感测放大器区46存在。此外，存在于图4的微隙区50中的电路以不同于感测放大器区46和子字线区48两者的布局的方式布置。然而，图5说明存储器分区12的一部分的另一实施例的实例，其说明上文所论述的感测放大器区46和子字线区48，以及不同于图2和4的微隙区50的微隙区108。
图5说明存储器分区12的一部分的布局图。如所说明，感测放大器区46包含根据第一组间距规则布置的多个晶体管，其控管例如晶体管的密度、所用的晶体管类型、晶体管的连接、区的金属化等。同样地，微隙区108包含根据应用于感测放大器区46中的第一组间距规则布置的晶体管。这允许存在于微隙区108中的晶体管的数目增加。除图2和4的微隙区50的局部I/O均衡电路系统和局部I/O交叉耦合上拉装置之外，这些额外晶体管还允许包含激活电路系统(例如，晶体管79和81)作为感测放大器区46中的感测放大器52的电源装置。图2和4的微隙区50的晶体管与微隙区108的晶体管的差异显而易见的是具有彼此不同的大小，且实际上，微隙区50的晶体管和微隙区108的晶体管是不同类型的晶体管。替代地，微隙区108的晶体管在至少一个方向上与感测放大器区46的晶体管对准。此外，相对于其中不存在晶体管的微隙区50，微隙区108中存在减小的空间量。
简单地说，感测放大器区域46的晶体管布局复制到微隙区域50中，使得晶体管布局在至少一个方向上(例如，跨越微隙区108水平地)是连续的。相对于微隙区50存在于微隙区108中的额外晶体管可允许激活电路系统以及均衡电路系统(包含晶体管)存在于微隙区50中，且用于在接收任何CS信号之前对LIOB 70和LIOT 72预充电。图6说明包含激活电路系统和均衡电路系统路两者的微隙区108的实例。
图6说明包含感测放大器区46的感测放大器52和微隙区108的一部分的存储器分区12的一部分的电路图。如所说明，感测放大器52类似于图3的感测放大器52。然而，包含的激活电路系统(例如，晶体管79和81)作为电源装置，尽管说明为耦合到感测放大器52，但可位于微隙区108中。同样地，微隙区108的部分包含均衡电路系统110(包含晶体管112、晶体管114和晶体管116)以及放大电路系统118(包含晶体管120和晶体管122)和将电力供应到放大电路系统118的晶体管124。在一些实施例中，类似于晶体管79和81，晶体管124操作为激活电路系统且可位于微隙区108中。均衡电路系统110可以是经操作以将电压分流到LIOB70和LIOT 72的3栅极均衡器，其可用于在接收任何CS信号之前对LIOB 70和LIOT 72进行预充电。同样地，放大电路系统118可操作以放大来自感测放大器52的读取数据。以此方式，微隙区108允许LIO均衡和数据放大两者。
返回到图5，通过相对于微隙区50包含额外晶体管，微隙区108不仅允许有可用于数据的均衡以及感测电路系统和操作的均衡的均衡电路系统，且还允许有用于感测放大器52和放大电路系统118的激活电路系统。此外，由于感测放大器区46的晶体管布局被复制到微隙区50中以使得晶体管布局在至少一个方向上(例如，跨越微隙区108水平地)连续，因此感测放大器区46中使用的晶体管的类型与微隙区108中使用的晶体管类型相同。然而，由于微隙108中的晶体管在不同位置中且具有与微隙区50中的晶体管不同的类型，因此微隙区108的晶体管可根据感测放大器区46的间距规则以与微隙区50的晶体管不同的方式设置(例如，配置、连接或以其它方式映射)。
举例来说，如先前论述，感测放大器区46可包含子区82、84、86、88、90、92、94、96、98、100、102、104和106，所述子区可操作以提供和/或传输相应信号例如到感测放大器区46的感测放大器52。然而，由于微隙区108的晶体管不以感测放大器区46的晶体管的方式操作，因此和子区82、84、86、88、90、92、94、96、98、100、102、104和106成一线(例如，与子区82、84、86、88、90、92、94、96、98、100、102、104和106水平对准)的微隙区108的晶体管可经设置以按与子区82、84、86、88、90、92、94、96、98、100、102、104和106的晶体管不同的方式操作，即使晶体管布局在至少一个方向上(例如，跨微隙区108水平地)是连续的。
举例来说，感测放大器区46的子区82和106可包含接收CS信号的晶体管74和76(例如，CS晶体管)，而在微隙区108中在某一方向上延伸且包含与子区82和106中的晶体管类似的晶体管的区可用作均衡电路系统110的LIO均衡晶体管(例如，晶体管112、114和116)。类似地，子区88和100可在感测放大器区46中包含P型晶体管，例如晶体管54和56，而在微隙区108中在某一方向上延伸且包含与子区88和100中的晶体管类似的晶体管的区可用作放大电路系统118的LIO交叉耦合的晶体管120和122。同样地，微隙区108中在某一方向上延伸且包含与感测放大器区46的子区84、86、90、92、94、96、98、102和104中的晶体管类似的晶体管的区可用作激活晶体管(例如，晶体管79、81和124)。因此，显而易见的是，重新配置微隙区108以沿着一个方向跨越微隙区108包含与感测放大器区46共同的晶体管会提供额外晶体管，所述额外晶体管可用作电源装置以给放大电路系统118的LIO交叉耦合的晶体管120和122以及感测放大器52的激活供电。应注意，晶体管79、81和124(例如，作为电源装置的激活电路系统)可安置于微隙区50中，且包含可安置于微隙区108中的较大数目的晶体管79、81和124会有利地增加存储器装置10的操作速度。
在一些实施例中，包含如本文所描述的微隙区108能提供更佳感测裕度(例如，以允许读取退化的存储器单元)、增加在激活存储器区44的行之后激活所述存储器区的列的速率(例如，改进的行地址选通、RAS到列地址选通、CAS、延迟或tRCD)(至少因为增加了激活晶体管以增加存储器装置10的感测速率)，以及增加LIO均衡且提供更佳tCCDL定时(例如，列到列循环定时)和阵列效率(例如，使用存储器单元的裸片区域相对于裸片区域)。
虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开旨在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。
本文中提出且主张的技术参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书所附任何权利要求含有指示为“用于[执行][功能]…的装置”或“用于[执行][功能]…的步骤”的一或多个要素，则期望此类要素根据35 U.S.C.112(f)进行解读。然而，对于含有以任何其它方式指示的要素的任何权利要求，不期望此类要素根据35 U.S.C.112(f)进行解读。

Claims (20)

1.一种存储器装置，其包括：
所述存储器装置的存储器分区，其中所述存储器分区包括：
存储器区，其包括耦合到所述存储器区的字线的存储器元件；
感测放大器区，其包括感测放大器，所述感测放大器耦合到所述存储器元件以感测所述存储器元件的数据状态；
子字线区，其耦合到所述存储器区的所述字线；以及
微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：
第一多个晶体管，其在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。
2.根据权利要求1所述的存储器装置，其中所述第一多个晶体管具有与所述第二多个晶体管共同的间距规则。
3.根据权利要求1所述的存储器装置，其中所述第一多个晶体管中的第一晶体管在操作时提供电压到所述感测放大器的至少一个部分。
4.根据权利要求3所述的存储器装置，其中所述第一多个晶体管中的第二晶体管在操作时将所述感测放大器的至少一个第二部分耦合到接地。
5.根据权利要求4所述的存储器装置，其中所述第一多个晶体管中的第三晶体管在操作时将第二电压提供到安置于所述微隙区中的放大器。
6.根据权利要求5所述的存储器装置，其中所述第一多个晶体管中的第四晶体管在操作时提供均衡电压到所述感测放大器的至少一个第三部分。
7.根据权利要求1所述的存储器装置，其中所述第一多个晶体管中的第一晶体管安置于所述感测放大器区的子区中。
8.根据权利要求7所述的存储器装置，其中所述第一晶体管是所述感测放大器的反相器的一部分。
9.根据权利要求8所述的存储器装置，其中所述第二多个晶体管中的第二晶体管安置于所述微隙区中。
10.根据权利要求9所述的存储器装置，其中所述第二晶体管耦合到所述感测放大器，其中所述第二晶体管在操作时将激活电压提供到所述感测放大器。
11.根据权利要求10所述的存储器装置，其中所述第二晶体管沿着所述至少一个方向安置于所述微隙区中紧邻所述感测放大器的所述子区的区中。
12.一种装置，其包括：
感测放大器区，其包括感测放大器，所述感测放大器耦合到存储器元件以感测所述存储器元件的数据状态；
子字线区，其经由存取所述存储器元件的字线耦合到所述存储器元件；以及
微隙区，其安置于所述子字线区与所述感测放大器区的相交处，其中所述微隙区包括：
具有第一组物理特性的第一多个晶体管，其中所述第一组物理特性存在于所述感测放大器区的第二多个晶体管中；以及
具有第二组物理特性的第三多个晶体管，其中所述第二组物理特性存在于所述感测放大器区的第四多个晶体管中。
13.根据权利要求12所述的装置，其中所述第一多个晶体管在第一方向上与所述第二多个晶体管对准。
14.根据权利要求13所述的装置，其中所述第三多个晶体管在所述第一方向上与所述第四多个晶体管对准。
15.根据权利要求14所述的装置，其中所述第一多个晶体管包括所述感测放大器的至少一部分。
16.根据权利要求15所述的装置，其中所述第二多个晶体管包括至少一个激活装置以将电压信号提供到所述感测放大器。
17.根据权利要求16所述的装置，其中所述第三多个晶体管包括所述感测放大器的至少第二部分。
18.根据权利要求17所述的装置，其中所述第二多个晶体管包括均衡装置的至少第三部分。
19.一种方法，其包括：
在存储器装置的感测放大器区的第一部分中配置具有第一组物理特性的第一多个晶体管；以及
在所述存储器装置的微隙区的第二部分中配置具有所述第一组物理特性的第二组晶体管，其中所述微隙区的所述第二部分在某一方向上紧邻所述感测放大器区的所述第一部分安置，其中所述微隙区安置于所述存储器装置的所述感测放大器区与子字线区的相交处。
20.根据权利要求19所述的方法，其包括：
在所述存储器装置的所述感测放大器区的第三部分中配置具有第二组物理特性的第三多个晶体管；以及
在所述存储器装置的所述微隙区的第四部分中配置具有所述第二组物理特性的第四组晶体管，其中所述微隙区的所述第四部分在所述方向上紧邻所述感测放大器区的所述第三部分安置。
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