KR20000035566A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR20000035566A
KR20000035566A KR1019990051432A KR19990051432A KR20000035566A KR 20000035566 A KR20000035566 A KR 20000035566A KR 1019990051432 A KR1019990051432 A KR 1019990051432A KR 19990051432 A KR19990051432 A KR 19990051432A KR 20000035566 A KR20000035566 A KR 20000035566A
Authority
KR
South Korea
Prior art keywords
block
memory
memory array
circuit
wiring
Prior art date
Application number
KR1019990051432A
Other languages
English (en)
Other versions
KR100328194B1 (ko
Inventor
야베도모아끼
미야노신지
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20000035566A publication Critical patent/KR20000035566A/ko
Application granted granted Critical
Publication of KR100328194B1 publication Critical patent/KR100328194B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

지연 회로는 데이타의 판독이나 기록을 제어하는 신호를 지연시킨다. 이 지연 회로는 복수의 인버터 회로, 복수의 커패시터 및 복수의 스위치에 의해 구성된다. 이 지연 회로의 지연 시간은 스위치를 메모리 매크로의 기억 용량에 따라 전환하는 것에 의해 설정된다. 따라서, 메모리 매크로의 기억 용량에 따라 최적의 지연 시간을 설정할 수 있으므로, `123456데이타의 판독, 기록을 고속화할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 예를 들면 로직 LSI와 혼재(merge)되는 메모리의 매크로 셀에 관한 것이다.
도 31은 일반적인 로직 LSI 혼재 DRAM을 도시하고 있다. 칩(10)에는, 게이트 어레이 또는 스탠다드 셀에 의해 구성되는 로직 회로부(11)가 배치되고, 이 로직 회로부(11)의 중앙부에는 예를 들면 매크로 셀로 이루어지는 메모리 매크로(12)가 배치된다. 또한, 칩(10)의 주변에는 입출력 패드 등으로 이루어지는 I/O부(13)가 배치된다. 로직 회로부(11)에는 예를 들면 PLL(Phase Locked Loop) 회로 등이 배치되는 경우도 있다.
여기에서, 예를 들면 1M 비트 이상의 대용량 메모리 매크로를 DRAM으로 구성하는 경우, DRAM의 동작 마진이 비트선의 용량이나 워드선의 용량에 크게 의존하므로, 임의의 행수, 열수의 DRAM 어레이를 자동 발생하는 자동 설계 수법을 적용하는 것이 곤란했었다. 그래서, 이와 같은 DRAM의 매크로 셀(이하, DRAM 매크로라 칭함)에 대해서는, 미리 수동으로 설계한 메모리 어레이 등의 부품을 원하는 용량에 따른 개수만큼 접속하여 배치하는 수법이 일반적으로 이용된다.
그런데, DRAM 매크로는 메모리 셀 어레이와, 데이타 선쌍(이하, DQ선쌍이라 칭함)을 구비하고 있다. 이 DQ선쌍은 메모리 셀 어레이로부터 판독된 데이타를 입출력 데이타 버퍼에 전송하거나, 기록 데이타를 입출력 데이타 버퍼로부터 메모리 셀 어레이의 선택된 메모리 셀에 전송한다. 이 DQ선쌍은 DRAM 매크로의 기억 용량이 클수록 길게 되므로, 이 DQ선쌍에 전송되는 신호의 지연 시간도 DRAM 매크로의 기억 용량이 클수록 길게 된다. 그러므로, 예를 들면 데이타의 판독시에, 선택된 메모리 셀로부터 판독된 데이타가 DQ선쌍을 통해 입출력 데이타 버퍼에 전송되고, 이 출력 데이타 버퍼에서 래치될 때까지 필요한 시간도 DQ선쌍의 길이에 의존한다. 그래서, 상기 입출력 데이타 버퍼는 데이타의 래치 에러를 방지하기 위해, 데이타의 판독시에 판독 개시로부터 DQ선쌍의 신호 진폭이 소정의 전위가 되기까지 래치되지 않도록 래치 타이밍이 지연된다.
그러나, 종래 DRAM 매크로는, 상기 래치 타이밍의 지연 시간을 메모리 매크로의 최대 기억 용량에 맞춰 고정하고 있다. 그러므로, 작은 기억 용량의 메모리 매크로에 대해 설계상에서 불필요하게 긴 지연 시간이 설정되어 왔다. 이 때문에, 작은 기억 용량의 DRAM 매크로에서는 데이타 판독 시간이 필요 이상으로 길어진다고 하는 문제를 가지고 있었다.
동일한 문제는 데이타의 기록시에도 발생한다. 즉, 데이타의 기록시, 입출력 버퍼로부터 DQ선쌍에 기록 데이타가 전송되고, 이 기록 데이타는 DQ선쌍으로부터 비트선에 전송되어, 선택된 메모리 셀에 기록된다. 기억 용량이 큰 메모리 매크로에서는 DQ선쌍의 배선 용량이 크므로, DQ선쌍에 전송되고 있는 동안에 기록 펄스가 감쇄하여, 실효 펄스폭이 좁아져 버린다. 이것을 고려하여 기억 용량이 큰 메모리 매크로는 기억 용량이 작은 메모리 매크로보다 기록 펄스의 펄스폭을 길게할 필요가 있다.
그러나, 종래에는 이 펄스폭을 결정하는 지연 회로의 지연 시간이 큰 기억 용량의 메모리 매크로에 대응하여 길게 설정되어 왔다. 이 때문에, 작은 기억 용량의 메모리 매크로에서는 기록 시간이 필요 이상으로 길게 된다고 하는 문제를 가지고 있었다.
이와 같이, 종래 DRAM 매크로에서는 큰 기억 용량의 메모리 매크로를 구성하는 경우에 맞추어 데이타의 판독, 기록 타이밍을 고정하고 있으므로, 작은 기억 용량의 메모리 매크로를 구성하는 경우에 데이타의 판독 시간, 기록 시간이 필요 이상으로 길게 된다고 하는 문제를 가지고 있었다.
본 발명은 상기 과제를 해결하기 위한 것으로서, 그 목적은 메모리 매크로의 용량에 따라 최적 지연 시간을 설정함으로써, 작은 기억 용량의 메모리 매크로를 구성하는 경우에도 데이타의 판독 시간, 기록 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 목적은 다음 장치에 의해 달성된다.
반도체 기억 장치는, 메모리 매크로부-상기 메모리 매크로부는 적어도 1개의 메모리 어레이 블럭을 가지며, 상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-와, 입출력 데이타를 보유하는 데이타 버퍼 블럭과, 상기 메모리 어레이 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 메모리 셀과 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과, 상기 데이타 버퍼 블럭에 설치된 래치 회로-상기 래치 회로는 상기 데이타선쌍의 신호를 래치함-와, 상기 래치 회로의활성화 타이밍을 상기 메모리 매크로부의 기억 용량에 따라 조정하는 타이밍 조정 회로를 포함한다.
또한, 본 발명의 목적은 다음 장치에 의해 달성된다.
반도체 기억 장치는 메모리 매크로부-상기 메모리 매크로부는 적어도 1개의 메모리 어레이 블럭을 가지며, 상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-와, 입출력 데이타를 보유하는 데이타 버퍼 블럭과, 상기 메모리 어레이 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 메모리 셀과 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과, 상기 데이타선쌍에 기록 신호를 공급하는 데이타 기록 회로와, 상기 데이타 기록 회로로부터 공급되는 기록 신호의 펄스폭을 상기 메모리 매크로부의 기억 용량에 따라 조정하는 타이밍 조정 회로를 포함한다.
또한, 본 발명의 목적은 다음 장치에 의해 달성된다.
반도체 기억 장치는, 적어도 하나의 메모리 어레이 블럭-상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-과, 상기 메모리 셀 어레이 블럭의 상기 메모리 셀로부터 판독된 데이타를 겁출하는 센스 앰프 블럭과, 상기 센스 앰프 블럭에 대응하여 배치되어 상기 열을 선택하는 열 선택 회로와, 입출력 데이타를 보유하는 데이타 버퍼 블럭과, 상기 센스 앰프 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 센스 앰프와 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과, 상기 메모리 어레이 블럭에 대응하여 설치된 타이밍 조정 회로-상기 타이밍 조정 회로는 상기 열 선택 회로와 동일한 지연 시간을 갖는 지연 소자를 포함하고, 상기 지연 소자에 공급되는 신호를 상기 데이타선쌍에 전달되는 신호의 지연 시간과 일치시킴-를 포함한다.
본 발명에 따르면, 메모리 매크로의 기억 용량에 따라 신호 전송에 최적인 지연 시간을 설정할 수 있다. 따라서, 작은 용량의 메모리 매크로를 구성하는 경우에도 데이타의 판독 시간, 및 기록 시간을 단축할 수 있고, 더구나 메모리 매크로의 설계 기간을 단축할 수 있다는 이점을 가지고 있다.
도 1은 본 발명이 적용되는 4M 비트의 DRAM 매크로의 일예를 도시한 구성도.
도 2는 본 발명이 적용되는 1M 비트의 DRAM 매크로의 일예를 도시한 구성도.
도 3은 도 1, 도 2에 도시한 제어 블럭을 도시한 구성도.
도 4a 내지 4d는 도 3에 도시한 스위치의 일예를 도시한 도면.
도 5는 도 1, 도 2에 도시한 직류 전위 생성 블럭을 도시한 회로 구성도.
도 6은 도 1, 도 2에 도시한 메모리 어레이 전원 드라이버 블럭을 도시한 구성도.
도 7은 도 1, 도 2에 도시한 1M 비트 메모리 어레이 블럭을 도시한 구성도.
도 8은 도 7에 도시한 메모리 어레이 블럭을 도시한 구성도.
도 9는 센스 앰프 칼럼 스위치를 도시한 회로도.
도 10은 메모리 어레이 블럭 제어부를 도시한 구성도.
도 11은 입출력 데이타 버퍼 블럭을 도시한 구성도.
도 12는 입출력 데이타 버퍼를 도시한 구성도.
도 13은 입출력 데이타 버퍼 제어 회로를 도시한 구성도.
도 14는 DRAM 매크로의 동작을 도시한 타이밍도.
도 15는 DRAM 매크로의 동작을 도시한 타이밍도.
도 16a, 16b는 본 발명의 제1 실시예를 도시한 것으로서, 제1 지연 회로를 도시한 회로도.
도 17은 도 16의 동작을 도시한 파형도.
도 18은 도 16의 동작을 도시한 파형도.
도 19a, 19b는 본 발명의 제1 실시예를 도시한 것으로서, 제1 지연 회로를 도시한 회로도.
도 20은 도 19의 동작을 도시한 파형도.
도 21은 도 19의 동작을 도시한 파형도.
도 22는 본 발명의 제2 실시예를 도시한 구성도.
도 23은 본 발명의 제2 실시예를 도시한 구성도.
도 24는 본 발명의 제3 실시예를 도시한 구성도.
도 25는 본 발명의 제3 실시예를 도시한 구성도.
도 26은 본 발명의 제4 실시예를 도시한 구성도.
도 27은 본 발명의 제5 실시예를 도시한 구성도.
도 28은 본 발명의 제6 실시예를 도시한 구성도.
도 29는 본 발명의 제6 실시예를 도시한 구성도.
도 30은 본 발명의 제6 실시예를 도시한 구성도.
도 31은 일반적인 로직 LSI 혼재 DRAM을 도시한 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리 매크로
2 : 직류 전위 생성 블럭
3 : 입출력 데이타 버퍼 블럭
1-1 ∼ 1-4 : 메모리 어레이 블럭(MAB)
4-1 ∼ 4-4 : 메모리 어레이 전원 드라이버 블럭(PDB)
5 : 제어 블럭
38 : 입출력 데이타 버퍼 제어 회로
이하, 본 발명의 실시 형태에 관해서 도면을 참조하여 설명한다.
도 1은 본 발명이 적용되는 DRAM 매크로의 일예를 도시하고 있다. 이 예는, 2048열×16행×128 I/O = 4M 비트의 메모리 매크로를 도시하고 있다. 이 메모리 매크로(1)는 도 31에 도시한 로직부(11)와는 별개로 설계된다. 즉, 메모리 매크로(1)는 메모리 어레이 블럭(MAB; 1-1, 1-2, …, 1-4), 직류 전위 생성 블럭(2), 입출력 데이타 버퍼 블럭(3), 메모리 어레이 전원 드라이버 블럭(PDB; 4-1, 4-2, …, 4-4), 제어 블럭(5), 및 전원선 블럭(PLB; 6a-1, 6a-2, …, 6a-4, 6b-1, 6b-2, …, 6b-4, 7a, 7b, 8a, 8b)을 접속하여 배치하는 것에 의해 구성된다.
메모리 어레이 블럭(1-1, 1-2, …, 1-4)은, 행방향(도시하지 않은 비트선 방향)에 서로 인접하여 배치된다. 메모리 어레이 블럭(1-1, 1-2, …, 1-4)상에는, 예를 들면 행방향으로 배치된 128개의 DQ선쌍(DQ0 ∼127, /DQ0∼127; /는 반전 신호를 나타냄)이 배치되고, 각 메모리 어레이 블럭상의 DQ선쌍은 메모리 어레이 블럭을 인접하여 배치함으로써 서로 결합된다.
상기 직류 전위 생성 블럭(2)은, 후술하는 바와 같이, 기판 전위 VBB, 워드선 전위 VPP, 비트선 전위 VBL, 센스 앰프 전원 드라이버용 기준 전위 VPPA, 주변 회로용 전원 전위 VINT 등의 일정 전위를 생성하기 위한 회로를 구비하고 있다. 직류 전위 생성 블럭(2)은, 메모리 어레이 블럭(1-1)에 인접하여 배치된다.
상기 입출력 데이타 버퍼 블럭(3)은, 메모리 어레이 블럭(1-4_에 인접하여 배치된다. 메모리 어레이 블럭(1-1, 1-2, …, 1-4)의 DQ선쌍은 입출력 데이타 버퍼 블럭(3)에 접속된다.
상기 메모리 어레이 전원 드라이버 블럭(PDB; 4-1, 4-2, …, 4-4)은, 메모리 어레이 블럭(1-1, 1-2, …, 1-4_에 대응하여 배치된다. 메모리 어레이 전원 드라이버 블럭(4-1, 4-2, …, 4-4)은 센스 앰프를 구동하는 드라이버에 전원을 공급하는 회로(도시하지 않은 트랜지스터)를 포함하고 있다.
상기 제어 블럭(5)은, 후술하는 바와 같이, 열 어드레스 스트로브 신호 /RAS, 행 어드레스 스트로브 신호 /CAS, 및 기록 신호 /WE를 각각 수신하는 복수의 버퍼, 열 어드레스 신호(외부 열 어드레스 신호; AR0 ∼ AR10)와 행 어드레스 신호(외부 행 어드레스 신호; AC0 ∼ AC3)를 각각 수신하고 내부 열 어드레스 신호 및 내부 행 어드레스 신호를 생성하는 복수의 버퍼, 메모리 매크로의 기억 용량(메모리 어레이 블럭수)에 따라 내부 열 어드레스 신호 중 일부(블럭 선택용 어드레스 신호)를 소정치로 고정할 수 있는 스위치, 및 입출력 데이타 버퍼 블럭을 제어하는 입출력 데이타 버퍼 제어 회로(I/O CONT; 38)를 포함하고 있다.
상기 전원선 블럭(PLB; 6a-1, 6a-2, …, 6a-4, 6b-1, 6b-2, …, 6b-4, 7a, 7b, 8a, 8b)은, 메모리 어레이 블럭(1-1, 1-2, …, 1-4), 직류 전위 생성 블럭(2), 입출력 데이타 버퍼 블럭(3), 메모리 어레이 전원 드라이버 블럭(4-1, 4-2, …, 4-4), 및 제어 블럭(5)에 외부 전원 VEXT 및 접지 전위 GND(어느 것도 도시하지 않음)를 공급한다.
도 2는 용량 1M 비트의 DRAM 매크로의 구성을 도시한 것이고, 도 1과 동일 부분에는 동일 부호를 붙이고 있다. 이 예는, 1M 비트의 메모리 어레이 블럭(1-1)을 1개만 배치함으로써, 용량 1M 비트의 DRAM 매크로를 실현하고 있다. 이 때문에, 메모리 어레이 전원 드라이버 블럭(PDB), 전원선 블럭(PLB)의 수는 메모리 어레이 블럭수에 따라 삭감된다. 또한, DQ선쌍(DQ0∼127, /DQ0∼127)의 길이는 메모리 어레이 블럭이 1개이므로 도 1에 도시한 경우에 비해 짧게 되어 있다.
도 3은 도 1, 2에 도시한 제어 블럭(5)의 구성을 도시하고 있다. 제어 블럭(5)은 /RAS 버퍼(31), 열 어드레스 버퍼(32-0∼32-8, 33, 34), /CAS 버퍼(35), 행 어드레스 버퍼(36-0∼36-3), /WE 버퍼(37), 및 입출력 데이타 버퍼 제어 회로(38)를 포함하고 있다.
/RAS 버퍼(31)는 메모리 매크로의 외부로부터 부여되는 행 어드레스 스트로브 신호 /RAS를 수신하고, 이 열 어드레스 스트로브 신호 /RAS에 기초하여 메모리 매크로의 내부에서 사용하는 열 어드레스 스트로브 신호 RASint를 발생한다.
열 어드레스 버퍼(32-0∼32-8)는 상기 열 어드레스 스트로브 신호 RASint에 동기하여 열 어드레스 신호(외부 열 어드레스 신호) AR0∼AR8를 수신하고, 내부 열 어드레스 신호 AROint∼AR8int, /AR0int∼/AR8int를 발생한다. 이 내부 열 어드레스 신호 AROint∼AR8int, /AR0int∼/AR8int는, 열 디코더에 부여되여, 선택된 메모리 어레이 블럭내의 512개의 열에서 1개의 열을 선택한다.
열 어드레스 버퍼(33, 34)는 상기 열 어드레스 스트로브 신호 RASint에 동기하여 열 어드레스 신호(외부 열 어드레스 신호) AR9, AR10를 수신하고, 내부 열 어드레스 신호 AR9int∼AR10int, /AR9int∼/AR10int를 발생한다. 상기 내부 열 어드레스 신호 AR9int∼AR10int, /AR9int∼/AR10int는, 예를 들면 4개의 메모리 어레이 블럭으로부터 1개의 메모리 어레이 블럭을 선택하기 위한 신호이다. 상기 열 어드레스 신호 AR9, AR10으로부터 내부 열 어드레스 신호 AR9int∼AR10int, /AR9int∼/AR10int를 발생하는 경우, 열 어드레스 버퍼(33, 34)의 입력단에 접속된 스위치 SW1, SW4, 및 열 어드레스 버퍼(33, 34)의 출력단에 접속된 스위치 SW2, SW3, SW5, SW6은 각각 파선으로 도시한 바와 같이 접속된다.
메모리 어레이 블럭을 선택하기 위한 열 어드레스 신호(블럭 선택용 열 어드레스 신호)의 갯수는, 메모리 매크로내의 메모리 어레이 블럭의 갯수에 따라 변한다. 즉, 메모리 매크로내의 메모리 어레이 블럭 갯수 M과 블럭 선택용 열 어드레스 신호의 갯수 m은 M≤2m의 관계가 있다.
본 예에서, 메모리 어레이 블럭은 최대 4개 설치할 수 있으므로, 블럭 선택용 열 어드레스 신호로서, AR9, AR10의 2개가 이용된다. 또한, 도 2에 도시한 바와 같이, 메모리 어레이 블럭의 갯수가 1개인 경우에는, 블럭 선택용 어드레스 신호 AR9, AR10을 사용하지 않고, 소정치, 예를 들면 접지 전위 GND에 고정한다. 이 때문에, 열 어드레스 버퍼(33, 34)의 입력단에 접속된 스위치 SW1, SW4는 각각 실선과 같이 접속되고, 스위치 SW2, SW3, SW5, SW6는 파선으로 도시한 바와 같이 접속된다.
또한, 메모리 어레이 블럭을 최대수 이용하는 경우(메모리 매크로의 기억 용량을 최대로 하는 경우), 열 어드레스 버퍼(33, 34)에 접속된 스위치 SW1∼SW6은 실선으로 도시한 바와 같이 전환된다. 이와 같이 스위치를 설정함으로써 블럭 선택용 열 어드레스 신호 전체를 사용할 수 있다.
또한, 2개의 메모리 어레이 블럭을 이용하는 경우, 예를 들면 1개의 블럭 선택용 열 어드레스 신호(외부 열 어드레스 신호 AR9)를 내부 열 어드레스 신호 AR9int, /AR9int로서 사용하고, 다른 블럭 선택용 열 어드레스 신호(외부 열 어드레스 신호 AR10)를 차단한다. 이 경우, 내부 열 어드레스 신호 AR10int, /AR10int를 함께, 소정치, 예를 들면 전원 전위 VINT에 고정하도록, 스위치 SW5, SW6를 전환한다.
또한, 4개의 메모리 어레이 블럭 중 1개만을 이용하는 경우, 스위치 SW1, SW4를 실선으로 도시한 바와 같이, GND측으로 전환하여 블럭 선택용 열 어드레스 신호(외부 어드레스 신호 AR9, AR10) 전체를 차단하고, 또한 스위치 SW2, SW3, SW5, SW6 중 1개를 실선으로 도시한 바와 같이 전환하여 내부 어드레스 신호 AR9int, /AR9int, AR10int, /AR10int를 함께 소정치, 예를 들면 전원 전위 VINT에 고정한다. 상기 각 스위치는 물리적으로는 금속층 또는 콘택트층의 전환에 의해 변경 가능하게 되어 있다.
스위치 SW1∼SW6는 전기적으로 전환 가능한 것이라도 좋지만, 실제는 설계시에만 캐드 처리에 의해 전환된다. 이 때문에, 제품 또는 샘플을 작성한 후에는 전환 불가능이 된다. 즉, 메모리 매크로 설계시에, 메모리 매크로의 기억 용량(메모리 어레이 블럭수)이 결정되면, 스위치 SW1∼SW6의 접속 관계도 결정된다.
도 4a 내지 4d는 스위치 SW1∼SW6의 일예를 도시하고 있다. 이들 스위치는 금속층(80a) 또는 콘택트층(80b)을 배치하는 것에 의해 구성된다.
예를 들면, 동일한 높이의 면상에 형성된 라인 A와 라인 B를 접속하는 경우, 도 4a, 4b의 프레임 Ⅰ내로 도시한 바와 같이, 라인 A와 라인 B를 접속하는 금속층(80a)를 CAD에 의해 배치하면 좋다. 마찬가지로, 동일한 높이의 면상에 도 4c, 도 4d의 프레임 Ⅰ내로 도시한 바와 같이, 라인 B와 라인 C를 접속하는 금속층(80a)을 CAD에 의해 배치하면 좋다.
한편, 라인 A와 라인 B가 형성되는 면의 높이가 다른 경우, 또는 라인 B와 라인 C가 형성된 높이가 다른 다층 배선 구조에서, 라인 A와 라인 B를 접속하는 경우, 도 4a, 4b의 프레임 Ⅱ내로 도시한 바와 같이, 라인 A와 라인 B를 접속하는 콘택트층(80b)를 CAD에 의해 접속하면 좋다. 또한, 다층 배선 구조의 라인 B와 전원선으로서의 라인 C를 접속하는 경우, 도 4c, 4d의 프레임 Ⅱ내로 도시한 바와 같이, 라인 B와 라인 C를 접속하는 콘택트층(80b)를 CAD에 의해 배치하면 좋다.
또한, 실제의 웨이퍼 프로세스에 의해, 금속층(80a) 또는 콘택트층(80b)을 형성한 후, 스위치 SW1∼SW6의 상태를 전환하는 것은 불가능하다.
이와 같은 스위치 SW1∼SW6를 설치한 이유는, 메모리 매크로의 설계를 용이하게 하기 때문이다. 즉, 미리 설계된 제어 블럭의 접속을 도 4a 내지 4d에 도시한 바와 같이 바꿈으로써, 메모리 매크로의 사양에 합치한 제어 블럭을 얻을 수 있다. 따라서, 이와 같은 구성으로 함으로써, 메모리 매크로의 사양(열수, 행수, I/O수, 기억 용량 등)이 변할때마다, 제어 블럭을 변경하여 설계할 필요가 없게 되는 이점을 가지고 있다.
도 5는 도 1, 2에 도시한 직류 전위 생성 블럭(2)의 회로 구성을 도시하고 있다.
기판 전위 발생 회로(41)는 메모리 매크로에서의 기판 전위 VBB를 발생한다. 워드선 전위 발생 회로(42)는 열 어드레스 신호에 의해 선택된 워드선에 부여되는 전위 VPP를 발생한다. 비트선 전위 발생 회로(43)는 판독 데이타 또는 기록 데이타를 비트선쌍에 도입하기 전에 비트선쌍의 전위를 소정치로 일정하게 하기 위해 설치된다.
제1 기준 전위 발생 회로(44)는 센스 앰프의 전원 드라이버용 전위 발생 회로이다. 제1 기준 전위 발생 회로(44)는 외부 전원 VEXT에 기초하여 전원 VPPA를 발생한다.
제2 기준 전위 발생 회로(45)는 외부 전원 VEXT에 기초하여 전원 VPPI를 발생한다.
주변 회로 전원 드라이버(46)는 MOS 트랜지스터를 포함하고, 이 MOS 트랜지스터의 드레인에 외부 전원 VEXT가 구동 전원으로서 공급된다. 이 MOS 트랜지스터는 게이트에 공급되는 제2 기준 전위 발생 회로(45)로부터의 전원 VPPI에 따라, 소스로부터 메모리 매크로에서의 주변 회로를 구동하기 위한 내부 전원 VINT을 출력한다.
도 6은 상기 메모리 어레이 전원 드라이버 블럭(4)의 구성을 도시하고 있다. 메모리 어레이 전원 드라이버(4)는 MOS 트랜지스터를 구비하고 있다. 이 MOS 트랜지스터의 드레인에는 외부 전원 VEXT가 구동 전원으로서 공급된다. 이 MOS 트랜지스터는 게이트에 상기 제1 기준 전위 발생 회로(44)로부터의 전원 VPPA가 공급되고, 이 전원 VPPA에 따라 소스로부터 내부 전원 VAA를 출력한다.
도 7은 상기 1M 비트 메모리 어레이 블럭(1-1)의 구성을 도시하고 있다. 메모리 어레이 블럭 제어부(50a)는 열 디코더, 행 디코더, 열계 제어 회로등을 포함하고 있다. 메모리 어레이 블럭 제어부(50a)의 열 방향 중 한쪽 및 다른쪽에는, 2개씩 메모리 셀 어레이(51-1, 51-2)가 각각 배치되어 있다. 즉, 메모리 어레이 블럭 제어부(50a)를 개재하여 메모리 어레이 블럭 제어부(50a)의 한쪽측에 배치된 메모리 어레이 블럭(1-1a)은 메모리 셀 어레이(51-1, 51-2)를 구비하고, 메모리 어레이 블럭 제어부(50a)를 개재하여 메모리 어레이 블럭 제어부(50a)의 다른쪽측에 배치된 메모리 어레이 블럭(1-1b)도 메모리 셀 어레이(51-1, 51-2)를 구비하고 있다.
메모리 어레이 블럭(1-1a)에서, 메모리 셀 어레이(51-1)의 행방향 양측에는 도시하지 않은 비트선의 전위를 증폭하는 센스 앰프, 및 DQ선쌍과 센스 앰프를 접속하는 행 스위치를 포함하는 센스 앰프 행 스위치(52-1, 52-2)가 각각 배치되고, 또한 메모리 셀 어레이(51-2)의 행방향의 단부에는 센스 앰프 행 스위치(52-3)가 배치되어 있다. 마찬가지로, 메모리 어레이 블럭(1-1b)에서, 메모리 셀 어레이(51-1)의 행방향 양측에는 센스 앰프 행 스위치(52-1, 52-2)가 배치되고, 메모리 셀 어레이(51-2)의 행방향 단부에는 센스 앰프 행 스위치(52-3)가 배치되어 있다.
도 8은 도 7에 도시한 메모리 어레이 블럭(1-1)의 레이 아웃을 도시하고 있다. 본 예에서는, 메모리 어레이 블럭의 기억 용량이 1M 비트이므로, 각 메모리 셀 어레이(51-1, 51-2)의 기억 용량은 256K 비트이고, 각 메모리 셀 어레이(51-1, 51-2)는 예를 들면 256(열)×1024(행)으로 구성된다.
DQ선쌍 DQ0∼DQ63, /DQ0∼/DQ63은, 메모리 셀 어레이 블럭 제어부(50a)의 한쪽측의 메모리 셀 어레이(51-1, 51-2)상에 배치되고, DQ선쌍 DQ64∼DQ127, /DQ64∼/DQ127은 메모리 셀 어레이 블럭 제어부(50a)의 다른쪽 측의 메모리 셀 어레이(51-1, 51-2)상에 배치된다.
1개의 DQ선쌍에는, 16행 만큼의 비트선쌍이 접속되어 있다. 16행 만큼의 비트선쌍 중, 행 선택 신호에 의해 선택된 1행 만큼의 비트선쌍과 1쌍의 DQ선쌍과의 데이타의 송수신이 가능하기 때문에, 동시에 입출력할 수 있는 비트선(I/O수)은, 128 비트(128 I/O)가 된다. 인접하는 1쌍의 메모리 어레이 블럭은 그 메모리 어레이 블럭 상호간에 배치되어 있는 센스 앰프 행 스위치를 공유한다.
도 9는 상기 센스 앰프 행 스위치의 회로 구성을 도시하고 있다. 행 방향으로 인접하는 2개의 메모리 셀 어레이(51n, 51n+1)의 사이에는, 센스 앰프(61) 및 행 스위치(62)가 배치되어 있다. 센스 앰프(61)는, 활성화 신호 SAP, /SAN에 의해 활성화되고, 행 스위치(62)는 행 선택 신호 CSW에 의해 활성화된다.
한쪽의 메모리 셀 어레이로 연장하는 비트선쌍 BL1, /BL1은, 비트선의 균압화 회로(63-1) 및 선택 게이트(64-1)를 경유하여 센스 앰프(61) 및 행 스위치(62)에 접속된다. 다른 쪽의 메모리 셀 어레이로 연장하는 비트선쌍 BL2, /BL2는, 균압화 회로(63-2) 및 선택 게이트(64-2)를 경유하여 센스 앰프(61) 및 행 스위치(62)에 접속된다.
선택 게이트(64-1)는 선택 신호 ISO1에 의해 활성화되고, 선택 게이트(64-2)는 선택 신호 ISO2에 의해 활성화된다. 선택 게이트(64-1, 64-2) 중 어느 한쪽이 활성화되고, 비트선쌍 BL1, /BL1 또는 비트선쌍 BL2, /BL2가 센스 앰프(61) 및 행 스위치(62)에 전기적으로 접속된다.
도 10은 메모리 어레이 블럭 제어부(50a)의 구성을 도시하고 있다. 이 메모리 어레이 블럭 제어부(50a)는 도 9에 도시한 비트선 균압화 신호 EQL1, EQL2, 센스 앰프 활성화 신호 /SAN0∼2, SAP0∼2, 행 선택 신호 CSW, 셀 어레이 선택 신호 ISO1, 2를 생성한다.
1M 비트의 메모리 어레이 블럭은 예를 들면 512(열)×1024(행)으로 구성된다. 그러므로, 그 메모리 어레이 블럭내의 워드선은 열 어드레스 신호의 하위 9비트 AR0int∼AR8int, /AR0int∼/AR8int에 의해 선택된다.
열 디코더(81)에는 상기 제어 블럭(5)으로부터 내부 열 어드레스 신호의 하위 9비트 AR0int∼AR8int, /AR0int∼/AR8int가 공급된다. 열 디코더(81)의 출력은, 워드선 드라이버(82)에 인가된다. 워드선 드라이버(82)는 내부 열 어드레스 신호 AR0int∼AR8int, /AR0int∼/AR8int에 의해 선택된 하나의 워드선에 소정 전위를 공급한다.
내부 열 어드레스 신호의 상위 2비트 AR9int, AR10int, /AR9int, /AR10int는, 메모리 매크로가 복수의 메모리 어레이 블럭으로 구성되는 경우, 1개의 블럭을 선택하는데 사용된다.
블럭 선택용 내부 열 어드레스 신호 AR9int, AR10int, /AR9int, /AR10int는, 내부 열 어드레스 스트로브 신호 RASint와 함께, AND 회로(83)에 입력된다. AND 회로(83)으로부터 메모리 어레이 블럭 활성화 신호 BEN이 출력되고, 열계 제어 회로(84)는 이 메모리 어레이 블럭 활성화 신호 BEN에 의해 활성화된다.
열계 제어 회로(84)의 출력은, 센스 앰프 균압화 제어 회로(85)에 공급된다. 센스 앰프 균압화 제어 회로(85)는 균압화 제어 신호 EQL1, EQL2를 출력하여, 비트선쌍의 균압화 타이밍을 결정한다. 또한, 센스 앰프 균압화 제어 회로(85)는 센스 앰프 제어 신호 SEN을 센스 앰프 드라이버(86)에 인가한다. 센스 앰프 드라이버(86)는 센스 앰프 활성화 제어 신호 SAP0∼SAP2, /SAN0∼SAN2를 출력하여, 센스 앰프의 활성화 타이밍을 결정한다.
행 디코더(87)에는 블럭 선택 유무를 나타내는 상기 메모리 어레이 블럭 활성화 신호 BEN, 상기 내부 열 어드레스 신호 AR0int∼AR8int, /AR0int∼/AR8int 및 내부 행 어드레스 신호 AC0int∼AC3int, /AC0int∼/AC3int가 입력된다. 행 디코더(87)는 행 선택 신호 CSW0-1, 2-1, …, 14-1, CSW1-2, 2-2, 3-2, …15-2, CSW1-5, 3-5, …, 15-5의 활성화를 제어한다.
도 11은 상기 입출력 데이타 버퍼 블럭(3)의 구성을 도시하고 있다. 입출력 데이타 버퍼 블럭(3)은 128개의 입출력 데이타 버퍼(3-0∼3-127)를 구비하고 있다.
이와 같은 128 비트의 입출력 데이타 I/O0∼I/O127을 동시에 판독 기록할 수 있는 구성인 경우, 입출력 데이타 버퍼도, 당연히 128개 필요하다. 각각의 입출력 데이타 버퍼(3-0∼3-127)는 데이타의 판독시에 활성화되는 판독 활성화 신호 RDEN1, RDEN2 및 데이타의 기록시에 활성화되는 기록 버퍼 활성화 신호 WTEN에 의해 제어된다.
도 12는 상기 입출력 데이타 버퍼의 구성을 도시하고 있다. 입출력 데이타 버퍼는 전부 동일한 구성이므로, 입출력 데이타 버퍼(3-0)에 대해서 설명한다. 입출력 데이타 버퍼(3-0)는 판독 버퍼(111), 기록 버퍼(112), DQ선쌍의 균압화 회로(113) 등을 구비하고 있다. 상기 판독 버퍼(111)는 트랜스퍼 게이트(114, 115), 차동 증폭기(116), 및 래치 회로(117)를 구비하고 있다. 상기 트랜스퍼 게이트(114, 115)는 DQ선쌍 DQ, /DQ에 접속되고, 상기 제어 블럭(5)의 입출력 데이타 버퍼 제어 회로(38; 도 3에 도시함)로부터 공급되는 신호 DEN1에 의해 제어된다. 상기 차동 증폭기(116)는 트랜스퍼 게이트(114, 115)에 접속되고, 트랜스퍼 게이트(114, 115)를 통해 공급되는 신호를 증폭한다. 상기 래치 회로(117)는 상기 입출력 데이타 버퍼 제어 회로(38)로부터 공급되는 신호 RDEN2에 응답하여 차동 증폭기(116)의 출력 신호를 래치하고, 입출력단 I/O로부터 출력한다.
또한, 상기 기록 버퍼(112)는 구동 회로(112a, 112b)를 구비하고 있다. 이들 구동 회로(112a, 1112b)는 상기 입출력 데이타 버퍼 제어 회로(38)로부터 공급되는 기록 버퍼 활성화 신호 WTEN 및 입출력단 I/O로부터 공급되는 데이타에 따라, DQ선쌍 DQ, /DQ을 상보적으로 구동한다. 상기 균압화 회로(113)는 입력단에 상기 신호 RDEN1과 WTEN이 공급되는 OR 회로(118)의 출력 신호에 따라 DQ선쌍 DQ, /DQ을 균압화한다.
도 13은 상기 입출력 데이타 버퍼 제어 회로(38)의 회로를 도시하고 있다. 이 입출력 데이타 버퍼 제어 회로(38)는, 인버터 회로(121a, 121c, 121d, 121e, 121f, 121g, 121i, 121j, 121k), NAND 회로(121b, 121h), 제1, 제2 지연 회로(122, 123)에 의해 구성되어 있다. 이 입출력 데이타 버퍼 제어 회로(38)는 CASint, WEint를 수신하여 WTEN, RDEN1, RDEN2를 생성한다. 제1, 제2 지연 회로(122, 123)는 이들 신호 WTEN, RDEN1, RDEN2의 출력 타이밍을 조정하기 위해 설치된다. 종래, 제1, 제2 지연 회로의 지연 시간은 메모리 매크로의 최대 기억 용량에 따라 고정되어 왔다. 이에 대해 본 발명에서 제1, 제2 지연 회로(122, 123)의 지연 시간은 후술하는 바와 같이 메모리 매크로의 기억 용량에 따라 가변 가능하게 되어 있다.
제1 지연 회로(122)는 인버터 회로(121c)로부터 공급되는 신호 RDS로부터 신호 RDEN에 대해 원하는 지연 시간을 갖는 신호 RDEN2를 발생한다. 제2 지연 회로(123)는 인버터 회로(121i)의 출력 신호 WTS의 상승 에지에 기초하여, 원하는 펄스폭을 갖는 기록 버퍼 활성화 신호 WTEN를 발생한다.
도 14, 15는 상기 DRAM 매크로의 동작을 도시하고 있다. 도 14, 15를 참조하여 도 2 내지 13에 도시한 DRAM 매크로의 동작에 대해 설명한다.
예를 들면 메모리 셀로부터 데이타를 판독하는 경우, 우선 열 어드레스 스트로브 신호 /RAS의 하강에 응답하여 내부 열 어드레스 스트로브 신호 RASint가 활성화되고, 이 내부 열 어드레스 스트로브 신호 RASint에 응답하여 행 어드레스 AR이 도 3에 도시한 각 열 어드레스 버퍼에 취입된다. 이후, 내부 열 어드레스 ARint가 활성화되고, 선택된 워드선 WL이 상승한다. 메모리 셀로부터 비트선 BL, /BL에 판독된 신호는 신호 SAP, /SAN에 따라 센스 앰프가 활성화되는 것에 의해 증폭된다.
행 사이클에서, 전반(前半)은 행 어드레스(1)의 판독 사이클, 후반(後半)은 행 어드레스(2)의 기록 사이클을 표시한다. 판독 사이클에서는, 도 14, 15에 도시한 바와 같이, 우선 행 스트로브 신호 /CAS의 상승에 동기하여 내부 행 스트로브 신호 CASint가 활성화된다. 이 내부 행 스트로브 신호 CASint에 따라 행 어드레스(1)와 기록 인에이블 신호 /WE가 각 버퍼에 취입되고, 내부 행 어드레스 신호 AC0int∼AC3int가 활성화됨과 동시에, 내부 기록 인에이블 신호 WEint가 비활성화된다. 상기 내부 행 어드레스 신호 AC0int∼AC3int는, 도 10에 도시한 행 디코더(87)에 공급되고, 행 스위치 선택 신호 CSW가 활성화된다. 또한, WEint와 CASint의 활성화를 수신하여, 도 13에 도시한 신호 RDS가 상승하고, 입출력 데이타 버퍼 제어 회로(38)로부터 출력되는 신호 RDEN1이 활성화된다. 신호 RDEN1이 활성화되면, 도 12에 도시한 신호 DQEQ가 하이 레벨로 되고, DQ선쌍의 균압화 회로(113)가 비활성화된다. 이 때문에 DQ선쌍 DQ, /DQ에 센스 앰프로부터 판독된 데이타가 나타나기 시작한다. 또한, 도 13에 도시한 상기 신호 RDS가 상승하고나서 제1 지연 회로(122)를 통해 시간 Δt1 후에, 신호 RDEN2가 하강한다. 신호 RDEN2가 상승하면, 도 12에 도시한 차동 증폭기(116)가 활성화되고, DQ선쌍 DQ, /DQ의 데이타가 차동 증폭기(116)에 의해 증폭되어 래치 회로(117)에 래치된다. 여기에서, 판독 버퍼(111)는 차동 증폭기(116)에 의해 구성되어 있다. 이 때문에, 데이타의 래치 에러를 방지하기 위해, DQ선쌍 DQ, /DQ의 전위차 ΔV1이 통상 200mV 정도까지 되고나서 신호 RDEN2를 하이 레벨로 할 필요가 있다. 상기 시간 Δt1은 이 타이밍을 조정하기 위한 지연 시간이다.
DQ선쌍의 길이는 DRAM 매크로의 기억 용량이 클수록 행방향으로 길게 된다. 따라서, DQ선쌍의 전위차가 ΔV1로 되는데 필요한 지연 시간 Δt1은 메모리 매크로의 기억 용량이 큰만큼 크게 된다. 그래서, 본 발명은 이 지연 시간 Δt1을 메모리 매크로의 기억 용량에 따라 가변 가능하게 하고 있다.
또한, 도 15에 도시한 기록 사이클에서, 행 스트로브 신호 /CAS에 동기하여 기록 인에이블 /WE이 취득되고, 기록 버퍼 활성화 신호 WTEN가 활성화되면, 도 12에 도시한 기록 버퍼(112)에 의해 DQ선쌍 DQ, /DQ에 기록 신호가 출력된다. 이 때, DQ선쌍 DQ, /DQ상의 기록 신호의 펄스폭 ΔTw가 센스 앰프 및 비트선에 데이타가 기록되는데 충분한 시간이 되도록 기록 버퍼 활성화 신호 WTEN의 펄스폭 Δt2가 결정된다. 본 발명에서 이 펄스폭 Δt2는 매크로의 기억 용량에 따라 가변 가능하게 되어 있다.
(제1 실시예)
이하, 도 16a 및 도 16b는 본 발명의 제1 실시예를 도시하는 것으로, 도 13에 도시하는 제1 지연 회로(122)의 구성을 도시하고 있다. 도 16a에서 복수의 인버터 회로(122a 내지 122f)는 직렬 접속되어 있다. 이들 인버터 회로(122a 내지 122f)의 각 출력단과 접지 간에는 커패시터(122g 내지 122l)가 각각 접속되어 있다. 상기 인버터 회로(122b)의 출력단과 출력 노드(122m) 사이에는 스위치 SW11가 접속되고, 상기 인버터 회로(122d)의 출력단과 출력 노드(122m) 사이에는 스위치 SW12가 접속되고, 또한 상기 인버터 회로(122f)의 출력단과 출력 노드(122m) 사이에는 스위치 SW13가 접속되어 있다.
상기 구성의 제1 지연 회로(122)는 스위치 SW11, SW12, SW13를 선택적으로 온시킴으로써, 메모리 매크로의 기억 용량에 따른 지연 시간을 설정할 수 있다. 도 16a는 메모리 매크로의 기억 용량이 1M비트인 경우를 도시한 것으로, 이 경우, 스위치 SW11가 온, 스위치 SW12 및 스위치 SW13가 오프되어 있다. 또한, 도 16b는 메모리 매크로의 기억 용량이 4M비트인 경우를 도시한 것으로, 이 경우, 스위치 SW11 및 스위치 SW12가 오프, 스위치 SW13가 온되어 있다.
도 17은 메모리 매크로의 기억 용량이 1M비트인 경우와, 4M비트인 경우에 있어서의 제1 지연 회로(122)의 입력 노드로부터 출력 노드까지의 지연 시간의 관계를 도시하고 있다. 제1 지연 회로(122)는 스위치 SW11, 스위치 SW12, 스위치 SW13를 선택적으로 온시킴으로써 지연 시간을 Ta, Tb(Tb〉Ta)로 설정할 수 있다. 이 때문에, 도 18에 도시하는 4M비트인 경우와 1M비트인 경우와 같이, 메모리 매크로의 기억 용량에 따라 신호 REDN2의 상승 타이밍을 DQ선쌍 DQ, /DQ의 전위차가 ΔV1이 될 때까지의 시간 Ta, Tb에 맞출 수 있다. 따라서, 메모리 매크로의 기억 용량이 작은 경우에도 필요 이상으로 지연 시간을 설정하지 않기 때문에, 데이타의 판독 동작을 고속화할 수 있다.
도 19a 및 도 1bB는 도 13에 도시한 제2 지연 회로(123)의 구성을 도시한다. 도 19a에서, 입력 노드(123a)는 NAND 회로(123l)의 한 입력단에 접속되어 있다. 상기 입력 노드(123a)에는 복수의 인버터 회로(123b 내지 123f)가 직렬 접속되어 있다. 이들 인버터 회로(123b 내지 123f)의 각 출력단과 접지 사이에는 커패시터(123g 내지 123k)가 접속되어 있다. 상기 인버터 회로(123b)의 출력단과 상기 NAND 회로(123l)의 다른 입력단 사이에는 스위치 SW21가 접속되어 있다. 상기 인버터 회로(123d)의 출력단과 상기 NAND 회로(123l)의 다른 입력단 사이에는 스위치 SW22가 접속되어 있다. 상기 인버터 회로(123f)의 출력단과 상기 NAND 회로(123l)의 다른 입력단 사이에는 스위치 SW23가 접속되어 있다. 상기 NAND 회로(123l)의 출력단에는 인버터 회로(123m)가 접속되어 있다.
상기 구성의 제2 지연 회로(123)는 스위치 SW21, 스위치 SW22, 스위치 SW23를 선택적으로 온시킴으로써 메모리 매크로의 기억 용량에 따른 펄스폭을 갖는 기록 버퍼 활성화 신호 WTEN을 생성할 수 있다. 도 19a는 메모리 매크로의 기억 용량이 1M비트인 경우를 도시한 것으로, 이 경우, 스위치 SW21가 온, 스위치 SW22 및 스위치 SW23가 오프되어 있다. 또, 도 19b는 메모리 매크로의 기억 용량이 4M비트인 경우를 도시한 것으로, 이 경우, 스위치 SW21 및 스위치 SW22 오프, 스위치 SW23가 온되어 있다.
도 20은 메모리 매크로의 기억 용량이 1M비트인 경우와 4M비트인 경우에 있어서의 입력 신호 A, B와 출력 신호 A, B의 관계를 도시하고 있다. 제2 지연 회로(123)는 스위치 SW21, 스위치 SW22 및 스위치 SW23를 선택적으로 온시킴으로써 출력 신호의 펄스폭을 Tq, Tp(Tq〉Tp)로 설정할 수 있다.
도 21은 DQ선쌍 DQ,/DQ의 기록시에 있어서의 동작 파형을 도시하고 있다. 도 21의 (a)에 도시한 메모리 매크로의 기억 용량이 4M비트인 경우와 도 21의 (b)에 도시한 1M비트인 경우에서는 4M비트인 경우의 DQ선쌍의 용량쪽이 1M비트인 경우의 DQ선쌍의 용량보다 크므로, DQ선쌍을 전달하는 기록 펄스 신호의 파형이 둔화된다.
본 발명에서는 제2 지연 회로(123)의 스위치 SW21, 스위치 SW22, 스위치 SW23를 전환시킴으로써, 4M비트인 경우의 기록 버퍼 활성화 신호 WTEN의 펄스폭 Tp를 1M비트인 경우의 기록 버퍼 활성화 신호 WTEN의 펄스폭 Tq보다 길게 설정하고 있다. 따라서, 1M비트인 경우와 4M비트인 경우에서, 동일 펄스폭 ΔTw를 확보할 수 있다. 게다가, 메모리 매크로의 기억 용량에 따라 기록 버퍼 활성화 신호 WTEN의 펄스폭을 가변시키고 있으므로, 메모리 매크로의 기억 용량이 작은 경우에도 필요 이상으로 펄스폭을 길게 할 필요가 없다. 이 때문에, 기록 시간을 단축시킬 수 있다.
이상 스위치 SW11, 스위치 SW12, 스위치 SW13, 스위치 SW21, 스위치 SW22, 스위치 SW23는 상술한 바와 같이, 메탈층, 또는 콘택트층의 전환에 의해 스위치 상태를 설정할 수 있다.
또한, 스위치를 대신하여 퓨즈 소자나 불휘발성 기억 소자를 이용할 수도 있다.
상기 제1 실시예에 따르면, 메모리 어레이 블럭을 조합하여 DRAM 매크로를 구성할 경우, 메모리 매크로의 기억 용량에 따라 제1, 제2 지연 회로(122, 123)의 스위치를 전환시킴으로써 신호의 지연 시간이나 펄스폭을 가변시키고 있다. 이 때문에, 메모리 매크로의 기억 용량에 따라 데이타의 판독 시간, 기록 시간을 고속화할 수 있다. 게다가, 스위치를 전환시키는 것만으로도 제1, 제2 지연 회로(122, 123)의 지연 시간을 변화시킬 수 있으므로, 논리 회로에 혼재되는 메모리 매크로를 단시간에 설계할 수 있는 이점을 갖고 있다.
(제2 실시예)
도 22 및 도 23은 본 발명의 제2 실시예를 도시한 것이다. 제1 실시예는 입출력 버퍼 제어 회로(38)에 설치된 제1, 제2 지연 회로(122, 123)의 지연 시간을 메모리 매크로의 기억 용량에 따라 스위치에 의해 전환함으로써 설정하였다. 이에 대해, 제2 실시예는 메모리 매크로의 기억 용량에 따라 지연 회로를 구성하는 지연 소자의 수를 변화시킴으로써 지연 시간을 제어하고 있다.
즉, 도 22는 제2 실시예를 상기 제1 지연 회로(122)에 적용시킨 경우를 도시하고 있다. 제1 지연 회로(122)는 도 13 및 도 16에서 도시한 바와 같이, 신호 RDS으로부터 신호 RDEN2를 생성한다. 도 22에서, 제1 지연 회로부(221)를 구성하는 인버터 회로와 커패시터는 예를 들어 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에 설치되어 있다. 즉, 각 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에는 왕로측에 예를 들어 2개의 인버터 회로와 2개의 커패시터로 이루어지는 제1 지연 회로부(221)가 설치되고, 복로측에는 예를 들어 2개의 인버터 회로와 2개의 커패시터로 이루어지는 제2 지연 회로부(222)가 설치되어 있다. 제1, 제2 지연 회로부(221, 222)는 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)과 함께 CAD에 의해 자동적으로 생성된다. 이 때문에, 메모리 매크로의 기억 용량에 따라 메모리 어레이 전원 드라이버 블럭이 소정수 생성되면, 메모리 어레이의 용량에 따른 제1, 제2 지연 회로부(221, 222)가 자동적으로 생성된다. 상기 인버터 회로, 커패시터의 수는 지연 시간에 따라 설정되면 된다.
또한, 직류 전위 생성 블럭(2)에는 왕로측의 제1 지연 회로부(221)와 복로측의 제2 지연 회로부(222)를 접속하는 배선(223)이 설치되어 있다. 이 배선(223)은 직류 전위 생성 블럭(2)과 함께 CAD에 의해 자동적으로 된다. 이와 같이 하여 설치된 제1 지연 회로부(221), 배선(223), 제2 지연 회로부(222)로 이루어지는 제1 지연 회로(122)는 메모리 매크로의 기억 용량에 따른 지연 시간을 갖게 된다. 따라서, 제어 블럭(5)의 입출력 데이타 버퍼 제어 회로(38)에서 생성된 신호 RDS는 제1 지연 회로(122)를 통해 메모리 매크로의 기억 용량에 따른 지연 시간을 갖는 신호 RDEN2가 된다.
도 23은 제2 실시예를 제2 지연 회로(123)에 적용시킨 경우를 도시하고 있다. 도 23에서, 도 22와 동일한 성분에는 동일 부호를 병기하였다. 이 제2 지연 회로(123)는 도 13 및 도 19에서 도시된 바와 같이, 신호 WTS로부터 신호 WTEN을 생성한다. 도 23에서, 제2 지연 회로(123)를 구성하는 인버터 회로와 커패시터는 예를 들어 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에 설치되어 있다. 즉, 각 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에는 왕로측에 예를 들어 2개의 인버터 회로와 2개의 커패시터로 이루어지는 제1 지연 회로부(221)가 설치되고, 복로측에는 예를 들어 2개의 인버터 회로와 2개의 커패시터로 이루어지는 제2 지연 회로부(222)가 설치되어 있다. 제1, 제2 지연 회로부(221, 222)는 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)과 함께 CAD에 의해 자동적으로 생성된다. 이 때문에, 메모리 매크로의 기억 용량에 따라 메모리 어레이 전원 드라이버 블럭이 소정수 생성되면, 메모리 어레이의 용량에 따른 제1, 제2 지연 회로부(221, 222)가 자동적으로 생성된다. 상기 인버터 회로, 커패시터의 수는 지연 시간에 따라 설정되면 된다.
또한, 직류 전위 생성 블럭(2)에는 왕로측의 제1 지연 회로부(221)와 복로측의 제2 지연 회로부(222)를 접속하는 배선(223)이 설치되어 있다. 이 배선(223)은 직류 전위 생성 블럭(2)과 함께 CAD에 의해 자동적으로 된다. 또한, 제어 블럭(5)에는 상기 NAND 회로(123l)와 인버터 회로(123m)가 설치된다.
이와 같이 하여 설치된 제1 지연 회로부(221), 배선(223), 제2 지연 회로부(222)로 이루어지는 제2 지연 회로(123)는 메모리 매크로의 기억 용량에 따른 지연 시간을 갖게 된다. 따라서, 제어 블럭(5)의 입출력 데이타 버퍼 제어 회로(38)에서 생성된 신호 WTS는 제2 지연 회로(123)를 통해 메모리 매크로의 기억 용량에 따른 지연 시간을 갖는 신호 WTEN이 된다.
상기 제2 실시예에서도, 제1 실시예와 동일하게 메모리 매크로의 기억 용량에 따라 지연 시간을 설정할 수 있으므로, 데이타 판독, 기록 동작을 고속화할 수 있다.
더욱이, 제1, 제2 지연 회로부(221, 222)를 CAD에 의해 생성할 수 있다. 따라서, 스위치를 사용하는 경우와 같이, 메모리 매크로의 기억 용량에 따라 스위치의 온, 오프를 설정할 필요가 없기 때문에, 스위치를 사용하는 경우에 비해 메모리 매크로의 설계를 용이화시킬 수 있다.
또한, 2개의 인버터 회로와 2개의 커패시터로 이루어지는 제1, 제2 지연 회로부(221, 222)를 각 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에 설치하고, 제1, 제2 지연 회로부(221, 222)를 접속하는 배선(223)을 직류 전위 생성 블럭(2)에 설치하고 있기 때문에, 각 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)의 구성을 공통화할 수 있다. 따라서, 메모리 매크로의 설계를 용이화시킬 수 있다.
(제3 실시예)
도 24 및 도 25는 본 발명의 제3 실시예를 도시한 것이다. 제3 실시예는 제1, 제2 지연 회로(122, 123)의 지연 시간을 메모리 매크로의 기억 용량에 따라 배선 길이를 변화시켜 제어하고 있다.
도 24는 제3 실시예를 상기 제1 지연 회로(122)에 적용시킨 경우를 도시하고 있다. 이 제1 지연 회로(122)는 도 13 및 도 16에서 도시된 바와 같이, 신호 RDS로부터 버퍼 활성화 신호 RDEN2를 생성한다. 도 24에서는, 도 16과 동일한 부분에는 동일 부호를 병기한다. 도 24에서, 신호 RDS는 제1 배선(231)을 통해 지연 회로(232)의 입력단에 공급된다. 이 지연 회로(232)는 예를 들어 2개의 인버터 회로와 2개의 커패시터로 구성되고 예를 들어 직류 전위 생성 블럭(2)에 배치되어 있다. 이 지연 회로(232)의 출력 신호는 제2 배선(233)에 공급된다.
상기 제1, 제2 배선(231, 233)은 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4) 상에 DQ선쌍을 따라 배치되어 있다. 이들 제1, 제2 배선(231, 233)은 CAD에 의해 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)과 함께 자동적으로 생성된다. 이 때문에, 메모리 매크로의 기억 용량에 따라 메모리 어레이 전원 드라이버 블럭이 소정수 생성되면, 메모리 매크로의 기억 용량에 따른 제1, 제2 배선(231, 233)이 자동적으로 생성된다. 이들 제1, 제2 배선(231, 233)은 DQ선쌍과 예를 들어 동일한 층, 및 동일 재료로 형성된다. 즉, DQ선쌍이 예를 들어 제2층의 알루미늄으로 형성되는 경우, 제1, 제2 배선(231, 233)도 제2층의 알루미늄으로 형성된다.
또한, 상기 지연 회로(232)는 직류 전위 생성 블럭(2)과 함께 생성되고, 제1, 제2 배선(231, 233)을 접속한다. 이 지연 회로(232)는 제1, 제2 배선(231, 233)에 의해 소망의 지연 시간을 설정한 경우는 생략가능하다. 이 경우, 상기 지연 회로(232)를 도 24에서 파선으로 도시한 바와 같이, 제1, 제2 배선(231, 233)을 접속하는 단일의 제3 배선(234)으로 할 수 있다. 이 경우, 회로 구성을 가일층 단순화시킬 수 있다.
도 25는 제3 실시예를 상기 지연 회로(123)에 적용시킨 경우를 도시한 것으로, 도 13, 도 19 및 도 24와 동일 부분에는 동일 부호를 병기한다. 도 25에서, 신호 WTS는 NAND 회로(123l)의 한 입력단에 공급됨과 함께, 제1 배선(231)을 통해 지연 회로(232)의 입력단에 공급된다. 이 지연 회로(232)는 예를 들어 2개의 인버터 회로와 2개의 커패시터로 구성되고 예를 들어 직류 전위 생성 블럭(2)에 배치되어 있다. 이 지연 회로(232)의 출력 신호는 제2 배선(233)을 통해 상기 NAND 회로(123l)의 다른 입력단에 공급된다.
상기 제1, 제2 배선(231, 233)은 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4) 상에 DQ선쌍을 따라 배치되어 있다. 이들 제1, 제2 배선(231, 233)은 CAD에 의해 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)과 함께 자동적으로 생성된다. 이 때문에, 메모리 매크로의 기억 용량에 따라 메모리 어레이 전원 드라이버 블럭이 소정수 생성되면, 메모리 매크로의 기억 용량에 따른 제1, 제2 배선(231, 233)이 자동적으로 생성된다. 이들 제1, 제2 배선(231, 233)은 DQ선쌍과 예를 들어 동일 레벨, 및 동일 재료로 형성된다. 즉, DQ선쌍이 예를 들어 제2층의 알루미늄으로 형성되는 경우, 제1, 제2 배선(231, 233)도 제2층의 알루미늄으로 형성된다.
또한, 상기 지연 회로(232)는 직류 전위 생성 블럭(2)과 함께 생성되고, 제1, 제2 배선(231, 233)을 접속한다. 이 지연 회로(232)는 제1, 제2 배선(231, 233)에 의해 소망의 지연 시간을 설정한 경우는 도 24와 동일하게 지연 회로(232)를 대신하여 제3 배선(234)을 사용하면 된다.
상기 제3 실시예에서도, 제1 실시예와 동일하게 메모리 어레이의 용량에 따라 지연 시간을 설정하고 있으므로, 데이타 판독, 기록 동작을 고속화할 수 있다. 게다가, 이 실시예에 따르면, 제1, 제2 배선의 길이에 따라 지연 시간을 설정할 수 있기 때문에, 회로 패턴을 간단화시킬 수 있어, 패턴 면적의 증대를 방지시킬 수 있다.
(제4 실시예)
도 26은 본 발명의 제4 실시예를 도시하고 있다. 제3 실시예에서, 제1, 제2 배선(231, 233)은 메모리 어레이 전원 드라이버 블럭 상에 형성되었다. 이에 대해, 이 실시예에서는, 제1, 제2 배선(231, 233)을 열 디코더 RDC, 열 선택선 CSL을 구동하는 드라이버 회로 CSL/DRV 상에 배치되고, 제1, 제2 배선(231, 233)을 접속하는 제3 배선(234)을 직류 전위 생성 블럭(2)에 배치하고 있다.
이와 같이 배치된 경우, 제1, 제2 배선(231, 233)을 전원선으로부터 떨어져 배치할 수 있으므로, 노이즈의 영향을 억제시킬 수 있다.
게다가, 행 디코더 RDC, 드라이버 회로 CSL/DRV에는 제1, 제2 배선(231, 233)만이 배치되고, 제3 배선(234)은 직류 전위 생성 블럭(2)에 배치되어 있으므로, 행 디코더 RDC, 드라이버 회로 CSL/DRV의 구성을 구비할 수 있다. 따라서, 메모리 매크로를 용이하게 생성할 수 있는 이점을 갖고 있다.
또, 제1, 제2 배선(231, 233) 및 제3 배선(234)은 도 22 내지 도 25에 도시한 바와 같이, 인버터 회로와 커패시터를 조합시킨 회로로 할 수도 있다.
(제5 실시예)
도 27은 본 발명의 제5 실시예를 도시하고 있다. 이 실시예에서는, 제1, 제2 배선(231, 233)을 전원선 블럭 PLB 상에 배치하고 있다. 이 실시예의 경우, 회로 소자가 작은 전원선 블럭 PLB 상에 제1, 제2 배선(231, 233)을 배치하고 있다. 이 때문에, 배선이 용이함과 함께, 다른 회로 소자로부터의 기생 용량의 영향을 적게 할 수 있어, 지연 시간을 정확하게 설정할 수 있는 이점을 갖고 있다.
(제6 실시예)
도 28, 도 29 및 도 30은 본 발명의 제6 실시예를 도시하고 있다. 이 실시예는 제3 실시예에 있어서의 제1, 제2 배선(231, 233)에 DQ선쌍에 접속된 부하와 동일한 더미 부하를 접속하고 있다. 즉, DQ선쌍 DQ, /DQ에는 열 선택선 CLS를 선택하는 열 선택 게이트로서의 트랜지스터 Tr이 접속되고, 이 트랜지스터 Tr의 게이트에는 열 선택선 CLS가 접속되고, 이 열 선택선 CLS는 드라이버 회로 DRV의 출력단에 접속되어 있다. 이들 트랜지스터 Tr, 드라이버 회로 DRV는 DQ선쌍 DQ, /DQ의 부하가 된다. 이 부하에 의해 DQ선쌍 DQ, /DQ를 전달하는 신호에 자연이 생긴다. 그래서, 이 실시예에서는 상기 제1, 제2 지연 회로(122, 123)에 적용되는 상기 제1, 제2 배선(231, 233)에 DQ선쌍에 접속된 부하와 동일하게 트랜지스터 Tr과 드라이버 회로 DRV로 이루어지는 더미 부하가 접속된다.
도 28은 이들 제1, 제2 배선(231, 233), 더미 부하로서의 트랜지스터 Tr 및 드라이버 회로 DRV를 예를 들어 상기 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)이나, 제어 블럭(5)에 각각 배치된 경우를 도시하고 있다. 이들 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV는 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)이나 제어 블럭(5)과 함꼐 CAD에 의해 자동적으로 생성된다. 또한, 제1, 제2 배선(231, 233)을 접속하는 지연 회로(232)는 직류 전위 생성 블럭(2)에 배치되고, CAD에 의해 직류 전위 생성 블럭(2)과 함께 자동적으로 생성된다.
도 29는 상기 제1, 제2 배선(231, 233), 더미 부하로서의 트랜지스터 Tr 및 드라이버 회로 DRV를 예를 들어 상기 전원 배선 블럭(6b-1 내지 6b-4, 8b)에 배치하고, 제1, 제2 배선(231, 233)을 접속하는 지연 회로(232)를 상기 전원 배선 블럭(7b)에 배치한 예를 도시하고 있다. 이들 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV는 전원 배선 블럭(6b-1 내지 6b-4, 8b)과 함께 CDA에 의해 자동적으로 생성된다. 지연 회로(232)는 상기 전원 배선 블럭(7b)와 함께 CAD에 의해 자동적으로 생성된다.
도 30은 상기 제1, 제2 배선(231, 233)을 예를 들어 열 디코더 CDC 및 행 디코더 RDC에 배치하고, 더미 부하로서의 트랜지스터 Tr 및 드라이버 회로 DRV를 열 디코더 CDC에 배치하고, 제1, 제2 배선(231, 233)을 접속하는 지연 회로(232)를 직류 전위 생성 블럭(2)에 배치한 예를 도시하고 있다. 행 디코더 RDC에 배치된 제1, 제2 배선(231, 233)은 행 디코더 RDC와 함께 CAD에 의해 자동적으로 생성되고, 열 디코더 CDC에 배치된 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV는 열 디코더 CDC와 함께 CDA에 의해 자동적으로 생성된다. 동일하게, 지연 회로(232)는 직류 전위 생성 블럭(2)과 함께 CAD에 의해 자동적으로 생성된다.
상기 제6 실시예에 의하면, 제1, 제2 배선(231, 233)에 DQ선쌍에 접속된 부하와 동일한 부하를 접속하고 있다. 이 때문에, 제1, 제2 배선(231, 233)에 DQ선쌍이 갖는 신호의 지연 시간과 동일한 지연 시간을 용이하게 설정할 수 있다.
게다가, 도 28에서 도시하는 실시예의 경우, 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV를 제어 블럭(5)과 인접하는 메모리 어레이 전원 드라이버 블럭(4-1 내지 4-4)에 배치하고 있다. 따라서, 제1, 제2 배선(231, 233)과 제어 블럭(5)을 최단 거리로 배치할 수 있어, 배선의 늘어짐을 방지할 수 있다. 이 때문에, 다른 회로 소자로부터의 기생 용량의 영향을 방지할 수 있어, 정확한 지연 시간을 설정할 수 있다.
또한, 도 29에 도시하는 실시예의 경우, 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV를 회로 소자가 작은 전원 배선 블럭(6b-1 내지 6b-4, 8b)에 배치하고 있다. 이 때문에, 다른 소자로부터의 기생 용량의 영향이 작게 되어 지연 시간을 정확하게 설정할 수 있다.
또한, 도 30에 도시하는 실시예의 경우, 제1, 제2 배선(231, 233), 트랜지스터 Tr 및 드라이버 회로 DRV를 열 디코더 CDC에 배치하고 있다. 이 때문에, 열 디코더 CDC 및 센스 앰프의 영역에 배치된 트랜지스터 Tr 및 드라이버 회로 DRV를 거의 동일한 조건으로 할 수 있어, 지연 시간을 정확하게 설정할 수 있다.
제2 내지 제6 실시예에서, 제1, 제2 배선이나, 제1, 제2 지연 회로부가 배치되는 장소는 상기 제2 내지 제6 실시예에서 기술한 부분에 한정되는 것이 아니라, 메모리 어레이 블럭수에 따라 CAD에 의해 자동적으로 생성되는 부분이면 된다.
또한, 논리 회로부와 혼재되는 메모리 매크로의 경우, 그 메모리 매크로의 용도가 매우 명확하다. 이 때문에, 10M비트의 메모리가 필요한 반도체 장치에 16M비트의 용량을 갖는 메모리를 설치하는 일은 거의 없다. 따라서, 논리 회로와 혼재되는 메모리 매크로는 용도에 따른 용량의 메모리 매크로를 설계할 필요가 있다. 본 발명의 경우, 메모리 매크로의 용량에 따라 신호의 전송 타이밍을 용이하게 변화시킬 수 있다. 따라서, 본 발명에 의하면, 특히 논리 회로부와 혼재되는 소용량의 메모리 매크로의 성능을 향상시킬 수 있다.

Claims (30)

  1. 반도체 기억 장치에 있어서,
    메모리 매크로부-상기 메모리 매크로부는 적어도 1개의 메모리 어레이 블럭을 가지며, 상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-와,
    입출력 데이타를 보유하는 데이타 버퍼 블럭과,
    상기 메모리 어레이 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 메모리 셀과 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과,
    상기 데이타 버퍼 블럭에 설치된 래치 회로-상기 래치 회로는 상기 데이타선쌍의 신호를 래치함-와,
    상기 래치 회로의 활성화 타이밍을 상기 메모리 매크로부의 기억 용량에 따라 조정하는 타이밍 조정 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 타이밍 조정 회로는 상기 메모리 매크로부의 기억 용량에 따라 지연 시간을 가변시킬 수 있는 지연 소자를 포함하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 타이밍 조정 회로는 복수의 지연 소자와, 상기 복수의 지연 소자의 출력 신호를 선택적으로 출력하는 스위치를 포함하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 스위치는 배선층으로 구성되고, 상기 배선층은 상기 메모리 매크로부의 기억 용량에 따라 선택적으로 절단되는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 스위치는 상이한 레벨의 배선층으로 구성되고, 상기 배선층은 상기 메모리 매크로부의 기억 용량에 따라 콘택트에 의해 선택적으로 접속되는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 타이밍 조정 회로는 배선으로 구성되고, 상기 배선 길이는 상기 메모리 매크로부의 기억 용량에 따라 설정되는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 메모리 어레이 블럭은 상기 메모리 셀을 선택하는 행 디코더 및 열 선택선 드라이버를 포함하고, 상기 배선은 상기 행 디코더 및 상기 열 선택선 드라이버에 배치되는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 메모리 매크로부는 상기 배선이 설치되는 전원 배선 블럭을 포함하고, 상기 배선은 상기 전원 배선 블럭에 배치되는 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 메모리 어레이 블럭은 열 선택선과 비트선을 접속하는 열 선택 게이트, 및 열 선택 게이트에 접속된 열 선택선을 구동하는 열 선택선 드라이버를 포함하고, 상기 배선에는 상기 메모리 어레이 블럭에 포함되는 열 선택 게이트, 및 열 선택선 드라이버가 접속되어 있는 반도체 기억 장치.
  10. 반도체 기억 장치에 있어서,
    메모리 매크로부-상기 메모리 매크로부는 적어도 1개의 메모리 어레이 블럭을 가지며, 상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-와,
    입출력 데이타를 보유하는 데이타 버퍼 블럭과,
    상기 메모리 어레이 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 메모리 셀과 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과,
    상기 데이타선쌍에 기록 신호를 공급하는 데이타 기록 회로와,
    상기 데이타 기록 회로로부터 공급되는 기록 신호의 펄스폭을 상기 메모리 매크로부의 기억 용량에 따라 조정하는 타이밍 조정 회로
    를 포함하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 타이밍 조정 회로는 상기 메모리 매크로부의 기억 용량에 따라 지연 시간을 가변시킬 수 있는 지연 소자를 포함하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 타이밍 조정 회로는 복수의 지연 소자와, 상기 복수의 지연 소자의 출력 신호를 선택적으로 출력하는 스위치를 포함하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 스위치는 배선층으로 구성되고, 상기 배선층은 상기 메모리 매크로부의 기억 용량에 따라 선택적으로 절단되는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 스위치는 상이한 레벨의 배선층으로 구성되고, 상기 배선층은 상기 메모리 매크로부의 기억 용량에 따라 콘택트에 의해 선택적으로 접속되는 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 타이밍 조정 회로는 배선으로 구성되고, 상기 배선 길이는 상기 메모리 매크로부의 기억 용량에 따라 설정되는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 메모리 어레이 블럭은 상기 메모리 셀을 선택하는 행 디코더 및 열 선택선 드라이버를 포함하고, 상기 배선은 상기 행 디코더 및 상기 열 선택선 드라이버에 배치되는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 메모리 매크로부는 전원 배선이 설치된 전원 배선 블럭을 포함하고, 상기 배선은 상기 전원 배선 블럭에 배치되는 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 메모리 어레이 블럭은 열 선택선과 비트선을 접속하는 열 선택 게이트, 및 열 선택 게이트에 접속된 열 선택선을 구동하는 열 선택선 드라이버를 포함하고, 상기 배선에는 상기 메모리 어레이 블럭에 포함되는 열 선택 게이트, 및 열 선택선 드라이버가 접속되어 있는 반도체 기억 장치.
  19. 반도체 기억 장치에 있어서,
    적어도 하나의 메모리 어레이 블럭-상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-과,
    입출력 데이타를 보유하는 데이타 버퍼 블럭과,
    상기 메모리 어레이 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 메모리 셀과 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과,
    상기 데이타 버퍼 블럭에 설치된 래치 회로-상기 래치 회로는 상기 데이타선쌍의 신호를 래치함-와,
    상기 메모리 어레이 블럭의 수와 거의 동일한 수로 설치된 전원 블럭-상기 전원 블럭은 상기 메모리 어레이 블럭에 전원을 공급함-과,
    상기 전원 블럭에 설치된 타이밍 조정 회로-상기 각 전원 블럭에 설치된 상기 타이밍 조정 회로는 서로 접속되고, 상기 래치 회로의 활성화 타이밍을 상기 메모리 어레이 블럭의 수에 따라 조정함-
    를 포함하는 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 타이밍 조정 회로는 복수의 지연 소자를 포함하는 반도체 기억 장치.
  21. 제19항에 있어서,
    상기 타이밍 조정 회로는 배선으로 구성되는 반도체 기억 장치.
  22. 반도체 기억 장치에 있어서,
    적어도 하나의 메모리 어레이 블럭-상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-과,
    상기 메모리 어레이 블럭의 상기 메모리 셀로부터 판독된 데이타를 겁출하는 센스 앰프 블럭과,
    상기 센스 앰프 블럭에 대해 배치되어 상기 열을 선택하는 열 선택 블럭과,
    상기 메모리 셀 어레이 블럭에 대응하여 배치되어 상기 행을 선택하는 행 선택 블럭과,
    입출력 데이타를 보유하는 데이타 버퍼 블럭과,
    상기 센스 앰프 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 센스 앰프와 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과,
    상기 데이타 버퍼 블럭에 설치된 래치 회로-상기 래치 회로는 상기 데이타선쌍의 신호를 래치함-와,
    상기 열 선택 블럭 및 상기 행 선택 블럭에 설치된 타이밍 조정 회로-상기 열 선택 블럭 및 상기 행 선택 블럭에 설치된 타이밍 조정 회로는 서로 접속되고, 상기 래치 회로의 활성화 타이밍을 상기 메모리 어레이 블럭의 수에 따라 조정함-
    를 포함하는 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 타이밍 조정 회로는 복수의 지연 소자를 포함하는 반도체 기억 장치.
  24. 제22항에 있어서,
    상기 타이밍 조정 회로는 배선으로 구성되는 반도체 기억 장치.
  25. 반도체 기억 장치에 있어서,
    적어도 하나의 메모리 어레이 블럭-상기 메모리 어레이 블럭은 행렬 형상으로 배치된 복수의 메모리 셀을 가짐-과,
    상기 메모리 셀 어레이 블럭의 상기 메모리 셀로부터 판독된 데이타를 겁출하는 센스 앰프 블럭과,
    상기 센스 앰프 블럭에 대응하여 배치되어 상기 열을 선택하는 열 선택 회로와,
    입출력 데이타를 보유하는 데이타 버퍼 블럭과,
    상기 센스 앰프 블럭과 상기 데이타 버퍼 블럭의 상호간에 설치된 데이타선쌍-상기 데이타선쌍은 선택된 센스 앰프와 상기 데이타 버퍼 블럭 간에서 신호를 전송함-과,
    상기 메모리 어레이 블럭에 대응하여 설치된 타이밍 조정 회로-상기 타이밍 조정 회로는 상기 열 선택 회로와 동일한 지연 시간을 갖는 지연 소자를 포함하고, 상기 지연 소자에 공급되는 신호를 상기 데이타선쌍에 전달되는 신호의 지연 시간과 일치시킴-
    를 포함하는 반도체 기억 장치.
  26. 제25항에 있어서,
    상기 메모리 어레이 블럭의 수와 거의 동일한 수로 설치되어 상기 메모리 어레이 블럭에 전원을 공급하는 전원 블럭을 더 포함하고, 상기 지연 소자는 상기 전원 블럭에 설치되는 반도체 기억 장치.
  27. 제25항에 있어서,
    상기 메모리 어레이 블럭의 수와 거의 동일한 수로 설치되어 상기 열 선택 회로가 설치되는 열 선택 블럭을 더 포함하고, 상기 지연 소자는 상기 열 선택 블럭에 설치되는 반도체 기억 장치.
  28. 제25항에 있어서,
    상기 지연 소자는 상기 열 선택 회로와 동일한 회로로 구성되는 반도체 기억 장치.
  29. 제1항에 있어서,
    상기 메모리 매크로부와 혼재되는 논리 회로부를 더 포함하는 반도체 기억 장치.
  30. 제10항에 있어서,
    상기 메모리 매크로부와 혼재되는 논리 회로부를 더 포함하는 반도체 기억 장치.
KR1019990051432A 1998-11-20 1999-11-19 반도체 기억 장치 KR100328194B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1998-330802 1998-11-20
JP10330802A JP2000156085A (ja) 1998-11-20 1998-11-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20000035566A true KR20000035566A (ko) 2000-06-26
KR100328194B1 KR100328194B1 (ko) 2002-03-16

Family

ID=18236726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990051432A KR100328194B1 (ko) 1998-11-20 1999-11-19 반도체 기억 장치

Country Status (4)

Country Link
US (1) US6154396A (ko)
JP (1) JP2000156085A (ko)
KR (1) KR100328194B1 (ko)
TW (1) TW466748B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046225B1 (ko) * 2004-03-25 2011-07-04 주식회사 하이닉스반도체 메모리 장치 리드 패스의 딜레이 마진 제어 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001101868A (ja) * 1999-09-30 2001-04-13 Hitachi Ltd 半導体記憶装置
US6459628B1 (en) 2001-04-02 2002-10-01 Advanced Micro Devices, Inc. System and method to facilitate stabilization of reference voltage signals in memory devices
JP3863400B2 (ja) * 2001-09-28 2006-12-27 株式会社東芝 半導体集積回路
KR100692529B1 (ko) * 2005-07-01 2007-03-09 삼성전자주식회사 최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한기록매체
JP2007066463A (ja) * 2005-09-01 2007-03-15 Renesas Technology Corp 半導体装置
US7961541B2 (en) 2007-12-12 2011-06-14 Zmos Technology, Inc. Memory device with self-refresh operations
JP5732575B2 (ja) * 2014-05-01 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置
US11694015B2 (en) * 2021-06-23 2023-07-04 Nxp B.V. Signal routing between memory and memory controller

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056654A (ja) * 1991-02-12 1993-01-14 Hitachi Ltd 半導体集積回路装置
JP3351643B2 (ja) * 1995-01-31 2002-12-03 株式会社東芝 半導体メモリ装置及びその製造方法
US5881008A (en) * 1997-09-12 1999-03-09 Artisan Components, Inc. Self adjusting pre-charge delay in memory circuits and methods for making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046225B1 (ko) * 2004-03-25 2011-07-04 주식회사 하이닉스반도체 메모리 장치 리드 패스의 딜레이 마진 제어 장치

Also Published As

Publication number Publication date
KR100328194B1 (ko) 2002-03-16
TW466748B (en) 2001-12-01
JP2000156085A (ja) 2000-06-06
US6154396A (en) 2000-11-28

Similar Documents

Publication Publication Date Title
US5844833A (en) DRAM with open digit lines and array edge reference sensing
US6795361B2 (en) Low power consumption memory device having row-to-column short
KR100820294B1 (ko) 반도체기억장치
US6341088B2 (en) Dynamic random access memory in switch MOSFETs between sense amplifiers and bit lines
KR101156172B1 (ko) 반도체 집적회로 장치
US5325336A (en) Semiconductor memory device having power line arranged in a meshed shape
EP0087754B1 (en) Semiconductor dynamic memory device
US5764562A (en) Semiconductor memory device
US9530459B2 (en) Semiconductor memory device including a repeater circuit on main data lines
JPH02166690A (ja) 半導体記憶装置
US6104641A (en) Switchable multi bit semiconductor memory device
KR100511536B1 (ko) 반도체기억소자
US6965531B2 (en) Semiconductor memory device having a reference cell
JPH06302189A (ja) 半導体記憶装置
US6125070A (en) Semiconductor memory device having multiple global I/O line pairs
KR100328194B1 (ko) 반도체 기억 장치
US7002858B2 (en) Semiconductor memory device which selectively controls a local input/output line sense amplifier
KR100665631B1 (ko) 반도체 집적 회로
US6486722B2 (en) Semiconductor device including a control signal generation circuit allowing reduction in size
US5831895A (en) Dynamic cell plate sensing and equilibration in a memory device
US6330202B1 (en) Semiconductor memory device having write data line
US6356474B1 (en) Efficient open-array memory device architecture and method
KR20050072677A (ko) 반도체 메모리 장치
US5553032A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
JP2000215669A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100127

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee