KR101046225B1 - 메모리 장치 리드 패스의 딜레이 마진 제어 장치 - Google Patents

메모리 장치 리드 패스의 딜레이 마진 제어 장치 Download PDF

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Abstract

본 발명은 메모리 장치의 리드 패스의 딜레이 마진 제어 장치에 관한 것으로, 특히 리드 패스에서 데이터 래치 입력신호의 딜레이 마진을 제어하기 위한 장치이다.
본 발명 실시예인 메모리 장치 리드 패스의 딜레이 마진 제어장치는 메모리 셀 데이터와 제 1 제어신호를 수신하여 메모리 셀 데이터를 증폭하는 증폭기; 제 2 제어신호에 의해 상기 증폭기의 출력신호를 선택적으로 수신하여 출력하는 멀티플렉서; 상기 멀티플렉서로부터 출력되는 데이터를 수신하는 데이터 래치; 상기 제 1 제어신호를 수신하여 가변 펄스폭을 갖는 펄스 신호를 출력하는 제 1 펄스 발생기; 상기 제 1 펄스 발생기의 출력 신호를 수신하여 상기 데이터 래치의 동작을 제어하는 제 3 제어신호를 출력하는 제 2 펄스 발생기를 구비한다. 여기서, 상기 제 1 펄스 발생기로 부터 출력되는 상기 펄스 신호의 펄스 폭에 따라 상기 제 3 제어신호의 펄스 구간이 변경되며, 상기 제 3 제어신호의 펄스 구간동안 상기 데이터 래치의 동작이 인에이블 된다.

Description

메모리 장치 리드 패스의 딜레이 마진 제어 장치{A device for controlling the delay margin of the read path in memory device.}
도 1 은 종래의 메모리 장치 리드 패스 블럭도.
도 2 는 종래의 제 1 펄스 발생기 회로도.
도 3 은 메모리 장치 리드 패스 동작 파형도.
도 4 는 종래의 먹스기 출력신호와 제 2 펄스 신호 파형도.
도 5 는 본 발명의 메모리 장치 리드 패스 블럭도.
도 6 은 본 발명의 제 1 펄스 발생기 회로도.
- 도면의 주요부분에 대한 부호의 설명 -
110, 510 : 데이터 증폭기
120, 520 : 멀티플렉서
130, 530 : 제 1 펄스 신호 발생기
140, 540 : 제 2 펄스 신호 발생기
150, 550 : 데이터 래치
610 : 펄스 신호 딜레이부
620 : 퓨즈 블럭부
621, 622 : 퓨즈 블럭
본 발명은 메모리 장치의 리드(Read) 패스(path)의 딜레이 마진(margin) 제어 장치에 관한 것으로, 특히 리드 패스에서 데이터 래치 입력신호의 딜레이 마진을 제어하기 위한 장치이다.
도 1 은 종래의 메모리 장치 리드 패스 블럭을 나타낸 도면이다.
도 1 의 리드 패스 블럭은 데이터 증폭기(110), 멀티플렉서(Multiplexer : 이하 '먹스'라고 함)(120), 제 1 펄스 신호 발생기(이하 '핀신호 제어용 딜레이부'라고 함)(130), 제 2 펄스 신호 발생기(이하 '핀신호 발생기'라고 함)(140), 데이터 래치(Data Latch)(150)를 포함한다.
도 1 에서 도시된 바와 같이, 데이터 증폭기(110)는 메모리 셀 데이터(Cell Data)와 제 1 제어신호(M/A Enable)를 수신한다. 이 두신호를 수신한 데이터 증폭기(110)는 제 1 제어신호(M/A Enable)에 의해 인에이블되어 메모리 셀 데이터(Cell Data)를 증폭한다. 이 증폭된 메모리 셀 데이터는 두개의 신호(Gio<0:1>)로 먹스(120)에 전달된다.
또한, 먹스(120)는 데이터 증폭기(110)의 두개 신호(Gio<0:1>)중 제 2 제어신호(GAY9)에 의해 하나의 신호를 선택하여 출력한다. 먹스(120)의 출력신호 (MUX_OUT)는 데이터 래치(150)로 전달된다.
또한, 핀신호 제어용 딜레이부(130)는 제 1 제어신호(M/A Enable)를 수신하 여 핀신호 발생기(140)로 출력신호(PIN_OUT)를 전달한다. 이렇게 신호를 수신한 핀신호 발생기(140)는 네개의 신호(PIN<0:3>)로 출력한다. 이 네개의 출력신호 (PIN<0:3>)는 데이터 래치부(150)로 전달되는데, 전달된 이 신호(PIN<0:3>)는 데이터 래치(150)의 제어신호가 된다. (이하, PIN<0:3>신호를 '제 3 제어신호'라고 한다.)
따라서, 데이터 래치(150)는 먹스(120)의 출력신호(MUX_OUT)와 핀신호 발생기(140)의 출력신호인 제 3 제어신호(PIN<0:3>)를 수신한다. 그리고, 데이터 래치(150)는 제 3 제어신호(PIN<0:3>)에 인에이블 되어 먹스(120)의 출력신호를 메모리 장치 리드 패스의 출력신호(OUTPUT)로 출력한다.
도 2 는 도 1 의 핀신호 제어용 딜레이부(130) 회로의 일예이다.
도 2 의 회로는 복수개의 인버터와 트랜지스터, 스위치를 구비한다. 또한, 스위치의 턴온/턴오프에 의해 하나의 신호 전송 패스, 노드A가 형성된다.
도 3 은 메모리 장치 리드 패스의 동작 파형을 나타낸 도면이다.
그리고 도 4 는 데이터 래치(150)가 수신하는 먹스(120)의 출력신호 (MUX_OUT)와 제 3 제어신호(PIN<0:3>)의 전송 딜레이에 따른 오차를 나타낸 도면이다.
도 4 에 도시된 파형의 딜레이 오차는 도 1 의 블럭에서 신호 전송 패스의 차이로 인하여 발생한다. 이러한 데이터 래치(150)가 수신하는 신호들의 딜레이 오차로 인하여 데이터 래치(150)가 오동작을 할 수 있다. 그 결과 도 3 에 도시된 파형에서 오동작 파형인 OUTPUT(Fail)의 파형이 출력될 수 있다.
이러한 오동작을 제거하기 위하여 종래에는 반도체 공정을 통해 딜레이 오차를 제거하였다. 즉, 반도체 공정을 통해 제작된 메모리 회로를 모두 제거하고 재마스크를 하고, 다시 메모리 회로를 제작을 하였다. 이런 추가적인 반도체 공정으로 인해 메모리 제작 비용과 시간 증가의 문제점이 발생할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 데이터 래치 제어신호의 딜레이를 제어함으로써 데이터 래치 입력신호들의 딜레이 오차을 제거할 수 있는 장치이다.
특히, 본 발명은 핀신호 제어용 딜레이부 회로를 통해 딜레이 제어가 가능함으로써 딜레이 오차를 제거할 수 있고 그 결과 데이터 래치의 오동작을 제거할 수 있는 메모리 장치를 제공한다.
본 발명 실시예인 메모리 장치 리드 패스의 딜레이 마진 제어장치는 메모리 셀 데이터와 제 1 제어신호를 수신하여 메모리 셀 데이터를 증폭하는 증폭기; 제 2 제어신호에 의해 상기 증폭기의 출력신호를 선택적으로 수신하여 출력하는 멀티플렉서; 상기 멀티플렉서로부터 출력되는 데이터를 수신하는 데이터 래치; 상기 제 1 제어신호를 수신하여 가변 펄스폭을 갖는 펄스 신호를 출력하는 제 1 펄스 발생기; 상기 제 1 펄스 발생기의 출력 신호를 수신하여 상기 데이터 래치의 동작을 제어하는 제 3 제어신호를 출력하는 제 2 펄스 발생기를 구비한다. 여기서, 상기 제 1 펄스 발생기로 부터 출력되는 상기 펄스 신호의 펄스 폭에 따라 상기 제 3 제어신호 의 펄스 구간이 변경되며, 상기 제 3 제어신호의 펄스 구간동안 상기 데이터 래치의 동작이 인에이블 된다.
(실시예)
이하, 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
도 5 는 본 발명의 메모리 장치 리드 패스 블럭을 나타낸 도면이다.
도 5 의 리드 패스 블럭은 데이터 증폭기(510), 멀티플렉서(Multiplexer : 이하 '먹스'라고 함)(520), 제 1 펄스 신호 발생기(이하 '핀신호 제어용 딜레이부'라고 함)(530), 제 2 펄스 신호 발생기(이하 '핀신호 발생기'라고 함)(540), 데이터 래치(Data Latch)(550)를 포함한다.
도 5 에서 도시된 바와 같이, 데이터 증폭기(510)는 메모리 셀 데이터(Cell Data)와 제 1 제어신호(M/A Enable)를 수신한다. 여기서 제 1 제어신호(M/A Enable)는 데이터 증폭기(510)의 동작을 인에이블시키는 신호이다. 또한 메모리 셀데이터(Cell Data)는 셀 어드레스 신호에 의해 메모리 셀을 리드한 후 전달된 메모리 셀 데이터이다. 이 두신호를 수신한 데이터 증폭기(510)는 제 1 제어신호에 의해 인에이블되어 메모리 셀 데이터를 증폭한다. 이 증폭된 메모리 셀 데이터는 두개의 신호(Gio<0:1>)로 먹스(520)에 전달된다.
또한, 먹스(520)는 데이터 증폭기(510)의 두개 신호(Gio<0:1>)중 제 2 제어신호(GAY9)에 의해 하나의 신호를 선택하여 출력한다. 먹스(520)가 수신하는 제 2 제어신호는 글로벌 칼럼 어드레스 신호로 글로벌 라인을 정해주는 어드레스 신호이다. 그리고, 먹스(520)의 출력신호 (MUX_OUT)는 데이터 래치(550)로 전달된다.
또한, 핀신호 제어용 딜레이부(530)는 제 1 제어신호(M/A Enable)를 수신하여 핀신호 발생기(540)로 출력신호(PIN_OUT)를 전달한다. 이렇게 신호를 수신한 핀신호 발생기(540)는 네개의 신호(PIN<0:3>)로 출력한다. 이 네개의 출력신호 (PIN<0:3>)는 데이터 래치(550)로 전달되는데, 전달된 이 신호(PIN<0:3>)는 데이터 래치(550)의 제어신호가 된다. (이하 PIN<0:3>를 '제 3 제어신호'라고 한다.)
이렇게 두개의 신호(MUX_OUT, 제 3 제어신호(PIN<0:3>))를 수신한 데이터 래치(550)는 제 3 제어신호(PIN<0:3>)에 의해 먹스(520)의 출력신호(MUX_OUT)를 메모리 장치 리드 패스의 출력신호(OUTPUT)로 출력한다.
이하, 본 발명 메모리 장치 리드 패스의 데이터 흐름을 도 3 의 동작 파형도를 통해 상세히 설명하기로 한다.
도 3 에 도시된 바와 같이 클럭 신호(CLK)에 따라 리드 신호인 칼럼 어드레스(Column Address) 신호(AY9)는 HIGH와 LOW를 반복해서 출력한다. 출력된 리드신호에 의해 제 2 제어신호(GAY9) 또한 HIGH와 LOW를 출력하게 된다.
만약, 제 2 제어신호(GAY9)가 HIGH이면 먹스(520)는 데이터 증폭기(510) 두개의 출력신호(Gip<0:1>) 중 Gio<0> 신호를 선택하여 출력한다.
그러나 제 2 제어신호(GAY9)가 LOW이면 먹스(520)는 Gio<1> 신호를 출력한다.
또한, 데이터 래치(550)는 제 3 제어신호(PIN<0:3>)가 라이징 에지(Rising Edge) 일때 인에이블되어 데이터를 출력한다. 즉, 제 3 제어신호(PIN<0:3>)가 라이징 에지 일때 데이터 래치(550)는 먹스(520)의 출력신호(MUX_OUT)를 리드 패스 블 럭(도 5)의 출력신호(OUTPUT)로 출력한다.
도 6 은 본 발명의 핀신호 제어용 딜레이부(530)의 회로를 도시한 것이다.
도 6 의 회로는 펄스 신호 딜레이부(610)와 퓨즈 블럭부(620)를 포함한다.
도 6 에 도시된 바와 같이 펄스 신호 딜레이부(610)는 복수개의 트랜지스터와 인버터, 스위치(M1. M2, M3, M4)를 구비한다. 그리고 스위치의 턴온/턴오프에 따라 펄스 신호 딜레이부(610)의 신호 전송 패스가 결정된다.
즉, 펄스 신호 딜레이부(610)는 스위치의 턴온/턴오프에 따라 A노드, B노드, C노드의 세개의 전송 패스가 가능하다. 그리고 펄스 신호 딜레이부(610)는 제 2 제어신호(M/A Enable)를 수신하여 세개의 전송 패스(A노드, B노드, C노드) 중 결정된 전송 패스를 통해 신호(PIN_OUT)를 출력한다.
퓨즈 블럭부(620)는 제1 퓨즈 블럭(621)과 제 2 퓨즈 블럭(622)을 포함한다. 제 1 및 제 2 퓨즈 블럭(621, 622)은 각각 하나의 퓨즈(FUSE1, FUSE2)와 두개의 인버터(IN1, IN2 또는 IN3, IN4)와 3개의 트랜지스터(N1, N2, N3)를 구비한다.
또한, 각각의 퓨즈 블럭(621, 622)은 외부전원 VDD와 그라운드전원 사이에 직렬로 퓨즈와 두개의 트랜지스(N1, N2)가 연결된다. 퓨즈(FUSE1, FUSE2)는 외부전원 VDD에 연결된다. 그리고 두개의 인버터(IN1, IN2 또는 IN3, IN4)는 퓨즈 블럭 (621, 622)의 출력단에 직렬로 연결된다. 또한, 나머지 하나의 트랜지스터(N3)는 퓨즈 블럭(621, 622) 출력단에 연결된 첫번째 인버터(IN1, IN3)의 입출력단을 연결한다.
그리고, 퓨즈 블럭(621, 622)은 리셋(Reset)신호와 외부전원 VDD를 수신한 다. 즉, 트랜지스터 N1의 게이트는 리셋신호를 수신하고, 트랜지스터 N2의 게이트는 VDD를 수신한다.
또한, 퓨즈 블럭(621, 622)은 하나의 인버터(IN1, IN3)를 경유한 신호(AA1, AA2)와 두개의 인버터(IN1, IN2 또는 IN3, IN4) 모두 경유한 신호(BB1, BB2)를 출력신호로 한다.
퓨즈 블럭부(620)는 리셋(Reset)신호에 의해 턴온된다. 이 리셋 신호는 초기 반도체 메모리에 전압을 인가할때 발생하여 반도체 메모리를 리셋하는 신호이다. 즉, 퓨즈 블럭부(620)의 트랜지스터 N1, N2, N3, N4는 초기 반도체 메모리에 전압을 인가하는 순간부터 리셋신호와 외부전원 VDD에 의해 턴온된다.
따라서 퓨즈 블럭(621, 622)의 퓨즈(FUSE1, FUSE2)의 연결에 따라 퓨즈 블럭부(620)의 출력신호(AA1, AA2, BB1, BB2)가 결정된다. 이렇게 결정된 퓨즈 블럭부 (620)의 출력신호는 펄스 신호 딜레이부(610)의 제어신호가 된다. (이하, 퓨즈 블럭부(620)의 출력신호(AA1, AA2, BB1, BB2)를 '제 4 제어신호'라고 한다.) 이 제 4 제어신호(AA1, AA2, BB1, BB2)는 펄스 신호 딜레이부(610)의 스위치(M1, M2, M3, M4)에 전달되어 스위치를 턴온/턴오프 시킨다.
즉, 제 1 퓨즈 블럭(621)의 출력신호(AA1, BB1)는 펄스 신호 딜레이부(610)의 스위치 M1, M2를 턴온/턴오프 시킨다. 그리고 제 2 퓨즈 블럭(622)의 출력신호 (AA2, BB2)는 스위치 M3, M4를 턴온/턴오프 시킨다.
결국, 퓨즈 블럭부(620)의 퓨즈(FUSE1, FUSE2)의 연결에 따라 펄스 신호 딜레이부(610) 스위치(M1, M2, M3, M4)의 턴온/턴오프가 결정되고, 스위치의 동작에 따라 도 6 회로의 신호 전송 패스가 결정된다.
이하, 퓨즈(FUSE1, FUSE2)의 연결에 따라; 즉, 두개의 퓨즈(FUSE1, FUSE2)를 모두 연결 경우와 각각 하나의 퓨즈만을 연결 경우, 모두 절단할 경우에 대해서 상세히 설명하기로 한다.
우선 두개의 퓨즈를 모두 연결할 경우, 즉, 퓨즈 블럭(621, 622)의 FUSE1, FUSE2 모두 연결할 경우에 대해 살펴보기로 한다.
제 1 퓨즈 블럭(621) FUSE1의 연결에 의해 인버터 IN1은 외부전원 VDD를 수신하므로 HIGH를 인가받는다. 따라서, 제 1 퓨즈 블럭(621)의 출력신호 'AA1'은 LOW로, 'BB1'은 HIGH를 출력한다. 이 출력신호(AA1, BB1)는 펄스 신호 딜레이부 (610)의 스위치(M1, M2, M3, M4)중 스위치 M1은 턴오프 시키고, M2는 턴온 시킨다.
또한 제 2 퓨즈 블럭(622) FUSE2의 연결에 의해 인버터 IN3 또한 외부전원 VDD를 수신하므로 HIGH를 인가받는다. 그래서, 제 2 퓨즈 블럭(622)의 출력신호 'AA2'는 LOW로, 'BB2'는 HIGH를 출력한다. 이 출력신호(AA2, BB2)에 의해 펄스 신호 딜레이부(610)의 스위치(M1, M2, M3, M4)중 스위치 M3은 턴오프되고, M4는 턴온된다.
따라서, 펄스 신호 딜레이부(610)의 신호 전송 패스는 노드A가 된다. 이 전송패스는 종래의 핀신호 제어용 딜레이부(130)의 회로(도 2)와 동일한 전송 패스가 된다. 결국 신호의 전송 딜레이 또한 종래의 핀신호 제어용 딜레이부(130)와 동일한 딜레이를 갖는다.
다음으로, 제 1 퓨즈 블럭(621)의 FUSE1만을 절단할 경우, 제 1 퓨즈 블럭(621)의 인버터 IN1은 그라운드전원을 수신하므로 LOW를 인가받는다. 따라서, 출력신호 'AA1'은 HIGH로, 'BB1'은 LOW를 출력한다. 이 출력신호(AA1, BB1)에 의해 펄스 신호 딜레이부(610)의 스위치 M1은 턴온 되고, M2는 턴오프된다.
또한, 제 2 퓨즈 블럭(622)의 인버터 IN3은 외부전원 VDD를 수신한다. 그래서 제 2 퓨즈 블럭(622)의 출력신호는 'AA2'는 LOW로, 'BB2'는 HIGH로 출력하고 펄스 신호 딜레이부(610)의 스위치 M3, M4로 인가한다. 이 두신호(AA2, BB2)를 수신한 스위치 M3는 턴오프되고, M4는 턴온된다.
그 결과 펄스 신호 딜레이부(610)의 전송 패스는 노드B가 된다. 노드B의 신호 전송 패스는 종래의 전송 패스보다 짧게 되어 신호의 딜레이가 감소하게 된다.
또한, 제 2 퓨즈 블럭(622)의 FUSE2만을 절단할 경우, 제 2 퓨즈 블럭(622)의 인버터 IN3은 그라운드전원을 수신하므로 LOW를 인가받는다. 따라서 출력신호 'AA2'는 HIGH로,'BB2'는 LOW로 출력한다. 이러한 출력신호(AA2, BB2)는 펄스 신호 딜레이부(610)의 스위치 M3은 턴온 시키고, 스위치 M4는 턴오프 시킨다.
그리고, 제 1 퓨즈 블럭(621)의 인버터 IN1은 외부전원 VDD를 수신한다. 따라서 제 1 퓨즈 블럭(621)의 출력신호 'AA1'은 LOW로, 'BB1'은 HIGH로 출력하여 펄스 신호 딜레이부(610)의 스위치(M1, M2)에 인가한다. 출력신호(AA1, BB1)를 수신한 스위치 M1은 턴오프 되고, 스위치 M2는 턴온 된다.
따라서 펄스 신호 딜레이부(610)의 전송 패스가 노드C로 결정된다. 노드C의 신호 전송 패스는 종래의 전송 패스보다 길어지게 되고 결국 신호의 딜레이가 증가하게 된다.
마지막으로, 퓨즈 블럭(621, 622)의 모든 퓨즈(FUSE1, FUSE2)를 절단할 경우, 제 1 및 제 2 퓨즈 블럭(621, 622)의 인번터IN1, IN3 모두 그라운드전원을 수신한다. 그래서 제 1 퓨즈 블럭(621)의 출력신호는 각각 'AA1'은 HIGH, 'BB1'은 LOW가 되고, 제 2 퓨즈 블럭(622)의 출력신호는 각각 'AA2'는 HIGH, 'BB2'는 LOW가 된다. 이러한 출력신호(AA1, BB1, AA2, BB2)에 의해 펄스 신호 딜레이부(610)의 스위치 M1과 M3는 턴온되고, M2와 M4는 턴오프된다.
그 결과, 펄스 신호 딜레이부(610)의 신호 전송 패스는 끊겨서 신호가 전송되지 않게 되고 펄스 신호 딜레이부(610)는 신호를 출력하지 않는다.
전술한 핀신호 제어용 딜레이부 회로(도 6)를 통해 도 5 에 도시된 리드 패스 블럭에서 전송 패스의 제 3 제어신호의 딜레이를 제어할 수 있다.
즉, 도 5 에 도시된 블럭에서 데이터 래치(550)가 수신하는 두 신호 (MUX_OUT, 제 3 제어신호(PIN<0:3>))의 딜레이 오차는 퓨즈 블럭(621, 622)의 퓨즈(FUSE1, FUSE2)의 연결에 의해 제어된다.
이하, 딜레이의 오차에 따른 퓨즈 블럭(621, 622)의 퓨즈(FUSE1,FUSE2)의 연결에 관하여 상세히 살펴 보기로 한다.
먼저, 데이터 래치(550)가 수신하는 두 신호의 딜레이 오차가 발생하지 않을 때에는, 제 1 및 제 2 퓨즈 블럭(621, 622)의 두개 퓨즈(FUSE1, FUSE2)를 둘다 연결시켜 핀신호 제어용 딜레이부 회로(도 5)에서 노드A에 전송 패스를 만들면 된다. 즉, 종래의 리드 패스 블럭(도 1)에서와 같은 전송패스가 된다.
그리고 제 3 제어신호(PIN<0:3>)의 딜레이가 먹스(520)의 출력신호 (MUX_OUT)의 딜레이보다 길 때에는 제 1 퓨즈 블럭(621)의 FUSE1만을 절단하면 된다. 즉, 퓨즈 블럭부(620)의 출력신호(AA1, AA2, BB1, BB2)에 의해 펄스 신호 딜레이부(610)의 스위치 M1, M4는 턴온이 되고, M2, M3는 턴오프가 된다.
그래서 펄스 신호 딜레이부(610)에 전송 패스는 노드B가 된다. 전송 패스 노드B에 의해 펄스 신호 딜레이부(610)의 전송 패스가 줄어 들게 되므로 제 3 제어신호(PIN<0:3>)의 딜레이가 감소하게 된다.
그 결과 데이터 래치(550)가 수신하는 두 신호(MUX_OUT, 제 3 제어신호 (PIN<0:3>))의 딜레이 오차가 제거된다.
마지막으로 제 3 제어신호(PIN<0:3>)의 딜레이가 먹스(520)의 출력신호 (MUX_OUT)의 딜레이보다 짧을 때에는 제 2 퓨즈 블럭(622)의 FUSE2만을 절단하면 된다. 즉, FUSE2의 절단하면, 퓨즈 블럭(621, 622)의 출력신호(AA1, AA2, BB1, BB2)를 통해 펄스 신호 딜레이부(610)의 스위치 M2, M3은 턴온이 되고, M1, M4는 턴오프가 된다.
따라서 펄스 신호 딜레이부(610)의 전송 패스는 노드C가 되어 전송 패스가 길어지게 되고, 제 3 제어신호(PIN<0:3>)의 딜레이가 증가 하게 된다.
따라서, 데이터 래치(550)가 수신하는 두 신호(MUX_OUT, 제 3 제어신호 (PIN<0:3>))의 딜레이 오차가 제거된다.
위와 같이 신호의 딜레이 오차 제거를 통해 데이터 래치(550)가 정상적으로 동작하게 된다. 그래서, 도 3 에 도시된 바와 같이 리드 패스 블럭의 출력신호가 (OUTPUT) 정상적인 출력신호(OUTPUT(정상))를 출력하게 된다.
이상에서 알 수 있듯이 본 발명 메모리 장치 리드 패스의 딜레이 마진 제어 장치를 통하여 신호의 딜레이 오차를 제거하고 그 결과 메모리의 오동작을 방지 할 수 있다.
특히, 본 발명을 통해 반도체 메모리가 신호 딜레이에 의해 오동작시 반도체 메모리를 다시 제작하는 것을 방지할 수 있다. 따라서, 반도체 메모리 제작 비용과 시간을 줄일 수 있다.

Claims (2)

  1. 메모리 장치 리드 패스의 딜레이 마진 제어 장치에 있어서,
    메모리 셀 데이터와 제 1 제어신호를 수신하여 메모리 셀 데이터를 증폭하는 증폭기;
    제 2 제어신호에 의해 상기 증폭기의 출력신호를 선택적으로 수신하여 출력하는 멀티플렉서;
    상기 멀티플렉서로부터 출력되는 데이터를 수신하는 데이터 래치;
    상기 제 1 제어신호를 복수의 전송 패스 중 선택된 전송 패스로 전송함에 있어서, 선택된 전송 패스에 따라 서로 다른 라이징 시점을 갖는 펄스 신호를 출력하는 제 1 펄스 발생기;
    상기 제 1 펄스 발생기의 출력 신호를 수신하여 상기 데이터 래치의 동작을 제어하는 제 3 제어신호를 출력하는 제 2 펄스 발생기를 구비하며,
    상기 제 1 펄스 발생기로부터 출력되는 상기 펄스 신호의 라이징 시점에 따라 상기 제 3 제어신호의 라이징 시점이 변경되며,
    상기 제 3 제어신호의 라이징 시점에 응답하여 상기 데이터 래치의 동작이 인에이블되는 것을 특징으로 하는 메모리 장치 리드 패스의 딜레이 마진 제어장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 펄스 신호 발생기는 펄스 신호 딜레이부와 퓨즈 블럭부를 구비하며,
    상기 퓨즈 블럭부는 제 1 퓨즈 블럭과 제 2 퓨즈 블럭을 구비하며,
    상기 제 1 및 제 2 퓨즈 블럭은 퓨즈의 절단에 따라 상기 펄스 신호 딜레이부의 제어신호인 제 4 제어신호를 출력하며,
    상기 펄스 신호 딜레이부는 상기 제 4 제어신호에 의해 턴온/턴오프되는 스위치를 구비하며,
    상기 펄스 신호 딜레이부의 스위치 턴온/턴오프에 의해 상기 복수의 전송 패스 중 어느 하나의 전송 패스가 결정되어 출력되는 상기 펄스 신호의 라이징 시점이 변경되는 것을 특징으로 하는 메모리 장치 리드 패스의 딜레이 마진 제어장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000035566A (ko) * 1998-11-20 2000-06-26 니시무로 타이죠 반도체 기억 장치
KR20040017733A (ko) * 2002-08-23 2004-02-27 삼성전자주식회사 최적 래치 타이밍 설정 기능을 가진 에스디램 컨트롤러

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