KR101389202B1 - 감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법 - Google Patents

감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법 Download PDF

Info

Publication number
KR101389202B1
KR101389202B1 KR1020097018869A KR20097018869A KR101389202B1 KR 101389202 B1 KR101389202 B1 KR 101389202B1 KR 1020097018869 A KR1020097018869 A KR 1020097018869A KR 20097018869 A KR20097018869 A KR 20097018869A KR 101389202 B1 KR101389202 B1 KR 101389202B1
Authority
KR
South Korea
Prior art keywords
differential input
sense amplifier
sense
sensing element
output node
Prior art date
Application number
KR1020097018869A
Other languages
English (en)
Other versions
KR20100047185A (ko
Inventor
데니스 이 두덱
도날드 알버트 에반스
하이 쿠앙 팜
웨인 이 워너
로날드 제임스 오즈니악
Original Assignee
에이저 시스템즈 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 엘엘시 filed Critical 에이저 시스템즈 엘엘시
Publication of KR20100047185A publication Critical patent/KR20100047185A/ko
Application granted granted Critical
Publication of KR101389202B1 publication Critical patent/KR101389202B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

감지 증폭기는 제 1 감지 요소 및 제 1 감지 요소에 대해 중복되는 제 2 감지 요소를 포함한다. 또한, 감지 증폭기는 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에 제 1 감지 요소와 제 2 감지 요소 사이에서 전환하도록 구성되는 스위치 회로를 포함한다.

Description

감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법{SENSE AMPLIFIER WITH REDUNDANCY}
본 발명은 전반적으로 전자 회로에 관한 것이며, 특히 감지 증폭기 회로에 관한 것이다.
예를 들어, RAM(random access memory)와 같은 메모리 어레이는 일반적으로 다수의 메모리 셀을 포함하며, 각 메모리 셀은 논리 상태(가령 "0" 또는 "1")를 나타내는 전압을 저장한다. 감지 증폭기는 메모리 어레이에서 사용되어 선택된 메모리 셀의 출력 전압을 감지하고 셀의 각 논리 상태를 판독한다.
기술이 발전함에 따라 메모리 셀의 크기가 계속 줄어들고 있다. 불행히도, 메모리 셀의 크기의 감소는 메모리 셀로부터의 감지되는 전압의 감소를 수반한다. 또한, 소형화 기술이 계속 진행됨에 따라, 감지 증폭기 내의 트랜지스터 장치들간의 부분화 부정합(localized mismatches)이 더 심하게 되어 감지 증폭기의 오프셋 전압을 증가시킨다. 감지 증폭기 내의 장치들 사이의 부분적 임계 전압 및 전류 부정합으로 인한 오프셋 전압은, 메모리 셀의 저장된 논리 상태들간의 감소된 전압 차와 결합하여, 판독 동작 동안의 해상도를 감소시키고, 감지 증폭기의 DC 오프셋을 감소시켜야 하는 중요성을 부각시킨다.
McClure의 미국 특허 제 5,455,798 호는 메모리 어레이를 중복 열을 갖는 블록으로 배열하되, 각 열은 임의의 한 블록의 열을 교체할 수 있는 것을 개시하고 있다. 복수의 중복 감지 증폭기가 포함되며, 각각은 선택된 중복 열과 관련된다. 중복 감지 증폭기들은 중복 열 디코더에 의해 제어된다. 각 중복 감지 증폭기의 결합은 입력/출력 단자 각각과 관련되는 중복 멀티플렉서에 의해 제어된다. 그러나, 이 방안은 결함이 발견되면 감지 증폭기가 교체될 수 있게 하지만, 요구되는 중복의 레벨이 메모리 어레이의 크기를 현저하게 증가시키므로 바람직하지 못하다.
따라서, 종래 감지 증폭기에 의해 제시되는 전술한 문제점 중 하나 이상을 겪지 않는 향상된 감지 증폭기에 대한 필요성이 존재한다.
본 발명은 그 실시예에서 중복 요소를 포함하는 감지 증폭기를 제공함으로써 전술한 필요성을 만족시킨다. 감지 증폭기의 오프셋이 신뢰 가능한 동작을 제공하기 위해 사전 정의된 양보다 크다고 판정되면, 중복된 요소는 동작으로 전환된다. 감지 증폭기의 일부분만을 중복된 요소와 교체함으로써, 본 발명의 실시예에 따른 기술은 새로운 열 또는 완전히 새로운 감지 증폭기를 추가하지 않고 유리하게 감지 증폭기 중복을 제공하므로, 요구되는 반도체 면적의 양을 감소시킨다.
본 발명의 실시예에 따르면, 감지 증폭기는 제 1 감지 요소와 제 1 감지 요소에 대해 중복되는 제 2 감지 요소를 포함한다. 또한, 감지 증폭기는 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에 제 1 감지 요소와 제 2 감지 요소 사이에서 전환하도록 구성되는 스위치 회로를 포함한다.
본 발명의 다른 양태에 따르면, 감지 증폭기는 제 1 및 제 2 차동 입력단을 포함하는데, 이들은 각각 차동 입력/출력 노드에 선택적으로 접속 가능하고 차동 입력/출력 노드에 제공되는 차동 신호를 수신하도록 구성된다. 제 2 차동 입력단은 제 1 차동 입력단에 실질적으로 정합되고 중복된다. 또한, 감지 증폭기는 감지 증폭기의 전압 공급부와 제 1 및 제 2 차동 입력단 중 적어도 하나 사이에서 동작 가능하게 접속되는 부하단을 포함한다. 부하단은 사전 정의된 동작점에서 제 1 및 제 2 차동 입력단 중 적어도 하나를 바이어싱하도록 동작한다. 제어 회로는 제 1 및 제 2 차동 입력단에 접속되며, 자체에 공급되는 적어도 하나의 제어 신호의 함수로서 제 1 및 제 2 차동 입력단 중 하나를 선택적으로 활성화 하도록 동작한다.
본 발명의 또 다른 실시예에 따르면, 전자 시스템은 복수의 메모리 셀을 포함하는 메모리 어레이와, 메모리 어레이에 접속되어 메모리 어레이의 메모리 셀 중 적어도 하나의 논리 상태를 선택적으로 판독하는 적어도 하나의 감지 증폭기를 포함한다. 감지 증폭기는 제 1 및 제 2 감지 요소를 포함하고, 제 2 감지 요소는 제 1 감지 요소에 대해 중복된다. 또한, 감지 증폭기는 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에 제 1 감지 요소와 제 2 감지 요소 사이에서 전환하기 위한 스위치 회로를 포함한다.
본 발명의 다른 양태에 따르면, 감지 증폭기의 오프셋을 감소시키는 방법은, 감지 증폭기에 제 1 감지 요소를 제공하는 단계와, 감지 증폭기에 제 2 감지 요소를 제공하는 단계 - 제 2 감지 요소는 상기 제 1 감지 요소에 대해 중복됨 - 와, 감지 증폭기의 오프셋을 결정하는 단계와, 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에 제 1 감지 요소와 제 2 감지 요소 사이에서 전환하는 단계를 포함한다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 실시예의 다음의 상세한 설명으로부터 명백해질 것이며, 이는 첨부된 도면과 함께 판독되어야 한다.
도 1은 본 발명의 기술을 구현하기 위해 변형될 수 있는 예시적 메모리 회로의 적어도 일부를 도시하는 개략적인 도면이다.
도 2a는 본 발명의 실시예에 따라 형성되는 예시적 메모리 회로의 적어도 일부를 도시하는 개략적인 도면이다.
도 2b는 본 발명의 실시예에 따른, 도 2a의 메모리 회로와 함께 사용될 수 있는 예시적 제어 신호 생성기를 도시하는 개략적인 도면이다.
도 3은 본 발명의 다른 실시예에 따라 형성되는 예시적 메모리 회로의 적어도 일부를 도시하는 개략적인 도면이다.
예를 들어, 복수의 메모리 셀과 메모리 셀에 선택적으로 액세스하는 메모리 셀에 연결되는 복수의 비트 라인을 포함하는 메모리 어레이에서 사용하기 위한 예 시적 감지 증폭기 회로와 관련하여 본 발명을 설명할 것이다. 그러나, 본 발명의 임의의 다른 특정 회로 장치로 한정되지 않는다는 것을 이해해야 한다. 오히려, 본 발명은 성능에 현저한 영향을 주지 않고/않거나 감지 증폭기의 크기를 현저하게 증가시키지 않고 감지 증폭기의 오프셋을 유리하게 감소시키는 기술에 보다 일반적으로 적용 가능하다.
본 명세서에서 설명되는 본 발명의 구현은 p-채널 금속-산화물-반도체(PMOS) 와 n-채널 금속-산화물-반도체(NMOS) 트랜지스터 장치를 사용하여 구현될 수 있지만, 이는 상보적 금속-산화물-반도체(CMOS) 제조 공정을 사용하여 형성될 수 있으며, 본 발명은 그러한 트랜지스터 장치 및/또는 그러한 제조 공정에 한정되는 것이 아니고, 예를 들어, 쌍극성 접합 트랜지스터(BJT) 등과 같은 다른 적합한 장치 및/또는 제조 공정(가령, 쌍극성, BiCMOS 등)이 유사하게 채택될 수 있다는 것을 인식할 것이며, 당업자는 이를 이해할 것이다. 또한, 본 발명의 바람직한 실시예는 실리콘 웨이퍼에서 제조되는 것이 통상적이지만, 이와 달리 본 발명의 실시예는 갈륨 비소(GaAs), 인화 인듐(InP) 등을 포함하는 다른 물질을 포함하는 웨이퍼에서 제조될 수 있다.
도 1은 예시적 메모리 회로(100)의 적어도 일부를 도시하는 개략적인 도면이다. 메모리 회로(100)는 감지 증폭기(102)와 감지 증폭기에 접속되는 열 멀티플렉서(104)를 포함한다. 열 멀티플렉서(104)는 복수의 보수(complement) 비트 라인 쌍, BLT[0]와 BLC[0], BLT[1]과 BLC[1], BLT[n-1]과 BLC[n-1]에 접속되는데, 여기서 n은 1보다 큰 정수이다. "BLT"는 참(true) 비트 라인을 나타내고 "BLC"는 주어 진 보수 비트 라인 쌍에 대한 보수 비트를 나타낸다. 명칭이 암시하는 바와 같이, 보수 비트 라인 BLC에 의해 전송되는 신호는 대응 참 비트 라인 BLT에 의해 전송되는 신호의 논리 보수일 것이다. 비트 라인 쌍은 메모리 회로(100)의 메모리 셀(도시 생략)에 접속되며 판독 또는 기록 동작 동안에 메모리 셀로 데이터를 각각 전송한다. 열 멀티플렉서(104)는, 적어도 부분적으로, 멀티플렉서에 제공되는 하나 이상의 제어 신호 CONTROLS의 함수로서 각각 참 및 보수 데이터 라인, DLT 및 DLC을 통해 감지 증폭기(102)에 선택된 보수 비트 라인 쌍을 접속시킨다. 설명의 효율성을 위해, 메모리 회로(100)의 하나의 열의 일부분만이 도시되어 있지만, 통상적인 메모리 어레이는 복수의 이러한 열을 포함할 수 있다.
감지 증폭기(102)는, 부하단(108)을 통해, 예를 들어, VDD와 같은 감지 증폭기의 전압 공급부로 접속되는 차동 입력단(106)을 포함한다. 입력단(106)은 메모리 회로(100)의 참 및 보수 데이터 라인(DLT 및 DLC)에 각각 접속된다. 바람직하게는, 입력단(106)은 교차-결합 배열로 함께 접속되는 NMOS 트랜지스터 소자쌍(N0 및 N1)을 포함한다. 더 구체적으로, 소자(N0)의 드레인(D)과 소자(N1)의 게이트(G)는 보수 데이터 라인(DLC)에 접속되고, N0의 소스(S)는 노드(CN1)의 N1의 소스에 접속되고, N0의 게이트 및 N1의 드레인은 참 데이터 라인(DLT)에 접속된다. 소자 N0와 N1의 교차-결합 배열은 입력단(106)으로 하여금 메모리 회로(100)의 선택된 메모리 셀로부터 판독되고 라인(DLT 및 DLC)상에서 전송되는 데이터를 래칭할 수 있게 한다. 비트 라인의 경우에서와 같이, 보수 데이터 라인(DLC)에 의해 전송되는 데이터는 참 데이터 라인(DLT)에 의해 전송되는 데이터의 논리 보수일 것이 다.
금속-산화물 반도체(MOS) 소자는 사실상 대칭적이어서 양방향적이므로, MOS 소자의 소스와 드레인 목적지의 할당은 본질적으로 임의적이다. 그러므로, 소스와 드레인은 본 명세서에서 전반적으로 제 1 및 제 2 소스/드레인으로 각각 지칭될 것인데, 여기서 "소스/드레인"은 이 문맥에서 소스 또는 드레인을 지칭한다.
입력단(106)의 가상 접지를 형성하는 CN1은 감지 증폭기(102)의 전압 귀환에 접속될 수 있는데, 이는 직접적으로 또는 스위치 회로(110)를 통해 또는 대체 제어 회로를 통해 접지될 수 있다. 도시된 바와 같이, 스위치 회로(110)는, 접지에 접속되는 소스와, 노드(CN1)의 입력단(106)에 접속되는 드레인과, 제어 신호(STROBE)를 수신하도록 구성되는 게이트를 갖는 NMOS 소자(N2)를 사용하여 구현될 수 있는데, 감지 증폭기를 선택적으로 활성화하는 데이터 스트로브 신호일 수 있다. 예를 들어, 제어 신호(STROBE)가 논리 하이 레벨(가령, "1"; VDD)일 때, 소자(N2)는 턴 온되어 입력단(106)을 접지에 접속시킬 것이다. STROBER가 논리 로우 레벨(가령, "0": 0 볼트)일 때, 소자(N2)는 턴 오프되어 입력단(106)을 접지로부터 접속 해제시켜서 감지 증폭기(102)를 디스에이블할 것이다.
바람직하게는, 부하단(108)은 입력단(106)과 전압 공급부(VDD) 사이의 교차-결합 배열로 접속되는 PMOS 트랜지스터 소자쌍(P0 및 P1)를 포함한다. 더 구체적으로, 소자(P0 및 P1)의 소스는 VDD에 접속되고, P0의 드레인은 N0의 드레인에 접속되고, P1의 드레인은 N0의 드레인에 접속되며, P0의 게이트는 N0의 게이트에 접속되고, P1의 게이트는 N1의 게이트에 접속된다. 입력단(106) 및 부하단(108)의 조합은 본질적으로 소자(P0 및 N0)를 포함하는 제 1 인버터와 소자(P0 및 N1)를 포함하는 제 2 인버터를 사용하여 교차-결합 인버터쌍을 구성한다. 이 공통 래치 구성은 흔히 정적 RAM(SRAM)의 저장 소자로서 사용된다.
선택된 메모리 셀로부터 판독되고 참 및 보수 데이터 라인(DLT 및 DLC)상에서 래치된 차동 신호를 각각 버퍼링하기 위해, 버퍼쌍(I0 및 I1)이 사용될 수 있다. 구체적으로, 버퍼(I0)의 입력단은 보수 데이터 라인(DLC)에 접속되고 I0의 출력단은 감지 증폭기(102)의 보수 데이터 출력(DC)을 구성한다. 유사하게, 버퍼(I1)의 입력단은 참 데이터 라인(DLT)에 접속되고, I1의 출력단은 감지 증폭기(102)의 참 데이터 출력단(DT)을 구성한다. 인버팅 버퍼가 감지 증폭기 내에 도시되어 있지만 인터팅 버퍼가 아닌 버퍼가 사용될 수 있음을 이해할 것이다.
반도체 제조 기술이 발전함에 따라 통상적으로 메모리 셀 크기는 축소되고 메모리 셀 내의 전압은 비례하게 작아져서, 셀에 손상을 줄 수 있는 셀 내의 피크 전기장을 감소시킨다. 따라서, 셀 내에 저장되는 이진 데이터를 나타내는 2개의 상태들 사이의 메모리 셀의 출력 전압의 차가 감소된다. 예를 들어, 어떤 집적 회로(IC) 공정 기술을 사용하면, 메모리 셀에서 논리"1"과 논리"0" 상태를 나타내는 출력 전압들 사이에 대략 70밀리볼트 차보다 작을 수 있다. 불행히도, 더 작은 차 신호를 검출해야 하는 것 외에도, IC 크기의 감소는 감지 증폭기의 부분화 부정합을 야기하여, 감지 증폭기의 직류(DC) 오프셋을 증가시킨다. 공정에서의 변동, 감지 증폭기가 겪을 수 있는 전압 및/또는 온도(PVT) 조건에 의존하여 대략 30밀리볼트에 근접할 수 있는 증가된 DC 오프셋은 감지 증폭기의 해상도와 노이즈 마진을 더 감소시킨다.
감지 증폭기에서의 오프셋의 주요 원인은 감지 증폭기의 입력단을 구성하는 소자들 사이의 부정합에 귀인할 수 있다. 입력단(106)에서의 부정합을 감소시키는 한 가지 방법은 정합된 소자(N0 및 N1)의 크기를 실질적으로 크게 함으로써, 부분 IC 공정 예외로부터 얻어지는 각 소자 크기의 임의의 부정합이 영향을 덜 주게 된다. 그러나, 이 방안은 감지 증폭기의 크기를 현저하게 증가시키므로 바람직하지 못하다.
도 2a는 본 발명의 일 실시예에 따라 구성되는 예시적 메모리 회로(200)의 적어도 일부를 도시하는 개략적인 도면이다. 도 1에 도시된 메모리 회로(100)와 유사하게, 바람직하게는 메모리 회로(200)는 감지 증폭기(202)와, 감지 증폭기에 접속되는 열 멀티플렉서(204) 또는 다른 스위칭 회로를 포함한다. 열 멀티플렉서(204)는 복수의 보수 비트 라인 쌍, BLT[0]과 BLC[0], BLT[1]과 BLC[1], BLT[n-1]과 BLC[n-1]에 접속되는데, n은 1보다 큰 정수이다. 비트 라인은 메모리 회로(200)의 메모리 셀(도시 생략)에 접속되며 판독 또는 기록 동작 동안에 메모리 셀로 데이터를 전송하는 기능을 한다. 열 멀티플렉서(204)는, 적어도 부분적으로, 멀티플렉서에 제공되는 하나 이상의 제어 신호, CONTROLS의 함수로서, 각각 참 및 보수 데이터 라인, DLT 및 DLC를 통해 선택된 보수 비트 라인 쌍을 감지 증폭기(202)로 접속시키는 기능을 한다. 데이터 라인(DLT 및 DLC)은 본 명세서에서 차동 입력/출력 라인으로서 지칭될 수 있으며, 이들 라인에 접속하는 감지 증폭기 노드는 차동 입력/출력 노드로서 지칭될 수 있다. 설명의 효율성을 위해, 메모리 회 로(200)의 하나의 열의 일부만이 도시되어 있지만, 통상적인 메모리 어레이가 복수의 그러한 열을 포함할 수 있다는 것을 인식해야 한다.
감지 증폭기(202)는, 부하단(208)을 통해 감지 증폭기의 전압 공급부, 가령, VDD에 접속되는 제 1 차동 입력단(206)을 포함한다. 제 1 차동 입력단(206)은 참 및 보수 데이터 라인(DLT 및 DLC)에 각각 접속된다. 제 1 차동 입력단(206)은 교차-결합 배열로 함께 접속되는 정합된 NMOS 트랜지스터 소자쌍(N0 및 N1)을 포함하는데, 소자(N0)의 드레인 및 소자(N1)의 게이트는 보수 데이터 라인(DLC)에 접속되고, N0의 소스는 노드 CN1에서 N1의 소스에 접속되며, N0의 게이트 및 N1의 드레인은 참 데이터 라인 DLT에 접속된다. 전술한 바와 같이, 소자(N0 및 N1)의 교차-결합 배열은 제 1 차동 입력단(206)으로 하여금 메모리 회로(200)의 선택된 메로리 셀로부터 판독되고 라인(DLT 및 DLC)상에서 전송된 데이터를 래칭할 수 있게 한다.
노드(CN1)는 감지 증폭기(202)의 전압 귀환에 접속될 수 있는데, 이는 직접적으로 또는 제 1 스위치 회로(210)를 통해 또는 다른 제어 회로를 통해 접지될 수 있어서, 제 1 차동 입력단(206)을 활성화 할 수 있다. 도시된 바와 같이, 제 1 스위치 회로(210)는, 접지에 접속하는 소스와, 노드(CN1)에서 제 1 차동 입력단(206)에 접속되는 드레인과, 제 1 제어 신호를 수신하도록 구성되는 게이트를 갖는 NMOS 소자(N2)를 사용하여 구현될 수 있는데, 이는 감지 증폭기를 선택적으로 활성화하는 데이터 스트로브 신호일 수 있다. 예를 들어, 신호 STROBE[0]가 논리 하이 레벨이면, 소자(N2)는 턴 온되어 제 1 차동 입력단(206)을 접지에 접속할 것이다. STROBE[0]가 논리 로우 레벨이면, 소자(N2)는 턴 오프되어 제 1 차동 입력단(206) 을 접지로부터 접속 해제하고 제 1 차동 입력단을 적어도 디스에이블링할 것이다.
바람직하게는, 부하단(208)은 제 1 차동 입력단(206)과 VDD 사이의 교차-결합 배열로 접속되는 PMOS 트랜지스터 소자쌍(P0와 P1)을 포함한다. 더 구체적으로, 소자(P0 및 P1)의 소스는 VDD에 접속하고, P0의 드레인은 소자(N1)의 드레인에 접속되며, P1의 드레인은 소자(N0)의 드레인에 접속되고, P0의 게이트는 N0의 게이트에 접속되며, P1의 게이트는 N1의 게이트에 접속된다. 물론, 부하단(208)은 단지 예시적인 것이며 본 발명은 도시된 특정 회로 구성에 한정되는 것으로 도시되지 않는다.
도 1에 도시된 메모리 회로(100)에 따른 방식에서, 버퍼 쌍(I0 및 I1)이 감지 증폭기(202)에 포함되어 선택된 메모리 셀로부터 판독되고 참 및 보수 데이터 라인 DLT 및 DLC에서 각각 래칭되는 차동 신호를 버퍼링한다. 구체적으로, 버퍼(I0)의 입력은 보수 데이터 라인 DLC에 접속되고, I0의 출력은 감지 증폭기(202)의 보수 데이터 출력(DC)을 구성한다. 유사하게, 버퍼(I1)의 입력은 참 데이터 라인 DLT에 접속되고, I1의 출력은 감지 증폭기(202)의 참 데이터 출력(DT)을 구성한다. 인버팅 버퍼가 감지 증폭기(202)에 도시되어 있지만, 인버팅 버퍼가 아닌 버퍼가 유사하게 사용될 수 있다는 것을 이해할 것이다.
감지 증폭기(202)는 제 1 차동 입력단(206)와 병렬로 접속되는 제 2 차동 입력단(212)을 더 포함한다. 구체적으로, 제 2 차동 입력단(212)은 교차-결합 배열로 함께 접속되는 NMOS 소자쌍(N4 및 N5)을 포함하는데, 소자(N4)의 드레인과 소자(N5)의 게이트는 참 데이터 라인(DLT)에 접속되고, N4의 소스는 노드(CN2)의 N5의 소스에 접속되며, N4의 게이트 및 N5의 드레인은 보수 데이터 라인 DLC에 접속된다. 제 1 차동 입력단(206)의 소자(N0 및 N1)와 유사하게, 소자(N4 및 N5)는 서로 정합되어 오프셋을 최소화한다. 이와 관련하여, 제 1 및 제 2 차동 입력단(206 및 212)은 각각 서로 실질적으로 동일한 것이 바람직하다.
노드(CN2)를 접지에 접속시키는 제 2 스위치 회로(214)는 제 2 차동 입력단(212)을 선택적으로 활성화 하는 감지 증폭기(202)에 제공될 수 있다. 제 2 스위치 회로(214)는 접지에 접속하는 소스와, CN2의 제 2 차동 입력단(212)에 접속되는 드레인과, 제 2 제어 신호, STROBE[1]를 수신하도록 구성되는 게이트를 갖는 NMOS 소자(N3)를 사용하여 구현될 수 있는데, 이는 데이터 스트로브 신호일 수 있다. 예를 들어, 신호 STROBE[1]가 논리 하이 레벨이면, 소자(N3)는 턴 온될 것이고, 차동 입력단(206)을 접지에 접속할 것이다. STROBE[1]가 논리 로우 레벨이면, 소자(N3)는 턴 오프되고, 제 2 차동 입력단(212)을 접지로부터 접속 해제하고, 감지 증폭기(202)를 디스에이블할 것이다.
제 2 차동 입력단(212)은, 이상적으로는 제 1 차동 입력단(206)의 부정합으로부터 얻어지는 감지 증폭기(202)의 오프셋이 사전 정의된 양보다 큰 경우에만 사용된다는 점에서 중복단이다. 제 1 및 제 2 차동 입력단(206 및 212)은 각각 동시에 감지 증폭기(202)에서 활성화 되지 않는 것이 바람직하므로, 제어 신호(STROBE[0] 및 STROBE[1]) 중 하나만이 임의의 주어진 시각에 활성화된다. 예를 들어, STROBE[0]가 논리 하이 레벨이면, STROBE[1]는 논리 로우 레벨이고, 그 반대도 성립한다. 제 1 차동 입력단(206)은 디폴트 입력단으로서 사용될 수 있고, 제 2 차동 입력단(212)은 중복 입력단으로서 사용될 수 있지만, 이들 목적지는 본질적으로 임의적이다.
제 1 및 제 2 차동 입력단(206 및 212)을 선택적으로 활성화하기 위한 제어 신호(STROBE[0] 및 STROBE[1])는 외부적으로 생성될 수 있으며 감지 증폭기(202)에 공급될 수 있다. 이와 달리, 이들 신호는 감지 증폭기(202) 내에서 생성될 수 있다. 예를 들어, 도 2b는 본 발명의 실시예에 따른 제어 신호(STROBE[0] 및 STROBE[1])를 생성하는 감지 증폭기(202)에서 사용될 수 있는 예시적 신호 생성기 회로(250)를 도시하고 있다. 도 2b를 참조하면, 신호 생성기 회로(250)는 저항(R1) 또는 다른 저항성 소자(가령, MOS 트랜지스터)를 포함하며, 제 1 단자는 접지에 접속되고 제 2 단자는 제 1 퓨즈(F1)를 통해 VDD에 접속하며, 노드(CTL)에서 저항(R1)에 접속된다. 저항(R1)은 신호 생성기(250)에서 소모되는 전류를 최소화하기 위해 상대적으로 높은 저항(가령, 대략 100킬로옴 보다 큰 값)이 바람직하지만, 본 발명의 R1에 대한 특정 저항 값에 한정되는 것은 아니다.
신호 생성기 회로(250)는 제 1 및 제 2 AND 게이트(ND0 및 ND1)를 각각 포함하는데, 이들은 논리 AND 함수를 제시한다. AND 게이트(ND0 및 ND1) 각각의 제 1 입력(A)은 신호 생성기 회로(250)에 공급되는 스트로브 신호(STROBE)를 수신하는 것이 바람직하다. AND 게이트(ND0)의 제 2 입력(B)은 노드(CLT)에서 신호를 수신하도록 구성되고, AND 게이트(ND1)의 제 2 입력(B)은 노드(CTL)에서 신호의 논리 성분을 수신하도록 구성된다. AND 게이트(ND0)의 출력은 제어 신호(STROBE[0])를 생성하며, AND 게이트(ND1)의 출력은 제어 신호(STROBE[1])를 생성한다.
디폴트 조건 하에서, 퓨즈(F1)가 끊어지지 않으므로 노드(CTL)의 신호는 VDD(가령, 논리 하이 레벨)와 실질적으로 동일한 것이다. 그러므로, AND 게이트(ND0)의 제 2 입력은 논리 하이 레벨일 것이며, AND 게이트(ND1)의 제 2 입력은 (노드 CTL에서의 신호의 논리 보수인) 논리 로우 레벨일 것이다. 스트로브 신호(STROBE)는 정상적으로 논리 로우 레벨인 펄스가 바람직하므로, 제어 신호(STROBE[0] 및 STROBE[1])는 정상적으로 논리 로우 레벨일 것이다. 논리 로우 레벨의 신호(STROBE[0] 및 STROBE[1])를 사용하여, 제 1 및 제 2 스위치 회로(210 및 214) 모두가 각각 턴 오프되어, 제 1 및 제 2 차동 입력단(206 및 212)을 각각 디스에이블한다. 감지 증폭기(202)의 활성화가 요구되는 경우, 예를 들어, 판독 동작 동안에, 스트로브 신호(STROBE) 펄스는 논리 하이 레벨이다. STROBE가 논리 하이 레벨이면, 제어 신호(STROBE[0])는 논리 하이 레벨일 것이며 제어 신호(STROBE[1])는 논리 로우 레벨일 것이다.
제 1 차동 입력단(206)의 오프셋이 사전 결정된 임계값을 초과한다고 결정되면, 퓨즈(F1)는 (가령, 퓨즈를 형성하는 금속을 녹이기 위해 퓨즈를 통해 큰 전류를 통과시키거나 레이저 블로잉(laser blowing)을 사용함으로써) 개방 회로일 것이다. 저항(R1)은 풀-다운(pull-down) 소자로서 기능하여 퓨즈(F1)가 끊어지면 노드(CTL)에서의 신호가 논리 로우 레벨로 내려갈 것이다. 그러므로, ND0의 제 2 입력은 논리 로우 레벨일 것이며 ND1의 제 2 입력은 논리 하이 레벨일 것이다. 스트로브 신호(STROBE)가 논리 하이 레벨이면, 제어 신호(STROBE[0])는 논리 로우 레벨에서 유지될 것이며, 제어 신호(STROBE[1])가 논리 하이 레벨일 것이어서, 제 2 차 동 입력단(212)을 활성화 할 것이다.
대체 신호 생성 회로는 제어 신호(STROBE[0] 및 STROBE[1])를 생성하기 위해 유사하게 고려되며, 이는 본 명세서를 읽은 당업자에게 자명할 것이다. 예를 들어, 신호 생성 회로(250)의 퓨즈(F1) 및 저항(R1)은 노드(CTL)의 전압을 제어하기 위한 레지스터 구현에 의해 대체될 수 있다. 이 방식에서, 제어 신호(STROBE[0] 및 STROBE[1])는, 레지스터에 저장되는 값들의 함수로서, 예를 들어, 초기화 루틴을 통해 또는 작동 중에 선택적으로 프로그래밍될 수 있다. 이 방안을 사용하여, 제 1 및 제 2 차동 입력단 모두로부터 얻어지는 오프셋은 감지 증폭기가 겪는 변하는 조건에 의존하여 어느 입력단이 임의의 주어진 시각에서 감지 증폭기에서의 최저 오프셋을 제시하는지를 판단하도록 개별적으로 테스트될 수 있다.
도 3은 본 발명의 다른 실시예에 따라 구성되는 예시적 메모리 회로(300)의 적어도 일부를 도시하는 개략적인 도면이다. 메모리 회로(300)는 참 및 보수 데이터 라인(DLT 및 DLC) 각각을 통해 열 멀티플렉서에 연결되는 감지 증폭기(302)를 포함한다. 도면으로부터 명백한 바와 같이, 적어도 감지 증폭기(302)가 제 1 및 제 2 차동 입력단(206 및 212)과, 부하단(208)과, 제 1 차동 입력단에 접속되어 제 1 차동 입력단을 선택적으로 활성화 하는 스위치 회로(210)를 포함한다는 점에서 적어도 유사하고, 감지 증폭기(302)가 제어 회로(304) 또는 제 1 및 제 2 차동 입력단에 접속되는 다른 제어 회로를 더 포함한다는 점에서 상이하다. 도 2a에 도시된 제 2 스위치 회로(214)도 감지 증폭기(302)에서 제거되며 제 1 및 제 2 차동 입력단(206, 212)이 접속되어 제 2 차동 입력단(212)의 소자(N4 및 N5)의 소스를 차 동 입력단(206)의 노드(CN1)에 접속시킴으로써 스위치 회로(210)를 공유한다. 제 1 스위치 회로(210) 및 제어 회로(304)는 동일한 제어 회로의 적어도 일부를 형성하도록 함께 통합될 수 있다.
제어 회로(304)는, 제 1 및 제 2 차동 입력단(206 및 212)을 참 및 보수 데이터 라인(DLT 및 DLC)에 각각 선택적으로 접속시키는 단일-폴 이중 스로우(single-pole double-throw; SPDT)스위치(SW1, SW2)쌍으로서 개념적으로 도시된다. 실제로, 스위치(SW1 및 SW2)는, 예를 들어, 트랜지스터 소자, 멀티플렉서, 전송 게이트 등을 사용하여 구현될 수 있으며, 이는 본 명세서에서 설명되는 기술에 따라 당업자에게 자명할 것이다. 또한, 제어 회로(304)는 다른 회로(도시 생략), 가령, 입력단 중 하나가 데이터 라인으로부터 접속 해제될 때 제 1 및 제 2 차동 입력단의 부동 노드의 발생을 방지하는 회로를 포함할 수 있다.
스위치 위치 1로서 표현될 수 있는 제 1 동작 모드에서, 바람직하게는 제어 회로(304)는, 제어 회로에 공급되는 적어도 하나의 제어 신호의 함수로서, 제 1 차동 입력단(206)을 데이터 라인(DLT 및 DLC)에 접속시키고 데이터 라인으로부터 제 2 차동 입력단(212)을 접속 해제시킨다. 스위치 위치 2로 표현될 수 있는 제 2 동작 모드에서, 바람직하게는 제어 회로(304)는 제어 신호(CTL)의 함수로서 데이터 라인(DLT 및 DLC)에 제 2 차동 입력단(212)을 접속시키고 데이터 라인으로부터 제 2 차동 입력단(206)을 접속 해제시킨다. 각 입력단(206, 212)을 데이터 라인에 선택적 접속시키는 수단을 제공하는 제어 회로(304)를 사용하여, 입력단은 접지에 집적적으로 접속될 수 있어서 제 1 스위치 회로(210)에 대한 필요성을 제거한다.
본 발명의 다른 양태에 따른 테스팅 방법에서, 본 명세서에서 설명되는 발명의 기술을 포함하는 메모리 어레이는 감지 증폭기의 제 1 및 제 2 차동 입력단 모두를 사용하여 독립적으로 테스트되어서 제 1 및 제 2 데이터 세트를 각각 획득할 수 있다. 최저 VDD 동작 전압을 갖는 데이터 세트는 이에 대응하는 최저 DC 오프셋 전압을 나타내는 것으로 선택되는 것이 바람직하다. 다른 예시적 테스팅 방법에 따르면, 메모리 어레이를 제 1 차동 입력단을 사용하여 테스트될 수 있으며, 메모리 어레이가, 예를 들어, 낮은 VDD 동작점 하에서 사전 결정된 제한을 만족하지 못한 경우에 메모리 어레이는 제 2 차동 입력단을 사용하여 다시 테스트될 수 있다. 제 2 차동 입력단을 사용하여 만족스러운 테스트 결과가 얻어진 경우, 퓨즈가 끊어지거나 레지스터가 제 2 차동 입력단을 사용하여 감지 증폭기를 구성하도록 설정된다.
본 발명의 기술의 적어도 일부는 집적 회로를 사용하여 구현될 수 있다. 집적 회로를 구성함에 있어서, 동일한 다이(die)가 반도체 웨이퍼의 표면상에서 반복되는 패턴으로 제조되는 것이 통상적이다. 각 다이는 본 명세서에서 설명되는 소자를 포함하고 다른 구조 및/또는 회로를 포함할 수 있다. 개별적인 다이가 웨이퍼로부터 절단되거나 다이싱된(diced) 후, 집적 회로로서 패키징된다. 당업자는 어떻게 웨이퍼를 다이싱하고 다이를 패키징하여 집적 회로를 제조하는지를 할 것이다. 이렇게 제조된 집적 회로는 본 발명의 부분으로서 고려된다.
본 발명에 따른 집적 회로는 내장형 메모리 또는 독립형 메모리를 사용하는 임의의 애플리케이션 및/또는 전자 시스템에서 사용될 수 있다. 본 발명의 기술을 구현하기 위한 적합한 시스템은 개인 컴퓨터, 통신 네트워크, 전자 장비(가령, 자동화 테스트 장비(ATE)), 인터페이스 네트워크 등을 포함할 수 있지만 이에 한정되지는 않는다. 이러한 집적 회로를 포함하는 시스템은 본 발명의 부분으로서 고려된다. 본 명세서에서 제공되는 본 발명의 개시 내용으로부터 당업자는 본 발명의 기술의 다른 구현 및 응용을 생각할 수 있을 것이다.
본 발명의 실시예를 첨부된 도면을 참조하여 설명하였지만, 본 발명은 이들 특정 실시예에 한정되지 않으며, 본 발명의 범위를 벗어나지 않고 다양한 다른 변형 및 수정이 당업자에 의해 이루어질 수 있음을 이해해야 한다.

Claims (20)

  1. 감지 증폭기로서,
    제 1 감지 요소(element)와,
    상기 제 1 감지 요소에 대해 중복되는(redundant) 제 2 감지 요소와,
    상기 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에, 상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환하도록 구성되는 스위치 회로와,
    상기 제 1 감지 요소와 상기 제 2 감지 요소에 의해 공유되는 추가적인 감지 증폭기 회로를 포함하되,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 둘 다 상기 감지 증폭기에서 실질적으로 동일한 기능을 수행하도록 구성되고,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환시에, 상기 스위치 회로는 상기 감지 요소들 중 하나를 상기 감지 요소들 중 다른 하나로 교체하는
    감지 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 감지 요소는, 상기 감지 증폭기의 차동 입력/출력 노드에 선택적으로 접속 가능하며 상기 차동 입력/출력 노드에 제공되는 차동 신호를 수신하도록 구성되는 제 1 차동 입력단을 포함하고,
    상기 제 2 감지 요소는, 상기 감지 증폭기의 상기 차동 입력/출력 노드에 선택적으로 접속 가능하며 상기 차동 입력/출력 노드에 제공되는 상기 차동 신호를 수신하도록 구성되는 제 2 차동 입력단 - 상기 제 2 차동 입력단은 상기 제 1 차동 입력단에 실질적으로 정합되고(matched) 상기 제 1 차동 입력단에 대해 중복됨 - 을 포함하며,
    상기 스위치 회로는 상기 제 1 차동 입력단 및 상기 제 2 차동 입력단에 접속되는 제어 회로를 포함하고,
    상기 제어 회로는 상기 제 1 차동 입력단과 상기 제 2 차동 입력단 중 하나를 상기 제어 회로에 공급되는 적어도 하나의 제어 신호의 함수로서 선택적으로 활성화하도록 동작하며,
    상기 적어도 하나의 제어 신호는 상기 감지 증폭기의 오프셋이 상기 사전 정의된 양보다 큰 것인지 여부에 관한 함수인
    감지 증폭기.
  3. 제 2 항에 있어서,
    상기 추가적인 감지 증폭기 회로는 부하단(a load stage)을 포함 - 상기 부하단은 상기 감지 증폭기의 전압 공급부와, 상기 제 1 차동 입력단과 상기 제 2 차동 입력단 중 적어도 하나와의 사이에서 동작 가능하게 접속됨 - 하고,
    상기 부하단은 사전 정의된 동작점에서 상기 제 1 차동 입력단과 상기 제 2 차동 입력단 중 적어도 하나를 바이어싱하도록 동작하는
    감지 증폭기.
  4. 제 2 항에 있어서,
    상기 제어 회로는, 상기 감지 증폭기에 관한 사전 정의된 조건이 검출되면, 상기 제 1 차동 입력단과 상기 제 2 차동 입력단 중 하나를 상기 차동 입력/출력 노드에 접속시키도록 동작하는
    감지 증폭기.
  5. 제 2 항에 있어서,
    상기 추가적인 감지 증폭기 회로는, 상기 차동 입력/출력 노드에 접속된 입력부를 가지며 상기 차동 입력/출력 노드에서의 각 신호를 나타내는 차동 신호를 출력부에서 생성하는, 버퍼 회로를 포함하는
    감지 증폭기.
  6. 제 2 항에 있어서,
    상기 제어 회로는 상기 제 1 차동 입력단 및 상기 제 2 차동 입력단과 상기 차동 입력/출력 노드와의 사이에 접속된 스위치 회로를 포함하고,
    상기 제어 회로는 상기 제 1 차동 입력단과 상기 제 2 차동 입력단 중 하나를 상기 적어도 하나의 제어 신호의 함수로서 상기 차동 입력/출력 노드에 선택적으로 접속시키도록 동작하는
    감지 증폭기.
  7. 제 6 항에 있어서,
    상기 제어 회로는 상기 적어도 하나의 제어 신호의 함수로서 적어도 제 1 모드와 제 2 모드 중 하나에서 동작 가능하며,
    상기 제어 회로는, 상기 제 1 모드에서, 상기 제 1 차동 입력단을 상기 차동 입력/출력 노드에 접속시키고 상기 제 2 차동 입력단을 상기 차동 입력/출력 노드로부터 접속 해제하도록 구성되고,
    상기 제어 회로는, 상기 제 2 모드에서, 상기 제 2 차동 입력단을 상기 차동 입력/출력 노드에 접속시키고 상기 제 1 차동 입력단을 상기 차동 입력/출력 노드로부터 접속 해제하도록 구성되는
    감지 증폭기.
  8. 제 2 항에 있어서,
    상기 제어 회로는,
    상기 제 1 차동 입력단을 제 1 제어 신호의 함수로서 선택적으로 활성화하도록 동작하는 제 1 스위치 회로와,
    상기 제 2 차동 입력단을 제 2 제어 신호의 함수로서 선택적으로 활성화하도록 동작하는 제 2 스위치 회로를 포함하는
    감지 증폭기.
  9. 전자 시스템으로서,
    복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 어레이 내의 상기 메모리 셀 중 적어도 하나의 논리 상태를 선택적으로 판독하기 위해 상기 메모리 어레이에 접속된 적어도 하나의 감지 증폭기를 포함하되,
    상기 적어도 하나의 감지 증폭기는
    제 1 감지 요소와,
    상기 제 1 감지 요소에 대해 중복되는 제 2 감지 요소와,
    상기 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에, 상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환하는 스위치 회로와,
    상기 제 1 감지 요소와 상기 제 2 감지 요소에 의해 공유되는 추가적인 감지 증폭기 회로를 포함하고,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 둘 다 상기 감지 증폭기에서 실질적으로 동일한 기능을 수행하도록 구성되고,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환시에, 상기 스위치 회로는 상기 감지 요소들 중 하나를 상기 감지 요소들 중 다른 하나로 교체하는
    전자 시스템.
  10. 감지 증폭기에서 오프셋을 감소시키는 방법으로서,
    상기 감지 증폭기에 제 1 감지 요소를 제공하는 단계와,
    상기 제 1 감지 요소에 대해 중복되는 제 2 감지 요소를 상기 감지 증폭기에 제공하는 단계와,
    상기 감지 증폭기에 추가적인 회로를 제공하는 단계 - 상기 추가적인 회로는 상기 제 1 감지 요소와 상기 제 2 감지 요소에 의해 공유됨 - 와,
    상기 감지 증폭기의 오프셋을 결정하는 단계와,
    상기 감지 증폭기의 오프셋이 사전 정의된 양보다 큰 경우에, 상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환하는 단계
    를 포함하되,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 둘 다 상기 감지 증폭기에서 실질적으로 동일한 기능을 수행하도록 구성되고,
    상기 제 1 감지 요소와 상기 제 2 감지 요소 사이에서 전환시에, 상기 감지 요소들 중 하나는 상기 감지 요소들 중 다른 하나로 교체되는,
    감지 증폭기에서 오프셋을 감소시키는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020097018869A 2007-08-29 2007-08-29 감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법 KR101389202B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/077083 WO2009029097A1 (en) 2007-08-29 2007-08-29 Sense amplifier with redundancy

Publications (2)

Publication Number Publication Date
KR20100047185A KR20100047185A (ko) 2010-05-07
KR101389202B1 true KR101389202B1 (ko) 2014-04-24

Family

ID=39472795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097018869A KR101389202B1 (ko) 2007-08-29 2007-08-29 감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법

Country Status (6)

Country Link
US (1) US7898887B2 (ko)
EP (1) EP2183746B1 (ko)
JP (1) JP5547636B2 (ko)
KR (1) KR101389202B1 (ko)
CN (1) CN101765886B (ko)
WO (1) WO2009029097A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110063934A1 (en) * 2009-09-11 2011-03-17 Stichting Imec Nederland Memory circuit with multi-sized sense amplifier redundancy
JP5539916B2 (ja) 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
CN103366791B (zh) * 2012-03-30 2017-04-12 硅存储技术公司 即时可调整读出放大器
US9047980B2 (en) 2012-08-01 2015-06-02 International Business Machines Corporation Sense amplifier for static random access memory with a pair of complementary data lines isolated from a corresponding pair of complementary bit lines
US9286969B2 (en) 2014-06-27 2016-03-15 Globalfoundries Inc. Low power sense amplifier for static random access memory
US9589601B2 (en) 2015-03-16 2017-03-07 Arm Limited Integrated circuit using topology configurations
WO2016173619A1 (en) * 2015-04-27 2016-11-03 Advantest Corporation Switch circuit, method for operating a switch circuit and an automated test equipment
CN106328187A (zh) * 2016-08-31 2017-01-11 西安紫光国芯半导体有限公司 一种动态存储器芯片e‑fuse操作电压生成电路及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060152970A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Method and apparatus for current sense amplifier calibration in mram devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04356792A (ja) * 1991-06-03 1992-12-10 Fujitsu Ltd データバス増幅回路
US5295102A (en) 1992-01-31 1994-03-15 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved redundant sense amplifier control
JPH0697389A (ja) * 1992-09-11 1994-04-08 Nec Kyushu Ltd 半導体集積回路
JPH0765580A (ja) * 1993-08-30 1995-03-10 Mitsubishi Electric Corp 半導体記憶装置
TW468131B (en) 1997-08-28 2001-12-11 Holtek Semiconductor Inc Automatic detect device of computer mouse optical couple combination input signal
TW451209B (en) * 1998-12-22 2001-08-21 Infineon Technologies Ag Integrated memory with redundance
US7068552B2 (en) 2001-06-21 2006-06-27 Kabushiki Kaisha Toshiba Sense amplifier
US6888771B2 (en) * 2003-05-09 2005-05-03 Micron Technology, Inc. Skewed sense AMP for variable resistance memory sensing
JP4729861B2 (ja) * 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置
KR100593139B1 (ko) * 2004-12-30 2006-06-26 주식회사 하이닉스반도체 오프 칩 드라이버 제어용 카운터 회로 및 이를 이용한오프 칩 드라이버의 출력 전류값 변경방법
US7479831B2 (en) * 2006-11-16 2009-01-20 National Semiconductor Corporation Class AB differential current conveyor input stage for a fully differential current feedback amplifier
US7898850B2 (en) 2007-10-12 2011-03-01 Micron Technology, Inc. Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060152970A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Method and apparatus for current sense amplifier calibration in mram devices

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Naveen Verma et al.,‘A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy’, IEEE Int. Solid-State Circuits Conf., pp. 328-329, Feb. 2007.*
Naveen Verma et al.,'A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy', IEEE Int. Solid-State Circuits Conf., pp. 328-329, Feb. 2007. *

Also Published As

Publication number Publication date
CN101765886B (zh) 2013-08-21
CN101765886A (zh) 2010-06-30
EP2183746A1 (en) 2010-05-12
JP5547636B2 (ja) 2014-07-16
JP2010538406A (ja) 2010-12-09
EP2183746B1 (en) 2016-03-30
WO2009029097A1 (en) 2009-03-05
KR20100047185A (ko) 2010-05-07
US20100157707A1 (en) 2010-06-24
US7898887B2 (en) 2011-03-01

Similar Documents

Publication Publication Date Title
KR101389202B1 (ko) 감지 증폭기, 집적 회로, 전자 시스템 및 오프셋을 감소시키는 방법
KR101334819B1 (ko) 안티퓨즈 회로
US8254198B2 (en) Anti-fuse element
US8711614B1 (en) Memory elements with increased write margin and soft error upset immunity
US4896055A (en) Semiconductor integrated circuit technology for eliminating circuits or arrays having abnormal operating characteristics
WO2007120159A2 (en) Magnetic tunnel junction antifuse circuit comprising parallel connected reference magnetic tunnel junctions to provide an optimum reference resistance
US8098074B2 (en) Monitoring circuit for semiconductor device
JPH0477400B2 (ko)
US20170365302A1 (en) Latching current sensing amplifier for memory array
US6693481B1 (en) Fuse circuit utilizing high voltage transistors
US5706231A (en) Semiconductor memory device having a redundant memory cell
JP3844915B2 (ja) 半導体装置
US7379358B2 (en) Repair I/O fuse circuit of semiconductor memory device
US7495472B2 (en) Circuits/methods for electrically isolating fuses in integrated circuits
KR100849121B1 (ko) 전기 아이디 회로 및 방법
KR100582396B1 (ko) 리페어 퓨즈의 손상을 감지하는 반도체메모리소자
US6067597A (en) Word configuration programmable semiconductor memory with multiple word configuration programming mode
EP1039472B1 (en) Sense amplifier circuit
US20080253042A1 (en) E-fuse and method
KR100713064B1 (ko) 반도체 메모리의 데이터폭 제어장치
US5671189A (en) Low standby power redundancy circuit
KR100253646B1 (ko) 반도체메모리장치의시그너쳐회로.
JP2000100194A (ja) 半導体装置の制御回路
KR100345369B1 (ko) 퓨즈 회로

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee