JP2008042054A - 電気ヒューズ装置 - Google Patents
電気ヒューズ装置 Download PDFInfo
- Publication number
- JP2008042054A JP2008042054A JP2006216632A JP2006216632A JP2008042054A JP 2008042054 A JP2008042054 A JP 2008042054A JP 2006216632 A JP2006216632 A JP 2006216632A JP 2006216632 A JP2006216632 A JP 2006216632A JP 2008042054 A JP2008042054 A JP 2008042054A
- Authority
- JP
- Japan
- Prior art keywords
- program
- signal
- control circuit
- program clock
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
Abstract
【課題】プログラムクロック端子にノイズやサージなどの影響でパルスが発生すると、非プログラムモード時に電気ヒューズ素子のプログラムを不測に実行してしまう。
【解決手段】電気ヒューズ素子Fおよび電気ヒューズ素子に直列接続されたスイッチング素子Qを有する複数のヒューズコア1と、実効プログラムクロック信号PKに同期してプログラムコントロール伝達信号Aiを順次にシフトさせてプログラム用シフト信号Siを生成し、プログラムデータDiとプログラム用シフト信号により複数のヒューズコアにおける個々のスイッチング素子に対するプログラム信号Piを生成出力するプログラム制御回路20と、プログラムクロックイネーブル信号ECによってプログラムクロック信号PK0の導通・遮断を制御し、導通時にプログラムクロック信号を実効プログラムクロック信号としてプログラム制御回路に送出するプログラムクロック制御回路30とを備える。
【選択図】図1
【解決手段】電気ヒューズ素子Fおよび電気ヒューズ素子に直列接続されたスイッチング素子Qを有する複数のヒューズコア1と、実効プログラムクロック信号PKに同期してプログラムコントロール伝達信号Aiを順次にシフトさせてプログラム用シフト信号Siを生成し、プログラムデータDiとプログラム用シフト信号により複数のヒューズコアにおける個々のスイッチング素子に対するプログラム信号Piを生成出力するプログラム制御回路20と、プログラムクロックイネーブル信号ECによってプログラムクロック信号PK0の導通・遮断を制御し、導通時にプログラムクロック信号を実効プログラムクロック信号としてプログラム制御回路に送出するプログラムクロック制御回路30とを備える。
【選択図】図1
Description
本発明は、電気ヒューズ素子とスイッチング素子の直列接続からなるヒューズコアを複数段備え、プログラムクロック信号に同期してプログラムデータを順次に各スイッチング素子に与えて各電気ヒューズ素子をプログラムする電気ヒューズ装置に関する。
電気ヒューズ装置は、高周波のトリミング用プログラムデバイス等の半導体集積回路(LSI)に広く使用されている。電気ヒューズ装置において、ポリシリコン等で形成された電気ヒューズ素子は、バイポーラトランジスタに直列に接続され、1アンペア程度の大電流を流して溶断やシリサイド化するなどしてプログラムされる。
近年、半導体集積回路の分野において、ゲート材料としてポリシリコン上に金属材料をシリサイド化して形成し、ゲート材料を低抵抗化するプロセスが開発された。そして、ゲート材料に電流を流すことにより、上面のシリサイド層を溶断し、高抵抗化するような仕組みを利用した電気ヒューズ素子の技術が開発されている。130nmや90nmプロセス世代では、通電により電気ヒューズ素子をプログラムする際に必要な瞬時電流は、電気ヒューズ素子1個当たり10〜30ミリアンペアである。
図17は従来から半導体集積回路に使用されている電気ヒューズ装置の構成例を示す回路図である。図17において、Fは電気ヒューズ素子、Qは電気ヒューズ素子Fと直列に接続されたPMOSトランジスタからなるスイッチング素子、61は出力がスイッチング素子Qのゲートに接続されたNANDゲートである。
選択された電気ヒューズ素子Fに対して、NANDゲート61にプログラム信号が入力されると、NANDゲート61の導通によりスイッチング素子Qがオンして電気ヒューズ素子Fに電流が流れる。電気ヒューズ素子Fは、シリサイドやポリシリコンまたはメタルの微細パターンで形成され、所定の電流が流されると、断線や抵抗上昇によって熱的にプログラムされる。これにより、電気ヒューズ素子Fのプログラムされない初期の抵抗値とプログラムで高抵抗化されたときの抵抗値を読み出すことで、信号状態の0/1を認識することが可能となる(例えば、特許文献1参照)。
また、複数のヒューズコアに接続されたシフトレジスタに外部からプログラムクロック信号を入力し、シフトレジスタからのプログラム信号とプログラムデータとに従って、電気ヒューズ素子に直列のスイッチング素子を順次に導通させる。
特表平11−512879号公報(第13−14頁、第3図)
しかし、従来の構成では、プログラムクロック信号を入力するプログラムクロック端子にノイズやサージなどの影響でパルスが発生すると、非プログラムモード時に電気ヒューズ素子のプログラムを不測に実行してしまう可能性がある。電気ヒューズ素子は通電により電気的(物理的)に溶断されてしまうので、一度プログラムされたデータは二度と元に戻ることがなく、致命的な欠損となる。
本発明は、このような事情に鑑みて創作したものであり、ノイズやサージに対する耐久性の高い電気ヒューズ装置を提供することを目的としている。
本発明による電気ヒューズ装置は、
電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号により前記複数のヒューズコアにおける個々のスイッチング素子に対するプログラム信号を生成出力するプログラム制御回路と、
プログラムクロックイネーブル信号によってプログラムクロック信号の導通・遮断を制御し、導通時に前記プログラムクロック信号を前記実効プログラムクロック信号として前記プログラム制御回路に送出するプログラムクロック制御回路とを備えたものである。
電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号により前記複数のヒューズコアにおける個々のスイッチング素子に対するプログラム信号を生成出力するプログラム制御回路と、
プログラムクロックイネーブル信号によってプログラムクロック信号の導通・遮断を制御し、導通時に前記プログラムクロック信号を前記実効プログラムクロック信号として前記プログラム制御回路に送出するプログラムクロック制御回路とを備えたものである。
この構成において、プログラムモード時には、プログラムクロックイネーブル信号をアサートすることにより、プログラムクロック制御回路においてプログラムクロック信号をスルーさせ、実効プログラムクロック信号としてプログラム制御回路に与える。プログラム制御回路では、複数のヒューズコアに対するプログラムデータが設定されるとともに、プログラムコントロール信号が入力される。プログラム対象の電気ヒューズ素子に対してはプログラムデータはアサートされ、プログラム対象でない電気ヒューズ素子に対してはプログラムデータはネゲートされる。プログラム制御回路において、実効プログラムクロック信号はプログラムコントロール信号をプログラムコントロール伝達信号として順次にシフトさせ、各ヒューズコアに対するプログラム用シフト信号を生成する。そして、プログラム用シフト信号によってプログラムデータがプログラム信号としてゲートスルーされ、ヒューズコアにおける個々のスイッチング素子に与えられる。プログラム対象の電気ヒューズ素子に対応するスイッチング素子はプログラム信号によって導通され、プログラム対象の電気ヒューズ素子に電流が流れて、電気ヒューズ素子がプログラム(溶断または高抵抗化)される。プログラム対象でない電気ヒューズ素子に対応するスイッチング素子は非導通のままであり、プログラムはなされない。
一方、非プログラムモード時には、プログラムクロックイネーブル信号をネゲートしてプログラムクロック制御回路を無効化する。これにより、プログラムクロック制御回路からプログラム制御回路に与えられる実効プログラムクロック信号はネゲートされる。実効プログラムクロック信号がネゲートされると、プログラム制御回路自体が無効化され、プログラム用シフト信号もプログラム信号もすべてネゲートされ、複数のヒューズコアにおけるすべてのスイッチング素子には電流が流れることはない。
以上のように、プログラムクロック制御回路を追加して、プログラムクロックイネーブル信号によってプログラム制御回路に対する実効プログラムクロック信号の転送を制御している。非プログラムモード時には実効プログラムクロック信号をネゲートすることにより、プログラムクロック端子にノイズやサージなどの影響でパルスが発生するとしても、プログラム対象でない電気ヒューズ素子が誤ってプログラムされてしまうことを確実に防止することが可能となる。
上記構成の電気ヒューズ装置において、さらに、前記プログラムクロック制御回路の前段に、プログラムモード切替パターン信号の入力パルス数をカウントし所定値をカウントアップしたときに前記プログラムクロック制御回路に対して前記プログラムクロックイネーブル信号をアサートして出力するカウンタ回路を備えているという態様がある。
このように構成した場合、プログラムクロック制御回路の前段のカウンタ回路は、入力されてくるパルス数をカウントするが、入力される信号が所定の信号パターンを有するプログラムモード切替パターン信号でありパルス数が所定値になる場合に限って、プログラムクロックイネーブル信号をアサートしてプログラムクロック制御回路に出力する。これによって、プログラムモード時のモードに移行する。すなわち、プログラムモード時には、所定数以上のパルスを伴うプログラムモード切替パターン信号をカウンタ回路に入力する。これに対して、非プログラムモード時には、カウンタ回路に所定の信号パターンを有するプログラムモード切替パターン信号は入力しない。プログラムクロックイネーブル信号をアサートするのに、直ちにアサートする場合に比べて、プログラムモード切替パターン信号の入力パルス数を所定値カウントして初めてアサートするので、プログラムクロックイネーブル信号のアサートの成立の確率は随分低いものとなる。したがって、プログラムクロック端子およびプログラムクロックイネーブル端子におけるノイズやサージなどの影響を排除することがより確実化される。したがって、電気ヒューズ素子に対する誤プログラムに対する防止効果が向上する。
また上記構成の電気ヒューズ装置において、前記プログラムクロック制御回路は、前記プログラムクロックイネーブル信号として最終段のヒューズコアにおける前記電気ヒューズ素子の出力を用いるように構成されているという態様がある。
このように構成すれば、最終段の電気ヒューズ素子の出力をプログラムクロックイネーブル信号として利用しプログラムクロック信号を制御するので、最終段以外の所望の電気ヒューズ素子をプログラムした後、最終段の電気ヒューズ素子のプログラムによって電気ヒューズ素子の出力をネゲートし、結果としてプログラムクロックイネーブル信号をネゲートすることにより、プログラムクロック信号を論理的に完全にシャットアウトする。したがって、プログラム後に誤ってプログラムモードに移行して予期せぬ電気ヒューズ素子をプログラムしてしまうことを防ぐことが可能となる。加えて、プログラムクロックイネーブル信号を外部から入力するためのプログラムクロックイネーブル端子を設けなくてもよく、回路構成の簡素化が図られる。
上記では、プログラムコントロール伝達信号をシフトさせるプログラム制御回路に入力する実効プログラムクロック信号を制御することを主旨としているが、これに代えて、プログラム制御回路の出力側でプログラム信号を制御する方式もある。これを以下に説明する。
すなわち、さらに、本発明による電気ヒューズ装置は、
電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号によりプログラム用制御信号を生成出力するプログラム制御回路と、
プログラムイネーブル信号によって前記プログラム制御回路からの前記プログラム用制御信号の導通・遮断を制御し、導通時に前記プログラム用制御信号をプログラム信号として前記複数のヒューズコアにおける個々のスイッチング素子に出力するプログラムモード制御回路とを備えたものである。これは、プログラムコントロール伝達信号をシフトさせるプログラム制御回路の後段にプログラムモード制御回路を配置している点が特徴である。
電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号によりプログラム用制御信号を生成出力するプログラム制御回路と、
プログラムイネーブル信号によって前記プログラム制御回路からの前記プログラム用制御信号の導通・遮断を制御し、導通時に前記プログラム用制御信号をプログラム信号として前記複数のヒューズコアにおける個々のスイッチング素子に出力するプログラムモード制御回路とを備えたものである。これは、プログラムコントロール伝達信号をシフトさせるプログラム制御回路の後段にプログラムモード制御回路を配置している点が特徴である。
この構成において、プログラムモード時には、プログラムイネーブル信号をアサートすることにより、プログラムモード制御回路においてプログラム制御回路からのプログラム用制御信号をスルーさせ、プログラム信号としてヒューズコアにおける個々のスイッチング素子に与える。すなわち、すべてのヒューズコアを同時にプログラム可能状態にする。一方、非プログラムモード時には、プログラムイネーブル信号をネゲートしてプログラムモード制御回路からのプログラム用制御信号をすべてネゲートする。これにより、プログラム信号もすべてネゲートされ、複数のヒューズコアにおけるすべてのスイッチング素子には電流が流れることはない。すなわち、すべてのヒューズコアを同時にプログラム不能状態にする。
以上のように、プログラムイネーブル信号によって全電気ヒューズ素子を一括してプログラム可能状態かプログラム不能状態に切り替える。非プログラムモード時にはプログラムイネーブル信号をネゲートすることにより、プログラムクロック端子にノイズやサージなどの影響でパルスが発生するとしても、プログラム対象でない電気ヒューズ素子が誤ってプログラムされてしまうことを確実に防止することが可能となる。
上記構成のプログラムモード制御回路を備えた電気ヒューズ装置において、さらに、プログラムクロックイネーブル信号によってプログラムクロック信号の導通・遮断を制御し、導通時に前記プログラムクロック信号を前記実効プログラムクロック信号として前記プログラム制御回路に送出するプログラムクロック制御回路を備えているという態様がある。これは、誤プログラム抑制要素として、プログラムクロック制御回路とプログラムモード制御回路との2つをもたせたもので、二重の誤プログラム抑制システムが機能する。
この構成において、非プログラムモード時に、プログラムモード制御回路にかかわるプログラム制御端子に設定ミスでアサートされたプログラムクロックイネーブル信号が入力されたとする。このような場合でも、プログラム制御回路の前段側のプログラムクロック制御回路での制御がサポートするので、電気ヒューズ素子に対する誤プログラムは起こらず、信頼性をさらに高めることが可能となる。
また、上記構成のプログラムモード制御回路を備えた電気ヒューズ装置において、さらに、前記プログラムクロック制御回路の前段に、プログラムモード切替パターン信号の入力パルス数をカウントし所定値をカウントアップしたときに前記プログラムクロック制御回路に対して前記プログラムクロックイネーブル信号をアサートして出力するカウンタ回路を備えているという態様がある。これは、誤プログラム抑制要素として、プログラムクロック制御回路とプログラムモード制御回路とカウンタ回路の3つをもたせたもので、三重の誤プログラム抑制システムが機能する。
この構成において、非プログラムモード時に、プログラムモード制御回路にかかわるプログラム制御端子に設定ミスでアサートされたプログラムクロックイネーブル信号が入力され、かつ、プログラムクロック制御回路にかかわるプログラムクロック端子が設定ミスでアサート状態に固定化したとする。このような場合でも、カウンタ回路に所定数以上のパルスを伴うプログラムモード切替パターン信号が入力されない限り、プログラムクロック制御回路は実効プログラムクロック信号を出力しないので、電気ヒューズ素子に対する誤プログラムは起こらず、信頼性をさらに高めることが可能となる。
また、上記構成のプログラムモード制御回路を備えた電気ヒューズ装置において、前記プログラムクロック制御回路は、前記プログラムクロックイネーブル信号として最終段のヒューズコアにおける前記電気ヒューズ素子の出力を用いるように構成されているという態様がある。
この構成によれば、プログラムクロックイネーブル信号を外部から入力するためのプログラムクロックイネーブル端子を設けなくてもよく、回路構成の簡素化が図られる。
本発明によれば、外部端子にノイズやサージなどの影響でパルスが発生するとしても、また、端子モードの設定間違いなどが発生するとしても、プログラム対象でない電気ヒューズ素子を誤ってプログラム(溶断または高抵抗化)してしまうことを確実に防止することができ、信頼性に優れた電気ヒューズ装置を実現することができる。
以下、本発明にかかわる電気ヒューズ装置の実施の形態について、図面を参照しながら具体的に説明する。
(実施の形態1)
図1は本発明の実施の形態1における電気ヒューズ装置の構成を示す回路図である。
図1は本発明の実施の形態1における電気ヒューズ装置の構成を示す回路図である。
図1において、X1は電気ヒューズ装置、10は電気ヒューズモジュール、20はプログラム制御回路、30はプログラムクロック制御回路である。Fはシリサイド、ポリシリコンまたはメタルで形成され、一端が外部電源端子に接続された電気ヒューズ素子、Qはドレインが電気ヒューズ素子Fの他端に接続され、ソースが接地端子に接続されたNMOSトランジスタからなるスイッチング素子であり、電気ヒューズ素子Fとスイッチング素子Qとでヒューズコア1が構成されている。このようなヒューズコア1がn段(nは2以上の自然数)設けられている。
プログラム制御回路20は、n段のシフトレジスタSRと2入力アンドゲート2から構成されている。ANDゲート2の一方の入力端子には、プログラムデータDi(i=1〜n)が入力されるようになっている。シフトレジスタSRは、1段目からn段目まで、前段の出力を次段の入力に接続する構成でシリアルにつながれており、初段にプログラムコントロール信号PCを入力し、実効プログラムクロック信号PKに同期して各段毎にプログラムコントロール伝達信号A1〜An−1を出力するように構成されている。実効プログラムクロック信号PKは、1段目からn段目までのすべてのシフトレジスタSRの共通に入力されている。さらに、シフトレジスタSRから出力されるプログラム用シフト信号Si(i=1〜n)は、それぞれANDゲート2に入力され、ANDゲート2から出力されるプログラム信号Pi(i=1〜n)は、それぞれヒューズコア1におけるスイッチング素子Qのゲートに入力されている。
このように、プログラム制御回路20は、実効プログラムクロック信号PKに同期してプログラムコントロール伝達信号Ai(i=1〜n)を順次にシフトさせてプログラム用シフト信号Siを生成し、ANDゲート2において、プログラムデータDiとプログラム用シフト信号Siにより複数のヒューズコア1における個々のスイッチング素子Qに対するプログラム信号Piを生成出力するものとして構成されている。
T1は外部端子として設けられプログラムクロック信号PK0が入力されるプログラムクロック端子、T2はプログラムクロックイネーブル信号ECが入力されプログラムクロック信号PK0を制御するプログラムクロックイネーブル端子である。プログラムクロック制御回路30は、入力されるプログラムクロック信号PK0を入力されるプログラムクロックイネーブル信号ECで制御するもので、NANDゲートで構成されている。このプログラムクロック制御回路30は、プログラムモード時には、プログラムクロックイネーブル信号ECをアサートしてプログラムクロック信号PK0をスルーさせ、実効プログラムクロック信号PKとしてプログラム制御回路20に与え、プログラム制御回路20をアクティブにし、また、非プログラムモード時には、プログラムクロックイネーブル信号ECをネゲートしてプログラム制御回路20に対してプログラムクロック信号PK0を遮断し、実効プログラムクロック信号PKをネゲートすることにより、プログラム制御回路20をインアクティブにする。非プログラムモード時にプログラム制御回路20をインアクティブに制御するのは、プログラムクロック端子T1にノイズやサージなどの影響でパルスが発生することに起因して、実効プログラムクロック信号PKがアサートされてしまい、電気ヒューズ素子Fが不測に誤プログラムされてしまうことを防止するためである。
プログラムクロック制御回路30は、プログラムクロックイネーブル信号ECによってプログラムクロック信号PKの導通・遮断を制御し、導通時に実効プログラムクロック信号PKとしてプログラム制御回路20に送出するものとして構成されている。
次に、図2を用いて、図1のi段目のシフトレジスタSRの具体的な回路構成について説明する。図2において、21,24はPMOSトランジスタとNMOSトランジスタとの並列接続からなるトランスミッションゲート、22,25はインバータ、23,26はトライステート型インバータである。(i−1)段目の出力であるプログラムコントロール伝達信号Ai−1を入力するトランスミッションゲート21は、そのPMOSトランジスタのゲートに実効プログラムクロック信号PKが入力され、NMOSトランジスタのゲートに実効プログラムクロック信号PKの反転信号NPKが入力されている。トランスミッションゲート24では、制御入力が逆となっている。インバータ22は、入力がトランスミッションゲート21の出力に接続され、出力がトランスミッションゲート24の入力に接続されている。トライステート型インバータ23は、実効プログラムクロック信号PKがアサートされると導通するもので、インバータ22に逆並列に接続されている。インバータ25は、入力がトランスミッションゲート24の出力に接続され、出力が次段のシフトレジスタSRの入力に接続されている。トライステート型インバータ26は、実効プログラムクロック信号の反転信号NPKがアサートされると導通するもので、インバータ25に逆並列に接続されている。インバータ25の出力はプログラムコントロール伝達信号Aiとプログラム用シフト信号Siとなる。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X1の動作を図3の波形図を用いて説明する。
(1)プログラムモード時の動作
プログラム(溶断または高抵抗化)したい電気ヒューズ素子Fに対応するプログラムデータDiを“H”にし、プログラムしたくない電気ヒューズ素子Fに対応するプログラムデータDiを“L”にして、ANDゲート2の一方の入力端子に入力しておく。
プログラム(溶断または高抵抗化)したい電気ヒューズ素子Fに対応するプログラムデータDiを“H”にし、プログラムしたくない電気ヒューズ素子Fに対応するプログラムデータDiを“L”にして、ANDゲート2の一方の入力端子に入力しておく。
プログラムクロックイネーブル信号ECが“H”である間だけプログラムが可能であり、プログラムデータDiが“H”である場合、ANDゲート2から出力されるプログラム信号Piが“H”となってスイッチング素子Qがオンされ、電気ヒューズ素子Fに電流が流れることによって電気ヒューズ素子Fがプログラムされる。一方、プログラムデータDiが“L”である場合は、プログラム用シフト信号Siが“H”であってもANDゲート2から出力されるプログラム信号Piは“L”となり、スイッチング素子Qはオフのままであるので電気ヒューズ素子Fには電流が流れず、電気ヒューズ素子Fはプログラムされない。
例えば、n個の電気ヒューズコア1に対して、1〜n段目まで(1,0,…,1)とプログラムする場合、プログラムデータとして、(D1,D2,…,Dn)=(1,0,…,1)と入力しておく。次に、プログラムクロックイネーブル信号ECを“H”にしてプログラムクロック制御回路30を有効にし、プログラムクロック端子T1からのプログラムクロック信号PK0が実効プログラムクロック信号PKとしてプログラム制御回路20に入力される状態にする。
次いで、プログラム制御回路20における初段のシフトレジスタSRに初期のプログラムコントロール信号PCを、実効プログラムクロック信号PKの立ち上がりエッジに対して十分セットアップを保って、“L”から“H”に立ち上げる。
初段のシフトレジスタSRにおいて、実効プログラムクロック信号PKが“L”の間にトランスミッションゲート21がオンされ、プログラムコントロール信号PCの“H”が入力される。実効プログラムクロック信号PKが“L”から“H”に立ち上がると、トランスミッションゲート21はオフされ、インバータ22およびトライステート型インバータ23によりラッチされ、インバータ22の出力に“L”が出力される。また、トランスミッションゲート24がオンされることで、プログラム信号S1およびプログラムコントロール伝達信号A1には“H”が出力される。プログラムコントロール信号PCは、実効プログラムクロック信号PKが“H”の区間に“L”へ立ち下げられる。
次に、実効プログラムクロック信号PKが“H”から“L”に立ち下がると、再びトランスミッションゲート21がオンし、プログラムコントロール信号PCの“L”が入力される。トランスミッションゲート24はオフし、インバータ25およびトライステート型インバータ26によりラッチされ、プログラム用シフト信号S1およびプログラムコントロール伝達信号A1は“H”で保持される。実効プログラムクロック信号PKが“L”の区間に、2段目のシフトレジスタの入力にはプログラムコントロール伝達信号A1=“H”が入力される。
上で述べたように、実効プログラムクロック信号PKの周期的なクロック動作を繰り返すたびに、実効プログラムクロック信号PKの1周期分の幅を持つパルス信号としてプログラム用シフト信号Si(i=1〜n)が順次生成され、同様にプログラムコントロール伝達信号Ai(i=1〜n)が順次次段のシフトレジスタSRに伝達されていく。
プログラム制御回路20におけるANDゲート2にプログラム用シフト信号Siのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、プログラムデータ(D1,D2,…,Dn)=(1,0,…,1)に応じて、ANDゲート2の出力の状態が、実効プログラムクロック信号PKの立ち上がりエッジに同期して決められていく。図3では、プログラム信号P1が“H”になり、そのパルス幅の区間だけスイッチング素子Qがオンし、1段目の電気ヒューズ素子Fがプログラムされる。また、プログラム信号P2は“L”になり、スイッチング素子Qはオフし、2段目の電気ヒューズ素子Fはプログラムされない。プログラム信号Pnは、プログラム信号P1と同様であり、n段目の電気ヒューズ素子Fはプログラムされる。
(2)非プログラムモード時の動作
非プログラムモード時にはプログラムクロックイネーブル信号ECを“L”に制御する。それにより、プログラムクロック制御回路30の出力である実効プログラムクロック信号PKは“H”固定になる。その結果、プログラム用シフト信号Siはネゲート状態となり、プログラムは実行されないこととなる。
非プログラムモード時にはプログラムクロックイネーブル信号ECを“L”に制御する。それにより、プログラムクロック制御回路30の出力である実効プログラムクロック信号PKは“H”固定になる。その結果、プログラム用シフト信号Siはネゲート状態となり、プログラムは実行されないこととなる。
このように本実施の形態によれば、プログラムクロック制御回路30を追加して、プログラムクロック端子T1からのプログラムクロック信号PK0を、プログラムクロックイネーブル端子T2からのプログラムクロックイネーブル信号ECで制御することにより、非プログラムモード時には実効プログラムクロック信号PKを論理的に完全に止めることが可能となる。本実施の形態の電気ヒューズ装置X1をシステムLSIに搭載したときに、外部端子にノイズやサージなどの影響で間違ってパルスが発生してしまう現象が起きたとしても、電気ヒューズ素子Fに誤プログラムを起こさせない、信頼性に優れた電気ヒューズ装置を実現することができる。
なお、プログラムクロック制御回路30についてはNANDゲートに限るものではなく、実効プログラムクロック信号PKを制御できるのであれば、例えばNOR回路のような他の回路で構成してもよい。
(実施の形態2)
上記の実施の形態1においては、なお、次のような不都合が想定される。非プログラムモード時にはプログラムクロックイネーブル信号ECをネゲート状態の“L”に設定するが、外部端子T1,T2にノイズやサージなどの影響で間違ってパルスが発生すると、これがアサートされたプログラムクロックイネーブル信号ECとしてプログラムクロック制御回路30に入力されることが想定される。そうなると、非プログラムモード時に電気ヒューズ素子Fの誤プログラムを引き起こすことがないとはいえない。そこで、この不都合も含めて検討するのが、本発明の実施の形態2である。
上記の実施の形態1においては、なお、次のような不都合が想定される。非プログラムモード時にはプログラムクロックイネーブル信号ECをネゲート状態の“L”に設定するが、外部端子T1,T2にノイズやサージなどの影響で間違ってパルスが発生すると、これがアサートされたプログラムクロックイネーブル信号ECとしてプログラムクロック制御回路30に入力されることが想定される。そうなると、非プログラムモード時に電気ヒューズ素子Fの誤プログラムを引き起こすことがないとはいえない。そこで、この不都合も含めて検討するのが、本発明の実施の形態2である。
図4は本発明の実施の形態2における電気ヒューズ装置X2の構成を示す回路図である。なお、図1と同一のものには同一の符号を付している。図4において、40はカウンタ回路であり、プログラムクロックイネーブル端子T2とプログラムクロック制御回路30におけるNANDゲートとの間に挿入されている。このカウンタ回路40は、プログラムモード切替パターン信号MPの入力パルス数をカウントし所定値をカウントアップしたときにプログラムクロック制御回路30に対してプログラムクロックイネーブル信号ECをアサートして出力するようになっている。本実施の形態の特徴は、このカウンタ回路40の挿入にある。その他の構成については、実施の形態1と同様であるので、説明を省略する。
図5は図4に示すカウンタ回路40の構成を示す回路図の一例である。図5において、41はD−フリップフロップであり、5つがシリーズに接続されている。初段のD−フリップフロップ41のデータ入力が電源に接続され、次段のデータ入力が前段のデータ出力に接続されている。プログラムクロックイネーブル端子T2から入力されるプログラムモード切替パターン信号MPがすべてのD−フリップフロップ41のクロック入力端子に共通に入力されている。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X2の動作を図6の波形図を用いて説明する。
(1)プログラムモード時の動作
プログラムモード時には、プログラムクロックイネーブル端子T2にプログラムモード切替パターン信号MPを入力する。ここでは、プログラムモード切替パターン信号MPは、図5に示したカウンタ回路40に対応させて、4クロック後に“H”固定となるパターンであるとする。プログラムクロックイネーブル端子T2からプログラムモード切替パターン信号MPが入力されると、カウンタ回路40は4クロック後の立ち上がりタイミングで“H”にアサートされたプログラムクロックイネーブル信号ECを出力する。その結果、プログラムクロック制御回路30が有効になり、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30をスルーして実効プログラムクロック信号PKとしてプログラム制御回路20におけるシフトレジスタSRに入力される状態になる。その他の動作については、実施の形態1と同様であるので説明を省略する。
プログラムモード時には、プログラムクロックイネーブル端子T2にプログラムモード切替パターン信号MPを入力する。ここでは、プログラムモード切替パターン信号MPは、図5に示したカウンタ回路40に対応させて、4クロック後に“H”固定となるパターンであるとする。プログラムクロックイネーブル端子T2からプログラムモード切替パターン信号MPが入力されると、カウンタ回路40は4クロック後の立ち上がりタイミングで“H”にアサートされたプログラムクロックイネーブル信号ECを出力する。その結果、プログラムクロック制御回路30が有効になり、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30をスルーして実効プログラムクロック信号PKとしてプログラム制御回路20におけるシフトレジスタSRに入力される状態になる。その他の動作については、実施の形態1と同様であるので説明を省略する。
(2)非プログラムモード時の動作
非プログラムモード時には、カウンタ回路40に所定のパターンのプログラムモード切替パターン信号MPが入力されない。したがって、プログラムクロック制御回路30が有効にならず、実効プログラムクロック信号PKがプログラム制御回路20に転送されないので、ヒューズコア1に対するプログラムはいずれも実行されないことになる。すなわち、プログラムクロックイネーブル信号ECのアサートにおいてノイズやサージなどの影響を排除することがより確実化される。したがって、電気ヒューズ素子の誤プログラムに対する防止効果が向上する。
非プログラムモード時には、カウンタ回路40に所定のパターンのプログラムモード切替パターン信号MPが入力されない。したがって、プログラムクロック制御回路30が有効にならず、実効プログラムクロック信号PKがプログラム制御回路20に転送されないので、ヒューズコア1に対するプログラムはいずれも実行されないことになる。すなわち、プログラムクロックイネーブル信号ECのアサートにおいてノイズやサージなどの影響を排除することがより確実化される。したがって、電気ヒューズ素子の誤プログラムに対する防止効果が向上する。
このように本実施の形態によれば、非プログラムモード時には、カウンタ回路40がプログラムクロックイネーブル端子T2からある特定のパターンのプログラムモード切替パターン信号MPを入力しない限り、プログラムクロック制御回路30は無効状態を保ち、実効プログラムクロック信号PKを論理的に完全に止めることが可能となる。プログラムクロック端子T1およびプログラムクロックイネーブル端子T2にノイズやサージなどの影響で間違ってパルスが発生したとしても、プログラムクロックイネーブル端子T2におけるパターンはプログラムモード切替パターン信号MPとは相違するものとなるので、プログラムクロックイネーブル信号ECは不測にアサートされることがない。また、検査時には、多数の端子の設定が必要で、外部端子T1,T2の状態につき“H”固定/“L”固定を間違って指定したとしても、プログラムクロックイネーブル信号ECは不測にアサートされることがない。すなわち、非プログラムモード時に電気ヒューズ素子Fに誤プログラムを起こさせない、さらに信頼性に優れた電気ヒューズ装置を実現することができる。
なお、カウンタ回路40としては、複数段のD−フリップフロップ41の構成に限定する必要性はなく、同様の機能をもつカウンタ回路であればよい。
(実施の形態3)
本発明の実施の形態3は、複数あるヒューズコア1における最終段の非プログラム状態のヒューズコア1から出力される“H”レベルをもってプログラムクロックイネーブル信号ECに兼用するものである。シフトレジスタSRを有するプログラム制御回路20は、複数段のヒューズコア1に対するプログラムを1段目から順次に行うものである。したがって、最終段のヒューズコア1をプログラムするにせよ、しないにせよ、プログラムモード時において、最後まで非プログラムの状態にあるのは最終段のヒューズコア1であり、その出力は“H”レベルとなっている。この“H”レベルの最終段のヒューズコア1の出力をプログラムクロックイネーブル信号ECに利用するのが本発明の実施の形態3である。
本発明の実施の形態3は、複数あるヒューズコア1における最終段の非プログラム状態のヒューズコア1から出力される“H”レベルをもってプログラムクロックイネーブル信号ECに兼用するものである。シフトレジスタSRを有するプログラム制御回路20は、複数段のヒューズコア1に対するプログラムを1段目から順次に行うものである。したがって、最終段のヒューズコア1をプログラムするにせよ、しないにせよ、プログラムモード時において、最後まで非プログラムの状態にあるのは最終段のヒューズコア1であり、その出力は“H”レベルとなっている。この“H”レベルの最終段のヒューズコア1の出力をプログラムクロックイネーブル信号ECに利用するのが本発明の実施の形態3である。
図7は本発明の実施の形態3における電気ヒューズ装置X3の構成を示す回路図である。なお、図1と同一のものには同一の符号を付している。図7において、1′はヒューズコアの最終段を示す。30aは2入力ANDゲートからなるプログラムクロック制御回路である(NANDゲートではない)。最終段のヒューズコア1′における電気ヒューズ素子Fとスイッチング素子Qとの接続点がプログラムクロック制御回路30aにおけるANDゲートの1入力に接続され、他の1入力はプログラムクロック端子T1に接続されている。その他の構成については、実施の形態1と同様であるので、説明を省略する。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X3の動作を図8の波形図を用いて説明する。
当初のプログラムモード時には、最終段のヒューズコア1′における電気ヒューズ素子Fは非プログラムのため、最終段の電気ヒューズ素子Fからの出力は“H”であり、これがプログラムクロック制御回路30aのANDゲートに入力される。したがって、プログラムクロック制御回路30aはプログラムクロック端子T1から入力されるプログラムクロック信号PK0をスルーさせ、実効プログラムクロック信号PKとしてプログラム制御回路20に与えることになる。その結果として、実施の形態1の場合と同様に動作する。最終段のヒューズコア1′以外のヒューズコア1に対する所望のプログラムが終わったら、最終段のヒューズコア1′に対してもプログラムを実行する。最終段の電気ヒューズ素子Fがプログラムされると、その電気ヒューズ素子Fの出力は“H”から“L”へ遷移する。遷移した結果、プログラムクロック制御回路30aの出力である実効プログラムクロック信号PKが“L”固定される。その結果、プログラム制御回路20は無効化され、それ以降は、プログラムの実行が禁止されることになる。
このように本実施の形態によれば、最終段の電気ヒューズ素子Fの“H”出力をプログラムクロックイネーブル信号ECとして用いることによって、実効プログラムクロック信号PKを論理的に完全に止めることが可能となり、所望のプログラム後の誤動作による追記書き込み間違いを防止することができる。加えて、プログラムクロックイネーブル信号ECを外部から入力するための実施の形態1のようなプログラムクロックイネーブル端子T2を設けなくてもよく、回路構成の簡素化を図ることができる。
なお、実施の形態1,2による効果と同様の効果も発揮することができ、信頼性に優れた電気ヒューズ装置を実現することができる。
(実施の形態4)
図9は本発明の実施の形態4における電気ヒューズ装置X4の構成を示す回路図である。図9において、T3は複数のヒューズコア1のすべてに対してプログラム/非プログラムを制御するプログラム制御端子、50はプログラムモード制御回路、3はANDゲートである。
図9は本発明の実施の形態4における電気ヒューズ装置X4の構成を示す回路図である。図9において、T3は複数のヒューズコア1のすべてに対してプログラム/非プログラムを制御するプログラム制御端子、50はプログラムモード制御回路、3はANDゲートである。
上記の実施の形態1では、実効プログラムクロック信号PKを制御するためのプログラムクロック制御回路30をプログラム制御回路20の前段に設けたが、本発明の実施の形態4は、プログラムクロック制御回路30を設ける代わりに、プログラム制御回路20の後段でヒューズコア1群との間にプログラムモード制御回路50を挿入している。このプログラムモード制御回路50は、プログラム制御回路20のANDゲート2からのプログラム用制御信号Ci(i=1〜n)とプログラム制御端子T3からのプログラムイネーブル信号EPとを入力とするANDゲート3をn段分有している。すなわち、プログラムモード制御回路50は、プログラムイネーブル信号EPによってプログラム制御回路20からのプログラム用制御信号Ciの導通・遮断を制御し、導通時にプログラム用制御信号Ciをプログラム信号Piとして複数のヒューズコア1における個々のスイッチング素子Qに出力する。その他の構成については、実施の形態1の場合の図1と同様であるので、同一の構成要素について同一の参照符号を付すにとどめ、詳しい説明は省略する。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X4の動作を図10の波形図を用いて説明する。
(1)プログラムモード時の動作
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力し、プログラムモード制御回路50におけるANDゲート3の一方の入力端子に入力しておく。次いで、プログラム制御回路20のANDゲート2のそれぞれに対してプログラムデータDiを入力する。
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力し、プログラムモード制御回路50におけるANDゲート3の一方の入力端子に入力しておく。次いで、プログラム制御回路20のANDゲート2のそれぞれに対してプログラムデータDiを入力する。
次いで、プログラムクロック端子T1から実効プログラムクロック信号PK(プログラムクロック信号PK0)を入力する。その結果、実施の形態1の場合と同様に、プログラム制御回路20の各ANDゲート2から順次にプログラムデータDiに応じたプログラム用制御信号Ciがプログラムモード制御回路50に出力される。すると、プログラムモード制御回路50の導通状態にあるANDゲート3から順次にプログラムデータDiに応じたプログラム信号Piがヒューズコア1のスイッチング素子Qに印加され、電気ヒューズ素子Fがプログラムされる。
(2)非プログラムモード時の動作
非プログラムのときは、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にする。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、すべてのスイッチング素子Qをオフ状態に保つ。
非プログラムのときは、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にする。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、すべてのスイッチング素子Qをオフ状態に保つ。
このように本実施の形態によれば、プログラム制御端子T3のプログラムイネーブル信号EPによる制御のみですべてのヒューズコア1のプログラムを制御することが可能になり、プログラムクロック端子T1にノイズやサージなどの影響で間違ってパルスが発生したとしても、非プログラムモード時に電気ヒューズ素子Fに誤プログラムを起こさせない、信頼性に優れた電気ヒューズ装置を実現することができる。
(実施の形態5)
本発明の実施の形態5は、上記の図9の実施の形態4の構成と図1の実施の形態1の構成とをハイブリッド化したものに相当する。
本発明の実施の形態5は、上記の図9の実施の形態4の構成と図1の実施の形態1の構成とをハイブリッド化したものに相当する。
図11は本発明の実施の形態5における電気ヒューズ装置X5の構成を示す回路図である。なお、図1、図9と同一のものには同一の符号を付している。本実施の形態においては、誤プログラム抑制要素として、プログラムクロック制御回路30とプログラムモード制御回路50との2つをもたせている。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X5の動作を図12の波形図を用いて説明する。
(1)プログラムモード時の動作
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力するとともに、プログラムクロックイネーブル端子T2にプログラムクロックイネーブル信号ECとして“H”データを入力する。その結果として、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30をスルーし、実効プログラムクロック信号PKとしてプログラム制御回路20に与えられる。プログラムモード制御回路50におけるANDゲート3はすべて導通状態になっているから、実施の形態1の場合と同様にして、ヒューズコア1が順次にプログラムされる。
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力するとともに、プログラムクロックイネーブル端子T2にプログラムクロックイネーブル信号ECとして“H”データを入力する。その結果として、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30をスルーし、実効プログラムクロック信号PKとしてプログラム制御回路20に与えられる。プログラムモード制御回路50におけるANDゲート3はすべて導通状態になっているから、実施の形態1の場合と同様にして、ヒューズコア1が順次にプログラムされる。
(2)非プログラムモード時の動作
非プログラムのときは、実施の形態4の場合と同様に、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にするとともに、プログラムクロックイネーブル端子T2におけるプログラムクロックイネーブル信号ECを“L”固定とする。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、スイッチング素子Qをオフ状態に保つ。
非プログラムのときは、実施の形態4の場合と同様に、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にするとともに、プログラムクロックイネーブル端子T2におけるプログラムクロックイネーブル信号ECを“L”固定とする。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、スイッチング素子Qをオフ状態に保つ。
この場合、仮に設定ミスでプログラム制御端子T3が“H”に固定されてプログラムモードに入ってしまったとしても、プログラムクロックイネーブル端子T2のプログラムクロックイネーブル信号ECが“L”固定であるので、プログラムクロック制御回路30は無効化されていることから、実効プログラムクロック信号PKはネゲート状態を保ち、電気ヒューズ素子Fをプログラムすることはない。
このように本実施の形態によれば、プログラムクロック制御回路30とプログラムモード制御回路50との二重の誤プログラム抑制システムが機能するので、非プログラムモード時に設定ミスでプログラムクロック端子T1やプログラム制御端子T3が誤設定されてプログラムモードに入ってしまったとしても、電気ヒューズ素子Fに対して誤プログラムは起こらず、さらにノイズやサージなどの影響に対する信頼性を高めることが可能となる。
(実施の形態6)
本発明の実施の形態6は、上記の図11の実施の形態5の構成と図4の実施の形態2の構成とをハイブリッド化したものに相当する。
本発明の実施の形態6は、上記の図11の実施の形態5の構成と図4の実施の形態2の構成とをハイブリッド化したものに相当する。
図13は本発明の実施の形態6における電気ヒューズ装置X6の構成を示す回路図である。なお、図4、図11と同一のものには同一の符号を付している。本実施の形態においては、誤プログラム抑制要素として、プログラムクロック制御回路30とカウンタ回路40とプログラムモード制御回路50との3つをもたせている。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X6の動作を図14の波形図を用いて説明する。
(1)プログラムモード時の動作
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力するとともに、プログラムクロックイネーブル端子T2にプログラムモード切替パターン信号MPを入力する。その結果として、実施の形態2の場合と同様にして、プログラムデータDiに応じてヒューズコア1の電気ヒューズ素子Fが順次にプログラムされる。
電気ヒューズ素子Fをプログラムする際、最初に、プログラム制御端子T3にプログラムイネーブル信号EPとして“H”データを入力するとともに、プログラムクロックイネーブル端子T2にプログラムモード切替パターン信号MPを入力する。その結果として、実施の形態2の場合と同様にして、プログラムデータDiに応じてヒューズコア1の電気ヒューズ素子Fが順次にプログラムされる。
(2)非プログラムモード時の動作
非プログラムのときは、実施の形態4の場合と同様に、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にするとともに、カウンタ回路40には所定のパターンのプログラムモード切替パターン信号MPは入力しない。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、スイッチング素子Qをオフ状態に保つ。
非プログラムのときは、実施の形態4の場合と同様に、最初に、プログラム制御端子T3におけるプログラムイネーブル信号EPを“L”固定とし、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にするとともに、カウンタ回路40には所定のパターンのプログラムモード切替パターン信号MPは入力しない。したがって、ANDゲート3はどのようなプログラム用制御信号Ciが入力されようとも、“L”固定を出し続け、スイッチング素子Qをオフ状態に保つ。
この場合、仮に設定ミスでプログラム制御端子T3が“H”に固定されてプログラムモードに入ってしまったとしても、非プログラムモード時には、カウンタ回路40がプログラムクロックイネーブル端子T2からある特定のパターンのプログラムモード切替パターン信号MPを入力しない限り、プログラムクロック制御回路30を無効状態に保ち、実効プログラムクロック信号PKを論理的に完全に止めることが可能となる。プログラムクロック端子T1およびプログラムクロックイネーブル端子T2にノイズやサージなどの影響で間違ってパルスが発生したとしても、プログラムクロックイネーブル端子T2におけるパターンはプログラムモード切替パターン信号MPとは相違するものとなるので、プログラムクロックイネーブル信号ECは不測にアサートされることがない。また、検査時に、外部端子T1,端子T2の状態につき“H”固定/“L”固定を間違って指定したとしても、プログラムクロックイネーブル信号ECは不測にアサートされることがない。
このように本実施の形態によれば、プログラムクロック制御回路30とカウンタ回路40とプログラムモード制御回路50との三重の誤プログラム抑制システムが機能するので、非プログラムモード時に設定ミスでプログラムクロック端子T1やプログラムクロックイネーブル端子T2やプログラム制御端子T3が誤設定されてプログラムモードに入ってしまったとしても、電気ヒューズ素子Fに対して誤プログラムは起こらず、さらにノイズやサージなどの影響に対する信頼性を高めることが可能となる。
(実施の形態7)
本発明の実施の形態7は、上記の図9の実施の形態4の構成と図7の実施の形態3の構成とをハイブリッド化したものに相当する。
本発明の実施の形態7は、上記の図9の実施の形態4の構成と図7の実施の形態3の構成とをハイブリッド化したものに相当する。
図15は本発明の実施の形態7における電気ヒューズ装置X7の構成を示す回路図である。なお、図7、図9と同一のものには同一の符号を付している。本実施の形態においては、誤プログラム抑制要素として、プログラムクロック制御回路30aとプログラムモード制御回路50との2つをもたせるとともに、複数あるヒューズコア1における最終段の非プログラム状態のヒューズコア1から出力される“H”レベルをもってプログラムクロック制御回路30aのプログラムクロックイネーブル信号ECに兼用するように構成している。
次に、上記のように構成された本実施の形態の電気ヒューズ装置X7の動作を図16の波形図を用いて説明する。
(1)プログラムモード時の動作
プログラム制御端子T3におけるプログラムイネーブル信号EPをアサートするとともに、ANDゲートで構成されたプログラムクロック制御回路30aに対するプログラムクロックイネーブル信号ECとして最終段のヒューズコア1′における電気ヒューズ素子Fからの“H”を入力する。その結果、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30aをスルーし、実効プログラムクロック信号PKとしてプログラム制御回路20に与えられる。その結果、上記と同様に、プログラムデータDiに応じて電気ヒューズ素子Fがプログラムされる。
プログラム制御端子T3におけるプログラムイネーブル信号EPをアサートするとともに、ANDゲートで構成されたプログラムクロック制御回路30aに対するプログラムクロックイネーブル信号ECとして最終段のヒューズコア1′における電気ヒューズ素子Fからの“H”を入力する。その結果、プログラムクロック端子T1からのプログラムクロック信号PK0がプログラムクロック制御回路30aをスルーし、実効プログラムクロック信号PKとしてプログラム制御回路20に与えられる。その結果、上記と同様に、プログラムデータDiに応じて電気ヒューズ素子Fがプログラムされる。
最終段のヒューズコア1′以外のヒューズコア1に対する所望のプログラムが終わったら、最終段のヒューズコア1′に対してもプログラムを実行する。最終段の電気ヒューズ素子Fがプログラムされると、その電気ヒューズ素子Fの出力は“H”から“L”へ遷移する。遷移した結果、プログラムクロック制御回路30aの出力である実効プログラムクロック信号PKが“L”固定される。その結果、プログラム制御回路20は無効化され、それ以降は、プログラムの実行が禁止されることになる。
(2)非プログラムモード時の動作
非プログラムのときは、プログラム制御端子T3におけるプログラムイネーブル信号EPをネゲートして、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にする。さらに、プログラムクロックイネーブル信号ECが“L”固定であるので、プログラムクロック信号PKはネゲートされる。
非プログラムのときは、プログラム制御端子T3におけるプログラムイネーブル信号EPをネゲートして、プログラムモード制御回路50におけるANDゲート3をすべて非導通状態にする。さらに、プログラムクロックイネーブル信号ECが“L”固定であるので、プログラムクロック信号PKはネゲートされる。
したがって、非プログラムモード時に設定ミスで仮にプログラム制御端子T3、プログラムクロック端子T1がそれぞれ“H”に固定されてしまったとしても、最終段の電気ヒューズ素子Fが溶断され出力が“L”固定であれば、プログラムクロック制御回路30aが無効状態に保持されるため、プログラムは実行されないことになる。
このように本実施の形態によれば、プログラムクロック制御回路30aとプログラムモード制御回路50との二重の誤プログラム抑制システムが機能するので、非プログラムモード時に設定ミスでプログラムクロック端子T1やプログラム制御端子T3が誤設定されてプログラムモードに入ってしまったとしても、電気ヒューズ素子Fに対して誤プログラムは起こらず、さらにノイズやサージなどの影響に対する信頼性を高めることが可能となる。
加えて、プログラムクロックイネーブル信号ECを外部から入力するためのプログラムクロックイネーブル端子T2を設けなくてもよく、回路構成の簡素化を図ることができる。
本発明の電気ヒューズ装置は、外部端子にノイズやサージが印加されても、また、検査時に端子設定を間違っても、誤プログラムを確実に防止することができるので、高い信頼性の電気ヒューズ機能が求められるシステムLSIなどにおいて有用である。
1 ヒューズコア
1′ 最終段のヒューズコア
2,3 ANDゲート
10 電気ヒューズモジュール
20 プログラム制御回路
30,30a プログラムクロック制御回路
40 カウンタ回路
41 D−フリップフロップ回路
50 プログラムモード制御回路
Ai プログラムコントロール伝達信号
Ci プログラム用制御信号
Di プログラムデータ
EC プログラムクロックイネーブル信号
EP プログラムイネーブル信号
F 電気ヒューズ素子
MP プログラムモード切替パターン信号
PC プログラムコントロール信号
Pi プログラム信号
PK0 プログラムクロック信号
PK 実効プログラムクロック信号
Q スイッチング素子
Si プログラム用シフト信号
SR シフトレジスタ
T1 プログラムクロック端子
T2 プログラムクロックイネーブル端子
T3 プログラム制御端子
X1〜X7 電気ヒューズ装置
1′ 最終段のヒューズコア
2,3 ANDゲート
10 電気ヒューズモジュール
20 プログラム制御回路
30,30a プログラムクロック制御回路
40 カウンタ回路
41 D−フリップフロップ回路
50 プログラムモード制御回路
Ai プログラムコントロール伝達信号
Ci プログラム用制御信号
Di プログラムデータ
EC プログラムクロックイネーブル信号
EP プログラムイネーブル信号
F 電気ヒューズ素子
MP プログラムモード切替パターン信号
PC プログラムコントロール信号
Pi プログラム信号
PK0 プログラムクロック信号
PK 実効プログラムクロック信号
Q スイッチング素子
Si プログラム用シフト信号
SR シフトレジスタ
T1 プログラムクロック端子
T2 プログラムクロックイネーブル端子
T3 プログラム制御端子
X1〜X7 電気ヒューズ装置
Claims (7)
- 電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号により前記複数のヒューズコアにおける個々のスイッチング素子に対するプログラム信号を生成出力するプログラム制御回路と、
プログラムクロックイネーブル信号によってプログラムクロック信号の導通・遮断を制御し、導通時に前記プログラムクロック信号を前記実効プログラムクロック信号として前記プログラム制御回路に送出するプログラムクロック制御回路とを備えた電気ヒューズ装置。 - さらに、前記プログラムクロック制御回路の前段に、プログラムモード切替パターン信号の入力パルス数をカウントし所定値をカウントアップしたときに前記プログラムクロック制御回路に対して前記プログラムクロックイネーブル信号をアサートして出力するカウンタ回路を備えている請求項1に記載の電気ヒューズ装置。
- 前記プログラムクロック制御回路は、前記プログラムクロックイネーブル信号として最終段のヒューズコアにおける前記電気ヒューズ素子の出力を用いるように構成されている請求項1に記載の電気ヒューズ装置。
- 電気ヒューズ素子および前記電気ヒューズ素子に直列接続されたスイッチング素子を有する複数のヒューズコアと、
実効プログラムクロック信号に同期してプログラムコントロール伝達信号を順次にシフトさせてプログラム用シフト信号を生成し、プログラムデータと前記プログラム用シフト信号によりプログラム用制御信号を生成出力するプログラム制御回路と、
プログラムイネーブル信号によって前記プログラム制御回路からの前記プログラム用制御信号の導通・遮断を制御し、導通時に前記プログラム用制御信号をプログラム信号として前記複数のヒューズコアにおける個々のスイッチング素子に出力するプログラムモード制御回路とを備えた電気ヒューズ装置。 - さらに、プログラムクロックイネーブル信号によってプログラムクロック信号の導通・遮断を制御し、導通時に前記プログラムクロック信号を前記実効プログラムクロック信号として前記プログラム制御回路に送出するプログラムクロック制御回路を備えている請求項4に記載の電気ヒューズ装置。
- さらに、前記プログラムクロック制御回路の前段に、プログラムモード切替パターン信号の入力パルス数をカウントし所定値をカウントアップしたときに前記プログラムクロック制御回路に対して前記プログラムクロックイネーブル信号をアサートして出力するカウンタ回路を備えている請求項5に記載の電気ヒューズ装置。
- 前記プログラムクロック制御回路は、前記プログラムクロックイネーブル信号として最終段のヒューズコアにおける前記電気ヒューズ素子の出力を用いるように構成されている請求項5に記載の電気ヒューズ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006216632A JP2008042054A (ja) | 2006-08-09 | 2006-08-09 | 電気ヒューズ装置 |
US11/882,974 US7622982B2 (en) | 2006-08-09 | 2007-08-08 | Electrical fuse device |
CNA2007101406101A CN101123121A (zh) | 2006-08-09 | 2007-08-09 | 电熔断装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006216632A JP2008042054A (ja) | 2006-08-09 | 2006-08-09 | 電気ヒューズ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008042054A true JP2008042054A (ja) | 2008-02-21 |
Family
ID=39050142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006216632A Withdrawn JP2008042054A (ja) | 2006-08-09 | 2006-08-09 | 電気ヒューズ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7622982B2 (ja) |
JP (1) | JP2008042054A (ja) |
CN (1) | CN101123121A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010146636A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 半導体集積回路装置及びメモリシステム |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101562985B1 (ko) * | 2009-02-25 | 2015-10-23 | 삼성전자주식회사 | 반도체 장치 및 그것의 퓨즈 프로그램 방법 |
US8058921B2 (en) * | 2009-05-08 | 2011-11-15 | O2Micro, Inc. | Fuse circuits |
US8254186B2 (en) * | 2010-04-30 | 2012-08-28 | Freescale Semiconductor, Inc. | Circuit for verifying the write enable of a one time programmable memory |
KR20120126653A (ko) * | 2011-05-12 | 2012-11-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 포함하는 반도체 패키지 시스템 |
KR101811303B1 (ko) * | 2011-07-26 | 2017-12-26 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
KR20150019442A (ko) * | 2013-08-14 | 2015-02-25 | 삼성전자주식회사 | 퓨즈 셀들의 프로그래밍 방법 및 메모리 복구 방법 |
US10304645B2 (en) * | 2015-12-09 | 2019-05-28 | Fuji Electric Co., Ltd. | Trimming apparatus |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5708291A (en) | 1995-09-29 | 1998-01-13 | Intel Corporation | Silicide agglomeration fuse device |
JP2000268596A (ja) | 1999-03-12 | 2000-09-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
TW569231B (en) * | 2002-10-25 | 2004-01-01 | Nanya Technology Corp | A block parallel efuse apparatus blown with serial data input |
US7071729B2 (en) | 2002-11-18 | 2006-07-04 | Infineon Technologies Ag | Dual-purpose shift register |
JP4614775B2 (ja) * | 2005-01-14 | 2011-01-19 | パナソニック株式会社 | 電気ヒューズ回路 |
JP2007048394A (ja) * | 2005-08-11 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュールを備えた半導体記憶装置 |
KR100800383B1 (ko) * | 2006-08-18 | 2008-02-01 | 삼성전자주식회사 | 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법 |
-
2006
- 2006-08-09 JP JP2006216632A patent/JP2008042054A/ja not_active Withdrawn
-
2007
- 2007-08-08 US US11/882,974 patent/US7622982B2/en active Active
- 2007-08-09 CN CNA2007101406101A patent/CN101123121A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010146636A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 半導体集積回路装置及びメモリシステム |
Also Published As
Publication number | Publication date |
---|---|
US20080036527A1 (en) | 2008-02-14 |
US7622982B2 (en) | 2009-11-24 |
CN101123121A (zh) | 2008-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008042054A (ja) | 電気ヒューズ装置 | |
JP4614775B2 (ja) | 電気ヒューズ回路 | |
US8766663B2 (en) | Implementing linearly weighted thermal coded I/O driver output stage calibration | |
JP5137408B2 (ja) | 電気ヒューズ回路 | |
US8305126B2 (en) | Flop type selection for very large scale integrated circuits | |
US7948261B2 (en) | Semiconductor integrated circuit device and countermeasure method against NBTI degradation | |
TW455996B (en) | Circuit for generating repair signals | |
WO2007006020A1 (en) | Elastic pipeline latch | |
US7426254B2 (en) | Shift register comprising electrical fuse and related method | |
US20160028397A1 (en) | Radiation hardened digital circuit | |
US10585143B2 (en) | Flip flop of a digital electronic chip | |
JP2008172779A (ja) | 高速動作のためのフリップフロップ | |
KR100892685B1 (ko) | Eaic 시스템 | |
US10804885B2 (en) | Flip-flop with a metal programmable initialization logic state | |
US20090206876A1 (en) | Programmable core for implementing logic change | |
JP5703605B2 (ja) | 半導体集積回路 | |
JP2007336482A (ja) | 半導体集積回路装置 | |
US20020140479A1 (en) | Flip-flop circuit for capturing input signals in priority order | |
US7719342B2 (en) | Input latch circuit having fuses for adjusting a setup and hold time | |
KR100992005B1 (ko) | 반도체 집적 회로 | |
JP2007318230A (ja) | 半導体集積回路 | |
US20100229057A1 (en) | Semiconductor device test circuit, semiconductor device, and its manufacturing method | |
KR101046225B1 (ko) | 메모리 장치 리드 패스의 딜레이 마진 제어 장치 | |
KR101043739B1 (ko) | 집적회로 | |
JP2007315762A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090609 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111018 |