KR100599215B1 - 시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한반도체 칩 - Google Patents

시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한반도체 칩 Download PDF

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Abstract

시그너쳐 회로를 개시한다. 시그너쳐 회로는 시그너쳐 정보를 프로그램하기 위한 시그너쳐 설정회로와, 노말모드에서는 상기 시그너쳐 설정회로로부터 제공되는 시그너쳐 신호를 차단시키고, 테스트 모드에서는 상기 시그너쳐 신호의 패스를 통과시키는 시그너쳐 출력회로와, 패드에 직접 연결되고 상기 노말모드에서는 동작명령에 응답하여 상기 패드를 구동시키고, 상기 테스트 모드에서는 상기 시그너쳐 출력회로를 통해 제공된 상기 시그너쳐 신호에 응답하여 상기 패드를 구동시키는 패드 구동 트랜지스터를 포함한다. 따라서, 시그너쳐 정보를 디지털적으로 독출하면서 시그너쳐 회로가 차지하는 면적을 최소화 할 수 있다.

Description

시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한 반도체 칩{Signature Circuit, Method for Reading Signature Information and Semiconductor Chip in use thereof}
도 1은 종래의 전류독출방식 시그너쳐 회로도.
도 2는 종래의 시그너쳐 정보 노말 독출방식이 부가된 데이터 출력버퍼의 회로도.
도 3은 본 발명에 의한 임피던스 조절용 트랜지스터 방식 시그너쳐 회로의 일 실시예의 블록도.
도 4는 도 3의 시그너쳐 회로의 상세 회로도.
도 5는 본 발명에 의한 임피던스 조절용 트랜지스터 방식 시그너쳐 회로의 다른 실시예의 블록도.
도 6은 도 5의 시그너쳐 회로의 상세 회로도.
본 발명은 시그너쳐 회로 및 그 독출방법에 관한 것으로 특히 반도체 칩 내 에 프로그램된 시그너쳐 정보를 디지털 적으로 독출하는 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 생산이력은 마스크 및 퓨즈에 관한 정보, 웨이퍼 가공에 관한 정보, 패키지 조립 및 테스트에 관한 정보 등을 포함한다. 이와 같은 생산이력정보는 퓨즈 프로그램 회로를 이용하여 반도체 칩에 기입된다.
퓨즈 프로그램 회로는 시그너처 퓨즈회로로 불리고 있으며, 시그너처 퓨즈회로는 로트번호 및 웨이퍼에서 다이의 위치 등에 관한 데이터를 프로그램하기 위한 것이다.
이와 같이 프로그램된 반도체 메모리 장치의 생산 이력을 독출하는 방법은 대표적으로 다음 3가지 방법이 있다.
첫째, 반도체 칩을 디캡하여 시그너쳐 퓨즈 절단여부를 육안으로 확인하는 방법이다. 첫째 방법은 디캡 과정을 거치므로 번거롭고 고비용이 소요되는 문제점이 있다.
둘째, 입력핀에 흐르는 전류를 측정하여 시그너쳐 퓨즈의 데이터를 아날로그적으로 독출하는 방법이다. 둘째 방법은 도 1에 도시한 바와 같이 테스트 모드(PSIGTEST)에서 패드를 통하여 시그너쳐 퓨즈회로에 전류를 흘리서 측정된 전류를 기준전류와 비교하여 측정하는 방식이다. 이 방시은 테스트 시간이 길고, 측정환경에 따라 오류가 발생할 가능성이 높고 저전압 동작시 데이터 분석이 곤란한 문제점이 있다.
셋째, 테스트 모드를 이용하여 시그너쳐 퓨즈의 데이터를 디지털적으로 독출 하는 방법이다. 셋째 방법은 레지스터 독출방법과 노말 독출방법으로 구분된다.
레지스터 독출방법은 램버스 디램과 같이 레지스터 동작을 하는 디바이스에서 별도의 첨가되는 회로없이 시그너쳐 퓨즈만을 추가함으로써 레지스터 리드가 가능하다. 그러나, 램버스 디램과 같이 레지스터 동작을 하지 않는 디바이스의 경우에는 추가 로직을 구성하게 되므로 칩 사이즈의 증가 및 레이 아웃 증가 부담이 있게 된다.
노말 독출방법은 도 2에 도시한 바와 같이 별도의 로직을 추가하여 테스트 모드(PSIGTEST)에서 셀 데이터(IO, IOB)의 독출을 차단하고 시그너처 정보(SIG_IO, SIG_IOB)를 셀 데이터 출력패스를 통해 독출하는 방식이다. 이 방식은 시그너쳐 정보를 데이터 출력 패스에 싣기 위해 추가되는 로직에서 속도 지연이 발생하고 하나의 시그너쳐 퓨즈를 읽어내기 위한 추가적인 로직 회로가 차지하는 면적을 무시할 수 없다는 문제점이 있다.
한국특허공개번호 2004-68720호, 2004-69824호 등에서는 시그너쳐 퓨즈의 데이터를 데이터 출력버퍼를 통하여 디지털적으로 독출하는 기술을 개시한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 패드에 직접 연결된 부가적인 트랜지스터를 이용하여 테스트 모드에서 시그너쳐 정보를 독출하기 위한 회로 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 시그너쳐 회로를 채용한 반도체 칩을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 시그너쳐 회로는 시그너쳐 정보를 프로그램하기 위한 시그너쳐 설정회로와, 노말모드에서는 시그너쳐 설정회로로부터 제공되는 시그너쳐 신호를 차단시키고, 테스트 모드에서는 시그너쳐 신호의 패스를 통과시키는 시그너쳐 출력회로와, 패드에 직접 연결되고 노말모드에서는 동작명령에 응답하여 패드를 구동시키고, 테스트 모드에서는 시그너쳐 출력회로를 통해 제공된 시그너쳐 신호에 응답하여 패드를 구동시키는 패드 구동 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에서 패드 구동 트랜지스터는 패드와 전원라인 사이의 임피던스를 조정하기 위한 풀다운 또는 풀업 트랜지스터들 중 어느 하나이면 충분하다. 따라서, 노말 모드에서 사용되는 풀업 또는 풀 다운 트랜지스터를 시그너쳐 출력 트랜지스터로 겸용하여 사용함으로써 시그너쳐 회로의 면적을 최소화한다.
여기서 패드 구동 트랜지스터는 온-다이 터미네이션(ODT ; On-Die Termination)의 풀다운 또는 풀업 트랜지스터 또는 패드 구동 트랜지스터는 오프-칩 드라이브(OCD ; Off-Chip Drive)의 풀다운 또는 풀업 트랜지스터와 같이 패드에 직접 연결되어 부가적인 용도로 사용되는 트랜지스터가 바람직하다.
본 발명의 독출방법은 반도체 칩을 테스트 모드로 설정하고, 테스트 모드에 응답하여 시그너쳐 회로를 적어도 하나 이상의 패드들에 각각 직접 연결된 임피던스 조절용 트랜지스터에 연결하고, 연결된 각 임피던스 조절용 트랜지스터들을 통해 시그너쳐 회로에 프로그램된 시그너쳐 정보를 적어도 하나 이상의 패드들에 전 달한다.
여기서, 독출속도를 빠르게 하기 위하여 적어도 하나 이상의 패드들의 수는 시그너쳐 정보의 총 비트수의 1/2이고 시그너쳐 정보는 2회에 걸쳐서 패드들에 전달하거나, 시그너쳐 정보의 총 비트수와 동일하고 시그너쳐 정보는 병렬로 동시에 패드들에 전달하는 병렬 독출방식이 바람직하다. 이와 같은 디지털적인 병렬 독출방식은 테스트 시간을 줄일 수 있다.
본 발명의 다른 목적을 달성하기 위한 반도체 칩은 복수의 패드들과, 복수의 패드들 각각과 전원라인 사이에 연결되어 임피던스를 조절하기 위한 적어도 하나 이상의 트랜지스터들과, 시그너쳐 정보가 프로그램되고, 프로그램된 시그너쳐 정보에 대응하는 시그너쳐 신호를 발생하는 시그너쳐 회로와, 테스트 모드에서 상기 복수의 패드들 중 적어도 하나 이상의 패드들 중 각 패드에 연결된 하나의 트랜지스터를 통해 상기 시그너쳐 신호의 각 비트신호를 대응하는 패드에 출력하고, 노말모드에서는 트랜지스터에 시그너쳐 신호의 각 비트가 제공되는 것을 차단하고 임피던스 제어신호를 제공하는 제어회로를 포함한다.
여기서, 제어회로의 임피던스 제어신호는 예컨대 온 다이 터미네이션용 스위칭 트랜지스터의 제어신호 또는 오프 칩 드라이브 임피던스 조절용 트랜지스터의 제어신호 등과 같이 패드에 직접 연결된 부가 트랜지스터들의 제어신호인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설 명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
도 3은 본 발명에 의한 임피던스 조절용 트랜지스터 방식 시그너쳐 회로도를 나타낸다.
도 3을 참조하면, 임피던스 조절용 트랜지스터 방식 시그너쳐 회로는 ODT의 스위칭 트랜지스터를 패드 연결용 트랜지스터로 이용한 예이다.
DDR2 동기식 디램에서는 시스템과 교신되는 데이터 신호의 기밀성을 향상시키기 위하여 ODT를 채용한다. ODT는 메모리 칩 내에 데이터 버스의 종단 저항을 내장시킨 것으로, 필요에 따라 데이터 버스에 연결된다. 즉, 대기동작인 모듈의 종단저항이 인접 모듈의 액티브 동작시에 데이터 버스에 연결되어 종단저항으로 제공된다.
반도체 칩은 내부회로(10)의 데이터가 패드(PAD)를 통하여 기입되거나 독출된다. ODT는 패드(PAD)와 전원전압(VCC) 사이에 PMOS 트랜지스터 및 저항의 직렬연결(PM1, RTT1)(PM2, RTT2)이 복수개 제공된다. 또한, 패드(PAD)와 접지전압(VSS) 사이에 NMOS 트랜지스터 및 저항의 직렬연결(NM1, RTT3)(NM2, RTT4)이 복수개 제공된다. PMOS 트랜지스터들(PM1, PM2)과 NMOS 트랜지스터들(NM1, NM2)은 제어회로(20)로부터 제공되는 선택신호(SEL0~SEL3)에 의해 스위칭된다. 따라서, 선택신호에 의해 턴온되는 트랜지스터들의 패드(PAD)와 전원전압(VCC) 또는 접지전압(VSS) 사이의 종단저항값이 결정된다.
본 실시예에서 시그너쳐 회로(30)는 PMOS 트랜지스터(PM1)의 게이트에 연결 된다. 시그너쳐 회로(30)는 시그너쳐 프로그램 회로(32)와 시그너쳐 출력회로(34)를 포함한다. 시그너쳐 프로그램 회로(32)는 퓨징에 의해 시그너쳐 정보가 프로그램된다. 프로그램된 시그너쳐 프로그램 회로(32)는 전원투입시 VCCHB 신호에 의해 초기화된 후 프로그램된 시그너쳐 정보를 래치한다. 시그너쳐 출력회로(34)는 ODT 동작시에는 시그너쳐 정보를 차단시키고, 테스트 모드에서 시그너쳐 정보를 출력하기 위하여 ODT 신호와 PSIGTEST 신호를 인가받는다.
도 4는 도 3의 시그너쳐 회로의 일 실시예의 상세 회로도를 나타낸다. 도 4는 패드 당 1비트의 시그너쳐 신호를 할당한 것으로 시그너쳐 정보가 n = 64비트이면 총 64 패드들을 통해 1 클럭 사이클에 시그너쳐 정보가 독출된다.
도 4를 참조하면, 시그너쳐 프로그램 회로(32)는 PMOS 트랜지스터(PM3), 퓨즈(F1), 엔모스 트랜지스터(NM3, NM4), 인버터(G1, G2)를 포함한다.
퓨즈(F1)이 용단되지 않은 경우에는 전원투입시 초기에 VCCHB가 하이상태이므로 NM3가 턴온되므로, 노드(N1)가 로우상태로 되고, G1 및 NM4에 의해 하이상태가 래치되고, G2에 의해 로우상태가 출력된다. VCCHB가 로우상태로 안정화되면, NM3은 턴오프되고 턴온된 PM3을 통해 N1이 하이상태로 차지된다. 그러므로 G1, NM4에 의해 로우상태가 래치되고, 이에 G2를 통해 출력된 신호는 하이상태로 프로그램된다.
퓨즈(F1)이 용단된 경우에는 전원투입시 초기에 VCCHB가 하이상태이므로 NM3가 턴온되므로, 노드(N1)가 로우상태로 되고, G1 및 NM4에 의해 하이상태가 래치되고, G2에 의해 로우상태가 출력된다. VCCHB가 로우상태로 안정화되더라도, F1이 용 단된 상태이므로 NM3가 턴오프되더라도 로우상태로 래치된 값이 그대로 유지된다. 이에 G2를 통해 출력된 신호는 로우상태로 프로그램된다.
따라서, 시그너쳐 정보의 1비트가 "0" 또는 "1"로 프로그램된다.
시그너쳐 출력회로(34)는 PMOS 트랜지스터(PM4) 및 낸드 게이트(G3)를 포함한다. PM4는 게이트에 제어회로(20)로부터 제공되는 ODT 신호가 인가된다. ODT 신호는 ODT 동작모드에서는 하이상태가 되고 그 외의 동작모드에서는 로우상태가 된다. 그러므로, PM4는 ODT 동작모드에서는 항상 턴오프되어 시그너쳐 정보가 출력되는 것을 차단시킨다.
G3은 PSIGTEST 신호에 응답하여 PM4를 통해 출력된 시그너쳐 신호를 PM1의 게이트에 인가시킨다. PSIGTEST 신호는 하이일때가 활성상태이고 로우일 때에는 비활성상태 이다. 그러므로, G3는 PSIGTEST 신호가 하이상태일 때에만 시그너쳐 정보를 PM1의 게이트에 인가한다. PSIGTEST 신호가 로우상태이면 시그너쳐 정보는 차단된다. PSIGTEST 신호의 하이상태에서 시그너쳐 정보가 하이상태이면 PM1의 게이트에 로우신호가 인가되므로 패드(PAD)에는 하이신호가 출력된다. 반대로 시그너쳐 정보가 로우상태이면 PM1의 게이트에 하이신호가 인가되므로 패드(PAD)는 하이 임피던스 상태가 된다.
따라서, 시그너쳐 출력회로(34)는 테스트 모드에서만 시그너쳐 정보가 출력되고, 또한, ODT 동작 모드에서는 시그너쳐 정보를 차단시킨다.
도 5 및 도 6은 본 발명에 의한 시그너쳐 회로의 다른 실시예의 상세 회로도를 나타낸다. 다른 실시예는 패드 당 2비트의 시그너쳐 신호를 할당한 것으로 시그 너쳐 정보가 n = 64비트이면 총 32 패드들을 통해 2 클럭 사이클에 걸쳐서 하위 32비트, 상위 32비트로 시그너쳐 정보가 독출된다.
도 5를 참조하면, 시그너쳐 회로(40)는 제어회로(22)로부터 시그너쳐 테스트 신호(PSIGTEST1, PSIGTEST2)를 인가받는다. PSIGTEST2 신호는 PSIGTEST1 신호에 비해 활성 펄스폭 만큼 지연된 신호위상을 가진다. 따라서, PSIGTEST1 신호가 활성화된 다음에 이어서 PSIGTEST2 신호가 활성화된다.
도 6을 참조하면, 시그너쳐 회로(40)는 시그너쳐 프로그램 회로(42)와 시그너쳐 출력회로(44)를 포함한다.
시그너쳐 프로그램 회로(42)는 상위 1비트와 하위 1비트의 2비트의 시그너쳐 정보가 프로그램된다. 시그너쳐 프로그램 회로(42)는 상위 비트 프로그램회로(42A), 하위 비트 프로그램 회로(42B), 멀티플렉싱회로(42C)를 포함한다. 상위 비트 프로그램회로(42A) 및 하위 비트 프로그램 회로(42B)는 상술한 시그너쳐 프로그램 회로(32)와 동일한 구성을 하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.
멀티 플렉싱 회로(42C)는 상위 비트와 하위 비트를 멀티 플렉싱한다. 멀티플렉싱회로(42C)는 PMOS 트랜지스터(PM5, PM6), 낸드 게이트(G5, G6), 인버터(G7, G8)를 포함한다. G7은 PSIGTEST1 신호를 반전시켜서 PSIGTESTB1 신호를 발생한다. G8은 PSIGTEST2 신호를 반전시켜서 PSIGTESTB2 신호를 발생한다. G5는 PSIGTEST1 및 PSIGTESTB2 신호를 조합하여 PM5를 스위칭시킨다. PM4는 상위 비트를 선택한다. G6는 PSIGTEST2 및 PSIGTESTB1 신호를 조합하여 PM6을 스위칭시킨다. PM6은 하위 비트를 선택한다.
시그너쳐 출력회로(44)는 PMOS 트랜지스터(PM4), 낸드 게이트(G3), 오아 게이트(G4)를 포함한다. 오아 게이트(G4)는 PSIGTEST1, PSIGTEST2 신호를 입력하여 PSIGTEST 신호를 생성한다. G3은 PSIGTEST 신호에 응답하여 PM4를 통해 출력된 시그너쳐 신호를 PM1의 게이트에 인가시킨다. PSIGTEST 신호는 하이상태일 때가 활성상태이고 로우상태일 때에는 비활성상태 이다. 그러므로, G3는 PSIGTEST 신호가 하이상태일 때에만 시그너쳐 정보를 PM1의 게이트에 인가한다. PSIGTEST 신호가 로우상태이면 시그너쳐 정보는 차단된다. PSIGTEST 신호의 하이상태에서 시그너쳐 정보가 하이상태이면 PM1의 게이트에 로우신호가 인가되므로 패드(PAD)에는 하이신호가 출력된다. 반대로 시그너쳐 정보가 로우상태이면 PM1의 게이트에 하이신호가 인가되므로 패드(PAD)는 하이 임피던스 상태가 된다.
따라서, 시그너쳐 출력회로(44)는 PSIGTEST1, PSIGTEST2 신호의 하이상태인 테스트 모드에서만 시그너쳐 정보가 출력되고, 또한, ODT 동작 모드에서는 시그너쳐 정보를 차단시킨다.
그러므로, 다른 실시예에서는 PSIGTEST1 신호에 응답하여 상위 32비트 시그너쳐 정보를 독출하고 이어서, PSIGTEST2 신호에 응답하여 하위 32비트 시그너쳐 정보를 독출한다. 따라서, 64비트 시그너쳐 정보는 2회에 걸쳐서 독출된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 반도체 칩의 생산이력정보인 시그너쳐 정보를 칩 외부로 독출하는 패스를 패드에 직접 연결된 임피던스 조절용 트랜지스터를 통하여 형성함으로써 시그너쳐 회로의 로직회로 구성을 최소화하여 칩 면적의 증가를 최소화 할 수 있다. 또한, 복수의 패드들을 통하여 시그너쳐 정보를 병렬로 독출할 수 있으므로 독출 속도를 증가시켜서 테스트 타임을 줄일 수 있다.

Claims (11)

  1. 시그너쳐 정보를 프로그램하기 위한 시그너쳐 설정회로;
    노말모드에서는 상기 시그너쳐 설정회로로부터 제공되는 시그너쳐 신호를 차단시키고, 테스트 모드에서는 상기 시그너쳐 신호의 패스를 통과시키는 시그너쳐 출력회로;
    패드에 직접 연결되고 상기 노말모드에서는 동작명령에 응답하여 상기 패드를 구동시키고, 상기 테스트 모드에서는 상기 시그너쳐 출력회로를 통해 제공된 상기 시그너쳐 신호에 응답하여 상기 패드를 구동시키는 패드 구동 트랜지스터를 구비한 것을 특징으로 하는 반도체 칩의 시그너쳐 회로.
  2. 제1항에 있어서, 상기 패드 구동 트랜지스터는 패드와 전원라인 사이의 임피던스를 조정하기 위한 풀다운 또는 풀업 트랜지스터들 중 어느 하나인 것을 특징으로 하는 반도체 칩의 시그너쳐 회로.
  3. 제2항에 있어서, 상기 패드 구동 트랜지스터는 온-다이 터미네이션(ODT)의 풀다운 또는 풀업 트랜지스터들 중 어느 하나인 것을 특징으로 하는 반도체 칩의 시그너쳐 회로.
  4. 제2항에 있어서, 상기 패드 구동 트랜지스터는 오프-칩 드라이브(OCD)의 풀 다운 또는 풀업 트랜지스터들 중 어느 하나인 것을 특징으로 하는 반도체 칩의 시그너쳐 회로.
  5. 복수의 패드들;
    상기 복수의 패드들 각각과 전원라인 사이에 연결되어 임피던스를 조절하기 위한 적어도 하나 이상의 트랜지스터들;
    시그너쳐 정보가 프로그램되고, 프로그램된 시그너쳐 정보에 대응하는 시그너쳐 신호를 발생하는 시그너쳐 회로;
    테스트 모드에서 상기 복수의 패드들 중 적어도 하나 이상의 패드들 중 각 패드에 연결된 하나의 트랜지스터를 통해 상기 시그너쳐 신호의 각 비트신호를 대응하는 패드에 출력하고, 노말모드에서는 트랜지스터에 시그너쳐 신호의 각 비트가 제공되는 것을 차단하고 임피던스 제어신호를 제공하는 제어회로를 구비한 것을 특징으로 하는 시그너쳐 정보를 가진 반도체 칩.
  6. 제5항에 있어서, 상기 임피던스 제어신호는
    온 다이 터미네이션용 스위칭 트랜지스터의 제어신호인 것을 특징으로 하는 시그너쳐 정보를 가진 반도체 칩.
  7. 제5항에 있어서, 상기 임피던스 제어신호는
    오프 칩 드라이브 임피던스 조절용 트랜지스터의 제어신호인 것을 특징으로 하는 시그너쳐 정보를 가진 반도체 칩.
  8. 반도체 칩을 테스트 모드로 설정하는 단계;
    상기 테스트 모드에 응답하여 시그너쳐 회로를 적어도 하나 이상의 패드들에 각각 직접 연결된 임피던스 조절용 트랜지스터에 연결하는 단계;
    상기 연결된 각 임피던스 조절용 트랜지스터들을 통해 상기 시그너쳐 회로에 프로그램된 시그너쳐 정보를 상기 적어도 하나 이상의 패드들에 전달하는 단계를 구비한 것을 특징으로 하는 시그너쳐 정보 독출방법.
  9. 제8항에 있어서, 상기 적어도 하나 이상의 패드들의 수는 시그너쳐 정보의 총 비트수의 1/2이고 시그너쳐 정보는 2회에 걸쳐서 패드들에 전달되는 것을 특징으로 하는 시그너쳐 정보 독출방법.
  10. 제8항에 있어서, 상기 적어도 하나 이상의 패드들의 수는 상기 시그너쳐 정보의 총 비트수와 동일하고 시그너쳐 정보는병렬로 동시에 패드들에 전달되는 것을 특징으로 하는 시그너쳐 정보 독출방법.
  11. 제8항에 있어서, 상기 임피던스 조절용 트랜지스터는 온다이 터미네이션 용 스위칭 트랜지스터 또는 오프 칩 드라이브 임피던스 조절용 트랜지스터 중 어느 하나 인 것을 특징으로 하는 시그너쳐 정보 독출방법.
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