-
Die
vorliegende Erfindung betrifft einen Signaturdatenschaltkreis, ein
Halbleiterbauelement und ein Verfahren zum Lesen von Signaturinformationen.
-
Herstellungsinformationen
eines Halbleiterspeicherbauelements umfassen typischerweise Maskeninformationen,
Sicherungsinformationen, Wafer-Prozessinformationen, Gehäuseaufbau-
und Testinformationen und ähnliches.
Die Herstellungsinformationen werden üblicherweise unter Verwendung eines
Sicherungs-Programmschaltkreises oder Sicherungs-Programmierschaltkreises
in einen Halbleiterchip geschrieben. Der Sicherungs-Programmierschaltkreis
wird gemeinhin als Signatur-Sicherungsschaltkreis
bezeichnet und wird zur Programmierung einer Losnummer, von Die-Informationen,
wie beispielsweise einer Anordnung auf einem Wafer etc., benutzt,
so dass diese Informationen zu einem späteren Zeitpunkt, beispielsweise
zum Verfolgen einer Fehlerquelle, eingesetzt werden können.
-
Um
die Herstellungsinformationen auszulesen, die in Halbleiterspeichereinrichtungen
enthalten sind, werden typischerweise drei Verfahren eingesetzt.
-
Ein
erstes Verfahren umfasst die Analyse mit dem bloßen Auge, ob die Signatur-Sicherung
durchgebrannt oder zerstört
wurde, nachdem der Halbleiterchip aus dem Gehäuse entfernt wurde. Das erste Verfahren
hat den Nachteil, dass für
das Freilegen des Chips hohe Kosten anfallen.
-
Ein
zweites Verfahren umfasst die Messung eines Stroms, der an einem
Eingangs-Pin der Einrichtung fließt, um die Signatur-Sicherungsdaten analog
auszulesen. Gemäß dem zweiten
Verfahren wird der Strom gemessen, indem ein Strom in Abhängigkeit
eines Testmodussignals PSIGTEST durch den Signatur-Sicherungsschaltkreis
fließen
kann, wobei der gemessene Strom mit einem Referenzstrom verglichen
wird, wie dies in 1 dargestellt ist. Probleme
des zweiten Verfahrens liegen darin, dass es eine lange Testzeit
benötigt,
dass in unterschiedlichen Testumgebungen Fehler auftreten können und
dass es schwierig ist, die Daten unter Verwendung einer niedrigen
Spannung zu analysieren.
-
Ein
drittes Verfahren umfasst das digitale Lesen der Signatur-Sicherungsdaten beim
Betrieb in einem Testmodus. Das dritte Verfahren wird weiter in zwei
unterschiedliche Ansätze
unterteilt, d.h. in einen Register-Leseansatz und in einen normalen
Leseansatz.
-
In
einem Registerbetriebsbauelement, wie einem dynamischen Rambus-Speicher mit wahlfreiem
Zugriff (RDRAM), kann ein Register mit dem Register-Leseansatz ausgelesen
werden, indem lediglich eine Signatur-Sicherung hinzugefügt wird. Wenn jedoch ein Halbleiterbauelement
nicht als Registerbetriebsbauelement ausgeführt ist, wird ein zusätzlicher
Lo gik-Schaltkreis benötigt,
so dass die Chip-Größe und die
Layout-Fläche
für den
Chip vergrößert werden
müssen.
-
Das
normale Leseverfahren umfasst das Hinzufügen eines separaten Logik-Schaltkreises,
wie in 2 dargestellt. Gemäß dem normalen Leseverfahren
werden Zellendaten IO und IOB in dem Testmodus nicht ausgelesen,
wobei Signaturinformationen SIG_IO und SIG_IOB in dem Testmodus
durch einen Zellendatenausgangspfad ausgelesen werden. Ein Problem
des normalen Leseverfahrens liegt darin, dass eine Betriebsgeschwindigkeit
durch den Logik-Schaltkreis reduziert wird, der zum Laden der Signaturinformationen
auf den Zellendatenausgangspfad hinzugefügt wird, und dass der Logik-Schaltkreis,
der lediglich zum Lesen der Signaturinformationen benötigt wird,
die Gesamtgröße des Systems vergrößert.
-
In
den koreanischen Offenlegungsschriften 2004-68720 und 2004-69824
werden Verfahren zum digitalen Lesen von Signatur-Sicherungsdaten
beschrieben.
-
Der
Erfindung liegt die technische Aufgabe zugrunde, einen Signaturdatenschaltkreis,
ein Halbleiterbauelement und ein Verfahren zum Lesen von Signaturinformationen
bereitzustellen, mit denen die Chip-Größe reduziert und die Lesegeschwindigkeit vergrößert werden
kann, so dass die Testzeit gesenkt werden kann.
-
Die
Erfindung löst
diese Aufgabe durch Bereitstellen eines Signaturdatenschaltkreises
mit den Merkmalen des Anspruchs 1, eines Halbleiterbauelements mit
den Merkmalen des Anspruchs 5 und ein Verfahren zum Lesen von Signaturinformationen
mit den Merkmalen des Anspruchs 8.
-
Vorteilhafte
Ausführungsformen
der Erfindung sind Gegenstand der Unteransprüche, deren Wortlaut hiermit
durch ausdrückliche
Bezugnahme zum Inhalt der Beschreibung gemacht wird, um unnötige Textwiederholungen
zu vermeiden.
-
Ausführungsformen
der vorliegenden Erfindung stellen einen Signaturschaltkreis und
ein Verfahren zum Lesen von Signaturinformationen während eines
Betriebs in einem Testmodus bereit, bei denen ein zusätzlicher
Transistor verwendet wird, der direkt mit einer Kontaktfläche gekoppelt
ist.
-
Ausführungsformen
der vorliegenden Erfindung stellen einen Halbleiterchip mit einem
Signaturschaltkreis zur Verfügung,
der zum Lesen von Signaturinformationen während des Betriebes in einem Testmodus
unter Verwendung eines zusätzlichen Transistors
eingerichtet ist, der direkt mit einer Kontaktfläche gekoppelt ist.
-
Bei
einer weiteren Ausführungsform
ist ein Transistor zur Anpassung einer Impedanz ein Schalttransistor
für einen
Abschluss-Schaltkreis auf dem Chip oder einen chipinternen Abschluss-Schaltkreis (on-die
termination (ODT) circuit) oder ein Impedanz-Anpassungstransistor
eines separat vom Chip ausgeführten
oder chipexternen Treiber-Schaltkreises (oft-chip driver (OCD) circuit).
-
Auf
diese Weise kann durch die Verwendung von Pull-up- und Pull-down-Transistoren,
die zur Anpassung der Impedanz dienen, die an einer Kontaktfläche des
Bauelements zum Lesen der Signaturinformationen ansteht, die Größe des Signaturschaltkreises
reduziert werden. Ebenso kann durch paralleles Lesen mehrerer Bits
der Signaturinformationen von mehreren Kontaktflächen des Bauelements die Testzeit
für das
Bauelement reduziert werden.
-
Vorteilhafte
Ausführungsformen
der Erfindung, die nachstehend im Detail beschrieben sind, und die
Ausführungsformen
aus dem Stand der Technik, die vorstehend diskutiert wurden, um
das Verständnis
der Erfindung zu vereinfachen, sind in den Zeichnungen dargestellt.
Hierbei zeigt:
-
1 ein
Schaltbild eines herkömmlichen Signaturschaltkreises
zum Lesen von Signatur-Sicherungsdaten entsprechend einem Strom,
der durch einen Signatur-Sicherungsschaltkreis bei herkömmlichen
Halbleiterbauelementen fließt;
-
2 ein
Schaltbild eines herkömmlichen Ausgabepuffers,
dem ein Schaltkreis zum Lesen von Signaturinformationen gemäß einem
bekannten Ansatz hinzugefügt
ist;
-
3 ein
Blockdiagramm eines erfindungsgemäßen transistorbasierten Signaturdatenschaltkreises
zur Anpassung der Impedanz;
-
4 ein
detailliertes Schaltbild des erfindungsgemäßen Signaturdatenschaltkreises
von 3;
-
5 ein
Blockdiagramm eines weiteren erfindungsgemäßen transistorbasierten Signaturdatenschaltkreises
zur Anpassung der Impedanz; und
-
6 ein
detailliertes Schaltbild des erfindungsgemäßen Signaturdatenschaltkreises
von 5.
-
Ein
Element, das als „verbunden
mit" oder „gekoppelt
mit" einem anderen
Element beschrieben wird, kann direkt mit dem anderen Element verbunden
bzw. gekoppelt sein oder es können
dazwischen liegende Elemente vorhanden sein. Im Gegensatz dazu sind
bei einem Element, das als „direkt
verbunden" oder „direkt
gekoppelt" mit einem
anderen Element beschrieben wird, keine dazwischen liegende Elemente
vorhanden. Andere Begriffe, die zur Verwendung von Beziehungen zwischen
Elementen benutzt werden, sollen in gleicher Weise interpretiert werden
(z.B. „zwischen" und „direkt
zwischen", „benachbart" und „direkt
benachbart", etc.).
-
3 ist
ein Blockdiagramm, das einen erfindungsgemäßen transistorbasierten Signaturdatenschaltkreis
zur Anpassung einer Impedanz zeigt.
-
Gemäß der 3 ist
der transistorbasierte Signaturdatenschaltkreis zur Anpassung der
Impedanz ein beispielhafter Schaltkreis, der einen auf dem Chip
vorgesehenen oder chipinternen Abschluss(ODT)-Schaltransistor als Transistor verwendet,
der mit einer Kontaktfläche
verbunden ist.
-
In
einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit doppelter
Datenrate 2 (double data rate 2, DDR2) wird ein ODT eingesetzt,
um die Zuverlässigkeit
eines Datensignals zu erhöhen,
das mit einem System ausgetauscht wird. Der ODT umfasst einen Abschlusswiderstand
zum Abschließen oder
Terminieren des Datenbusses in einem Speicherchip, wobei der ODT
notwendigerweise mit dem Datenbus verbunden ist. Das heißt, dass
der Abschlusswiderstand in einem Ruhemodus mit dem Datenbus verbunden
ist, wenn ein benachbartes Modul in einem aktiven Betriebsmodus
ist.
-
In
einem Halbleiterchip werden Daten über eine Kontaktfläche PAD
in einen internen Schaltkreis 10 geschrieben oder aus diesem
gelesen. Eine Anzahl von PMOS-Transistoren und jeweils in Serie
geschalteten Widerständen,
wie ein Transistor PM1 und ein Widerstand RTT1 und ein Transistor
PM2 und ein Widerstand RTT2, sind zwischen die Kontaktfläche PAD
und eine Versorgungsspannung VCC eingeschleift. Weiterhin sind eine
Anzahl von NMOS-Transistoren und Widerständen, wie ein Transistor NM1 und
ein Widerstand RTT3 und ein Transistor NM2 und ein Widerstand RTT4,
die zwischen die Kontaktfläche
PAD und eine Massespannung VSS eingeschleift sind, jeweils in Serie
geschaltet.
-
Die
PMOS-Transistoren PM1 und PM2 und die NMOS-Transistoren NM1 und
NM2 werden durch Auswahlsignale SEL0, SEL1, SEL2 bzw. SEL3 aktiviert,
die von einem Steuerschaltkreis 20 bereitgestellt werden.
Somit wird ein Widerstandswert eines Abschlusswiderstands zwischen
der Kontaktfläche PAD
und der Versorgungsspannung VCC bzw. der Massespannung VSS durch
die Transistoren PM1, PM2, NM1 und NM2 bestimmt, die in Abhängigkeit von
den Auswahlsignalen SEL0, SEL1, SEL2 bzw. SEL3 eingeschaltet werden.
-
Der
Signaturschaltkreis 30 umfasst einen Signaturprogrammschaltkreis
oder Signaturprogrammierschaltkreis 32 und einen Signaturausgabeschaltkreis 34.
-
Signaturinformationen
werden in den Signaturprogrammschaltkreis 32 mittels einer
Sicherungsoperation (fusing operation) programmiert. Der Signaturprogrammschaltkreis 32 wird
in Abhängigkeit von
einem Signal VCCHB initialisiert und speichert die programmierte
Signaturinformation zwischen.
-
Der
Signaturausgabeschaltkreis 34 ist mit einem Gate des PMOS-Transistors PM1 verbunden. Der
Signaturausgabeschaltkreis 34 empfängt Signale ODT und PSIGTEST.
In Abhängigkeit
von den empfangenen Signalen ODT und PSIGTEST blockiert der Signaturausgabeschaltkreis 34 die
Signaturinformation während
eines ODT-Betriebs und gibt die Signaturinformation in einen Testmodus
aus.
-
4 ist
ein detailliertes Schaltbild des detaillierten Signaturschaltkreises
von 3.
-
In
dem Beispiel der Ausführungsform
nach 4 ist ein Bit des Signatursignals einer Kontakffläche zugeordnet.
In diesem Fall kann die Signaturinformation von 64 Bits in einem
Zyklus über
64 Kontaktflächen
gelesen werden.
-
Gemäß der 4 umfasst
der Signaturprogrammschaltkreis 32 einen PMOS-Transistor
PM3, eine Sicherung F1, NMOS-Transistoren NM3 und NM4 und Inverter
G1 und G2.
-
Für einen
ersten Betriebszustand wird angenommen, dass die Sicherung F1 nicht
aufgetrennt oder nicht zerstört
ist. Das Signal VCCHB ist zunächst
auf einem High-Pegel, wenn eine Versorgungsspannung angelegt wird.
In diesem Fall wird der NMOS-Transistor
NM3 angeschaltet, ein Knoten N1 ist auf einem Low-Pegel und ein
High-Pegel wird durch den Inverter G1 und den NMOS-Transistor NM4 zwischengespeichert.
Entsprechend ist das Ausgangssignal des Inverters G2 auf einem Low-Pegel.
Wenn das VCCHB-Signal auf einem Low-Pegel stabilisiert ist, wird
der NMOS-Transistor
NM3 ausgeschaltet und der Knoten N1 wird durch den eingeschalteten
PMOS-Transistor PM3 auf einen High-Pegel aufgeladen. Somit wird
ein Low-Pegel durch den Inverter G1 und den NMOS-Transistor NM4
zwischengespeichert und das Ausgangssignal des Inverters G2 wird
auf einen High-Pegel gesetzt.
-
Für einen
zweiten Betriebszustand wird angenommen, dass die Sicherung F1 aufgetrennt
oder zerstört
ist. Das Signal VCCHB ist zunächst
auf einem High-Pegel, wenn die Versorgungsspannung angelegt wird.
In diesem Fall wird der NMOS-Transistor NM3 eingeschaltet, der Knoten
N1 ist auf einem Low-Pegel und ein High-Pegel wird durch den Inverter G1
und den NMOS-Transistor NM4 zwischengespeichert. Entsprechend ist
das Ausgangssignal des Inverters G2 auf einem Low-Pegel. Obwohl das
VCCHB-Signal auf einem Low-Pegel stabilisiert wird und der NMOS-Transistor
NM3 ausgeschaltet wird, bleibt das zwischengespeicherte Signal erhalten,
da die Sicherung F1 aufgetrennt wurde. Somit ist das Ausgangssignal
des Inverters G2 auf einem Low-Pegel.
-
Wie
vorstehend beschrieben, wird ein Bit der Signaturinformation mit „0" oder „1" in Abhängigkeit von
dem Zustand der Sicherung programmiert.
-
Der
Signaturprogrammschaltkreis 34 umfasst einen PMOS-Transistor
PM4 und ein NAND-Gatter G3. Ein Signal ODT eines Steuerschaltkreises 20 wird
an den PMOS-Transistor PM4 angelegt. Das Signal ODT hat in einem
ODT-Betriebsmodus einen High-Pegel und hat in den anderen Betriebsmodi
einen Low-Pegel. Somit ist der PMOS-Transistor PM4 in dem ODT-Betriebsmodus immer
abgeschaltet, so dass verhindert wird, dass die Signaturinformation
ausgegeben wird.
-
Das
NAND-Gatter G3 legt das von dem PMOS-Transistor PM4 ausgegebene
Signatursignal in Abhängigkeit
von dem Signal PSIGTEST an ein Gate des PMOS-Transistors PM1 an.
Ein aktiver Zustand des Signals PSIGTEST entspricht einem logischen
High-Pegel und ein inaktiver Zustand entspricht einem logischen
Low-Pegel. Daher stellt der Inverter G3 die Signaturinformation
an das Gate des PMOS-Transistors PM1 nur dann zur Verfügung, wenn
das Signal PSIGTEST auf einem High-Pegel ist. Wenn das Signal PSIGTEST
auf einem Low-Pegel ist, wird die Signaturinformation blockiert.
-
Wenn
das Signal PSIGTEST auf einem High-Pegel ist und das Signatursignal
ebenfalls auf einem High-Pegel ist, wird ein Low-Pegel an das Gate
des PMOS-Transistors PM1 angelegt und ein Signal mit High-Pegel wird durch
die Kontaktfläche PAD
ausgegeben. Umgekehrt weist die Kontaktfläche PAD einen hochohmigen Zustand
auf, wenn das Signal PSIGTEST auf einem High-Pegel ist und die Signaturinformation
auf einem Low-Pegel ist, da ein Signal mit High-Pegel an das Gate
des PMOS-Transistors PM1 angelegt wird.
-
Somit
gibt der Signaturausgabeschaltkreis 34 die Signaturinformation
lediglich während
eines Betriebs in einem Testmodus aus und blockiert die Signaturinformation
während
eines Betriebs in einem ODT-Betriebsmodus.
-
5 ist
ein Blockdiagramm, das einen transistorbasierten Signaturdatenschaltkreis
zur Anpassung der Impedanz gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung darstellt, und 6 ist ein
detaillierter Schaltplan des Signaturdatenschaltkreises von 5.
-
In
dem transistorbasierten Signaturschaltkreis von 5 und 6 wird
ein 2-Bit-Signatursignal einer Kontaktfläche zugeordnet. Somit kann
die Signaturinformation von 64 Bits beispielsweise in zwei Zyklen über 32 Kontaktflächen ausgelesen
werden.
-
Gemäß 5 empfängt ein
Signaturschaltkreis 40 erste und zweite Signaturtestsignale PSIGTEST1
und PSIGTEST2 von einem Steuerschaltkreis 22. Das zweite
Signaturtestsignal PSIGTEST2 weist eine Phase auf, die um eine aktive Pulsweite,
bezogen auf das erste Signaturtestsignal PSIGTEST1, verzögert ist.
Somit wird das zweite Signaturtestsignal PSIGTEST2 aktiviert, nachdem
das erste Signaturtestsignal PSIGTEST1 aktiviert worden ist.
-
Gemäß der 6 umfasst
der Signaturschaltkreis 40 einen Signaturprogrammschaltkreis 42 und
einen Signaturausgabeschaltkreis 44.
-
Ein
2-Bit-Signatursignal, das ein hohes Bit UB und ein niedriges Bit
LB umfasst, wird in den Signaturprogrammschaltkreis 42 programmiert.
Der Signaturprogrammschaltkreis 42 umfasst einen UB-Programmierschaltkreis 42A,
einen LB-Programmierschaltkreis 42B und einen Multiplexer-Schaltkreis 42C.
Da der UB-Programmierschaltkreis 42A und der LB-Programmierschaltkreis 42B einen ähnlichen Aufbau
wie der oben beschriebene Signaturprogrammschaltkreis oder Signaturprogrammierschaltkreis 32 aufweisen,
wird auf eine detaillierte Beschreibung in der vorliegenden Ausführungsform
verzichtet.
-
Der
Multiplexer-Schaltkreis 42C multiplext das hohe Bit und
das niedrige Bit. Der Multiplexer-Schaltkreis 42C umfasst
PMOS-Transistoren PM5 und PM6, NAND-Gatter G5 und G6 und Inverter G7
und G8.
-
Der
Inverter G7 invertiert das erste Signaturtestsignal PSIGTEST1, um
ein Signal PSIGTESTB1 zu erzeugen. Der Inverter G8 invertiert das
zweite Signaturtestsignal PSIGTEST2, um ein Signal PSIGTESTB2 zu
erzeugen. Das NAND-Gatter G5 führt
eine NAND-Operation mit den Signalen PSIGTEST1 und PSIGTESTB2 durch,
um den PMOS-Transistor
PM5 anzusteuern. Wenn der PMOS-Transistor PM5 aktiviert ist, wählt er das
hohe Bit zur Ausgabe aus. Das NAND-Gatter G6 führt eine NAND-Operation mit
den Signalen PSIGTEST2 und PSIGTESTB1 aus, um den PMOS-Transistor
PM6 anzusteuern. Wenn der PMOS-Transistor
PM5 aktiviert ist, wählt
er das niedrige Bit für
eine Ausgabe aus.
-
Der
Signaturausgabeschaltkreis 44 umfasst einen PMOS-Transistor
PM4, ein NAND-Gatter G3 und ein ODER-Gatter G4. Das ODER-Gatter
G4 führt eine
ODER-Operation mit den Signalen PSIGTEST1 und PSIGTEST2 aus, um
ein Signal PSIGTEST zu erzeugen. Das NAND-Gatter G3 legt ein vom PMOS-Transistor
PM4 ausgegebenes Signatursignal an ein Gate des PMOS-Transistors
PM1 in Abhängigkeit
von dem Signal PSIGTEST an. Ein aktiver Zustand des Signals PSIGTEST
entspricht einem logischen High-Pegel und ein inaktiver Zustand
entspricht einem logischen Low-Pegel. Somit legt das NAND-Gatter
G3 die Signaturinformationen an das Gate des PMOS-Transistors PM1
nur dann an, wenn das Signal PSIGTEST einen High-Pegel aufweist. Umgekehrt
wird die Signaturinformation blockiert, wenn das Signal PSIGTEST
einen Low-Pegel hat. Wenn das Signal PSIGTEST und die Signaturinformation
auf einem High-Pegel sind, wird ein Signal mit Low-Pegel an das
Gate des PMOS-Transistors PM1 angelegt und ein Signal mit High-Pegel
wird von der Kontaktfläche
PAD ausgegeben. Umgekehrt weist die Kontaktfläche PAD einen hochohmigen Zustand auf,
wenn das Signal PSIGTEST auf einem High-Pegel und die Signaturinformation
auf einem Low-Pegel ist, da ein Signal mit High-Pegel an das Gate
des PMOS-Transistors
PM1 angelegt ist.
-
Damit
wird die Signaturinformation in dem Signaturausgabeschaltkreis 44 nur
dann ausgegeben, wenn dieser in einem Testmodus betrieben wird, während dem
die Signale PSIGTEST1 und PSIGTEST2 auf einem High-Pegel sind. Andernfalls wird
die Signaturinformation blockiert, wenn ein ODT-Modus aktiv ist.
-
Somit
können
32 hohe Bits der Signaturinformation über 32 Kontaktflächen in
Abhängigkeit
von dem Signal PSIGTEST1 und 32 niedrige Bits der Signaturinformationen über die
Kontaktflächen
in Abhängigkeit
von dem Signal PSIGTEST2 ausgelesen werden. Somit kann eine 64-Bit-Signaturinformation über 32 Kontaktflächen während zwei
Zyklen des Testvorgangs ausgelesen werden.
-
Wie
oben beschrieben, kann der Signaturschaltkreis gemäß der oben
genannten beispielhaften Ausführungsformen
der vorliegenden Erfindung die Chip-Größe durch Weglassen einer zusätzlichen Logik-Schaltung für den Signaturschaltkreis
verringern, indem ein Pfad zum Lesen von Signaturinformationen,
wie Herstellungsinformationen eines Halbleiterchips, von dem Halbleiterchip
zu einer Kontaktfläche
mit Hilfe eines Transistors gebildet wird, der mit der Kontaktfläche zur
Impedanzeinstellung gekoppelt ist. Weiterhin kann die Lesegeschwindigkeit erhöht werden,
so dass die Testzeit reduziert wird, da die Signaturinformation
parallel über
eine Anzahl von Kontaktflächen
ausgelesen werden kann.