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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine Datenübertragungsschaltung, insbesondere
eine Busschaltung, eine Punkt-Zu-Punkt-Datenübertragungsschaltung,
eine Punkt-Zu-Mehreren-Punkten-Datenübertragungsschaltung
oder eine Mehrere-Punkte-Zum-Punkt-Datenübertragungsschaltung
zur Verwendung in einer DDR-Speicherbaustein-Kommunikationsschaltung,
sowie ein Verfahren zum Betrieb einer solchen Datenübertragungsschaltung.
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Beschreibung des einschlägigen Standes
der Technik
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In
DDR1- und DDR2-Datenbussysteme wie sie in PCs, Servern, Workstations,
Notebooks und ähnlichem
eingesetzt werden, werden bidirektionale Busse zur Datenübertragung
verwendet. Hierbei werden z. B. 8 Datenleitungen parallel von einem Kontroller
zum DRAM (DRAM = dynamic random access memory, zu deutsch: dynamischer
Speicher mit wahlfreiem Zugriff) geführt. Die auf diesen Leitungen geführten, so
genannten DQ-Signale
(DQ = data queue, zu deutsch: Datenwarteschlange) werden auf ein
so genanntes DQS-Signal (DQS = data queue strobe, zu deutsch: Datenwarteschlangentaktpuls) synchronisiert,
das auf einer weiteren, den Datenleitungen der DQ-Signale parallelen
Leitung geführt wird.
Dieses DQS-Signal wird quellensynchron, d. h. in die gleiche Richtung
wie die DQ-Signale, übertragen.
Findet auf dem Bus weder ein Schreibnoch ein Lesezugriff statt,
befinden sich die Signale in einem so genannten Hochimpedanzmodus
(Englisch: high impedance mode), d. h. die Leitungen werden weder vom
DRAM noch vom Controller getrieben oder terminiert. Alle Signale
schwingen auf einen so genannten Tristate-Pegel, d. h. ein zwischen
dem Bereich eines eindeutigen 1-Pegels (High-Pegel) und dem Bereich
eines eindeutigen 0-Pegels (Low-Pegel) liegender Pegel, ein. Hierbei
kann das DQS-Signal ein Sonderfall treffen.
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Das
DQS-Signalling bei Datenbussystemen gemäß der DDR2-Spezifikation kann differentiell betrieben
werden. Dabei kommen zwei DQS-Signale zum Einsatz, nämlich ein
DQS-Signal und ein zum DQS-Signal invertiertes /DQS-Signal. Während des eigentlichen
Datenübertragungsvorgangs
wechseln die DQS-Signale ihren jeweiligen Zustand von einem High-Pegel
auf einen Low-Pegel
bzw. umgekehrt in der von einem Taktgebersignal angegebenen Taktfrequenz.
Dabei bestimmt das jeweilige Kreuzen der DQS-Signale, d. h. der
Nulldurchgang des Differenzsignals DQS- /DQS, das Timing des Datenübertragungsvorgangs.
Insbesondere bezeichnet ein Kreuzen der DQS-Signale einen Zeitpunkt,
zu dem die auf den DQ-Leitungen übermittelten
Datensignale ihren gewollten Zustand erreicht und eventuelle so
genannte Set-Up- und
Hold-Bedingungen erfüllt
haben sollten.
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Diese
Betriebsart wird bei Taktfrequenzen über der des DDR2-667-Standards aufgrund
der Voreile des differentiellen Signalings auch bevorzugt. Schwierig
wird dabei, dass ein DRAM-Empfänger erkennen
muss, wann die Präambel
auf dem Bus getrieben wird. Die Präambel ist der Zeitraum, nachdem das
DQS-Signal den Tristate
verlassen hat und bis zur ersten Datenübertragung auf einen Low-Pegel gehalten
wird, während
das /DQS-Signal definitionsgemäß ebenfalls
den Tristate verlässt
und bis zur ersten Datenübertragung
auf einen High-Pegel gehalten wird.
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Die
DRAM-Spezifikation erlaubt einen relativ großen Bereich, in dem die Präambel beginnen
muss (clock edge ±0,25
tck, zu deutsch: CLK-Flanke ±0,25 CLK-Takte),
und spezifiziert nur eine sehr kurze Präambelzeit (0,35 tck). Beispielsweise
für ein
am Bus angeschlossenen DRAM ist es aufgrund dieser zeitkritischen
Spezifikationsvorgaben sehr schwer zu erkennen, dass sich das DQS-Signal
definitiv nicht mehr in Tristate befindet, also dass die Präambel eingeleitet
worden ist, und dass die nächste
DQS-Flanke folglich zur Bestimmung des Datenübertragungstiming verwendet
werden muss. Speziell bei DDR3 mit Datenraten bis 1,6 Gb/s pro Pin
und Bitzeiten von 625 ps sind die herkömmlichen Methoden, die ersten Daten
richtig zu erkennen, schwierig oder gar unmöglich zu implementieren.
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Eine
mögliche
Lösung
dieses Sonderproblems des DQS-Signals war, dass der Kontroller das DQS-Signal
nur im Lesefall abschaltet, und die DQS- und /DQS-Signale entsprechend
immer auf einem definierten Pegel hält. Dies verbraucht jedoch
unnötig
Leistung und stellt deshalb keine zufriedenstellende Lösung dar.
Ebenso existieren verschiedene komplexe Empfänger-Implementierungen, die
eine entsprechend kurze Präambel
erkennen können.
Diese sind jedoch neben ihrer Komplexität auch mit anderen Nachteilen
wie z. B. eine erhöhte
Eingangskapazität
verbunden, die bei hohen Datenraten die Signalintegrität der Eingangssignale
verschlechtert.
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3 stellt
ein herkömmliches
Datenbussystem 300 gemäß der DDR2-Spezifikation
schematisch dar. Gezeigt werden ein Kontroller 301 und
ein DRAM 302, die mittels einer bidirektionalen DQ-Leitung 311 zwecks
Datenübertragung
miteinander verbunden sind. Zur Synchronisierung der Datenübertragung
sind Kontroller 301 und DRAM 302 zusätzlich mittels
einer bidirektionalen DQS-Leitung 312 und einer bidirektionalen
/DQS-Leitung 313 zwecks Austauschs
von differentiellen DQS-Signalen
miteinander verbunden. Sowohl der Kontroller 301 als auch der
DRAM 302 weisen Terminierungen 321 sowie Sende-
und Empfangsverstärker 322 auf,
die jeweils mit einem entsprechenden Ende eines der oben erwähnten Leitungen
verbunden sind. Die Terminierungen 321 bestehen aus zwei
als Spannungsteiler konfigurierten Widerstände, üblicherweise jeweils mit einem
Widerstandswert um die 120 Ω.
Ebenfalls üblich sind
Widerstandswerte um die 100 Ω,
150 Ω oder
300 Ω.
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Bei
einem Schreibvorgang, d. h. bei einer Datenübertragung über den Bus, wird zuerst die
Terminierung 321 eingeschaltet, bevor der als Kontroller-Treiber
bezeichnete Sendeverstärker 322 des Kontrollers 301 die
zugeordnete Leitung auf einen High- bzw. Low-Pegel treibt. Die Terminierung 321 trägt zur Vermeidung
von Reflektionen bei. Aufgrund der Terminierung 321 weisen
sowohl DQS als auch /DQS zu Beginn eines Schreibvorgangs einen Midlevel-Signalpegel
auf, der zwischen der Versorgungsspannung VDD und der gemeinsamen
Erdung VSS, d. h. bei (VDD + VSS)/2, liegt. Wie oben beschrieben, wird
das Treiben der DQS-Leitung 312 auf einen 0-Pegel bis zur
ersten echten (d. h. datenübertragenenden)
Flanke als Präambel
bezeichnet. Dann erfolgt der Schreibvorgang. Nach dem letzten geschriebenen
Bit erfolgt ein Postambel für
den DQS. Danach schaltet der Treiber 322 am Kontroller 301 ab.
Erst dann wird die Terminierung 321 abgeschaltet, die dadurch
dafür sorgt,
dass die DQS- und /DQS-Leitungen 312, 313 jeweils
wieder auf den Midlevel-Signalpegel gezogen werden.
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Die
oben beschriebene Vorgehensweise wird in der 4 schematisch
graphisch dargestellt. Gezeigt werden die Verläufe eines als Clock-Signal bezeichneten
Taktgebersignals, eines als CMD-Signal bezeichneten Befehlssignals,
eines durchgehend gezeichneten DQS-Signals, eines gestrichelt gezeichneten
/DQS-Signals sowie eines DQ-Signals.
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Besonders
bezeichnend ist, dass sich die DQS- und /DQS-Signale vor dem Schreibvorgang auf
dem Midlevel-Signalpegel befinden. Als Präambel wird das DQS-Signal auf
einen Low-Pegel respektiv das /DQS-Signal auf einen High-Pegel getrieben.
Der Präambel
nachfolgende Änderungen
des Zustands des DQS-Signals bzw. des /DQS-Signals bestimmen, wie
oben beschrieben, das Timing der Datenübertragung, die mittels des
DQ-Signals erfolgt. Nach der Datenübertragung kehren das DQS- und
/DQS-Signal wieder auf den Midlevel-Signalpegel zurück.
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Weiteres
zum Stand der Technik enthält
DE 103 54 535 A1 ,
die eine chipintegrierte Abschlussschaltung beschreibt, wobei in
einem Speicherbaustein ein Endes eines Abschlusswiderstands mit
einem Dateneingabe-/Datenausgabeanschluss DQ verbunden ist und das
andere Ende mit einem Abschlussspannungseingang verbunden ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Zur Überwindung
der Nachteile des Standes der Technik schlägt die Erfindung eine Datenübertragungsschaltung
gemäß Patentanspruch
1 sowie ein Verfahren zum Betrieb dieser Datenübertragungsschaltung gemäß Patentanspruch
3 vor. Bevorzugte Ausführungsbeispiele
der Erfindung sind Gegenstand der Unteransprüche 2 bzw. 4.
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Die
erfindungsgemäße Datenübertragungsschaltung
stellt vorzugsweise einen Datenübertragungsbus,
eine Punkt-Zu-Punkt-Datenübertragungsschaltung,
eine Punkt-Zu-Mehreren-Punkten-Datenübertragungsschaltung
oder eine Mehrere-Punkte-Zum-Punkt-Datenübertragungsschaltung oder auch
einen Teil eines solchen Datenübertragungsbusses,
einer solchen Datenübertragungsschal tung oder
eines entsprechenden Datenübertragungssystems
dar.
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Ein
bevorzugtes Merkmal der Erfindung ist die chipseitige Verbindung
einer Datenleitung mit einer ersten oder weiteren Versorgungsspannungsleitung
mittels eines Pull-Up- oder Pull-Down-Widerstands
(„pull
up" = hochziehen; „pull down" = herunterziehen).
Durch den Pull-Up- bzw. Pull-Down-Widerstand wird die Datenleitung
auf einem definierten Signalpegel gehalten. Da somit keine undefinierten Levels
an der Datenleitung zu erwarten sind, ist keine zeitraubende Präambel zur Einleitung
eines Lese- bzw. Schreibvorgangs notwendig, was beispielsweise die Übertragungsrate
einer mit einer solchen Datenleitung ausgestatteten Datenübertragungsschaltung
begünstigt.
Zudem stellt dieses Merkmal eine günstige Alternative dar, da
Widerstände
ohne nennenswerter Mehraufwand herstellbar und die entsprechenden
Versorgungsspannungsleitungen beispielsweise zwecks Terminierung
der Datenleitung typischerweise an einer für eine zweckmäßige Anordnung
solcher Pull-Up- bzw. Pull-Down-Widerstände günstigen Stelle zu finden sind.
Die Wahl, ob die Datenleitung über
einen Pull-Up-Widerstand
an eine positive Versorgungsspannungsleitung oder über einen
Pull-Down-Widerstand an eine andere, weniger positive, geerdete
oder negative Versorgungsspannungsleitung anzuschließen sei,
wird unter Berücksichtigung
des erwünschten
definierten Pegels gewählt.
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Vorzugsweise
weist eine erfindungsgemäße Datenleitung
eine chipseitige Terminierung auf. Diese kann an einem oder an beiden
Enden der Datenleitung vorgesehen sein. Eine Terminierung trägt in bekannter
Weise zur Vermeidung von störenden
Signalreflexionen auf einer Signalübertragungsleitung bei. Somit
trägt eine
Terminierung ebenfalls zur Erhöhung
der möglichen Übertragungsrate
einer entsprechend ausgestatteten Datenübertragungsschaltung bei.
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Vorzugsweise
wird eine eventuelle Terminierung so gestaltet, dass diese wahlweise
ein- und ausschaltbar ist. Auf diese Weise können unerwünschte Verlustströme über die üblicherweise
als Widerstandsbrücke
ausgeführte
Terminierung in den Zeiten vermieden werden, wo keine Terminierung
benötigt
wird. Darüber
hinaus kann auf diese Weise vermieden werden, dass eine Terminierung
beispielsweise einen durch einen erfindungsgemäßen Pull-Up- oder Pull-Down-Widerstand
hergestellten, definierten Pegel stört. Das Ein- bzw. Ausschalten der Terminierung
erfolgt vorzugsweise über
eine oder mehrere der Datenübertragungsschaltung
zugeordneten Kontrollschaltungen. Dieses erfolgt beispielsweise
in Einklang mit dem jeweiligen Betriebszustand und/oder einem vorbestimmten
Timing.
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Vorzugsweise
ist eine eventuelle Terminierung symmetrisch gestaltet, d. h. weist
einen Pull-Up-Zweig sowie einen Pull-Down-Zweig auf, deren Impedanzwerte
(im wesentlichen) identisch sind. Der erfindungsgemäße Pull-Up-
bzw. Pull-Down-Widerstand
lässt sich
als Teil einer Terminierung realisieren. Ist die Terminierung symmetrisch
sowie ein- und ausschaltbar, so ist eine solche Anordnung daran
erkennbar, dass sie im ausgeschalteten Zustand der Terminierung
unsymmetrisch ist und beim Einschalten der Terminierung sowohl im
Pull-Up- als auch
im Pull-Down-Zweig um identische Impedanzwerte ergänzt wird.
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Ein
ebenfalls bevorzugtes Merkmal der Erfindung ist, dass die Datenübertragungsschaltung
mit einem Timing betrieben wird, bei dem die für den jeweiligen Betriebszustand
einzuschaltenden Terminierungen erst dann eingeschaltet werden,
wenn die für
den jeweiligen Betriebszustand zu aktivierenden Treiber aktiviert
worden sind. Auch dieses Merkmal verhindert, dass eine Terminierung
beispielsweise einen durch einen erfindungsgemäßen Pull-Up- oder Pull-Down-Widerstand
hergestellten, definierten Pegel stört, bevor der Pegel maßgeblich
durch den Treiber bestimmt wird. Die Realisierung eines derartigen Timings
wird, wie oben erwähnt,
vorzugsweise durch entsprechende Gestaltung einer oder mehrerer
der Datenübertragungsschaltung
zugeordneten Kontrollschaltungen verwirklicht. Hier ist zu erwähnen, dass eine
Datenübertragungsschaltung,
beispielsweise ein Bus, typischerweise mit mehreren Treibern verbunden
ist, die nacheinander in einer sich aus den Umständen ergebenden Reihenfolge
derart aktiviert werden, dass der Datenübertragungsschaltung einen zeitlich
veränderlichen
Pegel auferlegt wird, der eine Signal- respektiv Informationsübertragung
von einem aktuell treibenden Datenübertragungselement (beispielsweise
einem Buselement) zu anderen (in dem Moment nicht treibenden) Datenübertragungselementen
darstellt. Der zeitliche Bezug der zeitlichen Veränderung
des Pegels einer jeweiligen Daten- oder Kontrolleitung der Datenübertragungsschaltung (beispielsweise
einer Busleitung), zwecks Informationsübertragung zu einem allen Datenübertragungselementen
zugänglichen
Clock-Signal wird als Timing bezeichnet.
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Der
oder die Treiber eines jeweiligen Datenübertragungselements, d. h.
eines Elements, das mittels der Datenübertragungsschaltung mit anderen an
der Datenübertragungsschaltung
angeschlossenen Elementen kommuniziert, sind von denen eines anderen
Datenübertragungselements
typischerweise räumlich
getrennt. Zur Herstellung eines gemeinsamen Timings kann ein Datenübertragungselement als
Datenübertragungskontroller
(beispielsweise ein Buskontroller) fungieren, der das Timing durch
entsprechende Signalgebung auf der Datenübertragungsschaltung vorgibt.
Vorzugsweise sind jedoch Timing-Randbedingungen
vorbestimmt, die es den einzelnen Datenübertragungselementen ermöglicht, sich
dezentral auf ein gemeinsames Timing zeitweise, dauerhaft oder für einen
einzelnen Übertragungsvorgang
zu einigen. Hierzu können
beispielsweise die einzelnen Datenübertragungselemente oder lediglich
der Datenübertragungskontroller
mit einer wie oben erwähnten
Kontrollschaltung ausgestattet sein.
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In
anderen Worten ausgedrückt,
kann die Erfindung auch in einem System zur Datenübertragung liegen,
bei dem ein Datenanschluss sowohl mit einer ein- und ausschaltbaren
Terminierungsschaltung als auch mit einem Ende eines Pull-Up- oder Pull-Down-Widerstands
verbunden ist, dessen anderes Ende an einer positiven bzw. an einer
weniger positiven, geerdeten oder negativen Versorgungsspannungsleitung
angeschlossen ist. Auch hier trägt
der Pull-Up- bzw. Pull-Down-Widerstand dazu bei, das an dem Datenanschluss
anliegende Signalpegel auf einem definierten Signalpegel zu halten,
was die oben erwähnten
Vorteile mit sich bringt.
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Die
Gestaltung und Ausführung
des Datenanschlusses gestattet vorzugsweise den Anschluss an eine
jeweilige Datenleitung, so dass der definierte Signalpegel auch
an eine entsprechende Datenleitung und folglich an einen entfernten
Datenanschluss übertragen
werden kann. Zum Beispiel lässt
sich einer solcher Datenanschluss als Pin eines entsprechenden Halbleiterchips
realisieren.
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Vorzugsweise
weist ein solches Datenübertragungssystem
eine mit einem jeweiligen Datenanschluss verbundene Datenempfangs- und/oder -sendeschaltung
zum Empfangen bzw. Senden von Datensignalen über eine wie oben beschriebene,
jeweilige Datenleitung auf.
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Typischerweise
weist ein solches Datenübertragungssystem
eine Vielzahl solcher Datenanschlüsse, wobei der erfindungsgemäße Pull-Up-
oder Pull-Down-Widerstand respektiv die erfindungsgemäßen Pull-Up-
oder Pull-Down-Widerstände
mit denjenigen Datenanschlüssen
verbunden sind, die ebenfalls mit einer jeweiligen Terminierungsschaltung
verbunden sind. Letztere können
ebenfalls mit einer jeweiligen Datenempfangs- und/oder -sendeschaltung
verbunden sein. Da die oben erwähnten Vorteile
insbesondere in Zusammenhang mit einem getriebenen Signal erzielbar
sind, bergen Ausführungsformen
mit einer oder mehreren solchen Datensendeschaltungen, mittels der
ein Signal getrieben werden kann, besondere Vorteile.
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Vorzugsweise
wird ein derartiges System mit einem Timing betrieben, bei dem die
für den
jeweiligen Betriebszustand einzuschaltenden Terminierungsschaltungen,
die direkt oder mittels einer Datenleitung mit einem der Pull-Up-
bzw. Pull-Down-Widerstände verbunden
sind, erst dann eingeschaltet werden, wenn die für den jeweiligen Betriebszustand zu
aktivierenden Treiberschaltungen der Datensendeschaltungen aktiviert
worden sind. Die Vorteile einer solchen Ausführungsform wurden schon beschrieben.
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Vorzugsweise
bildet die erfindungsgemäße Datenübertragungsschaltung
bzw. das erfindungsgemäße Datenübertragungssystem
Teil einer DDR-Speicherbaustein-Kommunikationsschaltung, insbesondere
einer DDR-III-Speicherbaustein-Kommunikationsschaltung,
was zur Vermeidung der oben erwähnten
Nachteile herkömmlicher
DDR-Speicherbaustein-Kommunikationsschaltungen
beiträgt.
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Das
erfindungsgemäße Datenübertragungssystem
weist vorzugsweise eine als Datenleitung zwischen zweier Datenanschlüsse verbundene
bidirektionale DQS-Leitung sowie eine als Datenleitung zwischen
zweier Datenanschlüsse
verbundene bidirektionale /DQS-Leitung auf. Vorzugsweise ist jedes Ende
der DQS-Leitung
mit einem jeweiligen Pull-Up- Widerstand und jedes Ende der /DQS-Leitung
mit einem jeweiligen Pull-Down-Widerstand
verbunden.
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Obwohl
die vorliegende Erfindung vor der spezifischen Problemstellung eines DDR-III-Speicherbaustein-Kommunikationsschaltung,
insbesondere in Anbetracht der Probleme, die in Zusammenhang mit
der das Datenübertragungstiming
definierenden Signalgebung auf den zugehörigen DQS- und /DQS-Leitungen auftreten,
gemacht worden ist, lässt
sich die Erfindung in vielen ähnlich gelagerten
Situationen, d. h. auch in anderen Datenübertragungssystemen, sinnvoll
einsetzen. In Zusammenhang mit DQS- bzw. /DQS-Signalgebung führt die
Erfindung dazu, die DQS- und /DQS-Leitungen außerhalb von Datenübertragungsvorgängen auf
einem definierten Signalpegel gehalten werden, so dass auf eine
der Erkennung des Beginns einer Datenübertragungsvorgangs dienende
Präambel verzichtet
werden kann.
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In
anderen Worten zusammengefasst, erhalten die DQS Signale (DQS und
/DQS) gemäß einem bevorzugten
Ausführungsbeispiel
der vorliegenden Erfindung zusätzlich
zur ODT (ODT = „On
Die Termination",
zu deutsch: chipinterne Terminierung) einen weiteren Widerstand.
Der /DQS erhält
einen Widerstand nach VDD, der DQS einen Widerstand nach VSS. Wird
nun die Datenübertragungsschaltung
(beispielsweise ein Bus) in einen „Tristate"-Zustand geschaltet, bei dem weder ein
High-Pegel noch ein Low-Pegel getrieben wird, bleiben die DQS- und /DQS-Signale entsprechend
dem Pull-Up bzw. Pull-Down auf einem definierten Signalpegel. Somit erübrigt sich
das Problem der zu kurzen Präambel, das
DRAM-Kommunikationsschaltungen, insbesondere bei DDR2- und DDR-III-Speicherbaustein-Kommunikationsschaltungen
zu finden gewesen ist. In der Tat ist überhaupt keine Präambel mehr
notwendig. Das DRAN kann die jeweiligen DQS- und DQ-Empfangsverstärker jederzeit
einschalten (insbesondere dann, wenn es Daten in Zusammenhang mit
einem Datenübertragungsvorgang
erwartet), ohne einen undefinierten DQS-Signalpegel an den Eingängen erwarten
zu müssen.
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Entsprechend
kann, ohne die Leistung eines Treibers zu verbrauchen, durch das
Einführen
der als Haltewiderstände
dienenden Pull-Up- bzw. Pull-Down-Widerstände und durch die Wahl eines geeigneten
Treiber- respektiv ODT-Timings verhindert werden, dass die DQS-Signale
einen unvorteilhaften unerwünschten
Midlevel-Pegel annehmen.
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KURZE BESCHREIBUNG DER FIGUREN
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Die
Erfindung und vorteilhafte Einzelheiten derselben werden nachfolgend
unter Bezug auf die Zeichnung in beispielhaften Ausführungsformen
näher erläutert ohne
dass der jeweils grundsätzliche
Erfindungsgedanke dadurch in irgendeiner Weise beschränkt sein
soll, da dem Fachmann aufgrund der mit der Erfindung vermittelten
Lehre zahlreiche Gestaltungsvarianten zur Verfügung gestellt werden, ohne
den Rahmen der Erfindung zu verlassen. Es zeigen:
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1 ein
Datenübertragungssystem
gemäß der Erfindung;
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2 das
DQS-Timing eines Datenübertragungssystems
gemäß der Erfindung
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3 ein
Datenübertragungssystem
gemäß dem Stand
der Technik;
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4 das
DQS-Timing eines Datenübertragungssystems
dem Stand der Technik.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSBEISPIELE
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1 stellt
ein System 100 zur Datenübertragung gemäß der Erfindung
schematisch dar. Gezeigt werden ein Kontroller 101, beispielsweise
ein Kontroller-Chipset, und ein DRAM 102, beispielsweise
ein DDR-III-Speicherbaustein, die mittels einer oder mehreren bidirektionalen
DQ-Leitung(en) 111 zwecks Datenübertragung miteinander verbunden sind.
Zur Synchronisierung der Datenübertragung sind
Kontroller 101 und DRAM 102 zusätzlich mittels einer
bidirektionalen DQS-Leitung 112 und einer bidirektionalen
/DQS-Leitung 113 zwecks Austauschs von vorzugsweise differentiellen
DQS-Signalen miteinander verbunden. Sowohl der Kontroller 101 als auch
der DRAM 102 weisen Terminierungen 121 sowie Sende-
und Empfangsverstärker 122 auf,
die jeweils mit einem entsprechenden Ende eines der oben erwähnten Leitungen
verbunden sind. Die Terminierungen 121 bestehen aus zwei
als Spannungsteiler konfigurierten Widerstände, die beispielsweise jeweils
einen Widerstandswert um die 120 Ω aufweisen können. Sowohl
seitens des Kontrollers 101 als auch seitens des DRAM wird
die DQS-Leitung über einen
Pull-Down-Widerstand 124 mit einer Vorsorgungsspannung
VSS verbunden. Sowohl seitens des Kontrollers 101 als auch
seitens des DRAM wird die /DQS-Leitung über einen Pull-Up-Widerstand 123 mit einer
Vorsorgungsspannung VDD verbunden.
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Die
Pull-Up- und Pull-Down-Widerstände 123, 124 des
dargestellten Ausführungsbeispiels
haben einen Widerstandswert von ca. 50 kΩ. Auch andere Widerstandswerte
können
erfindungsgemäß eingesetzt
werden. Insbesondere können
Widerstandswerte für
die Pull-Up-Widerstände 123 gewählt werden,
die sich von den Widerstandswerten der Pull-Down-Widerstände 124 unterscheiden. Auch
können
unterschiedliche Widerstandswerte unter den Pull-Up- bzw. Pull-Down-Widerständen 123, 124 gewählt werden.
Bei der Wahl eines geeigneten Widerstandswerts eines jeweiligen
Pull-Up- bzw. Pull-Down-Widerstands 123, 124 wird
der Fachmann in Anbetracht der Lehre dieser Beschreibung und seinem
Vorwissen beispielsweise zwischen einem großen Widerstandswert zur Eindämmung von
Leckströmen
und einem kleinen Widerstandswert zum schnellen Hoch- bzw. Herunterziehen
des entsprechenden Signalpegels wählen. Insbesondere beim Letzteren
wird er beispielsweise zu erwartende, parasitäre Kapazitäten angeschlossener Treiberschaltungen 122 und/oder
Leitungen 112, 113 berücksichtigen. Analoges gilt
der Wahl der Widerstandswerte der Terminierungen 121.
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Bei
der Wahl eines geeigneten Sende- und Empfangsverstärkers 122,
der auch als separate Einheiten ausgeführt werden kann, greift der
Fachmann auf sein bestehendes Wissen unter entsprechender Berücksichtigung
der Lehre dieser Beschreibung zurück. Ebenfalls geht diese Beschreibung
vom durch die Lehre dieser Beschreibung ergänzten Wissen des Fachmanns
bezüglich
der Wahl und des implizierten Hinzuziehens geeigneter Mittel zur
Erledigung der Kontroll- und/oder Steuerungsaufgaben der kontroll-
und/oder steuerungsbedürftigen
Elemente der beschriebenen Erfindung aus. Zu diesen Aufgaben gehören beispielsweise
das Ein- und das Ausschalten der Terminierungen 121 und
der Sende- und Empfangsverstärker 122.
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Bei
einer Datenübertragung über die
Datenkommunikationsschaltung wird zuerst der entsprechende Sendeverstärker 122 eingeschaltet,
was die zugeordnete Leitung auf einen entsprechenden High- bzw.
Low-Pegel treibt. Erst danach wird die Terminierung 121 zwecks
Vermeidung von Reflektionen zugeschaltet. Aufgrund des jeweiligen
Pull-Up- bzw. Pull-Down-Widerstands 123, 124 weist
sowohl die DQS-Leitung 112 als auch die /DQS-Leitung 113 zu Beginn
eines Datenübertragungsvorgangs
einen definierten Low- bzw. High-Pegel auf.
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Da
die Terminierung 121 erst nach dem jeweiligen, als Treiber
dienenden Sendeverstärker 122 eingeschaltet
wird, verursacht die Terminierung 121 keine wesentliche
Verzehrung des DQS- bzw. /DQS-Signalpegels
in Richtung eines Midlevel-Pegels; der Signalpegel wird im wesentlichen
vom Sendeverstärker 122 bestimmt.
Im wesentlichen wird lediglich der Grad der Signalreflektionen von
der Terminierung 121 beeinflusst.
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Durch
die Tatsache, dass die DQS- und die /DQS-Leitungen 112, 113 schon
vor einem eigentlichen Datenübertragungsvorgang
einen entsprechend definierten Low- bzw. High-Pegel aufgrund des
jeweiligen Pull-Up- bzw. Pull-Down-Widerstands 123, 124 annehmen,
ist ein erster, den tatsächlichen Beginn
eines Datenübertragungsvorgang
kennzeichnender Null-Durchgang des Differenzsignals zwischen den
jeweiligen Pegeln der DQS- und /DQS-Leitungen 112, 113 unverkennbar.
Entsprechend kann auf eine Präambel
verzichtet werden, ohne Timing-Schwierigkeiten und entsprechende
Datenübertragungsfehler
insbesondere am Anfang eines Datenübertragungsvorgangs befürchten zu
müssen.
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2 stellt
das oben beschriebene Verhalten des DQS-Timings eines erfindungsgemäßen Datenübertragungssystems
schematisch dar. Gezeigt wird ein CLK-Signal, das als Taktgebersignal,
d. h. zur Bestimmung der Datenübertragungsfrequenz, dient,
sowie ein DQS-Signal und ein definitionsgemäß zum DQS-Signal invertiertes
/DOS-Signal.
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Während des
eigentlichen Datenübertragungsvorgangs
wechseln die DQS-Signale ihren jeweiligen Zustand von einem High-Pegel
auf einen Low-Pegel bzw. umgekehrt in der vom CLK-Signal angegebenen
Taktfrequenz. Dabei bestimmt das jeweilige Kreuzen der DQS-Signale,
d. h. der Nulldurchgang des Differenzsignals (= DQS minus /DQS),
was im Idealfall beim Nulldurchgang der DQS-Signale erfolgt, das
Timing des Datenübertragungsvorgangs.
Insbesondere bezeichnet ein Kreuzen der DQS-Signale einen Zeitpunkt,
zu dem die auf den DQ-Leitungen übermittelten
Datensignale ihren gewollten Zustand erreicht haben sollten.
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Aufgrund
der erfindungsgemäßen Pull-Up- und
Pull-Down-Widerstände 123, 124 nehmen
die DQS-Signale schon vor einem eigentlichen Datenübertragungsvorgang,
d. h. noch vor dem dargestellten Einschalten eines entsprechenden
Treibers 122, einen entsprechenden Low- bzw. High-Pegel
an. Auch bei dem dargestellten Zuschalten einer entsprechenden Terminierung 121,
das aus den erwähnten
Gründen
vorzugsweise nach dem Einschalten des Treibers 122 erfolgt,
werden die DQS-Signale nicht auf einen Midlevel-Pegel gezogen und
weichen, da getrieben, unwesentlich von ihrem jeweiligen unterminierten
Low- bzw. High-Pegel ab. Somit ergibt sich deutlich Differenz zwischen
den jeweiligen Signalwerten der DQS-Signale im ungetriebenen unterminierten
Zustand, im high/low-getriebenen unterminierten Zustand sowie im
high/low-getriebenen terminierten Zustand, welche Differenz eine
Verwechselung dieser Betriebszustände mit dem gekreuzten Zustand
der DQS-Signale beim beabsichtigten getriebenen High-Low- bzw. Low-High-Übergang verbietet.
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Entsprechend
definiert verhalten sich die DQS-Signale erfindungsgemäß auch nach
dem Datenübertragungsvorgang.
Hierzu stellt 2 das Verhalten beim Ausschalten
der Terminierung 121 und beim Ausschalten des Treibers 122 schematisch
dar.
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Es
soll auch erwähnt
werden, dass die Verwendung der beschriebenen Pull-Up- bzw. Pull-Down-Widerstände den
Nachteil hat, dass der Signalpegel beim Ausschalten des Treibers,
falls die Terminierung, wie bevorzugt, bereits ausgeschaltet ist,
vom terminierten Pegel auf einen Pegel größten Ausschlags (Engl: full
swing level) ansteigt, was wiederum Reflektionen verursacht, die
aufgrund der Hochohmigkeit der Treiber nicht mehr terminiert wird.
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Da
die chipseitige Terminierung (Engl: an die termination) üblicherweise
schaltbar ist, kann der Kontroller auch einen Teil der chipseitigen
Terminierung für
diesen Pull-Up-Pfad bzw. Pull-Down-Pfad verwenden. In anderen Worten
kann, anstatt die chipseitige Terminierung nach einem Lesevorgang komplett
auszuschalten, beim DQS nur der Pull-Up-Pfad und am /DQS nur der
Pull-Down-Pfad unterbrochen werden. Dadurch wird der Widerstand der
relativ niederohmige chipseitigen Terminierung zum Festhalten des
Pegels verwendet. Dieser Widerstand ist niederohmig genug, um auch
als Terminierung zu wirken. Der Abschaltvorgang kann zum Beispiel
durch die letzte Kreuzung der DQS-Signale initiiert werden. Auf
diese Weise kann sichergestellt werden, dass der Pull-Up wirksam
wird, bevor die Speicheranordnung den DQS-Treiber ausschaltet. Im
Falle eines Schreibvorgangs kann der Kontroller relativ einfach
sicherstellen, dass der Pull-Up wirksam wird, da der Kontroller
selbst den DQS treibt.
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- 100
- Datenübertragungssystem
- 101
- Kontroller
- 102
- DRAM
- 111
- DQ-Leitung
- 112
- DQS-Leitung
- 113
- /DQS-Leitung
- 121
- Terminierung
- 122
- Sende-
und Empfangsverstärker
- 123
- Pull-Up-Widerstand
- 124
- Pull-Down-Widerstand
- 300
- Datenübertragungssystem
- 301
- Kontroller
- 302
- DRAN
- 311
- DQ-Leitung
- 312
- DQS-Leitung
- 313
- /DQS-Leitung
- 321
- Terminierung
- 322
- Sende-
und Empfangsverstärker