DE102005036528B4

DE102005036528B4 - Speicherbaustein und Verfahren zum Betreiben eines Speicherbausteins

Info

Publication number: DE102005036528B4
Application number: DE102005036528A
Authority: DE
Inventors: Georg Braun; Eckehard Plättner; Christian Weis
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-07-29
Filing date: 2005-08-03
Publication date: 2012-01-26
Anticipated expiration: 2025-08-04
Also published as: US7532523B2; DE102005036528A1; US20070035326A1

Abstract

Speicherbaustein (1)
mit einem Anschluss (4),
mit einer mit dem Anschluss (4) verbindbaren Terminierungsschaltung (5), um den Anschluss (4) mit einem einstellbaren Widerstandswert zu terminieren, wobei die Terminierungsschaltung (5) eine Mehrzahl von Terminierungswiderständen (6, 7) aufweist, um eine Mehrzahl von Widerstandswerten einzustellen;
mit einem Ansteueranschluss (11) zum Empfangen eines Steuerbefehlsignals (CMD); und
mit einer Steuereinheit (8), die mit der Terminierungsschaltung (5) verbunden ist, um abhängig von dem empfangenen Steuerbefehlsignal (CMD) mindestens einen der Terminierungswiderstände (6, 7) auszuwählen, um den Widerstandswert einzustellen, und den Anschluss (4) mit diesem zu terminieren;
gekennzeichnet durch
einen Terminierungsanschluss (13), um ein Terminierungssignal (TermEn) zu empfangen, wobei die mit der Terminierungsschaltung (5) verbundene Steuereinheit (8) ausgelegt ist, um abhängig von dem Terminierungssignal (TermEn) entweder den Anschluss (4) mit dem eingestellten Widerstandswert zu terminieren oder den Anschluss (4) nicht zu terminieren.

Description

Die Erfindung betrifft einen Speicherbaustein mit einem Anschluss zum Senden und/oder Empfangen von hochfrequenten Signalen. Die Erfindung betrifft weiterhin ein Verfahren zum Betreiben eines Speicherbausteins.
In Speichersystemen werden üblicherweise eine Vielzahl von Speicherbausteinen eingesetzt, die über einen Speicherbus betrieben werden. Über den Speicherbus werden im allgemeinen Steuerbefehlsignale, Taktsignale, Datensignale und Adresssignale an die Speicherbausteine angelegt. Der Speicherbus umfasst Signalleitungen, die üblicherweise die Speicherbausteine miteinander und mit einem Speicherkontroller verbinden. Bei einer Übertragung von hochfrequenten Signalen können jedoch an den Anschlüssen der Speicherbausteine Signalreflexionen auftreten, die die Datenübertragung auf dem Speicherbus stören und dadurch die Datenübertragungsraten begrenzen. Aus diesem Grund ist es notwendig, bei der Übertragung von Daten über den Speicherbus geeignete Terminierungen an den Anschlüssen der Speicherbausteinen vorzusehen, um die Signalreflexionen auf den Signalleitungen zu vermindern.
Bei Speicherbausteinen ist bisher vorgesehen, abhängig von einem Terminierungssignal die Terminierung an einem Anschluss des Speicherbausteines ein- bzw. auszuschalten. D. h., der Speicherkontroller stellt jedem der Speicherbausteine ein geeignetes Terminierungssignal zur Verfügung, um die nachfolgende Lese-, Schreib- oder sonstige Operation auf die Speicherbausteine mit einer optimalen Terminierung an allen an den Speicherbus angeschlossenen Speicherbausteinen zu unterstützen. Der Nachteil einer solchen Steuerung der Speicherbausteine besteht darin, dass ein Ein- und Ausschalten der Terminierungswiderstände in der Regel nicht ausreicht, um eine optimale Terminierung in jedem Betriebszustand zu erreichen und so die Datenübertragung über den Speicherbus zu verbessern.
Weiterhin kann vorgesehen sein, dass die Stärke der Terminierungswiderstände in den Speicherbausteinen gemäß einem Konfigurationswert festgelegt wird, der zu Beginn des Betriebes des Speichersystems in einer Initialisierungsphase den Speicherbausteinen durch den Speicherkontroller mitgeteilt wird. Eine Einstellung der Konfigurationswerte in den Speicherbausteinen vor jedem Schreib- und Lesevorgang ist zeitaufwändig. Daher ist auch die anfängliche Voreinstellung des Terminierungswiderstandes durch den Konfigurationswert nicht geeignet, für jeden Fall der Adressierung der Speicherbausteine des Speichersystems geeignete Terminierungswiderstände zum Anlegen an den Speicherbus vorzusehen, da dadurch die Zugriffszeit in dem Speichersystem erheblich verlangsamt würde.
Es ist daher Aufgabe der vorliegenden Erfindung, einen Speicherbaustein zur Verfügung zu stellen, mit dem in einem Speichersystem eine verbesserte Terminierung des Speicherbusses zur Verfügung gestellt werden kann. Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben des Speicherbausteins zur Verfügung zu stellen, mit dem eine verbesserte Signalübertragung, insbesondere eine erhöhte Datenübertragungsrate in einem Speichersystem erreicht werden kann.
Aus der Druckschrift DDR2 SDRAM SPECIFICATION, JEDEC Standard No. 79-2A, Januar 2004 ist eine Speicherschaltung bekannt, bei der abhängig von einem außen angelegten Signal ein Terminierungswiderstand zur Terminierung eines Anschlusses der Speicherschaltung ausgewählt wird.
Aus der Druckschrift US 2004/0228196 A1 ist eine Speicherschaltung bekannt, bei der abhängig von einem angelegten Steuerbefehlssignal eine Terminierung aktiviert bzw. deaktiviert wird.
Diese Aufgabe wird durch den Speicherbaustein nach Anspruch 1, durch das Speichersystem nach Anspruch 9 sowie durch das Verfahren nach Anspruch 10 gelöst.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein Speicherbaustein zur Einstellung verschiedener Terminierungen an einer Signalleitung des Datenbusses vorgesehen. Der Speicherbaustein umfasst einen Anschluss, eine mit dem Anschluss verbindbare Terminierungsschaltung, um den Anschluss mit einem einstellbaren Widerstandswert zu terminieren, einen Steueranschluss zum Empfangen eines Steuerbefehlsignals, und eine Steuereinheit, die mit der Terminierungsschaltung verbunden ist, um abhängig von einem empfangenen Steuerbefehlsignal den Widerstandswert einzustellen und an dem Anschluss bereitzustellen. Weiterhin weist die Terminierungsschaltung eine Anzahl von Terminierungswiderständen auf, um eine Anzahl von verschiedenen Widerstandswerten bereitzustellen, wobei die Steuereinheit gestaltet ist, um mindestens einen der Terminierungswiderstände auszuwählen und an den Anschluss anzulegen. Durch das Vorsehen der Anzahl der Terminierungswiderstände in dem Speicherbaustein kann die Wahl des entsprechenden Terminierungswiderstandes relativ schnell erfolgen, so dass kein oder kein wesentlicher Zeitverlust bei der Durchführung der Operation in dem Speichersystem auftritt.
Der erfindungsgemäße Speicherbaustein ermöglicht es, abhängig von einem an den Speicherbaustein angelegten Steuerbefehl einen Widerstandswert der Terminierungsschaltung einzustellen und den Anschluss in verbesserter Weise zu terminieren, so dass die Datenübertragung über den Speicherbus, der mit dem Speicherbaustein in einem Speichersystem verbindbar ist, in optimaler Weise unterstützt wird. Auf diese Weise kann der Terminierungswiderstand direkt abhängig von der Operation des Speichersystems eingestellt werden, ohne dass ein Konfigurationswert in dem Speicherbaustein unmittelbar vor dem Durchführen der Operation durch einen entsprechenden, von dem Speicherkontroller gesteuerten Einstellungsvorgang gespeichert werden muss. Zudem ist vorteilhaft, dass die Einstellung der jeweiligen Terminierung nicht von einem Speicherkontroller des Speichersystems gesteuert werden muss, sondern abhängig von der durch die Steuerbefehlssignale vorgegebenen Operation in dem Speichersystem vorgegeben wird.
Weiterhin weist der Speicherbaustein einen Terminierungsanschluss auf, um ein Terminierungssignal zu empfangen, wobei die Steuereinheit mit der Terminierungsschaltung verbunden ist, um abhängig von dem Terminierungssignal entweder den Anschluss mit dem eingestellten Widerstandswert zu terminieren oder den Anschluss nicht zu terminieren. Auf diese Weise ist es möglich, an dem Anschluss wahlweise auch keine Terminierung vorzusehen, wenn dies durch den Speicherkontroller und/oder einen Steuerbefehl vorgegeben wird.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist eine Konfigurationseinheit vorgesehen, um die Widerstandswerte der Anzahl der Terminierungswiderstände einzustellen. Dadurch ist eine Vorauswahl der Widerstandswerte möglich, mit denen der Anschluss terminiert werden kann.
Gemäß einer bevorzugten Ausführungsform kann die Terminierungsschaltung einen einstellbaren Terminierungswiderstand umfassen, wobei eine Einstellungsschaltung vorgesehen ist, um abhängig von einem Auswahlsignal einen Einstellungswert bereitzustellen, mit dem der Widerstandswert des Terminierungswiderstandes bestimmt wird.
Vorzugsweise kann die Steuereinheit mit der Terminierungsschaltung verbunden sein, um abhängig von dem Terminierungssignal den Anschluss mit dem eingestellten Widerstand jeweils mit einer ersten Zeitverzögerung zu terminieren oder gemäß einer zweiten Zeitverzögerung nicht zu terminieren, wobei die erste Zeitverzögerung ausreicht, um den Widerstandswert einzustellen. Die erste und die zweite Zeitverzögerung kann gleich oder unterschiedlich sein.
Vorzugsweise kann die Steuereinheit so gestaltet sein, dass der Widerstandswert abhängig von dem Anliegen eines Steuerbefehlssignals nach einer vorbestimmten ersten Umschaltzeit auf einen bestimmten zweiten Widerstandswert eingestellt wird und/oder nach einer vorbestimmten zweiten Umschaltzeit auf einen bestimmten ersten Widerstandswert eingestellt wird.
Gemäß einer bevorzugten Ausführungsform der Erfindung stellt die Steuereinheit die erste Umschaltzeit abhängig von der ersten Zeitverzögerung und/oder die zweite Umschaltzeit abhängig von der zweiten Zeitverzögerung ein.
Insbesondere kann die Steuereinheit so gestaltet sein, dass der Widerstandswert im Wesentlichen gleichzeitig mit dem Anlegen der Terminierung an den Anschluss auf den zweiten Widerstandswert eingestellt wird und/oder im Wesentlichen gleichzeitig mit dem Beenden des Terminierens des Anschlusses auf den ersten Widerstandswert eingestellt wird.
Gemäß einer bevorzugten Ausführungsform kann ein Befehlsdecodierer vorgesehen sein, um abhängig von einem anliegenden Steuerbefehlssignal der Steuereinheit mitzuteilen, ob ein erster oder zweiter Widerstandswert zum Terminieren einzustellen ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Speichersystem mit einem Speicherkontroller, mit einer Anzahl von erfindungsgemäßen Speicherbausteinen und mit einem Speicherbus vorgesehen, mit dem der Speicherkontroller und die Speicherbausteine verbunden sind, wobei der Speicherbus eine Signalleitung umfasst, die die Anschlüsse der Speicherbausteine und einen Anschluss des Speicherkontrollers miteinander verbindet.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben eines Speicherbausteins vorgesehen, bei dem ein Steuerbefehlssignal empfangen wird, wobei ein Anschluss mit einem einstellbaren Widerstandswert terminiert wird, wobei abhängig von dem empfangenen Steuerbefehlssignal der Widerstandswert eingestellt wird und der Anschluss mit dem eingestellten Widerstandswert terminiert wird. Weiterhin umfasst das Verfahren, dass der Widerstandswert über die Auswahl aus einer von Terminierungswiderständen die an den Anschluss angelegt werden, eingestellt wird. Ferner wird ein Terminierungssignal empfangen, wobei abhängig von dem Terminierungssignal entweder der Anschluss mit dem eingestellten Widerstandswert terminiert oder der Anschluss nicht terminiert wird. Auf diese Weise ist es möglich, den Terminierungswiderstand, der an einen Anschluss eines Speicherbausteins angelegt wird, abhängig von einem Steuerbefehl einzustellen, so dass es beim Betrieb des Speicherbausteins in einem Speichersystem möglich ist, für durchzuführende Operationen die geeignete Terminierung an jedem der Speicherbausteine einzustellen, um Signalreflexionen auf den Leitungen des Speicherbusses zu reduzieren und somit die mögliche Datenübertragungsrate zu erhöhen. Weiterhin ist vorteilhaft, dass die Einstellung des Widerstandswertes ohne das Bereitstellen weiterer von außen anzulegender Signale durchgeführt werden kann.
Vorzugsweise kann der Widerstandswert durch die Auswahl eines Einstellungswertes für einen einstellbaren Terminierungswiderstand eingestellt werden.
Gemäß einer bevorzugten Ausführungsform der Erfindung kann abhängig von einem Pegelwechsel des Terminierungssignals entweder die Terminierung mit dem eingestellten Widerstandswert mit einer Zeitverzögerung eingeschaltet werden oder die Terminierung mit der Zeitverzögerung abgeschaltet werden, wobei die Zeitverzögerung so gewählt wird, dass der gewählte Terminierungswiderstand einstellbar ist.
Bevorzugte Ausführungsformen der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
1 ein Blockschaltbild eines Speicherbausteins gemäß einer ersten Ausführungsform der Erfindung;
2 ein Blockschaltbild eines Speicherbausteins gemäß einer weiteren Ausführungsform der Erfindung;
3 ist ein Signal-Zeit-Diagramm, das die Funktionalität der Ausführungsformen der 1 und 2 bei Anliegen keiner den Speicherbaustein betreffenden Operation darstellt;
4 ein Signal-Zeit-Diagramm zur Darstellung der Funktionalität der Ausführungsformen der 1 und 2, die das Durchführen einer Schreiboperation darstellt; und
5 ein Signal-Zeit-Diagramm zur Darstellung der Funktionalität der Ausführungsformen der 1 und 2, die das Durchführen einer Schreiboperation bei aktiviertem Terminierungssignal darstellt.
In 1 ist ein Speicherbaustein 1 als Blockschaltbild dargestellt. Der Speicherbaustein 1 umfasst ein Speicherzellenfeld 2, wie z. B. ein DRAM-Speicherzellenfeld, das über einen Logikschaltkreis 3 beschrieben und ausgelesen werden kann. Der Logikschaltkreis 3 umfasst Ansteuerschaltkreise, wie auch Eingangsverstärker und Ausgangstreiber (nicht gezeigt). Der Logikschaltkreis 3 ist mit einem externen Anschluss 4 des Speicherbausteins 1 verbunden, über den z. B. Adress-, Takt- und Benutzerdaten eingelesen bzw. hinaus getrieben werden können.
Der externe Anschluss 4 ist mit einer Terminierungsschaltung 5 verbunden, die einen ersten einstellbaren Terminierungswiderstand 6 mit einem ersten Widerstandswert und einen zweiten einstellbaren Terminierungswiderstand 7 mit einem zweiten Widerstandswert aufweist. Die Terminierungsschaltung 5 ist mit einer Steuereinheit 8 verbunden, die der Terminierungsschaltung 5 ein erstes Steuersignal TermTime0 und ein zweites Steuersignal TermTime1 zur Verfügung stellt. Bei einer Aktivierung des ersten Steuersignals TermTime0 wird der erste Terminierungswiderstand 6 an den externen Anschluss 4 angelegt, so dass der externe Anschluss 4 mit dem entsprechend in dem ersten Terminierungswiderstand 6 eingestellten ersten Widerstandswert terminiert wird. Bei Aktivierung des zweiten Steuersignals TermTime1 wird entsprechend der zweite Terminierungswiderstand 7 an dem ersten Anschluss angelegt, so dass der externe Anschluss 4 mit dem zweiten Widerstandswert terminiert wird. Weiterhin kann bei gleichzeitiger Aktivierung beider Steuersignale TermTime0, TermTime1 auch ein sich aus der Parallelschaltung des ersten und zweiten Widerstandwertes ergebender weiterer Widerstandswert zur Terminierung erzeugt werden.
Es ist weiterhin eine Konfigurationseinheit 9 vorgesehen, die einen ersten Konfigurationswert TS0 und einen zweiten Konfigurationswert TS1 bereitstellt. Der erste Konfigurationswert TS0 wird an den ersten Terminierungswiderstand 6 und der zweite Konfigurationswert an den zweiten Terminierungswiderstand 7 angelegt, um dort den jeweiligen Widerstandwert des entsprechenden Terminierungswiderstandes 6, 7 einzustellen. Die Konfigurationswerte TS0, TS1 können parallel über Konfigurationssignale bereitgestellt werden. Abhängig von dem jeweiligen Steuersignal TermTime0, TermTime1 wird dann der entsprechende Terminierungswiderstand 6, 7, dessen Widerstandswert durch den jeweiligen Konfigurationswert TS0, TS1 vorgesehen ist, an den externen Anschluss 4 angelegt.
Ein einstellbarer Terminierungswiderstand kann beispielsweise durch schaltbare, parallel geschaltete Widerstände erreicht werden, wobei die Widerstände auch durch ganz oder teilweise durchgeschaltete Transistoren mit gleicher oder verschiedener Kanalbreite realisierbar sind. Die Terminierungswiderstände können so gestaltet sein, dass das jeweilige Steuersignal TermTime0, TermTime1 mit jedem der Bits des bereitgestellten Konfigurationswertes TS0, TS1 mit einer UND-Verknüpfung logisch verknüpft werden und die jeweiligen Verknüpfungsergebnisse an die Eingänge von in dem Terminierungswiderstand vorgesehenen Transistoren angelegt werden.
Die Steuereinheit 8 erhält über einen externen Terminierungsanschluss 13 ein Terminierungssignal TermEn, das angibt, ob eine Terminierung an dem externen Anschluss 4 vorgesehen sein soll oder nicht. D. h., durch das erste und das zweite Steuersignal TermTime0, TermTime1 wird der jeweilige Terminierungswiderstand 6, 7 nur dann an den externen Anschluss 4 angelegt, wenn das Terminierungssignal TermEn angibt, dass eine Terminierung erfolgen soll. Andernfalls wird keine Terminierung des externen Anschlusses 4 vorgenommen.
Welcher der zwei Terminierungswiderstände 6, 7 an den externen Anschluss 4 angelegt wird, wird abhängig von einem Befehlssignal BS angegeben, das von einem Befehlsdecodierer 10, abhängig von einem empfangenen Steuerbefehl CMD, bereitgestellt wird. Der Befehlsdecodierer 10 empfängt über einen oder mehreren externe Anschlüsse 11 Steuerbefehlssignale CMD zur Aktivierung, Adressierung und/oder Ansteuerung des Speicherbausteins 1.
Die Steuerbefehlssignale CMD können einen aktiven oder inaktiven Zustand einnehmen. Handelt es sich bei dem Speicherbaustein 1 um einen DRAM-Speicherbaustein, so können die Steuerbefehlssignale beispielsweise das Chip-Select-Signal CS zum Auswählen des betreffenden Speicherbausteins für eine bestimmte Operation, das Schreib-Enable-Signal WE zum Anzeigen eines Write-Zugriffs auf den Speicherbaustein, das RAS-Signal (Zeilenaktivierungssignal) zum Übermitteln der Wortleitungsadresse und zum Aktivieren der Wortleitung sowie das CAS-Signal (Spaltenaktivierungssignal) zum Übertragen der Bitleitungsadresse und zum Aktivieren der Bitleitung zum Auslesen bzw. Hineinschreiben von Daten in das Speicherzellenfeld sein. Je nach dem, ob der betreffende Speicherbaustein in einem Speichersystem für eine Operation ausgewählt ist oder nicht (Chip-Select-Signal) bzw. ob ein Schreiben oder Lesen auf den betreffenden Speicherbaustein durchgeführt werden soll (Write-Enable-Signal) kann nun einer der beiden Terminierungswiderstände 6, 7 bzw. keiner der beiden Terminierungswiderstände (gesteuert durch das Terminierungssignal) ausgewählt werden, um den externen Anschluss 4 in geeigneter Weise zu terminieren.
In 2 ist eine weitere Ausführungsform der Erfindung dargestellt. Darin sind Elemente gleicher oder vergleichbarer Funktion mit den gleichen Bezugszeichen versehen. Die Ausführungsform der 2 unterscheidet sich von der Ausführungsform der 1 dadurch, dass eine Einstellungseinheit 15 vorgesehen ist, die die Konfigurationseinheit 9 und einen Multiplexer 12 aufweist. An einem Steuereingang des Multiplexers 12 ist ein von der Steuereinheit 8 bereitgestelltes Terminierungsauswahlsignal TermSel angelegt. Mit Hilfe des Terminierungsauswahlsignals TermSel wird ausgewählt, welcher der durch die Konfigurationseinheit 9 bereitgestellten Konfigurationswerte TS0, TS1 an die Terminierungsschaltung 5 angelegt wird. Die Terminierungsschaltung 5 umfasst in dieser Ausführungsform nur einen einstellbaren Terminierungswiderstand 6, dessen Widerstandswert abhängig von dem ausgewählten Konfigurationswert TS0, TS1 eingestellt wird. Abhängig von dem einzigen Steuersignal TermTime0, das durch die Steuereinheit 8 bereitgestellt wird, wird nun der einzige Terminierungswiderstand 6 aktiviert oder deaktiviert und somit an den externen Anschluss 4 angelegt oder nicht.
Die Größe des Widerstandswertes des Terminierungswiderstandes 6 bestimmt sich durch das Terminierungsauswahlsignal TermSel, mit dem einer der Konfigurationswerte TS0, TS1 ausgewählt wird. Bei dieser Ausführungsform ist es möglich, im Gegensatz zur Ausführungsform der 1, auf einen zweiten einstellbaren Terminierungswiderstand zu verzichten und statt dessen den einzigen einstellbaren Terminierungswiderstand gemäß einem über den Multiplexer 12 auswählbaren Konfigurationswert abhängig den von aktuellen Steuerbefehlssignalen auszuwählen. Eine Kombination von verschiedenen Terminierungswiderständen, die gleichzeitig an den externen Anschluss 4 angelegt werden, wie in 1 gezeigt, ist damit nicht möglich, jedoch kann Chipfläche eingespart werden, da nur ein einstellbarer Terminierungswiderstand 6 benötigt wird.
In 3 ist ein Signal-Zeit-Diagramm zur Verdeutlichung des Signalverlaufs für die Einstellung der Terminierung in einem erfindungsgemäßen Speicherbaustein gezeigt. In dem Signal-Zeit-Diagramm der 3 ist ein Fall angegeben, bei dem eine Terminierung eingeschaltet werden soll, wenn das Befehlssteuersignal angibt, dass der betreffende Speicherbaustein nicht aktiviert ist, d. h. kein Zugriff auf den Speicherbaustein durchgeführt werden soll (Chip-Select-Signal deaktiviert). Ausgelöst durch das Aktivieren des Terminierungssignals TermEn durch den Speicherkontroller und durch eine steigende Flanke eines Taktsignals CK zu einem Zeitpunkt T0 wird nach einer vorbestimmten Terminierungseinschaltzeit ODTLon von in diesem Beispiel drei Taktperioden ein gewünschter erster Widerstandswert RTT_Nom (DRAM_RTT) an den externen Anschluss 4 angelegt. Nach Deaktivieren des Terminierungssignals TermEn während der fünften Taktperiode T5 beginnt mit der nächsten steigenden Flanke des Taktsignals T6 eine vorbestimmte Terminierungsausschaltzeit ODTLoff, die in diesem Ausführungsbeispiel dreieinhalb Taktperioden beträgt und nach deren Ablauf der Terminierungswiderstand von dem externen Anschluss 4 getrennt wird. Die Zeitdauern der Terminierungseinschaltzeit ODTLon und der Terminierungsausschaltzeit ODTLoff sind im Wesentlichen beliebig wählbar und sollten so gewählt sein, dass sie ausreichen, den Terminierungswiderstand zuverlässig mit dem externen Anschluss 4 zu verbinden oder von diesem zu trennen. D. h., sie sollten mindestens die Zeitdauer betragen, die zum Ein- bzw. Ausschalten eines Terminierungswiderstandes bzw. dem Anlegen und dem Trennen des Terminierungswiderstandes von dem externen Anschluss 4 benötigt wird.
Z. B. bei deaktiviertem Chip-Select-Signal, d. h., wenn keine Operation in dem Speicherbaustein durchgeführt werden soll, kann daher die Terminierung des externen Anschlusses 4 vorgenommen werden oder nicht, was in einem Speichersystem durch den Speicherkontroller mit Hilfe des Terminierungssignals TermEn gesteuert wird. Gleichzeitig wird im Speicherbaustein intern festgestellt, dass das Chip-Select-Signal CS deaktiviert ist und abhängig von dem Chip-Select-Signal CS ein entsprechender Konfigurationswert bzw. Steuersignal (je nach Ausführungsform) an die Terminierungsschaltung 5 angelegt wird, um den dort aktiven Terminierungswiderstand 6, 7 bzw. 6 abhängig von dem Terminierungssignal TermEn an den externen Anschluss 4 anzulegen.
In 4 ist ein weiteres Signal-Zeit-Diagramm für die Ausführungsform der 1 und 2 dargestellt. Das Signal-Zeit-Diagramm der 4 zeigt einen Fall an, bei dem der entsprechende Speicherbaustein durch das Chip-Select-Signal CS aktiviert ist und ein Schreibbefehl (WE-Signal) WRS8 an den Speicherbaustein durch den Speichercontroller gesendet werden. Der Speichercontroller legt vorzugsweise das Terminierungssignal TermEn und das Schreibsignal WRS8 so an, dass es zu einem Zeitpunkt T12 durch eine steigende Taktflanke in den Speicherbaustein übernommen werden kann. Der Befehlsdecodierer decodiert das Schreibsignal WRS8 und generiert das Befehlssignal BS, das an die Steuereinheit 8 angelegt wird. In der Steuereinheit 8 wird abhängig von dem Befehlssignal BS festgestellt, dass nun ein Terminierungswiderstand an den externen Anschluss 4 angelegt werden soll, der durch den zweiten Konfigurationswert bestimmt ist. Die Steuereinheit 8 aktiviert daher bei der Ausführungsform der 1 das zweite Steuersignal TermTime1, um den zweiten Terminierungswiderstand 7 zu aktivieren. Bei der Ausführungsform der 2 schaltet die Steuereinheit 8 das Terminierungsauswahlsignal TermSel so, dass der Multiplexer 12 den zweiten Konfigurationswert an die Terminierungsschaltung 5 anlegt, um dort den Widerstandswert des Terminierungswiderstandes 6 auf den entsprechenden Wert, in diesem Fall auf einen zweiten Widerstandswert RTT_WR einzustellen, der dem Terminierungswiderstand entspricht, der an die aktivierten Speicherbausteine bei einem Schreibzugriff an den externen Anschluss 4 angelegt werden soll.
Abhängig von dem Terminierungssignal TermEn wird nun nach der Terminierungseinschaltzeit ODTLon der Terminierungswiderstand an den externen Anschluss 4 angelegt, wobei nun der Terminierungswiderstand abhängig von dem Steuerbefehlssignal ein anderer ist, wie zuvor beim deaktivierten Speicherbaustein (3). Gleichzeitig beginnt mit dem Empfang des Schreibbefehls WRS8 die Schreiblatenzzeitdauer WL zu laufen, die in den gezeigten Ausführungsbeispielen 5 Taktperioden beträgt. In einer Taktperiode vor dem Übertragen eines Datenburst, d. h. Übertragen von 8 Datenbits, kann das Daten-Strobe-Signal DQS synchron zu den Daten in den Speicherbaustein eingelesen werden. Die Terminierungseinschaltzeit ODTLon ist vorzugsweise gleich oder kleiner der Schreiblatenzzeitdauer WL gewählt, so dass sichergestellt wird, dass beim Übertragen der Daten zu dem Speicherbaustein (beim Schreibzugriff) der gewünschte Terminierungswiderstand an dem externen Anschluss 4 angelegt ist.
Im Allgemeinen wird das Befehlssignal BS in dem Befehlsdecodierer 10 so erzeugt, dass es der Steuereinheit 8 angibt, welcher Widerstandswert als Terminierungswiderstand RTT_Nom oder RTT_WR für den Anschluss eingestellt werden soll. Bei einer ersten Gruppe von anliegenden Steuerbefehlen CMD gibt der Befehlsdecodierer 10 ein Befehlssignal BS an die Steuereinheit 8 aus, das angibt, dass eine Terminierung mit dem ersten Widerstandswert RTT_Nom vorgenommen werden soll (bei aktiviertem Terminierungssignal TermEn) und bei einer zweiten Gruppe von Steuerbefehlen gibt der Befehlsdecodierer 10 ein Befehlssignal BS an die Steuereinheit 8 aus, das angibt, dass der Anschluss 4 mit einem zweiten Widerstandswert terminiert werden soll (bei aktiviertem Terminierungssignal TermEn). Die erste Gruppe von Steuerbefehlen kann Steuerbefehle umfassen, die beispielsweise eine Deaktivierung der integrierten Schaltung bzw. einen Lesezugriff auf die integrierte Speicherschaltung anzeigen, während die zweite Gruppe von Steuerbefehlen Schreibbefehle auf die integrierte Speicherschaltung anzeigen kann.
Die Zeitdauer zwischen dem Anlegen eines Steuerbefehlssignals bzw. zwischen dem Bereitstellen des Befehlssignals BS an die Steuereinheit 8 und davon abhängigen Änderungen des Widerstandswertes in der Terminierungsschaltung 5 ist vorzugsweise als erste Umschaltzeit ODTLCNW festgelegt, die vorzugsweise gleich oder kleiner der Terminierungseinschaltzeit ODTLon ist.
Allgemein erfolgt vorzugsweise das Einschalten der Terminierung und das entsprechende Einstellen des Terminierungswiderstands auf den entsprechenden Widerstandswert durch die Steuereinheit 8 im Wesentlichen gleichzeitig. Weiterhin kann das Ausschalten der Terminierung und das Ändern des Widerstandswerts ebenfalls gleichzeitig erfolgen.
Weiterhin kann für einen Fall eines anliegenden Steuerbefehles der zweiten Gruppe von Steuerbefehlen beispielsweise vorgesehen sein, dass die Steuereinheit 8 nach Ablauf einer zweiten Umschaltzeit ODTLCWN die Terminierung von dem zweiten Widerstandswert auf den ersten Widerstandswert ändert, unabhängig davon, ob das Terminierungssignal TermEn eine Terminierung vorsieht oder nicht. Die zweite Umschaltzeit ODTLCWN entspricht mindestens einer Zeitdauer, die durch das Beenden des Schreibzugriffs bzw. durch das Beenden eines Zugriffs auf den Speicherbaustein, der durch einen Steuerbefehl der zweiten Gruppe von Steuerbefehlen ausgelöst ist, bestimmt ist. Im Falle eines Burst-Schreibzugriffes, wie in Verbindung mit 4 beschrieben wurde, sollte die zweite Umschaltzeit abhängig von der Schreiblatenzzeit WL und abhängig von der Zeitdauer für den Burstzugriff sein. Alternativ kann die zweite Umschaltzeit auch abhängig von dem Ende eines Datentransfers von und zu dem Speicherbaustein 1 eingestellt werden. Die zweite Umschaltzeit ODTLCBM ist vorzugsweise die Summe der Schreiblatenz WL und der Dauer des Burstzugriffs (Burstlänge/2·Taktzykluslänge TCK) zuzüglich einer Sicherheitszeitdauer (1/2·TCK oder das Vielfache davon). Auf diese Weise ist es möglich, dass der zweite Widerstandswert RTT_WR zum Terminieren des Anschlusses abhängig von einem anliegenden Steuerbefehl CMD nur für eine bestimmte Zeitdauer zur Terminierung des Anschlusses bereitgestellt wird, wobei der Anschluss nach Ablauf dieser Zeitdauer wieder mit dem ersten Widerstandswert terminiert wird, sofern dieses durch das Terminierungssignal TermEn angegeben ist.
Zu 5 ist ein Fall gezeigt, bei dem das Terminierungssignal TermEn die Terminierung des Anschlusses 4 vor während und nach einem Schreibzugriff WRS4 eingeschaltet lässt, wobei die Terminierung vor dem Schreibzugriff auf den ersten Widerstandswert RTT_Nom eingestellt ist. Nach Ablauf der ersten Umschaltzeit ODTLCNW wird der Anschluss 4 mit dem Widerstandswert RTT_WR terminiert und nach Ablauf der zweiten Umschaltzeit ODTLCWN die Terminierung wieder auf den ersten Widerstandswert RTT_Nom zurückgeschaltet.
Auch wenn in dem gezeigten Ausführungsbeispiel nur zwei verschiedene Terminierungswiderstände an den externen Anschluss 4 angelegt werden können, kann die Anzahl von verschiedenen einstellbaren Terminierungswiderständen jedoch beliebig hoch sein, so dass für verschieden Zugriffe in einem Speichersystem, in dem der Speicherbaustein betrieben wird, verschiedenen Terminierungswiderstände an die externen Anschlüsse angelegt werden können.
Eine Idee der Erfindung besteht darin, während des Betriebs die Speicherbausteine in einem Speichersystem die Terminierungswiderstände abhängig von der aktuell durchgeführten Operation für jeden der Speicherbausteine gezielt einstellen zu können. So können in erster Linie verschiede Terminierungswiderstände vorgesehen sein, die wahlweise oder auch in Kombination an den externen Anschluss angelegt werden können. Zusätzlich kann es möglich sei, dass Anlegen eines Terminierungswiderstandes an den externen Anschluss abhängig von einem Terminierungssignal TermEn durchzuführen.
Bezugszeichenliste

1: Speicherbaustein
2: Speicherzellenfeld
3: Logikschaltkreise
4: externer Anschluss
5: Terminierungsschaltung
6: erster Terminierungswiderstand
7: zweiter Terminierungswiderstand
8: Steuereinheit
9: Konfigurationseinheit
10: Befehlsdecodierer
11: Steuerbefehlsanschluss
12: Multiplexer
13: Terminierungsanschluss
15: Einstellungsschaltung

Claims

Speicherbaustein (1) mit einem Anschluss (4), mit einer mit dem Anschluss (4) verbindbaren Terminierungsschaltung (5), um den Anschluss (4) mit einem einstellbaren Widerstandswert zu terminieren, wobei die Terminierungsschaltung (5) eine Mehrzahl von Terminierungswiderständen (6, 7) aufweist, um eine Mehrzahl von Widerstandswerten einzustellen; mit einem Ansteueranschluss (11) zum Empfangen eines Steuerbefehlsignals (CMD); und mit einer Steuereinheit (8), die mit der Terminierungsschaltung (5) verbunden ist, um abhängig von dem empfangenen Steuerbefehlsignal (CMD) mindestens einen der Terminierungswiderstände (6, 7) auszuwählen, um den Widerstandswert einzustellen, und den Anschluss (4) mit diesem zu terminieren; gekennzeichnet durch einen Terminierungsanschluss (13), um ein Terminierungssignal (TermEn) zu empfangen, wobei die mit der Terminierungsschaltung (5) verbundene Steuereinheit (8) ausgelegt ist, um abhängig von dem Terminierungssignal (TermEn) entweder den Anschluss (4) mit dem eingestellten Widerstandswert zu terminieren oder den Anschluss (4) nicht zu terminieren.
Speicherbaustein (1) nach Anspruch (1), mit einer Konfigurationseinheit (9), um die Widerstandswerte der Anzahl der Terminierungswiderstände einzustellen.
Speicherbaustein (1) nach Anspruch 1, wobei die Terminierungsschaltung einen einstellbaren Terminierungswiderstand (6) umfasst, wobei eine Einstellungsschaltung (15) vorgesehen ist, um abhängig von einem Auswahlsignal (TS) einen Einstellungswert bereitzustellen, mit dem der Widerstandswert des Terminierungswiderstandes (6) bestimmt wird.
Speicherbaustein (1) nach einem der Ansprüche 1 bis 3, wobei die mit der Terminierungsschaltung (5) verbundene Steuereinheit (8) ausgelegt ist, um den Anschluss (4) abhängig von dem Terminierungssignal (TermEn) entweder mit dem eingestellten Widerstandswert mit einer ersten Zeitverzögerung zu terminieren oder gemäß einer zweiten Zeitverzögerung nicht zu terminieren, wobei die Zeitverzögerung zum Terminieren ausreicht, um den Widerstandswert einzustellen.
Speicherbaustein nach einem der Ansprüche 1 bis 4, wobei die Steuereinheit (8) so gewählt ist, dass der Widerstandswert abhängig von dem Anliegen des Steuerbefehlsignals (CMD) nach einer vorbestimmten ersten Umschaltzeit auf einen bestimmten zweiten Widerstandswert eingestellt wird und/oder nach einer vorbestimmten zweiten Umschaltzeit auf einen bestimmten ersten Widerstandswert eingestellt wird.
Speicherbaustein nach Anspruch 5, wobei die Steuereinheit (8) die erste Umschaltzeit abhängig von der ersten Zeitverzögerung und/oder die zweite Umschaltzeit abhängig von der zweiten Zeitverzögerung einstellt.
Speicherbaustein nach Anspruch 6, wobei die Steuereinheit (8) so gestaltet ist, dass der Widerstandswert abhängig von dem Steuerbefehlsignal (CMD) gleichzeitig mit dem Einschalten der Terminierung des Anschlusses (4) auf den zweiten Widerstandswert eingestellt wird und/oder gleichzeitig mit dem Beenden des Terminierens des Anschlusses (4) auf den ersten Widerstandswert eingestellt wird.
Speicherbaustein nach einem der Ansprüche 1 bis 7, wobei ein Befehlsdecodierer (10) vorgesehen ist, um abhängig von dem anliegenden Steuerbefehlsignal (CMD) der Steuereinheit (8) mitzuteilen, ob ein erster oder ein zweiter Widerstandswert zum Terminieren einzustellen ist.
Speichersystem mit einem Speicherkontroller mit einer Anzahl von Speicherbausteinen (1) nach einem der Ansprüche 1 bis 8, mit einem Speicherbus, um den Speicherkontroller und die Speicherbausteine (1) zu verbinden, wobei der Speicherbus eine Signalleitung umfasst, die die Anschlüsse (4) der Speicherbausteine (1) und einen Anschluss des Speicherkontrollers miteinander verbindet.
Verfahren zum Betreiben eines Speicherbausteins (1), wobei ein Steuerbefehlsignal (CMD) empfangen wird; wobei ein Anschluss (4) mit einem einstellbaren Widerstandswert, der aus einer Anzahl von Terminierungswiderständen (6, 7) ausgewählt wird, terminiert wird; und wobei abhängig von dem empfangenen Steuerbefehlsignal (CMD) der Widerstandswert eingestellt und der Anschluss mit dem Widerstandswert terminiert wird; dadurch gekennzeichnet, dass ein Terminierungssignal (TermEn) empfangen wird, wobei abhängig von dem Terminierungssignal entweder der Anschluss (4) mit dem eingestellten Widerstandswert terminiert wird oder der Anschluss (4) nicht terminiert wird.
Verfahren nach Anspruch 10, wobei der Widerstandswert durch die Auswahl eines Einstellungswertes für einen einstellbaren Terminierungswiderstand eingestellt wird.
Verfahren nach Anspruch 10, wobei abhängig von dem Terminierungssignal (TermEn) entweder die Terminierung mit dem eingestellten Widerstandswert mit einer ersten Zeitverzögerung eingeschaltet wird oder die Terminierung mit einer zweiten Zeitverzögerung abgeschaltet wird, wobei die erste Zeitverzögerung so gewählt wird, dass der ausgewählte Terminierungswiderstand einstellbar ist.
verfahren nach Anspruch 12, wobei der Widerstandswert abhängig von dem Anliegen des Steuerbefehlsignals (CMD) nach einer vorbestimmten ersten Umschaltzeit auf einen bestimmten zweiten Widerstandswert eingestellt wird und/oder nach einer vorbestimmten zweiten Umschaltzeit auf einen bestimmten ersten Widerstandswert eingestellt wird.
Verfahren nach Anspruch 12 oder 13, wobei die erste Umschaltzeit abhängig von der ersten Zeitverzögerung und/oder die zweite Umschaltzeit abhängig von der zweiten Zeitverzögerung eingestellt werden.
Verfahren nach Anspruch 13 oder 14, wobei die Einstellung des Widerstandswerts auf den zweiten Widerstandswert abhängig von dem Steuerbefehlsignal (CMD) gleichzeitig mit der Terminierung des Anschlusses (4) durchgeführt wird und/oder die Einstellung des Widerstandswerts auf den ersten Widerstandswert gleichzeitig mit dem Beenden des Terminierens des Anschlusses (4) durchgeführt wird.
Verfahren nach einem der Ansprüche 13 bis 15, wobei das Terminierungssignal (TermEn) und das Steuerbefehlsignal (CMD) zu Zeitpunkten an dem Speicherbaustein angelegt werden, so dass die Terminierung des Anschlusses gleichzeitig mit dem Ändern des Widerstandswerts erfolgt.