DE10335012A1 - Halbleiterspeicherbauelement mit mehreren Speicherfeldern und zugehöriges Datenverarbeitungsverfahren - Google Patents

Halbleiterspeicherbauelement mit mehreren Speicherfeldern und zugehöriges Datenverarbeitungsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer geraden Anzahl mehrerer erster Speicherfelder (MAT0 bis MAT3, MAT5 bis MAT8) und einem einzelnen zweiten Speicherfeld (MAT4) mit einer Mehrzahl von Speicherblöcken sowie auf ein dazugehöriges Verfahren zur Verarbeitung von Daten in einem Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß ist mit den ersten Speicherfeldern und dem zweiten Speicherfeld eine Steuerschaltung (120) verknüpft, die Steuersignale (EN0 bis EN7) erzeugt und selbigen zuführt, so dass Daten mit neun Bit oder einem Vielfachen von neun Bit in das Halbleiterspeicherbauelement eingegeben und aus diesem ausgegeben werden. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente vom RAM- oder ROM-Typ.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement, nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zur Verarbeitung von Daten in einem solchen Halbleiterspeicherbauelement.
  • 1 veranschaulicht als Blockdiagramm ein herkömmliches Halbleiterspeicherbauelement 10, bei dem die Eingabe/Ausgabe von Daten in Vielfachen von neun Bit organisiert ist, d.h. in Einheiten von neun Bit oder einem ganzzahligen Vielfachen davon. Das Halbleiterspeicherbauelement 10 umfasst acht Speicherfelder MATO bis MAT7, die in Bereichen von vier Zeilen und zwei Spalten angeordnet sind. 2 zeigt in einem detaillierteren Blockdiagramm den gleichartigen Aufbau der Speicherzellenfelder von 1 am Beispiel des Speicherfeldes MATO. Wie aus den 1 und 2 ersichtlich, umfasst jedes Speicherfeld MATO bis MAT7 eine Mehrzahl von Speicherblöcken BLK0 bis BLK7, eine Zeilendecoder-Hauptschaltung MRD, Zeilendecoder-Abschnittschaltungen SRD, einen Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE sowie einen Abtastverstärker-/Schreibtreiberblock SA & WD.
  • Im Aufbau gemäß 2 treibt die Zeilendecoder-Hauptschaltung MRD selektiv Hauptwortleitungen, die in nicht näher gezeigter Weise in Zeilenrichtung angeordnet sind. Jede Zeilendecoder-Abschnittschaltung SRD treibt selektiv Abschnittwortleitungen zugehöriger Speicherblöcke. Der Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE wählt Spalten des ausgewählten Speicherblocks aus, beispielsweise neun Spalten im Fall einer Dateneingabe-/Datenausgabeorganisation in Einheiten von neun Bit, nachfolgend auch mit „X9" bezeichnet, und verbindet die ausgewählten Spalten elektrisch mit dem Abtastverstärker-/Schreibtreiberblock SA & WD.
  • Während eines Lesevorgangs tastet der Abtastverstärker-/Schreibtreiberblock SA & WD Daten vom ausgewählten Speicherblock über ausgewählte Zeilen ab, und die abgetasteten Daten werden zu einem Datenbus MDL übertragen. Im Beispiel von 2 umfasst der Datenbus MDL neun Datenleitungen MDL0 bis MDL8. Während eines Schreibvorgangs überträgt der Abtastverstärker-/Schreibtreiberblock SA & WD Schreibdaten vom Datenbus MDL über den Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE zu den ausgewählten Spalten des ausgewählten Speicherblocks.
  • 3 zeigt in einem detaillierteren Blockdiagramm den Aufbau jedes der Speicherblöcke BLK0 bis BLK7 von 2 am Beispiel eines Speicherblocks BLK. Des weiteren zeigt 3 etwas detaillierter die zugehörigen peripheren Komponenten entsprechend 2. Der Speicherblock BLK umfasst, wie aus 3 ersichtlich, neun Speicherblocksegmente IO0 bis IO8. Der zugehörige Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE ist ein Spaltenauswahlschaltkreis, der eine der Spalten jedes Speicherblocksegments IO0 bis IO8 auswählt, d.h. es werden neun Spalten ausgewählt. Während eines Lesevorgangs tasten Abtastverstärker SA0 bis SA8 ein Bit an Daten vom jeweiligen Speicherblockseg ment IO0 bis IO8 über die zugehörigen ausgewählten Spalten ab, und die ausgewählten Daten mit neun Bit werden zu den zugehörigen Datenleitungen übertragen.
  • Ein Lesevorgang des Halbleiterspeicherbauelements mit einer Organisation der Eingabe/Ausgabe von Daten in Einheiten von 18 Bit („X18"), 36 Bit („X36") oder 72 Bit („X72") wird nachfolgend genauer erläutert. Wie oben beschrieben, umfasst das Halbleiterspeicherbauelement 10 von 1 acht Speicherfelder MAT0 bis MAT7, und jedes Feld beinhaltet acht Speicherblöcke BLK0 bis BLK7, wobei wiederum jeder Speicherblock neun Speicherblocksegmente IO0 bis IO8 aufweist.
  • 4A veranschaulicht ein Verfahren zum Ausgeben von Daten gemäß einem Einzeldatenraten(SDR)-Lesevorgang vom X72-Typ oder einem Doppeldatenraten(DDR)-Lesevorgang vom X36-Typ. Während eines SDR-Lesevorgangs vom X72-Typ werden neun Bit an Daten gleichzeitig in jedem Speicherfeld gelesen und es werden eventuell 72 Bit an Daten gleichzeitig nach außen abgegeben. Während eines DDR-Lesevorgangs vom X36-Typ werden wie beim SDR-Lesevorgang vom X72-Typ neun Bit an Daten gleichzeitig gelesen. Jedoch wird die Hälfte der 72 Bit an Daten, d.h. 36 Bit an Daten, synchron mit einer ansteigenden oder abfallenden Flanke eines Taktsignals nach außen abgegeben, während die andere Hälfte, d.h. die übrigen 36 Bit an Daten, synchron zur fallenden bzw. ansteigenden Flanke des Taktsignals nach außen abgegeben wird.
  • 4B zeigt als Blockdiagramm ein Datenausgabeschema eines SDR-Lesevorgangs vom X36-Typ oder eines DDR-Lesevorgangs vom X18-Typ. Während eines SDR-Lesevorgangs vom X36-Typ werden neun Bit an Daten gleichzeitig in jedem Speicherfeld gelesen. Hierbei ist die Hälfte der acht Speicherfelder MAT0 bis MAT7 auszuwählen, um sechsunddreißig Bit an Daten nach außen abzugeben. Wie in 4B gezeigt, wird das Auswählen der Speicherfelder durch eine Multiplextechnik aus geführt. Dazu werden vier Multiplexer MUX0 bis MUX3 benötigt, um vier Speicherfelder aus den acht Speicherfeldern auszuwählen. Beispielsweise wählt ein Multiplexer MUX0 eines der beiden Speicherfelder MAT0 und MAT2 aus, während ein Multiplexer MUX1 eines der beiden Speicherfelder MAT1 und MAT3 auswählt, um die neun Bit an Daten von den ausgewählten Speicherfeldern auszugeben. Ein Multiplexer MUX2 wählt eines der beiden Speicherfelder MAT4 und MAT6 aus und gibt die neun Bit an Daten vom ausgewählten Speicherfeld ab. Ein Multiplexer MUX3 wählt eines der beiden Speicherfelder MAT5 und MAT7 aus und gibt die neun Bit an Daten vom ausgewählten Speicherfeld ab. Dadurch werden sechsunddreißig Bit an Daten durch diese Multiplextechnik nach außen abgegeben. Im Fall eines DDR-Lesevorgangs vom X18-Typ wird die Hälfte der sechsunddreißig Bit an Daten, d.h. achtzehn Bit an Daten, synchron mit der ansteigenden oder abfallenden Flanke eines Taktsignals nach außen abgegeben, und die andere Hälfte, d.h. die übrigen achtzehn Bit an Daten, wird synchron mit der fallenden bzw. ansteigenden Flanke des Taktsignals nach außen abgegeben.
  • 4C veranschaulicht als Blockdiagramm ein Datenausgabeschema gemäß eines SDR-Lesevorgangs vom X18-Typ oder eines DDR-Lesevorgangs vom X9-Typ. Bei dieser Vorgehensweise werden für den SDR-Lesevorgang vom X18-Typ sechs Multiplexer MUX0 bis MUX5 verwendet. Wie aus 4C ersichtlich, können achtzehn Bit an Daten mittels einer zweistufigen Multiplextechnik nach außen abgegeben werden. In gleicher Weise wird beim DDR-Lesevorgang vom X9-Typ die Hälfte der achtzehn Bit an Daten, d.h. neun Bit an Daten, synchron zur ansteigenden oder fallenden Flanke eines Taktsignals nach außen abgegeben, und die andere Hälfte, d.h. die übrigen neun Bit an Daten, wird synchron mit der fallenden oder ansteigenden Flanke des Taktsignals nach außen abgegeben.
  • Wie oben erläutert, werden bei den herkömmlichen Vorgehensweisen jeweils neun Bit an Daten vom jeweiligen Speicherfeld, d.h. dem ausgewählten Speicherfeld, gelesen. Beim Halbleiterspeicherbauelement von 1 tritt daher die Schwierigkeit auf, dass sich das Leistungsvermögen oder die Betriebseigenschaften in Abhängigkeit von der Dateneingabe/Datenausgabeorganisation ändern, d.h. ob diese vom X9-, X18-, X36-oder X72-Typ ist. Dies liegt daran, dass Daten bei Bedarf selektiv unter Verwendung einer Multiplextechnik ausgegeben werden. So wird während des SDR-Lesevorgangs vom X72-Typ oder dem DDR-Lesevorgang vom X36-Typ, wie in 4A gezeigt, die Auswahl an Speicherfeldern nicht durch Verwenden einer Multiplextechnik ausgeführt. Andererseits erfolgt die Auswahl von Speicherfeldern im Fall des SDR-Lesevorgangs vom X36-Typ oder vom X18-Typ sowie im Fall des DDR-Lesevorgangs vom X18-Typ oder vom X9-Typ, wie in den 4B und 4C gezeigt, unter Verwendung einer Multiplextechnik. Das Leistungsvermögen des Bauelements ändert sich folglich abhängig von der X9-, X18-, X36- oder X72-Organisation der Eingabe/Ausgabe von Daten. Daher ist es beim Halbleiterspeicherbauelement von 1 schwierig, ein gleichmäßiges Leistungsvermögen und gleichmäßige Betriebseigenschaften unabhängig von der Dateneingabe-/Datenausgabeorganisation beizubehalten.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art und eines zugehörigen Datenverarbeitungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten herkömmlicher Systeme wenigstens teilweise beheben lassen und die insbesondere ein gleichmäßiges Leistungsvermögen bzw. eine gleichmäßige Betriebsgeschwindigkeit unabhängig vom Dateneingabe-/Datenausgabeorganisationstyp bei vergleichsweise geringem Stromverbrauch ermöglichen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 sowie ei nes zugehörigen Datenverarbeitungsverfahrens mit den Merkmalen des Anspruchs 17.
  • Die Erfindung weist zahlreiche Vorteile gegenüber herkömmlichen Speicherkonfigurationen hinsichtlich der Organisation der Eingabe/Ausgabe von Daten auf. Beispielsweise können Daten durch Verwenden einer ungeraden Anzahl von Speicherfeldern leicht in Vielfachen von neun Bit in den Speicher eingegeben und aus diesem ausgegeben werden, ohne dass hierfür ein zusätzlicher komplexer Schaltungsaufbau nötig ist, wie er in den oben erläuterten, herkömmlichen Systemen verwendet wird. Speziell kann die Erfindung ohne die oben zu den herkömmlichen Systemen erwähnten Multiplextechniken realisiert werden. Die Eliminierung dieser zusätzlichen Schaltungskomplexität reduziert den Stromverbrauch des erfindungsgemäßen Speicherbauelements beträchtlich und hat zudem eine Steigerung der Betriebsgeschwindigkeit zur Folge.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein Blockdiagramm eines herkömmlichen Halbleiterspeicherbauelements mit mehreren Speicherfeldern,
  • 2 ein Blockdiagramm eines der Speicherfelder im Bauelement von 1,
  • 3 ein Blockdiagramm eines von mehreren Speicherblöcken im Speicherfeld von 2,
  • 4A bis 4C Blockdiagramme zur Veranschaulichung von Datenausgabeverfahren mit SDR-Lesevorgängen vom X72-, X36- oder X18-Typ bzw. DDR-Lesevorgängen vom X36-, X18- und X9-Typ beim Speicherbauelement vom 1,
  • 5 ein Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauelements mit Dateneingabe-/Datenausgabeorganisation in Vielfachen von neun Bit,
  • 6 ein Blockschaltbild eines von mehreren Speicherfeldern mit zugehörigen peripheren Komponenten,
  • 7 ein Blockdiagramm einer Steuerschaltung des Halbleiterspeicherbauelements von 5 zusammen mit dessen Speicherblöcken,
  • 8 ein Blockschaltbild eines jeweiligen Speicherblocks bestimmter Speicherfelder des Halbleiterspeicherbauelements von 5 mit peripheren Schaltungskomponenten,
  • 9 ein Blockdiagramm eines Speicherblocks eines anderen Speicherfeldes des Halbleiterspeicherbauelements von 5 mit peripheren Schaltungskomponenten,
  • 10 ein Blockschaltbild einer schaltungstechnischen Realisierung der Steuerschaltung von 7 und
  • 11 eine schematische Darstellung eines möglichen Layouts eines erfindungsgemäßen Halbleiterspeicherbauelements mit peripheren und redundanten Schaltkreisen.
  • 5 zeigt im Blockdiagramm ein erfindungsgemäßes Halbleiterspeicherbauelement 100, das beispielsweise vom Typ eines statischen Speichers mit wahlfreiem Zugriff (SRAM) sein kann. Alternativ sind andere Typen für das erfindungsgemäße Halbleiterspeicherbauelement ebenfalls möglich, wie DRAM, Flash-Speicher, FRAM, EEPROM, ROM etc.
  • In der gezeigten Realisierung umfasst das erfindungsgemäße Halbleiterspeicherbauelement 100 neun Speicherfelder MAT0 bis MAT8, die in drei Zeilen und drei Spalten angeordnet sind. Wenn die Dichte des Halbleiterspeicherbauelements 100 von 5 beispielsweise 72M-Bit beträgt, besitzt jedes Speicherfeld MAT0 bis MAT8 eine Dichte von 8M-Bit. In der gezeigten Realisierung weisen alle Speicherfelder MAT0 bis MAT1 die gleiche Dichte auf, die Erfindung umfasst jedoch in gleicher Weise Halbleiterspeicherbauelemente, deren Speicherfelder nicht alle die gleiche Dichte haben.
  • Jedes der Speicherfelder MAT0 bis MAT8 des erfindungsgemäßen Halbleiterspeicherbauelements 100 umfasst mehrere Speicherblöcke zum Speichern von Daten. 6 veranschaulicht beispielhaft den Aufbau des Speicherfeldes MAT0 von 5. Die übrigen Speicherfelder MAT1 bis MAT8 haben bevorzugt den gleichen Aufbau. Wie aus den 5 und 6 ersichtlich, umfasst jedes Speicherfeld MAT0 bis MAT8 acht Speicherblöcke BLK0 bis BLK7. Wenn die Dichte jedes Speicherfeldes MAT0 bis MAT8 beispielsweise 8M-Bit beträgt, weist jeder Speicherblock BLK0 bis BLK7 eine Dichte von 1 M-Bit auf.
  • Wie in 6 dargestellt, beinhaltet das jeweilige Speicherfeld, z.B. das Speicherfeld MAT0, eine Zeilendecoder-Hauptschaltung MRD, Zeilendecoder-Abschnittschaltungen SRD, einen Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE sowie einen Abtastverstärker-/Schreibtreiberblock SA & WD. Die Zeilendecoder-Hauptschaltung MRD treibt selektiv Hauptwortleitungen, die in nicht gezeigter Weise in Zeilenrichtung angeordnet sind. Jede der Zeilendecoder-Abschnittschaltungen SRD treibt selektiv nicht dargestellte Abschnittwortleitungen der zugehörigen Speicherblöcke. Der jeweilige Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE wählt Spalten des ausgewählten Speicherblocks aus, beispielsweise acht Spalten im Fall einer Organisation der Eingabe/Ausgabe von Daten vom X9-Typ.
  • Während eines Lesevorgangs tastet der Abtastverstärker-/Schreibtreiberblock SA & WD Daten von einem ausgewählten Speicherblock über ausgewählte Zeilen ab, und die abgetasteten Daten werden zu einem Datenbus MDL übertragen. Während eines Schreibvorgangs überträgt der Abtastverstärker-/Schreibtreiberblock SA & WD Schreibdaten auf dem Datenbus MDL zu ausgewählten Spalten des ausgewählten Speicherblocks über den Spaltendecoder-/Spaltengateblock Y-DEC & Y-GATE. In einer vorteilhaften Realisierung der Erfindung umfasst der Datenbus MDL acht Datenleitungen MDL0 bis MDL7, und jeder Speicherblock beinhaltet acht Speicherblocksegmente.
  • 7 veranschaulicht im Blockdiagramm ein erfindungsgemäßes Zugriffsverfahren unter Verwendung der Speicherblocksegmente. Gemäß 7 beinhaltet das Halbleiterspeicherbauelement 100 eine Steuerschaltung 120, die jeden Abtastverstärker und jeden Schreibtreiber der Speicherblöcke in jedem Speicherfeld steuert. So erzeugt die Steuerschaltung 120 mehrere Freigabesignale EN0 bis EN7 in Reaktion auf Modusauswahlsignale DR7236, DR3618 und DR1809 und auf Adresssignale A1 bis A3. Abhängig von der selektiven Aktivierung der Freigabesignale EN0 bis EN7 werden in jedem der Speicherfelder MAT0 bis MAT3 und MAT5 bis MAT8 Daten mit vier Bit oder Daten mit acht Bit gelesen. Außerdem werden abhängig von der selektiven Aktivierung der Freigabesignale EN0 bis EN7 im Speicherfeld MAT4 Daten mit einem Bit, Daten mit zwei Bit, Daten mit vier Bit oder Daten mit acht Bit gelesen.
  • Wenn beispielsweise während eines SDR-Lesevorgangs vom X9-Typ das Freigabesignal EN7 aktiviert ist, werden in jedem der Speicherfelder MAT3 und MAT5 Daten mit vier Bit gelesen, und im Speicherfeld MAT4 werden Daten mit einem Bit gelesen. Somit werden ohne ein Multiplexverfahren, wie es in den herkömmlichen Systemen der 4B und 4C verwendet wird, Daten mit neun Bit nach außen abgegeben. Wenn während eines SDR-Lesevorgangs vom X18-Typ die Freigabesignale EN0 und EN4 aktiviert sind, werden in jedem der Speicherfelder MAT0, MAT2, MAT6 und MAT8 Daten mit vier Bit gelesen, und im Speicherfeld MAT4 werden Daten mit zwei Bit gelesen. Daher werden ohne Verwendung eines Multiplexverfahrens Daten mit achtzehn Bit nach außen abgegeben.
  • 8 zeigt einen jeweiligen Speicherblock BLK der Speicherfelder MAT0 bis MAT3 und MAT5 bis MAT8 sowie zugehörige periphere Schaltkreisblöcke. Wie aus 8 ersichtlich, umfasst der Speicherblock BLK acht Speicherblocksegmente IO0 bis IO7. Die jeweilige Zeilendecoder-Abschnittschaltung SRD dient als Zeilenauswahlschaltung. Die SRD wählt wenigstens eine der nicht gezeigten, in Zeilenrichtung in den Speicherblöcken angeordneten Abschnittwortleitungen aus. Der jeweilige Spaltendecoder-/Spaltengateblock Y-DEC und Y-GATE fungiert als Spaltenauswahlschaltung, die Spalten eines Speicherblocks auswählt, beispielsweise acht Spalten. Dies bedeutet, dass pro Speicherblockabschnitt eine Spalte ausgewählt wird. Die durch den Spaltendecoder/Spaltengateblock Y-DEC & Y-GATE ausgewählten Spalten werden mit zugehörigen Abtastverstärkern SA0 bis SA3 verbunden. Vier auf einer Seite angeordnete Abtastverstärker SA0 bis SA3 werden durch die Freigabesignale EN0, EN2, EN4 und EN6 gesteuert, während vier auf der anderen Seite angeordnete Abtastverstärker SA4 bis SA7 durch die Freigabesignale EN1, EN3, EN5 und EN7 gesteuert werden.
  • Wenn beispielsweise das Freigabesignal EN0 aktiviert und das Freigabesignal EN1 deaktiviert sind, führen die Abtastverstärker SA0 bis SA3 einen Abtastvorgang aus, während die Abtastverstärker SA4 bis SA7 keinen Abtastvorgang ausführen. Daher werden vier Bit an Daten gelesen. Wenn die Freigabesignale EN0. und EN1 aktiviert sind, führen alle Abtastverstärker SA0 bis SA7 einen Abtastvorgang aus. Es werden dann folglich acht Bit an Daten gelesen. In jedem der Speicherfelder MAT0 bis MAT3, MAT5 bis MAT8 werden vier Bit an Daten bzw. acht Bit an Daten gelesen oder geschrieben. Der Einfachkeit halber sind Schreibtreiber in 8 nicht dargestellt, es versteht sich jedoch, dass selbige in gleicher Weise wie die Abtastverstärker SA0 bis SA7 gesteuert werden.
  • 9 zeigt einen jeweiligen Speicherblock des Speicherfeldes MAT4 und dessen zugehörige periphere Schaltkreisblöcke gemäß 7. Dabei entsprechen die Schaltungskomponenten von 9 weitgehend denen von 8, so dass insoweit auf die obige Beschreibung von 8 verwiesen werden kann. Unterschiedlich ist das Verfahren zur Steuerung der Abtastverstärker SA0 bis SA7. Beim Speicherfeld MAT4, das gemäß 5 im mittleren Bereich der erfindungsgemäßen Speicherschaltung angeordnet ist, werden die Abtastverstärker der zugehörigen Speicherblöcke unabhängig voneinander gesteuert. Gemäß diesen Steuerverfahren können vom Speicherfeld MAT4 Daten mit einem Bit, Daten mit zwei Bit, Daten mit vier Bit oder Daten mit acht Bit abgegeben werden. Der Einfachkeit halber sind in 9 wiederum Schreibtreiber nicht gezeigt, es versteht sich jedoch, dass diese Schreibtreiber auf dieselbe Weise wie die Abtastverstärker SA0 bis SA7 gesteuert werden.
  • 10 veranschaulicht eine vorteilhafte schaltungstechnische Realisierung für die Steuerschaltung 120 von 7. In der Realisierung der 10 erzeugt die Steuerschaltung die Freigabesignale EN0 bis EN7 in Reaktion auf die Modusauswahlsignale DR7236, DR3618 und DR1809 und auf die Adresssignale A1 bis A3 und umfasst dazu sechs ODER-Gatter G11 bis G16, drei Inverter INV11 bis INV13 und acht UND-Gatter G17 bis G24. Das Modusauswahlsignal DR7236 wird zum Auswählen eines SDR-Lesebetriebsmodus vom X72-Typ oder eines DDR-Lesebetriebsmodus vom X36-Typ verwendet, und das Modusauswahlsignal DR3618 wird zum Auswählen eines SDR-Lesebetriebsmodus vom X36-Typ oder eines DDR-Lesebetriebsmodus vom X18-Typ benutzt. Analog wird das Modusauswahlsignal DR1809 zum Auswählen eines SDR-Lesebetriebsmodus vom X18-Typ oder eines DDR-Lesebetriebsmodus vom X9-Typ verwendet. Es versteht sich, dass die Modusauswahlsignale intern unter Verwendung einer Optionsschaltung oder extern programmiert sein können.
  • Die nachstehende Tabelle 1 listet die Logikzustände der Modusauswahlsignale DR7236, DR3618 und DR1809 in Abhängigkeit vom jeweiligen Betriebsmodus auf. Wie daraus ersichtlich, wird ein SDR-Lesevorgang vom X72-Typ oder ein DDR-Lesevorgang vom X36-Typ ausgeführt, wenn alle Modusauswahlsignale DR7236, DR3618 und DR1809 auf hohem Logikpegel liegen. Hierbei haben dann alle Freigabesignale EN0 bis EN7 hohen Logikpegel unabhängig vom Logikzustand der Adresssignale A1 bis A3.
  • Tabelle 1
    Figure 00120001
  • Wenn das Modusauswahlsignal DR7236 auf niedrigem Logikpegel „L" und die Modusauswahlsignale DR3618 und DR1809 auf hohem Logikpegel „H" liegen, wird ein SDR-Lesevorgang vom X36-Typ oder ein DDR-Lesevorgang vom X18-Typ ausgeführt. Wenn das Adresssignal A1 auf niedrigem Logikpegel liegt, sind die Freigabesignale EN2, EN3, EN6 und EN7 aktiviert, und die Freigabesignale EN0, EN 1, EN4 und EN5 sind deaktiviert, und zwar unabhängig von den Adresssignalen A2 und A3. Wenn das Adresssignal A1 auf hohem Logikpegel liegt, sind die Freigabesignale EN0, EN1, EN4 und EN5 aktiviert, und die Freigabesignale EN2, EN3, EN6 und EN7 sind deaktiviert, wiederum unabhängig von den Adresssignalen A2 und A3.
  • Wenn die Modusauswahlsignale DR7236 und DR3618 auf dem niedrigen Logikpegel liegen und das Modusauswahlsignal DR1809 auf dem hohen Logikpegel liegt, wird ein SDR-Lesevorgang vom X18-Typ oder ein DDR-Lesevorgang vom X9-Typ ausgeführt. Der logische Zustand der Freigabesignale EN0 bis EN7 wird dann unabhängig vom Adresssignal A3 festgelegt. Wenn die Adressen A2 und A1 jeweils auf dem niedrigen Logikpegel liegen, sind die Freigabesignale EN3 und EN7 aktiviert. Wenn die Adresse A2 auf dem niedrigen und die Adresse A1 auf dem hohen Logikpegel liegen, sind die Freigabesignale EN1 und EN5 aktiviert. Wenn die Adresse A2 auf dem hohen und die Adresse A1 auf dem niedrigen Logikpegel liegen, sind die Freigabesignale EN2 und EN6 aktiviert. Wenn die Adressen A2 und A1 beide auf dem hohen Logikpegel liegen, sind die Freigabesignale EN0 und EN4 aktiviert.
  • Wenn alle Modusauswahlsignale DR7236, DR3618 und DR1809 auf niedrigem Logikpegel liegen, wird ein SDR-Lesevorgang vom X9-Typ ausgeführt. Wenn die Adressen A3, A2 und A1 sämtlich auf niedrigem Logikpegel liegen, wird das Freigabesignal EN7 aktiviert. Wenn die Adressen A3 und A2 auf niedrigem Logikpegel liegen und die Adresse A1 auf hohem Logikpegel liegt, wird das Freigabesignal EN5 aktiviert. Wenn die Adressen A3 und A1 auf dem niedrigen Logikpegel liegen und die Adresse A2 auf dem hohen Logikpegel liegt, wird das Freigabesignal EN6 aktiviert. Wenn die Adresse A3 auf dem niedrigen Logikpegel liegt und die Adressen A2 und A1 auf dem hohen Logikpegel liegen, wird das Freigabesignal EN4 aktiviert. Wenn die Adresse A3 auf dem hohen Logikpegel liegt und die Adressen A2 und A1 auf dem niedrigen Logikpegel liegen, wird das Freigabesignal EN3 aktiviert. Wenn die Adresse A2 auf dem niedrigen Logikpegel liegt und die Adressen A3 und A1 auf dem hohen Logikpegel liegen, wird das Freigabesignal EN1 aktiviert. Wenn die Adressen A3 und A2 auf dem hohen Pegel liegen und die Adresse A1 auf dem niedrigen Logikpegel liegt, wird das Freigabesignal EN2 aktiviert. Wenn alle drei Adressen A3, A2 und A1 auf dem hohen Logikpegel liegen, wird das Freigabesignal EN0 aktiviert.
  • In der nachstehenden Tabelle 2 sind die oben erwähnten Kombinationen von Logikzuständen der Modusauswahlsignale, der Adresssignale und der Freigabesignale zusammengestellt.
  • Tabelle 2
    Figure 00140001
  • Nun wird der SDR-Lesevorgang vom X9-, X18-, X36- oder X72-Typ des Halbleiterspeicherbauelements 100 gemäß der Erfindung näher erläutert. Um einen SDR-Lesevorgang vom X72-Typ auszuführen, werden die Modusauswahlsignale DR7236, DR3618 und DR1809 auf hohen Logikpegel gesetzt. Dadurch werden die Freigabesignale EN0 bis EN7 unabhängig vom Logikzustand der Adresssignale A3, A2 und A1 aktiviert. Folglich werden die Abtastverstärker des ausgewählten Speicherblocks jedes der Speicherfelder MAT0 bis MAT8 aktiviert. Dadurch werden während eines SDR-Lesevorgangs vom X72-Typ Daten mit zweiundsiebzig Bit gleichzeitig gelesen und nach außen abgegeben. Während eines DDR-Lesevorgangs vom X36-Typs wird die Hälfte der Daten mit zweiundsiebzig Bit, d.h. Daten mit sechsunddreißig Bit, synchron zur ansteigenden oder abfallenden Flanke eines Taktsignals nach außen abgegeben, während der andere Hälfte der Daten, d.h. die übrigen sechsunddreißig Bit, synchron zur abfallenden bzw. ansteigenden Flanke des Taktsignals nach außen abgegeben wird.
  • Wenn sich das Adresssignal A1 auf niedrigem Logikpegel befindet und das Modusauswahlsignal DR1809 auf hohem Logikpegel und das Modusauswahlsignal DR7236 auf niedrigem Logikpegel liegen, werden die Freigabesignale EN2, EN3, EN6 und EN7 aktiviert. Von jedem der Speicherfelder MAT1, MAT3, MAT5 und MAT7 werden acht Bit an Daten abgegeben, da sie durch alle Abtastverstärker ausgewählter Speicherblöcke jedes dieser Speicherfelder MAT1, MAT3, MAT5 und MAT7 aktiviert werden. Gleichzeitig werden vier Bit an Daten vom Speicherfeld MAT4 als Resultat davon ausgegeben, dass sie durch vier Abtastverstärker ausgewählter Speicherblöcke des Speicherfeldes MAT4 aktiviert werden. Daher werden von den Speicherfeldern MAT1, MAT3, MAT4, MAT5 und MAT7 ohne Verwendung einer Multiplextechnik sechsunddreißig Bit an Daten ausgegeben. Die sechsunddreißig Bit an Daten werden im Fall des SDR-Modus gleichzeitig nach außen abgegeben. Im Fall des DDR-Modus wird die Hälfte dieser Daten, d.h. achtzehn Bit an Daten, synchron zur ansteigenden oder abfallenden Flanke eines Taktsignals nach außen abgegeben, und die andere Hälfte, d.h. die übrigen achtzehn Bit an Daten, wird synchron zur abfallenden bzw. ansteigenden Flanke des Taktsignals nach außen abgegeben. Wenn das Adresssignal A1 auf hohem Logikpegel liegt, sind die Freigabesignale EN0, EN1, EN4 und EN5 aktiviert. Auf die gleiche Weise wie oben beschrieben werden dann acht Bit an Daten von jedem der Speicherfelder MAT0, MAT2, MAT6 und MAT8 ausgegeben, und vom Speicherfeld MAT4 werden vier Bit an Daten ausgegeben.
  • Der SDR-Lesevorgang vom X18-Typ wird durch Setzen der Modusauswahlsignale DR7236 und DR3618 auf niedrigen Logikpegel und des Modusauswahlsignals DR1809 auf hohen Logikpegel ausgeführt. Wie oben beschrieben, werden in diesem Fall zwei Freigabesignale in Abhängigkeit von den Adresssignalen A3, A2 und A1 aktiviert. Wenn beispielsweise die beiden Adresssignale A2 und A1 auf hohem Logikpegel liegen, werden die Freigabesignale EN3 und EN7 aktiviert, wodurch vier Bit an Daten von jedem der Speicherfelder MAT1, MAT3, MAT5 und MAT7 sowie zwei Bit an Daten vom Speicherfeld MAT4 ausgegeben werden. Folglich werden achtzehn Bit an Daten von den Speicherfeldern MAT1, MAT3, MAT4, MAT5 und MAT7 ohne ein Multiplexverfahren ausgegeben. Im SDR-Modus werden die achtzehn Bit an Daten gleichzeitig nach außen abgegeben. Im DDR-Modus wird die Hälfte der achtzehn Bit an Daten, d.h. neun Bit an Daten, synchron zur ansteigenden oder abfallenden Flanke eines Taktsignals nach außen abgegeben, und die andere Hälfte, d.h. die übrigen neun Bit an Daten, wird synchron zur abfallenden bzw. ansteigenden Flanke des Taktsignals nach außen abgegeben. Bei anderen Kombinationen der Adresssignale A3, A2 und A1 können achtzehn Bit an Daten von anderen Kombinationen von jeweils fünf Speicherfeldern in gleicher Weise wie oben beschrieben gelesen werden.
  • Wenn die Modusauswahlsignale DR7236, DR3618 und DR1809 auf niedrigem Logikpegel liegen, kann ein SDR-Lesevorgang vom X9-Typ ausgeführt werden. Wenn sich hierbei die Adresssignale A3, A2 und A1 alle auf niedrigem Logikpegel befinden, wird das Freigabesignal EN7 aktiviert, wodurch vier Bit an Daten von jedem der Speicherfelder MAT3 und MAT5 sowie ein Bit an Daten vom Speicherfeld MAT4 abgegeben werden. Somit können ohne Verwendung eines Multiplexverfahrens neun Bit an Daten aus Speicherfeldern gelesen werden. Bei anderen Kombinationen der Adresssignale A3, A2, A1 können neun Bit an Daten in gleicher Weise wie oben beschrieben aus einer anderen Kombination dreier Speicherfelder gelesen werden.
  • 11 veranschaulicht eine Layout-Darstellung eines erfindungsgemäßen Halbleiterspeicherbauelements mit peripheren und redundanten Schaltungskomponenten. Beim erfindungsgemäßen Halbleiterspeicherbauelement von 11 ist jedes der drei Speicherfelder MAT1, MAT4 und MAT7 der zweiten Speicherfeldspalte in zwei Teile aufgeteilt. In einer vorteilhaften Realisierung ist jedes dieser drei Speicherfelder MAT1, MAT4 und MAT7 hälftig aufgeteilt. Zwischen den jeweiligen Hälften dieser drei Speicherfelder MAT1, MAT4 und MAT7 sind die peripheren und die redundanten Schaltungskomponenten angeordnet. In einem Randbereich des in 11 gezeigten Chips sind Kontaktstellen zur Eingabe/Ausgabe von Daten sowie Adress- und Steuerungsanschlüsse vorgesehen.

Claims (30)

  1. Halbleiterspeicherbauelement mit einer geraden Anzahl von mehreren ersten Speicherfeldern (MAT0 bis MAT3, MAT5 bis MAT8) und einem einzelnen zweiten Speicherfeld (MAT4) mit einer Mehrzahl von Speicherblöcken (BLK0 bis BLK7), gekennzeichnet durch eine Steuerschaltung (120), die mit den ersten Speicherfeldern (MAT0 bis MAT3, MAT5 bis MAT8) und dem zweiten Speicherfeld (MAT4) verknüpft ist und Steuersignale für selbige derart erzeugt, dass Daten in Einheiten von neun Bit oder einem Vielfachen von neun Bit in das Halbleiterspeicherbauelement eingegeben und aus diesem ausgegeben werden.
  2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Steuersignale Abtastverstärkersteuersignale sind, mit denen selektiv Abtastverstärker (SA0 bis SA7) in den Speicherfeldern aktiviert werden.
  3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass eines der Speicherfelder mit einer Anzahl von einem, zwei, vier oder acht Bit an Daten in Abhängigkeit von einer Dateneingabe-/Datenausgabebetriebskonfiguration des Halbleiterspeicherbauelementes verknüpft ist.
  4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit neun Bit an Daten zwei der ersten Speicherfelder mit vier Bit und das zweite Speicherfeld mit einem einzelnen Bit an Daten verknüpft sind.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit achtzehn Bit an Daten vier erste Speicherfelder mit jeweils vier Bit und das zweite Speicherfeld mit zwei Bit an Daten verknüpft sind.
  6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit sechsunddreißig Bit an Daten vier erste Speicherfelder mit jeweils acht Bit und das zweite Speicherfeld mit vier Bit an Daten verknüpft sind.
  7. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit zweiundsiebzig Bit an Daten acht erste Speicherfelder mit jeweils acht Bit und das zweite Speicherfeld ebenfalls mit acht Bit an Daten verknüpft sind.
  8. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die Speicherfelder in drei Spalten und drei Zeilen angeordnet sind.
  9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass ein drittes Speicherfeld redundant zu wenigstens einem der ersten Speicherfelder und dem zweiten Speicherfeld vorgesehen ist und/oder ein peripherer Schaltkreis für das Halbleiterspeicherbauelement gebildet ist.
  10. Halbleiterspeicherbauelement nach Anspruch 9, weiter dadurch gekennzeichnet, dass wenigstens eines von den ersten Speicherfeldern und dem zweiten Speicherfeld in zwei Teile aufgeteilt ist und das dritte Speicherfeld und/oder die periphere Schaltung im Bereich zwischen den beiden Teilen des wenigstens einen aufgeteilten Speicherfeldes angeordnet ist/sind.
  11. Halbleiterspeicherbauelement nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass das wenigstens eine aufgeteilte Speicherfeld hälftig geteilt ist.
  12. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass jedes Speicherfeld acht Speicherblöcke und jeder Speicherblock acht Speichersegmente umfasst.
  13. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass alle Speicherfelder die gleiche Eingabe/Ausgabe-Betriebskonfiguration haben.
  14. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass die Anzahl aller Speicherfelder gleich neun oder einem ganzzahligen Vielfachen von neun ist.
  15. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 14, weiter dadurch gekennzeichnet, dass die mehreren ersten Speicherfelder während eines Lese- oder Schreibvorgangs selektiv aktiviert werden und das zweite Speicherfeld durch die Steuersignale während jedes Lese- oder Schreibvorgangs aktiviert wird.
  16. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 15, weiter dadurch gekennzeichnet, dass alle Speicherfelder die gleiche Speicherdichte haben.
  17. Verfahren zur Verarbeitung von Daten in einem Halbleiterspeicherbauelement, bei dem eine gerade Anzahl von mehreren ersten Speicherfeldern und ein einzelnes zweites Speicherfeld mit einer Mehrzahl von Speicherblöcken bereitgestellt werden, dadurch gekennzeichnet, dass Steuersignale erzeugt und den ersten Speicherfeldern und dem zweiten Speicherfeld zugeführt werden, so dass Daten mit neun Bit oder Vielfachen von neun Bit in das Halbleiterspeicherbauelement eingegeben und aus diesem ausgegeben werden.
  18. Verfahren nach Anspruch 17, weiter dadurch gekennzeichnet, dass die Steuersignale Abtastverstärkersteuersignale sind, durch die selektiv Abtastverstärker in den Speicherfeldern aktiviert werden.
  19. Verfahren nach Anspruch 17 oder 18, weiter dadurch gekennzeichnet, dass eines der Speicherfelder in Abhängigkeit von einer Dateneingabe-/Datenausgabebetriebskonfiguration des Halbleiterspeicherbauelements mit einer Anzahl von einem, zwei, vier oder acht Bit an Daten verknüpft ist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit neun Bit an Daten zwei erste Speicherfelder mit jeweils vier Bit an Daten verknüpft sind und das zweite Speicherfeld mit einem einzelnen Bit an Daten verknüpft ist.
  21. Verfahren nach einem der Ansprüche 17 bis 20, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit achtzehn Bit an Daten vier erste Speicherfelder jeweils mit vier Bit an Daten verknüpft sind und das zweite Speicherfeld mit zwei Bit an Daten verknüpft ist.
  22. Verfahren nach einem der Ansprüche 17 bis 21, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit sechsunddreißig Bit an Daten vier erste Speicherfelder mit jeweils acht Bit an Daten verknüpft sind und das zweite Speicherfeld mit vier Bit an Daten verknüpft ist.
  23. Verfahren nach einem der Ansprüche 17 bis 22, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit zweiundsiebzig Bit an Daten acht erste Speicherfelder mit jeweils acht Bit an Daten verknüpft sind und das zweite Speicherfeld ebenfalls mit acht Bit an Daten verknüpft ist.
  24. Verfahren nach einem der Ansprüche 17 bis 19 und 21 bis 23, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit neun Bit an Daten acht erste Speicherfelder und das zweite Speicherfeld mit jeweils einem einzigen Bit an Daten verknüpft sind.
  25. Verfahren nach einem der Ansprüche 17 bis 20 und 22 bis 24, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit achtzehn Bit an Daten acht erste Speicherfelder und das zweite Speicherfeld mit jeweils zwei Bit an Daten verknüpft sind.
  26. Verfahren nach einem der Ansprüche 17 bis 21 und 23 bis 25, weiter dadurch gekennzeichnet, dass in einer Betriebskonfiguration mit sechsunddreißig Bit an Daten acht erste Speicherfelder und das zweite Speicherfeld mit jeweils vier Bit an Daten verknüpft sind.
  27. Verfahren nach einem der Ansprüche 17 bis 26, weiter dadurch gekennzeichnet, dass jedes Speicherfeld acht Speicherblöcke und jeder Speicherblock acht Speichersegmente umfasst.
  28. Verfahren nach einem der Ansprüche 17 bis 27, weiter dadurch gekennzeichnet, dass alle Speicherfelder die gleiche Eingabe/Ausgabe-Betriebskonfiguration aufweisen.
  29. Verfahren nach einem der Ansprüche 17 bis 28, weiter dadurch gekennzeichnet, dass die Anzahl an Speicherfeldern gleich neun oder einem ganzzahligen Vielfachen von neun ist.
  30. Verfahren nach einem der Ansprüche 17 bis 29, weiter dadurch gekennzeichnet, dass die mehreren ersten Speicherfelder selektiv während eines Lese- oder Schreibvorgangs aktiviert werden und das zweite Speicherfeld durch die Steuersignale während jedes Lese- oder Schreibvorgangs aktiviert wird.
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