DE69432690T2

DE69432690T2 - Roll-Callschaltung für Halbleiterspeicher

Info

Publication number: DE69432690T2
Application number: DE69432690T
Authority: DE
Inventors: Yasuji Minato-ku Koshikawa
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1993-08-26
Filing date: 1994-08-26
Publication date: 2004-04-08
Anticipated expiration: 2014-08-27
Also published as: JPH0765595A; DE69432690D1; KR0138716B1; EP0640917B1; KR950006876A; US5517458A; EP0640917A3; EP0640917A2; JP2570589B2

Description

Hintergrund der Erfindung
Erfindungsgebiet
Die vorliegende Erfindung betrifft eine Roll-Call-Schaltung und insbesondere eine Roll-Call-Leseschaltung für einen Halbleiterspeicher mit einer Anzahl von redundanten Wortleitungen oder einer Anzahl von redundanten Spaltenleitungen.
Beschreibung des Standes der Technik
Bei Halbleiterspeichern der Vergangenheit besteht die Tendenz, dass diese eine große Speicherkapazität haben und daher eine erhöhte Anzahl von Wortleitungen und Spaltenleitungen haben. Bei dieser Tendenz haben die Halbleiterspeicher der Vergangenheit redundante Wortleitungen und redundante Spaltenleitungen zum Absenken der Ausschussrate. Daher sind die meisten der Halbleiterspeicher mit einer Roll-Call-Schaltung versehen, um die Verwendung oder die Nichtverwendung jeder redundanten Spaltenleitung (wie beispielsweise redundanter Wortleitungen und redundanter Spaltenleitungen) zum Zeitpunkt der Bewertung eines Produktes und des Analysierens eines defekten Produktes zu unterscheiden.
Bezugnehmend auf 1, zeigt diese ein Schaltbild eines Beispiels einer herkömmlichen Roll-Call-Schaltung. Die gezeigte herkömmliche Roll-Call-Schaltung hat einen Datenausgangspuffer 12 zum Ausgeben von Daten auf ein Eingangs-/Ausgangspad I/O, einen Datenverstärker 17 zum Verstärken der Daten an einem Paar von komplementären Leitungen RWBST und RWBSN eines internen Lese-/Einschreibbusses, um die verstärkten Daten dem Datenausgangspuffer 12 zuzuführen, eine Leseverstärker-Datenleseschaltung 16, die Speicherzellendaten von einem Leseverstärker (in der 1 nicht dargestellt) empfängt, um die empfangenen Speicherzellendaten dem Paar der komplementären Leitungen RWBST und RWBSN zuzuführen, und eine Roll-Call-Ergebnisleseschaltung 15 zum Zuführen eines Roll-Call-Unterscheidungsergebnisses zu dem Paar der komplementären Leitungen RWBST und RWBSN.
Weiterhin hat die gezeigte herkömmliche Roll-Call-Schaltung einen Redundanzdecoder 1, der interne Adresssignale XADD₁ bis XADD₉ empfängt, die einer X-Adresse entsprechen, welche jeweils den externen Adresseingangspins A₁ bis A₉ (nicht dargestellt) zugeführt wird. Wenn beispielsweise die X-Adresse, die dem Adresseingangsstift A₁ zugeführt wird, "1" ist, wird das Signal XADD₁ auf einen logisch hohen Pegel gebracht, oder die X-Adresse, welche dem Adresseingangspin A₁ zugeführt wird, ist "0" (Null), wird das Signal XADD₁ auf einen logisch niedrigen Pegel gebracht. Ähnlich werden die Signale XADD₂ bis XADD₉ auf den logisch hohen Pegel oder den logisch niedrigen Pegel in Übereinstimmung mit dem Wert der X-Adresse, die jeweils in Adresseingangspins A₂ bis A₉ zugeführt worden ist, gebracht. Dieser Redundanzdecoder 1 bestimmt, ob eine redundante Wortleitung gewählt werden sollte oder nicht.
Die gezeigte herkömmliche Roll-Call-Schaltung hat auch einen X-Decoder 6, der die Signale XADD₁ bis XADD₉, ein internes Adresssignal XADD₀, das in Übereinstimmung mit dem Wert X-Adresse, die einem externen Adresseingangspin A₀ (nicht dargestellt) zugeführt worden ist, auf einen logisch hohen Pegel oder einen logisch niedrigen Pegel gebracht worden ist, und einen Ausgang XRDS des Redundanzdecoders 1 empfängt. Dieser X-Decoder 6 bestimmt auf der Basis seiner Eingänge XADD₀, XADD₁ bis XADD₉, welche der Wortleitungen gewählt werden sollte.
Die gezeigte herkömmliche Roll-Call-Schaltung enthält ferner einen Roll-Call-Decoder 14, der den Ausgang XRDS des Redundanzdecoders 1, ein One-Shot-Vorladesignal YRD, das von einer ATD-Erzeugungsschaltung 9 erzeugt worden ist, und ein Signal RCLB empfängt. Das One-Shot-Vorladesignal YRD, welches von der ATD-Erzeugungsschaltung 9 erzeugt worden ist, wird für das Vorladen einer dynamischen Schaltung (in der 1 nicht dargestellt) verwendet, die in den Roll-Call-Decoder 14 eingebaut ist. Zum Zeitpunkt eines Roll-Call-Tests erzeugt der Roll-Call-Decoder 14 auf der Basis des Ergebnisses des Roll-Call-Tests einen Ausgang RCSB.
Die Leseverstärker-Datenleseschaltung 16 hat ein Paar Transfergatter, die jeweils aus N-Kanal-Transistoren Tr₄₅ und Tr₄₆ zusammengesetzt sind, die jeweils zwischen das Paar komplementärer Leitungen RWBST und RWBSN bzw. ein Paar komplementärer Datenleitungen READT und READN vom Leseverstärker geschaltet sind, und ein NOR-Gatter NOR₃ zum Ausgeben eines Steuersignals an ein Gate jedes der Transfergattertransistoren Tr₄₅ und TR₄₆. Das NOR-Gatter NOR₃ hat einen Eingang so geschaltet, dass an ihm ein Eingangssignal BSLB empfangen wird und der andere Eingang ist so geschaltet, dass an ihm ein Ausgang RCE der Roll-Call-Ergebnisleseschaltung 15 empfangen wird.
Die Roll-Call-Ergebnisleseschaltung 15 hat ein NOR-Gatter NOR₂, dessen einer Eingang an einen Ausgang RCSB des Roll-Call-Decoders 14 und dessen anderer Eingang so geschaltet ist, dass an ihm das Signal RCLB empfangen wird, einen Transfergatter-N-Kanal-Transistor Tr₄₃, der zwischen die Leitung RWBSN und die Masse geschaltet ist, und ein Gate an einen Ausgang des NOR-Gatters NOR₂ angeschlossen hat und einen weiteren Transfergatter-N-Kanal-Transistor Tr₄₄, der zwischen eine Spannungsversorgungsleitung und die Leitung RWBST geschaltet ist und der ein Gate an den Ausgang des NOR-Gatters NOR₂ angeschlossen hat.
Das Paar Komplementärleitungen RWBST und RWBSN ist mittels einer Klemmschaltung 13 an eine Versorgungsspannung geklemmt, wobei die Schaltung aus einem Paar P-Kanal-Transistoren Tr₉ und Tr₁₀, deren Gates an Masse gelegt sind, welche zwischen die Spannungsversorgungsleitung und das Paar komplementärer Leitungen RWBST bzw. RWBSN geschaltet sind, gebildet ist.
Nun wird die Funktionsweise beschrieben.
Als Erstes ist eine Operation zum Lesen eines Speicherzellendatums wie folgt:
Das Signal RCLB ist ein Testmodus-Aktivierungssignal, das nur dann auf den logisch niedrigen Pegel gebracht wird, wenn der Roll-Call-Test durchgeführt wird. Daher ist zum Zeitpunkt des Lesens des Speicherzellendatums das Signal RCE auf dem logisch niedrigen Pegel, da das Signal RCLB auf dem logisch hohen Pegel ist. Demgemäß sind während einer Niedrigperiode des Eingangssignals BSLB die N-Kanal-Transistoren Tr₄₅ und Tr₄₆ eingeschaltet, so dass die Leseverstärkerdaten READT und READN auf die Leitungen RWBST bzw. RWBSN transferiert werden und daher durch den Datenverstärker 17 verstärkt werden, um über den Datenausgangspuffer 12 an das Eingangs/Ausgangspad I/O ausgegeben zu werden. Da das Signal RCE auf dem logisch niedrigen Pegel ist, sind unter diesem Zustand die N-Kanal-Transistoren Tr₄₃ und Tr₄₄ ausgeschaltet und daher werden keine Daten von der Roll-Call-Ergebnisleseschaltung 15 an die Leitungen RWBST und RWBSN geschickt.
Das Folgende ist die Operation des Roll-Call-Testens.
Zum Zeitpunkt des Roll-Call-Testens ist das Signal RCLB auf den logisch niedrigen Pegel gebracht. Daher sind die Daten an den Leitungen RWBST und RWBSN durch den Pegel des Ausgangssignals RCSB der Roll-Call-Ergebnisleseschaltung 14 bestimmt. Wenn das Ausgangssignal RCSB auf dem logisch niedrigen Pegel ist, ist das Signal RCE auf den logisch hohen Pegel gebracht, so dass die N-Kanal-Transistoren Tr₄₃ und Tr₄₄ eingeschaltet sind und die N-Kanal-Transistoren Tr₄₅ und Tr₄₆ ausgeschaltet sind. Demgemäß ist die Leitung RWBST auf den logisch hohen Pegel gebracht und die Leitung RWBSN ist auf den logisch niedrigen Pegel gebracht. Diese Daten werden durch den Differenzialverstärker 17 verstärkt und über den Datenausgangspuffer 12 an das Eingangs-/Ausgangspad I/O ausgegeben.
Wenn das Ausgangssignal RCSB auf dem logisch hohen Pegel ist, sind die N-Kanal-Transistoren Tr₄₃ und Tr₄₄ ausgeschaltet und die N-Kanal-Transistoren Tr₄₅ und Tr₄₆ werden während der logisch niedrigen Pegelperiode des Eingangssignals BSLB eingeschaltet. Demgemäß werden die Leseverstärkerdaten auf die Leitungen RWBST und RWBSN transferiert und durch den Datenverstärker 17 verstärkt, um über den Datenausgangspuffer 12 an das Eingangs-/Ausgangspad I/O ausgegeben zu werden.
Wie vorstehend angegeben, erzeugt zum Zeitpunkt eines Roll-Call-Testens der Roll-Call-Decoder 14 einen Ausgang RCSB auf der Basis des Ergebnisses des Roll-Call-Testens. Wenn daher die Speicherzelle vorher infolge des Effekts, dass das Leseverstärkerdatum READT auf dem logisch hohen Pegel ist und das Leseverstärkerdatum READN auf dem logisch niedrigen Pegel ist, vorab eingeschrieben ist, ändert sich das an das Eingangs-/Ausgangspad I/O ausgegebene Datum in Abhängigkeit davon, ob das Signal RSSB auf dem logisch hohen Pegel oder dem logisch niedrigen Pegel ist.
Wenn somit das Roll-Call-Testen durchgeführt wird, während die Kombination aus hohem Pegel und niedrigem Pegel bei den Signalen XADD₁ bis XADD₉ durchgeführt wird, ist es möglich, aus dem Signal, das an dem Eingangs-/Ausgangsanschluss I/O erscheint, die Verwendung oder Nichtverwendung der Redundanzwortleitung in Übereinstimmung mit dem Zustand von XADD₁ bis XADD₉ zu unterscheiden.
Bezugnehmend auf 2, zeigt diese eine Schaltung des Roll-Call-Decoders 14, der in der in der 1 gezeigten herkömmlichen Roll-Call-Schaltung enthalten ist. Der gezeigte Roll-Call-Decoder 14 hat einen Inverter INV₁₄ , der das One-Shot-Vorladesignal YRD empfängt, einen P-Kanal-Transistor Tr₄₈, der ein Gate an einen Ausgang des Inverters INV₁₄ angeschlossen hat, und einen weiteren P-Kanal-Transistor Tr₄₇, der ein Gate so geschaltet hat, dass an diesem das Eingangssignal RCLB empfangen wird. Diese Transistoren Tr₄₇ und Tr₄₈ sind zwischen der Spannungsversorgungsleitung und einem Vorladeknoten "N" in Reihe geschaltet. Das Eingangssignal RCLB ist ebenfalls an ein Gate eines N-Kanal-Transistors Tr₄₉ angelegt, der zwischen den Vorladeknoten "N" und die Masse geschaltet ist. Ein weiterer N-Kanal-Transistor Tr₅₀, der ein Gate so geschaltet hat, dass an diesem das Ausgangssignal XRDS empfangen wird, ist ebenfalls zwischen den Vorladeknoten "N" und Masse geschaltet. Der Vorladeknoten "N" ist an kaskaden-geschaltete Inverter INV₁₅ und INV₁₆ angeschlossen, die so arbeiten, dass ein Pegel am Vorladeknoten "N" gepuffert wird, um den Ausgang RCSB zu erzeugen.
Nun wird die Funktionsweise des Roll-Call-Decoders 14 beschrieben.
Zum Zeitpunkt des Roll-Call-Testens ist der Vorladeknoten "N" während der logisch Hochpegelperiode des One-Shot-Vorladesignals YRD auf den Spannungsversorgungsspannungspegel vorgeladen, da der Eingang RCLB auf dem logisch niedrigen Pegel ist. Wenn das Eingangssignal XRDS auf dem hohen Pegel ist, wird der Pegel an dem Vorladeknoten "N" durch ein Widerstandsteilungsverhältnis der Transistoren Tr₄₇, Tr₄₈ und Tr₅₀ bestimmt. Der Inverter INV₁₅ ist so gesetzt oder konfiguriert, dass er einen solchen Schwellwert hat, dass der Inverter INV₁₆ zu diesem Zeitpunkt einen logisch hohen Pegel als den Ausgang RSCB ausgibt.
Zu einem anderen Zeitpunkt als dem Roll-Call-Testen ist der Eingang RCLB auf dem logisch hohen Pegel und daher ist der Transistor Tr₄₉ eingeschaltet, so dass der Vorladeknoten "N" auf einen Massepegel fixiert ist.
Wenn hierbei die redundante Wortleitung verwendet wird, ist XRDS auf dem logisch hohen Pegel, und wenn die redundante Wortleitung nicht verwendet wird, ist XRDS auf dem logisch niedrigen Pegel. Daher kann der Roll-Call realisiert werden.
Da in dieser Roll-Call-Schaltung das Leseverstärkerdatum ausgelesen wird, wenn der Ausgang des Roll-Call-Decoders RCSB auf dem logisch hohen Pegel ist, besteht, wenn in dem Leseverstärker, in der Speicherzelle und in einer Einschreibschaltung ein Ausfall ist, die Möglichkeit, dass das Datum, welches auf das Eingangs-/Ausgangspad ausgegeben wird, invertiert ist.
Da weiterhin ein Roll-Call-Decoder und eine Roll-Call-Ergebnisleseschaltung für jeweils eine redundante Wortleitung erforderlich sind, sind für den Fall, dass eine Anzahl von Redundanzwortleitungen vorgesehen sind, die erforderliche Schaltungsfläche und die erforderliche Anzahl der Signalleitungen erhöht. Im Extrem besteht die Möglichkeit, dass die Ausgangsleitungspaare RWBST und RWBSN, die Datenverstärker, die Datenausgangspuffer und die Eingangs-/Ausgangspuffer knapp werden.
Aus der EP-A-O 241 203 ist eine Speichervorrichtung mit redundanten Zeilen bekannt, wobei diese Vorrichtung mit einer Reparaturdetektorschaltung versehen ist. Ferner ist angegeben, dass diese Vorrichtung ein UND-Gatter zum Blockieren der Daten während der Reparaturdetektion enthält, um ein Testergebnis an das Ausgangspad auszugeben.
Zusammenfassung der Erfindung
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Roll-Call-Schaltung für einen Halbleiterspeicher zu schaffen, bei dem der vorstehend angegebene Defekt der herkömmlichen Schaltung überwunden ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Roll-Call-Schaltung für einen Halbleiterspeicher zu schaffen, der eine Anzahl von redundanten Wort- oder Spaltenleitungen hat, wobei diese Roll-Call-Schaltung den Roll-Call-Test selbst dann durchführen kann, wenn der Halbleiterspeicher ein defektes Produkt ist, das in einer Speicherzelle einen Defekt hat.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Roll-Call-Schaltung für einen Halbleiterspeicher mit einer Anzahl von redundanten Wort- oder Spaltenleitungen zu schaffen, bei dem die Roll-Call-Schaltung die Verwendung oder Nichtverwendung der Anzahl von redundanten Wort- oder Spaltenleitungen unter Verwendung eines Roll-Call-Decoders testen kann.
Die vorstehenden und weitere Aufgaben der vorliegenden Erfindung, wie sie im Einzelnen in dem anhängenden Patentanspruch 1 definiert sind, werden in Übereinstimmung mit der vorliegenden Erfindung durch eine Roll-Call-Schaltung für einen Halbleiterspeicher mit einer Anzahl von redundanten Speicherzellen erzielt, wobei die Roll-Call-Schaltung eine Schaltung zum Abschneiden eines Weges zum Transferieren einer Speicherzelleninformation an ein Ausgangspad zum Zeitpunkt des Roll-Call-Tests hat und eine weitere Schaltung zum Transferieren des Ergebnisses des Roll-Call-Tests an den Pfad, so dass das Ergebnis des Roll-Call-Tests von dem Ausgangspad zum Zeitpunkt des Roll-Call-Tests ausgegeben wird.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Figuren hervor.
Kurze Beschreibung der Figuren
1 ist ein Schaltbild eines Beispiels der herkömmlichen Roll-Call-Schaltung;
2 ist ein Schaltbild des Roll-Call-Decoders, der in der in der 1 gezeigten herkömmlichen Roll-Call-Schaltung enthalten ist;
3 ist ein Schaltbild einer Ausführungsform der Roll-Call-Schaltung gemäß der vorliegenden Erfindung;
4 ist ein Schaltbild eines Beispiels des Roll-Call-Decoders, der in der in der 3 gezeigten Roll-Call-Schaltung enthalten ist; und
5 ist ein Schaltbild eines weiteren Beispiels des Roll-Call-Decoders, der in der in der 3 gezeigten Roll-Call-Schaltung enthalten ist.
Beschreibung der bevorzugten Ausführungsformen
Bezugnehmend auf 3 zeigt diese ein Schaltbild einer Ausführungsform der Roll-Call-Schaltung gemäß der vorliegenden Erfindung. In der 3 sind Elemente ähnlich oder entsprechend denjenigen, die in der 1 gezeigt sind, mit den gleichen Bezugsnummern oder -zeichen bezeichnet.
Die gezeigte Ausführungsform hat einen Datenausgangspuffer 12 zum Ausgeben von Daten auf ein Eingangs-/Ausgangspad I/O, einen Datenverstärker 11 zum Verstärken der Daten an einem Paar von komplementären Leitungen RWBST und RWBSN eines internen Lese-/Einschreibbusses, um die verstärkten Daten einem Datenausgangspuffer 12 zuzuführen, eine Leseverstärker-Datenleseschaltung 8, die Speicherzellendaten von einem Leseverstärker 20 empfängt, um die empfangenen Speicherzelldaten an ein Paar komplementärer Leitungen RWBST und RWBSN anzulegen, und eine Roll-Call-Ergebnisleseschaltung 7 zum Zuführen eines Roll-Call-Unterscheidungsergebnisses an das Paar komplementärer Leitungen RWBST und RWBSN. Der Leseverstärker 20 ist an eine Speicherzellenmatrix gekoppelt, die eine Anzahl von Speicherzellen 22 und eine Anzahl von redundanten Speicherzellen 24 enthält, die in Form einer Matrix mit einer Anzahl von Zeilen und einer Anzahl von Spalten angeordnet sind.
Weiterhin enthält die gezeigte Ausführungsform vier Redundanzdecoder 1, 2, 3 und 4, die jeweils die internen Adresssignale XADD₁ bis XADD₉ empfangen, um zu bestimmen, ob eine Redundanzwortleitung gewählt werden sollte oder nicht, einen X-Decoder 6, der Signale XADD₁ bis XADD₉, ein weiteres internes Adresssignal XADD₀ und Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ empfängt, die von den Redundanzdecodern 1, 2, 3 und 4 ausgegeben worden sind, um zu bestimmen, welche der Wortleitungen gewählt werden sollte.
Die gezeigte Ausführungsform enthält auch einen Roll-Call-Decoder 5, der die Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ der Redundanzdecoder 1, 2, 3 und 4, das Signal XADD₀, ein internes Adresssignal YADD₀, ein One-Shot-Vorladesignal YRD, das durch eine ATD-Erzeugungsschaltung 9 erzeugt worden ist, und ein Signal RCLB empfängt. Das interne Adresssignal YADD₀ wird auf den logisch hohen Pegel gebracht, wenn "1" als eine Y-Adresse gegeben ist oder auf den logisch niedrigen Pegel gebracht, wenn "0" als eine Y-Adresse gegeben ist. Das One-Shot-Vorladesignal YRD, das von der ATD-Erzeugungsschaltung erzeugt worden ist, wird für das Vorladen einer dynamischen Schaltung (in der 3 nicht gezeigt) verwendet, die in dem Roll-Call-Decoder 5 eingebaut ist. Zum Zeitpunkt eines Roll-Call-Testens erzeugt der Roll-Call-Decoder 5 einen Ausgang RCSB auf der Basis des Ergebnisses des Roll-Call-Testens.
Die Leseverstärker-Datenleseschaltung 8 enthält einen Datenverstärker 10 mit einem Paar komplementärer Eingänge, die an ein Paar komplementärer Datenausgangsleitungen READT bzw. READN des Leseverstärkers 20 angeschlossen sind. Ein Paar komplementärer Datenausgänge des Datenverstärkers 10 sind an ein Gate von zwei N-Kanal-Transistoren Tr₆ bzw. T₈, deren Source an Masse gelegt ist, angeschlossen. Ein Transfergate-N-Kanal-Transistor Tr₅ ist zwischen die Leitung RWBSN und einen Drain des Transistors Tr₆ geschaltet und ein anderer Transfergate-N-Kanal-Transistor Tr₇ ist zwischen die Leitung RWBST und einen Drain des Transistors Tr₈ geschaltet.
Die Leseverstärker-Datenleseschaltung 8 enthält auch ein NAND-Gatter NAND₂, das das Signal YRD und das Signal RCLB empfängt, und ein NOR-Gatter NOR₁, das einen Ausgang DEDB des NAND-Gatters NAND₂ und ein Signal BSLB empfängt und einen Ausgang an ein Gate jedes der Transfergate-Transistoren Tr₅ und Tr₇ angeschlossen hat.
Die Roll-Call-Ergebnisleseschaltung 7 enthält einen N-Kanal-Transistor Tr₄, der einen Drain an eine Hochspannungsversorgungsspannung angeschlossen hat und ein Gate an einen Ausgang RCSB des Roll-Call-Decoders 5 angeschlossen hat, einen Inverter INV₃ , der den Ausgang RCSB des Roll-Call-Decoders 5 empfängt, einen N-Kanal-Transistor Tr₂ mit an Masse angeschlossener Source, der ein Gate an einen Ausgang des Inverters INV₃ angeschlossen hat, einen Transfergate-N-Kanal-Transistor Tr₁, der zwischen die Leitung RWBSN und einen Drain des Transistors Tr₂ geschaltet ist, und einen weiteren Transfergate-N-Kanal-Transistor Tr₃, der zwischen die Leitung RWBST und eine Source des Transistors Tr₄ geschaltet ist.
Die Roll-Call-Ergebnisleseschaltung 7 enthält weiterhin einen Inverter INV₁ , der das Signal RCLB empfängt, ein NAND-Gatter NAND₁, das einen Ausgang des Inverters INV₁ und das Signal YRD empfängt, und einen weiteren Inverter INV₂ , der einen Eingang an einen Ausgang des NAND-Gatters NAND₁ angeschlossen hat, und einen Ausgang DEDR an ein Gate jedes der Transfergate-N-Kanal-Transistoren Tr₁ und Tr₃ angeschlossen hat.
Die zwei Komplementärleitungen RWBST und RWBSN sind mittels einer Klemmschaltung 13 an eine Hochspannungsversorgungsspannung angeklemmt, die aus einem Paar P-Kanal-Transistoren Tr₉ und Tr₁₀ mit an Masse gelegtem Gate gebildet ist, welche zwischen die Hochspannungsversorgungsspannung und die zwei komplementären Leitungen RWBST bzw. RWBSN geschaltet sind.
Nun wird die Funktionsweise beschrieben. Als Erstes folgt eine Funktionsweise zum Lesen der Speicherzellendaten.
Da das Eingangssignal RCLB auf dem logisch hohen Pegel ist, ist das Signal DEDB während einer Hochpegelperiode des One-Shot-Vorladesignals YRD auf den logisch niedrigen Pegel gebracht. Demgemäß werden, wenn das Eingangssignal BSLB auf dem logisch niedrigen Pegel ist, die Transfergate-N-Kanal-Transistoren Tr₅ und Tr₇ eingeschaltet, so dass zwischen den Leitungen RWBST und RWBSN eine Spannungsdifferenz erzeugt wird, und zwar als Ergebnis einer Verstärkungsfunktion des Datenverstärkers 10, der die Speicherzellendaten vom Leseverstärker 20 verstärkt. Da zu diesem Zeitpunkt das Signal DEDR auf dem logisch niedrigen Pegel ist, sind die Transfergate-N-Kanal-Transistoren Tr₁ und Tr₃ ausgeschaltet und daher werden von der Roll-Call-Ergebnisleseschaltung 7 keine Daten auf die Leitungen RWBST und RWBSN transferiert.
Das Folgende ist eine Funktionsweise beim Roll-Call-Testen.
Da das Eingangssignal RCLB zum Zeitpunkt des Roll-Call-Testens auf dem logisch hohen Pegel ist, wird das Signal DEDR während einer Periode, in welcher das One-Shot-Vorladesignal YRD auf dem logisch hohen Pegel ist, auf den logisch hohen Pegel gebracht, so dass die Transfergate-N-Kanal-Transistoren Tr₁ und Tr₃ eingeschaltet werden. Demgemäß wird zwischen den Leitungen RWBST und RWBSN in Übereinstimmung mit dem Zustand des Ausganges RCSB des Roll-Call-Decoders 5 eine Spannungsdifferenz erzeugt. Da andererseits die Transfergate-N-Kanal-Transistoren Tr₅ und Tr₇ ausgeschaltet sind, sind die Leitungen RWBST und RWBSN von dem Datenverstärker 10 isoliert.
Selbst wenn der Halbleiterspeicher ein defektes Produkt ist, das in der Speicherzelle oder dem Leseverstärker einen Defekt hat, ist es daher möglich, den Roll-Call-Test durchzuführen.
Bezugnehmend auf 4 zeigt diese ein Schaltbild eines Beispiels des Roll-Call-Decoders 5, der in der in der 3 gezeigten Roll-Call-Schaltung enthalten ist.
Der Roll-Call-Decoder 5 enthält einen Inverter INV₄ , der das One-Shot-Vorladesignal YRD empfängt, einen P-Kanal-Transistor Tr₂₄, der mit einem Gate an einen Ausgang des Inverters INV₄ angeschlossen ist, und einen weiteren P-Kanal-Transistor Tr₂₃, der ein Gate so geschaltet hat, dass es das Eingangssignal RCLB empfängt. Diese Transistoren Tr₂₃ und Tr₂₄ sind zwischen der Hochspannungsversorgungsspannung und einem Vorladeknoten "N" in Reihe geschaltet. Das Eingangssignal RCLB ist ebenfalls an ein Gate eines N-Kanal-Transistors Tr₂₅ angelegt, der zwischen den Vorladeknoten "N" und Masse geschaltet ist.
Weiterhin sind zwischen den Vorladeknoten "N" und die Masse vier Reihenschaltungen geschaltet, von denen jede aus drei in Reihe geschalteten N-Kanal-Transistoren Tr₁₁, Tr₁₂ und Tr₁₃, Tr₁₄, Tr₁₅ und Tr₁₆, Tr₁₇, Tr₁₈ und Tr₁₉ oder Tr₂₀, Tr₂₁ und Tr₂₂ zusammengesetzt ist. Ein Gate der Transistoren Tr₁₁, Tr₁₄, Tr₁₇ und Tr₂₀ ist so geschaltet, dass an diesem die Signal XRDS₁, XRDS₂, XRDS₃ bzw. XRDS₄ empfangen werden. Ein Gate der Transistoren Tr₁₂ und Tr₁₈ ist so geschaltet, dass an diesen das Signal XADD₀ empfangen wird und ein Gate der Transistoren Tr₁₅ und Tr₂₁ ist an einen Ausgang eines Inverer INV₅ angeschlossen, der einen Eingang hat, an welchem das Signal XADD₀ empfangen wird. Ein Gate der Transistoren Tr₁₃ und Tr₁₆ ist so geschaltet, dass an diesen das Signal YADD₀ empfangen wird, und ein Gate der Transistoren Tr₁₉ und Tr₂₂ ist an einen Ausgang eines Inverters INV₆ angeschlossen, der einen Eingang hat, an welchem das Signal YADD₀ empfangen wird. Der Vorladeknoten "N" ist an einen Eingang eines Inverters INV₇ angeschlossen, der einen Ausgang an einen Eingang eines Inverters INV₈ angeschlossen hat, der an seinem Ausgang das Signal RCSB erzeugt.
Nun wird die Funktionsweise des Roll-Call-Decoders 5 beschrieben.
Da zum Zeitpunkt des Roll-Call-Testens der Eingang RCLB auf dem logisch niedrigen Pegel ist, wird der Vorladeknoten "N" während der logischen Hochpegelperiode des One-Shot-Vorladesignals YRD auf den Hochspannungsversorgungsspannungspegel vorgeladen. Wenn zu diesem Zeitpunkt alle drei Transistoren (Tr₁₁, Tr₁₂ und Tr₁₃, Tr₁₄, Tr₁₅, Tr₁₆; Tr₁₇, Tr₁₈ und Tr₁₉ oder Tr₂₀, Tr₂₁ und Tr₂₂) einer der vier Reihenschaltungen eingeschaltet sind, ist der Pegel an dem Vorladeknoten "N" durch ein Widerstandsteilungsverhältnis der Transistoren Tr₂₃ und Tr₂₄ und der drei in Reihe geschalteten Transistoren, die alle im EIN-Zustand sind, bestimmt. Daher ist der Inverter INV₇ so gesetzt oder konfiguriert, dass er einen solchen Schwellwert hat, dass der Inverer INV₈ zu diesem Zeitpunkt einen logisch hohen Pegel als den Ausgang RSCB ausgibt.
In dieser Ausführungsform werden die vier Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ dem Roll-Call-Decoder 5 zugeführt. Jedes dieser Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ wählt unabhängig voneinander eine redundante Wortleitung. Wenn die redundante Wortleitung verwendet wird, ist ein entsprechendes Redundanzwählsignal XRDS₁, XRDS₂, XRDS₃ oder XRDS₄ auf dem logisch hohen Pegel. Ansonsten ist das Redundanzwählsignal XRDS₁, XRDS₂, XRDS₃ oder XRDS₄ auf dem logisch niedrigen Pegel.
Um beispielsweise zu wissen, ob das Redundanzwählsignal XRDS₁ auf dem logisch hohen Pegel oder dem logisch niedrigen Pegel ist, ist es ausreichend, wenn dies auf XADD₀ = "1" und YADD₀ = "1" gesetzt ist. Ähnlich kann der Pegel der Redundanzwählsignale XRDS₂, XRDS₃ und XRDS₄ durch Steuern von XADD₀ und YADD₀ bekannt sein.
Ob die Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ auf dem logisch hohen Pegel oder dem logisch niedrigen Pegel sind, wird hierbei durch eine Kombination aus XADD₁ bis XADD₉ bestimmt. Anders ausgedrückt, ist die Verwendung oder Nichtverwendung der redundanten Wortleitungen unabhängig von XADD₀ der Y-Adresse bestimmt. Um demgemäß zu wissen, welches der Signale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ auf dem logisch hohen Pegel ist, und welches der Signale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ auf dem logisch niedrigen Pegel ist, ist es ausreichend, wenn der Pegel von XADD₀ und YADD₀ geändert werden, ohne dass die Notwendigkeit des Teilens des Eingangs-/Ausgangspads I/O besteht.
Zu einem anderen Zeitpunkt als dem Roll-Call-Testen ist der Eingang RCLB auf dem logisch hohen Pegel und daher ist der Transistor Tr₂₅ eingeschaltet, so dass der Vorladeknoten "N" auf einen Massepegel fixiert ist.
Bezugnehmend auf 5, zeigt diese ein Schaltbild eines weiteren Beispiels des Roll-Call-Decoders 5, der in der in der 3 gezeigten Roll-Call-Schaltung enthalten ist.
Die zweite Ausführungsform des Roll-Call-Decoders 5 enthält einen Inverter INV₉ , der das One-Shot-Vorladesignal YRD empfängt, einen P-Kanal-Transistor Tr₃₆, der ein Gate an einen Ausgang des Inverters INV₉ angeschlossen hat, und einen weiteren P-Kanal-Transistor Tr₃₅, der ein Gate so geschaltet hat, dass an diesem das Eingangssignal RCLB empfangen wird. Diese Transistoren Tr₃₅ und Tr₃₆ sind zwischen der Hochspannungsversorgungsspannung und einem ersten Vorladeknoten "N₁" in Reihe geschaltet. Das Eingangssignal RCLB ist ebenfalls an ein Gate eines N-Kanal-Transistors Tr₃₇ angelegt, der zwischen den ersten Vorladeknoten "N₁" und die Masse geschaltet ist.
Die zweite Ausführungsform des Roll-Call-Decoders 5 enthält auch einen P-Kanal-Transistor Tr₃₉, der ein Gate an einen Ausgang des Inverters INV₉ angeschlossen hat, und einen weiteren P-Kanal-Transistor Tr₃₈, der ein Gate so geschaltet hat, dass an diesem das Eingangssignal RCLB empfangen wird. Diese Transistoren Tr₃₈ und Tr₃₉ sind zwischen die Hochspannungsversorgungsspannung und einen zweiten Vorladeknoten "N₂" in Reihe geschaltet. Das Eingangssignal RCLB ist auch an ein Gate eines N-Kanal-Transistors Tr₄₀ angelegt, der zwischen den zweiten Vorladeknoten "N₂" und Masse geschaltet ist.
Weiterhin sind zwischen den ersten Vorladeknoten "N₁" und Masse zwei Reihenschaltungen geschaltet, die jeweils aus zwei in Reihe geschalteten N-Kanal-Transistoren Tr₂₇ und Tr₂₈ oder Tr₂₉ und Tr₃₀ bestehen. Zusätzlich sind zwischen den zweiten Vorladeknoten "N₂" und die Masse zwei Reihenschaltungen geschaltet, die jeweils aus zwei in Reihe geschalteten N-Kanal-Transistoren Tr₃₁ und Tr₃₂ oder Tr₃₃ und Tr₃₄ zusammengesetzt sind.
Die Gates der Transistoren Tr₂₇, Tr₃₁, Tr₂₉ und Tr₃₃ sind so geschaltet, dass sie die Signale XRDS₁, XRDS₂, XRDS₃ bzw. XRDS₄ empfangen. Die Gates der Transistoren Tr₂₈ und Tr₃₂ sind so geschaltet, dass sie das Signal XADD₀ empfangen und die Gates der Transistoren Tr₃₀ und Tr₃₄ sind an einen Ausgang eines Inverters INV₁₀ angeschlossen, der einen Eingang hat, an dem das Signal XADD₀ empfangen wird.
Zusätzlich ist der erste Vorladeknoten "N₁" über einen Transfergate-N-Kanal-Transistor Tr₄₁ an den Eingang eines Inverters INV₁₂ angeschlossen und der zweite Vorladeknoten "N₂" ist über einen Transfergate-N-Kanal-Transistor Tr₄₂ an den Eingang des Inverters INV₁₂ angeschlossen. Ein Ausgang des Inverters INV₁₂ ist an einen Eingang eines weiteren Inverters INV₁₃ angeschlossen, der das Signal RCSB ausgibt. Das Gate des Transistors Tr₄₁ ist so geschaltet, dass es das Signal YADD₀ empfängt und das Gate des Transistors Tr₄₂ ist an einen Ausgang eines Inverters INV₁₁ angeschlossen, der einen Eingang hat, an dem das Signal YADD₀ empfangen wird.
In dieser zweiten Ausführungsform werden, nachdem die ersten und zweiten Vorladeknoten "N₁" und "N₂" gleichzeitig vorgeladen worden sind, der Pegel der ersten und zweiten Vorladeknoten "N₁" und "N₂" in Übereinstimmung mit den Redundanzwählsignalen XRDS₁, XRDS₂, XRDS₃ und XRDS₄ und XADD₀ bestimmt und einer der ersten und zweiten Vorladeknoten "N₁" und "N₂" wird über die Transfergates, die durch YADD₀ gesteuert sind, an den Inverter INV₁₂ angelegt.
In dieser Ausführungsform sind daher die Pegel der ersten und zweiten Vorladeknoten "N₁" und "N₂" durch das Widerstandsteilungsverhältnis der vier Transistoren bestimmt. Da nämlich die Anzahl der in Reihe geschalteten Transistoren verringert ist, wird der EIN-Widerstand der Transistoren klein.
In den vorstehend beschriebenen Ausführungsformen werden XADD₀ und YADD₀ zum Wählen der Redundanzwählsignale XRDS₁, XRDS₂, XRDS₃ und XRDS₄ verwendet. Es ist jedoch für den Fachmann klar zu ersehen, dass es möglich ist, jegliche Adressbits zu verwenden, die nicht den Redundanzdecodern zugeführt werden.
Die vorstehend erwähnten Ausführungsformen werden bei Roll-Call für die redundanten Wortleitungen angewandt, aber es ist klar zu ersehen, dass die vorliegende Erfindung auch bei Roll-Call für Redundanzspaltenleitungen angewandt werden kann.
Wie aus dem Vorstehenden klar zu ersehen ist, ist es möglich, das Roll-Call-Testen selbst dann durchzuführen, wenn der Halbleiterspeicher ein defektes Produkt ist, das einen Defekt in einer Speicherzelle hat, da die Roll-Call-Schaltung gemäß der vorliegenden Erfindung so gestaltet ist, dass sie das Roll-Call-Ergebnis ausgibt, ohne dass die Speicherzellinformation ausgelesen wird.
Da ferner die Roll-Call-Schaltung in Übereinstimmung mit der vorliegenden Erfindung auch so konstruiert ist, dass eine Anzahl von Redundanzwählsignalen einem Roll-Call-Decoder zugeführt werden und durch die Verwendung von Adressbits dekodiert oder gewählt werden, welche durch die Wahl der redundanten Wort- oder Spaltenleitungen beeinflusst sind, ist es möglich, die Verwendung oder Nichtverwendung der Anzahl von redundanten Wort- oder Spaltenleitungen unter Verwendung des einen Roll-Call-Decoders zu testen. Daher ist es möglich, die erforderliche Schaltungsfläche und die erforderliche Anzahl der externen Pads zu verringern.
Die Erfindung ist so mit unter Bezugnahme auf die spezifischen Ausführungsformen gezeigt und beschrieben worden. Es ist jedoch anzumerken, dass die vorliegende Erfindung nicht auf die Einzelheiten der dargestellten Strukturen begrenzt ist, sondern dass Änderungen und Modifikationen innerhalb des Umfanges der anhängenden Patentansprüche durchgeführt werden können.

Claims

Roll-Call-Schaltung für einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen, der eine Anzahl von redundanten Speicherleitungen aufweist, wobei die Roll-Call-Schaltung aufweist: eine erste Schaltung (8), die während eines anderen Zustandes als einem Roll-Call-Test an ein Ausgangs-Pad (I/O) gekoppelt ist, um eine Speicherzelleninformation (READT, READN) an das Ausgangs-Pad zu übertragen, wobei die erste Schaltung (8) zum Zeitpunkt des Roll-Call-Testes von dem Ausgangs-Pad (I/O) getrennt ist, so dass die Speicherzelleninformation nicht auf das Ausgangs-Pad (I/O) übertragen wird, und eine zweite Schaltung (7), die an das Ausgangs-Pad (I/O) zum Zeitpunkt des Roll-Call-Tests gekoppelt ist, um das Ergebnis des Roll-Call-Tests an das Ausgangs-Pad (I/O) zu übertragen, dadurch gekennzeichnet , dass die zweite Schaltung (7) durch einen Roll-Call-Dekoder (5) gesteuert wird, welcher aufweist einen Vorladeknoten (N), der zum Zeitpunkt des Roll-Call-Tests auf ein erstes Potential vorgeladen ist, eine erste Gruppe von Transistoren (Tr₁₁, Tr₁₂; Tr₂₇, Tr₂₈) die zwischen dem Vorladeknoten (N) und einem zweiten Potential in Reihe geschaltet sind, wobei ein Transistor (Tr₁₁; Tr₂₇) der ersten Gruppe Transistoren mit seinem Gate an ein erstes Redundanzwählsignal XRDS₁ angeschlossen ist, das aktiviert wird, wenn eine entsprechende erste Redundanzspeicherleitung verwendet wird, ein weiterer Transistor (Tr₁₂; Tr₂₈) der ersten Gruppe Transistoren mit einem Gate an ein erstes internes Adresssignal (XADD₀) angeschlossen ist, das in Übereinstimmung mit einem ersten externen Adresssignal wahlweise aktiviert und deaktiviert wird, und eine zweite Gruppe Transistoren (Tr₁₄, Tr₁₅; Tr₃₁, Tr₃₂), die zwischen dem Vorladeknoten (N) und dem zweiten Potential in Reihe geschaltet sind, wobei ein Transistor (Tr₁₄; Tr₃₁) der zweiten Gruppe Transistoren mit einem Gate an ein zweites Redundanzwählsignal (XRDS₂) angeschlossen ist, das aktiviert ist, wenn eine entsprechende zweite Redundanzspeicherleitung verwendet wird, ein weiterer Transistor (Tr₁₅; Tr₃₂) der zweiten Gruppe der Transistoren mit einem Gate an ein zweites internes Adresssignal (YADD₀) angeschlossen ist, das in Übereinstimmung mit einem zweiten, externen Adresssignal selektiv aktiviert und deaktiviert wird; wobei der Vorladeknoten (IV) durch eine Pufferschaltung (INV₇ , INV₈ ; INV₁₂ , INV₁₃ ) als ein Ausgang an die zweite Schaltung (7) angeschlossen ist.
Roll-Call-Schaltung nach Anspruch 1, wobei die ersten und zweiten internen Adresssignale (XADD₀; YADD₀) durch andere Adresssignale als die Adresssignale, welche sich ändern, wenn irgendeine der Anzahl von Redundanzspeicherleitungen gewählt ist, wahlweise aktiviert und deaktiviert werden.