JP3168985B2 - ロールコールテスト装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、リダンダンシ
（冗長）回路の使用，未使用を判定するのに用いるロー
ルコールテスト装置に関する。
（冗長）回路の使用，未使用を判定するのに用いるロー
ルコールテスト装置に関する。
【０００２】
【従来の技術】従来のロールコールテスト装置として、
例えば図７に示すものがある。これについて説明する
と、３１はノーマルセル、３２はこのノーマルセル３１
とともにメモリセルを構成するリダンダンシセルで、こ
れらには、ビット線，Ｉ／Ｏ線を通して、ノーマルセル
３１およびリダンダンシセル３２からのデータを増幅し
てデータバスへ出力するデータアンプ３４が接続されて
いる。データアンプ３４にはデータ出力回路３６が接続
され、これがデータバス上のデータを入力し、ＤＱ（デ
ータ入出力）ピンへ出力する。３７はデータアンプ活性
化回路３５へロールコールのテスト信号を入力するテス
ト信号活性化回路で、前記データアンプ活性化回路３５
はそのテスト信号を受けてデータアンプ３４へデータア
ンプ活性化信号を出力するとともに、リダンダンシ検出
回路３８へリダンダンシ検出回路活性化信号を出力して
いる。なお、テスト信号活性化回路３７へは任意のテス
ト信号活性化アドレス信号が入力される。
例えば図７に示すものがある。これについて説明する
と、３１はノーマルセル、３２はこのノーマルセル３１
とともにメモリセルを構成するリダンダンシセルで、こ
れらには、ビット線，Ｉ／Ｏ線を通して、ノーマルセル
３１およびリダンダンシセル３２からのデータを増幅し
てデータバスへ出力するデータアンプ３４が接続されて
いる。データアンプ３４にはデータ出力回路３６が接続
され、これがデータバス上のデータを入力し、ＤＱ（デ
ータ入出力）ピンへ出力する。３７はデータアンプ活性
化回路３５へロールコールのテスト信号を入力するテス
ト信号活性化回路で、前記データアンプ活性化回路３５
はそのテスト信号を受けてデータアンプ３４へデータア
ンプ活性化信号を出力するとともに、リダンダンシ検出
回路３８へリダンダンシ検出回路活性化信号を出力して
いる。なお、テスト信号活性化回路３７へは任意のテス
ト信号活性化アドレス信号が入力される。
【０００３】また、３３はリダンダンシ回路で、これが
ＦＵＳＥＲＯＭ（フューズ群を有する置換アドレス設定
回路）３３Ａにより構成されており、このＦＵＳＥＲＯ
Ｍ３３Ａには任意のアドレス信号が入力される。リダン
ダンシ回路３３からリダンダンシ選択信号とノーマルセ
ル非選択信号が出力されており、これらのうちリダンダ
ンシ選択信号はリダンダンシセル３２とリダンダンシ検
出回路３８へ入力され、ノーマルセル非選択信号はノー
マルセル３１へ入力される。リダンダンシ検出回路３８
は前記データバスへ判定結果出力信号を出力する。
ＦＵＳＥＲＯＭ（フューズ群を有する置換アドレス設定
回路）３３Ａにより構成されており、このＦＵＳＥＲＯ
Ｍ３３Ａには任意のアドレス信号が入力される。リダン
ダンシ回路３３からリダンダンシ選択信号とノーマルセ
ル非選択信号が出力されており、これらのうちリダンダ
ンシ選択信号はリダンダンシセル３２とリダンダンシ検
出回路３８へ入力され、ノーマルセル非選択信号はノー
マルセル３１へ入力される。リダンダンシ検出回路３８
は前記データバスへ判定結果出力信号を出力する。
【０００４】図８は図７に示すブロック各部のデータの
タイミングチャートを示し、これを参照して、この従来
のロールコールテスト装置の動作を説明する。ロールコ
ールテスト時以外の通常時は、任意のテスト信号活性化
アドレス信号が非活性となっているため、テスト信号活
性化回路３７は非活性となり、ロールコールテスト信号
ＲＯＬＬＣも非活性となっている。そのため、データア
ンプ活性化回路３５はデータアンプ活性化信号ＤＡＭＰ
を活性化して、データアンプ３４を活性化し、一方、リ
ダンダンシ検出回路活性化信号ＲＥＤＴＳＴを非活性に
して、リダンダンシ検出回路３８を非活性化する。任意
のアドレスでリダンダンシ回路３３が活性化されていな
ければ、リダンダンシ回路３３から出力されるリダンダ
ンシ選択信号ＲＥＤＵＮとノーマルセル非選択信号ＮＯ
ＳＥＬは非活性となっているため、ノーマルセル３１か
らのデータがＩ／Ｏ線を通してデータアンプ３４へ伝達
され、データアンプ３４からデータバスで出力され、Ｄ
Ｑピンへ出力される。
タイミングチャートを示し、これを参照して、この従来
のロールコールテスト装置の動作を説明する。ロールコ
ールテスト時以外の通常時は、任意のテスト信号活性化
アドレス信号が非活性となっているため、テスト信号活
性化回路３７は非活性となり、ロールコールテスト信号
ＲＯＬＬＣも非活性となっている。そのため、データア
ンプ活性化回路３５はデータアンプ活性化信号ＤＡＭＰ
を活性化して、データアンプ３４を活性化し、一方、リ
ダンダンシ検出回路活性化信号ＲＥＤＴＳＴを非活性に
して、リダンダンシ検出回路３８を非活性化する。任意
のアドレスでリダンダンシ回路３３が活性化されていな
ければ、リダンダンシ回路３３から出力されるリダンダ
ンシ選択信号ＲＥＤＵＮとノーマルセル非選択信号ＮＯ
ＳＥＬは非活性となっているため、ノーマルセル３１か
らのデータがＩ／Ｏ線を通してデータアンプ３４へ伝達
され、データアンプ３４からデータバスで出力され、Ｄ
Ｑピンへ出力される。
【０００５】一方、任意のアドレスでリダンダンシ回路
３３が活性化されると、リダンダンシ選択信号ＲＥＤＵ
Ｎとノーマルセル非選択信号ＮＯＳＥＬが活性化され、
リダンダンシセル３２からのデータが、Ｉ／Ｏ線を通し
てデータアンプ３４へ伝達され、データアンプ３４から
データバスで出力され、ＤＱピンへ出力される。リダン
ダンシ選択信号ＲＥＤＵＮはリダンダンシ検出回路３８
へも入力されているが、リダンダンシ検出回路３８は非
活性となっているため、判定結果出力信号ＲＥＤＲＬＴ
は非活性となっている。
３３が活性化されると、リダンダンシ選択信号ＲＥＤＵ
Ｎとノーマルセル非選択信号ＮＯＳＥＬが活性化され、
リダンダンシセル３２からのデータが、Ｉ／Ｏ線を通し
てデータアンプ３４へ伝達され、データアンプ３４から
データバスで出力され、ＤＱピンへ出力される。リダン
ダンシ選択信号ＲＥＤＵＮはリダンダンシ検出回路３８
へも入力されているが、リダンダンシ検出回路３８は非
活性となっているため、判定結果出力信号ＲＥＤＲＬＴ
は非活性となっている。
【０００６】次に、ロールコールテスト時は、テスト信
号活性化アドレス信号が活性化され、テスト信号活性化
回路３７が活性化し、ロールコールテスト信号ＲＯＬＬ
Ｃを活性化させる。ロールコールテスト信号ＲＯＬＬＣ
が活性化すると、データアンプ活性化回路３５はデータ
アンプ活性化信号ＤＡＭＰを非活性にして、データアン
プ３４を非活性化させ、リダンダンシ検出回路活性化信
号ＲＥＤＴＳＴを活性化して、リダンダンシ検出回路３
８を活性化させる。ノーマルセル３１とリダンダンシセ
ル３２からのデータは、Ｉ／Ｏ線を通してデータアンプ
３４まで伝達されるが、データアンプ３４が非活性とな
っているため、メモリセルのデータはデータアンプ３４
からデータバスへ出力されない。
号活性化アドレス信号が活性化され、テスト信号活性化
回路３７が活性化し、ロールコールテスト信号ＲＯＬＬ
Ｃを活性化させる。ロールコールテスト信号ＲＯＬＬＣ
が活性化すると、データアンプ活性化回路３５はデータ
アンプ活性化信号ＤＡＭＰを非活性にして、データアン
プ３４を非活性化させ、リダンダンシ検出回路活性化信
号ＲＥＤＴＳＴを活性化して、リダンダンシ検出回路３
８を活性化させる。ノーマルセル３１とリダンダンシセ
ル３２からのデータは、Ｉ／Ｏ線を通してデータアンプ
３４まで伝達されるが、データアンプ３４が非活性とな
っているため、メモリセルのデータはデータアンプ３４
からデータバスへ出力されない。
【０００７】任意のアドレスでリダンダンシ回路３３が
非活性となっているとき、リダンダンシ回路３３から出
力されるリダンダンシ選択信号ＲＥＤＵＮとノーマルセ
ル非選択信号ＮＯＳＥＬは、非活性となっており、リダ
ンダンシ選択信号ＲＥＤＵＮが入力されるリダンダンシ
検出回路３８は、判定結果出力信号ＲＥＤＲＬＴを非活
性にする。判定結果出力信号ＲＥＤＲＬＴはデータバス
へ接続されており、データバスのデータがデータ出力回
路３６へ入力され、ＤＱピンへ出力される。
非活性となっているとき、リダンダンシ回路３３から出
力されるリダンダンシ選択信号ＲＥＤＵＮとノーマルセ
ル非選択信号ＮＯＳＥＬは、非活性となっており、リダ
ンダンシ選択信号ＲＥＤＵＮが入力されるリダンダンシ
検出回路３８は、判定結果出力信号ＲＥＤＲＬＴを非活
性にする。判定結果出力信号ＲＥＤＲＬＴはデータバス
へ接続されており、データバスのデータがデータ出力回
路３６へ入力され、ＤＱピンへ出力される。
【０００８】任意のアドレスでリダンダンシ回路３３が
活性化されると、リダンダンシ回路３３から出力される
リダンダンシ選択信号ＲＥＤＵＮとノーマルセル非選択
信号ＮＯＳＥＬが活性化され、それぞれリダンダンシセ
ル３２とノーマルセル３１へ入力されるが、データアン
プ３４が非活性となっているためメモリセルのデータが
データバスへ出力されることはない。リダンダンシ選択
信号ＲＥＤＵＮが入力されたリダンダンシ検出回路３８
は判定結果出力信号ＲＥＤＲＬＴを活性化させ、データ
バスへ出力する。データ出力回路３６はデータバスのデ
ータを入力し、ＤＱピンへ出力する。このＤＱピンへ出
力された結果を参照することにより、リダンダンシを使
用しているかいないかが分かる。それには予めリダンダ
ンシを使用していれば、”ハイデータ”出力、使用して
いなければ、”ロウデータ”出力というように回路上で
設定しておく必要がある。
活性化されると、リダンダンシ回路３３から出力される
リダンダンシ選択信号ＲＥＤＵＮとノーマルセル非選択
信号ＮＯＳＥＬが活性化され、それぞれリダンダンシセ
ル３２とノーマルセル３１へ入力されるが、データアン
プ３４が非活性となっているためメモリセルのデータが
データバスへ出力されることはない。リダンダンシ選択
信号ＲＥＤＵＮが入力されたリダンダンシ検出回路３８
は判定結果出力信号ＲＥＤＲＬＴを活性化させ、データ
バスへ出力する。データ出力回路３６はデータバスのデ
ータを入力し、ＤＱピンへ出力する。このＤＱピンへ出
力された結果を参照することにより、リダンダンシを使
用しているかいないかが分かる。それには予めリダンダ
ンシを使用していれば、”ハイデータ”出力、使用して
いなければ、”ロウデータ”出力というように回路上で
設定しておく必要がある。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のロールコールテスト装置では、リダンダンシ
回路３３からのリダンダンシ選択信号ＲＥＤＵＮを受け
て、リダンダンシの使用または未使用を検出するリダン
ダンシ検出回路と、その検出結果を出力する信号などが
必要になり、このため回路や信号線の増加によってチッ
プ面積の拡大を招くという課題があった。
うな従来のロールコールテスト装置では、リダンダンシ
回路３３からのリダンダンシ選択信号ＲＥＤＵＮを受け
て、リダンダンシの使用または未使用を検出するリダン
ダンシ検出回路と、その検出結果を出力する信号などが
必要になり、このため回路や信号線の増加によってチッ
プ面積の拡大を招くという課題があった。
【００１０】この発明は前記課題を解決するものであ
り、リダンダンシ検出回路およびその検出に伴う信号を
必要とせず、リダンダンシ回路にロールコールテスト信
号により、リダンダンシ回路活性化時でもリダンダンシ
選択信号を非選択にする論理を加えて、ロールコールテ
ストを可能にするとともに、回路を集積化する場合に半
導体チップとしてのチップ面積を低減できるロールコー
ルテスト装置を得ることを目的とする。
り、リダンダンシ検出回路およびその検出に伴う信号を
必要とせず、リダンダンシ回路にロールコールテスト信
号により、リダンダンシ回路活性化時でもリダンダンシ
選択信号を非選択にする論理を加えて、ロールコールテ
ストを可能にするとともに、回路を集積化する場合に半
導体チップとしてのチップ面積を低減できるロールコー
ルテスト装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかるロールコールテスト装置は、ノー
マルセルまたはリダンダンシセルの活性化時にこれらの
データを増幅してデータ出力回路へ出力するデータアン
プと、ロールコールテストの有無に関係なく、前記デー
タアンプへデータアンプ活性化信号を出力するデータア
ンプ活性化回路と、前記ロールコールテスト時に活性の
ロールコールテスト信号を出力するテスト信号活性化回
路と、前記テスト信号活性化回路のロールコールテスト
信号が非活性化時、任意のノーマルセルアドレス時に前
記ノーマルセルを活性化させるとともに、前記リダンダ
ンシセルを非活性化させ、一方、任意のリダンダンシセ
ルアドレス時に前記ノーマルセルを非活性化させるとと
もに、前記リダンダンシセルを活性化させ、前記テスト
信号活性化回路のロールコールテスト信号が活性化時
は、任意のノーマルセルアドレス時に前記ノーマルセル
を活性化させるとともに、前記リダンダンシセルを非活
性化させ、一方、任意のリダンダンシセルアドレス時に
前記ノーマルセルを非活性化させ、前記リダンダンシセ
ルをも非活性化させるようにしたものである。
求項１の発明にかかるロールコールテスト装置は、ノー
マルセルまたはリダンダンシセルの活性化時にこれらの
データを増幅してデータ出力回路へ出力するデータアン
プと、ロールコールテストの有無に関係なく、前記デー
タアンプへデータアンプ活性化信号を出力するデータア
ンプ活性化回路と、前記ロールコールテスト時に活性の
ロールコールテスト信号を出力するテスト信号活性化回
路と、前記テスト信号活性化回路のロールコールテスト
信号が非活性化時、任意のノーマルセルアドレス時に前
記ノーマルセルを活性化させるとともに、前記リダンダ
ンシセルを非活性化させ、一方、任意のリダンダンシセ
ルアドレス時に前記ノーマルセルを非活性化させるとと
もに、前記リダンダンシセルを活性化させ、前記テスト
信号活性化回路のロールコールテスト信号が活性化時
は、任意のノーマルセルアドレス時に前記ノーマルセル
を活性化させるとともに、前記リダンダンシセルを非活
性化させ、一方、任意のリダンダンシセルアドレス時に
前記ノーマルセルを非活性化させ、前記リダンダンシセ
ルをも非活性化させるようにしたものである。
【００１２】また、請求項２の発明にかかるロールコー
ルテスト装置は、前記リダンダンシ回路に、任意のリダ
ンダンシセルアドレス信号、および前記テスト信号活性
化回路からの非活性のロールコールテスト信号を入力と
して、リダンダンシ選択信号を出力する第１の論理ゲー
トを設けたものである。
ルテスト装置は、前記リダンダンシ回路に、任意のリダ
ンダンシセルアドレス信号、および前記テスト信号活性
化回路からの非活性のロールコールテスト信号を入力と
して、リダンダンシ選択信号を出力する第１の論理ゲー
トを設けたものである。
【００１３】また、請求項３の発明にかかるロールコー
ルテスト装置は、ノーマルセルまたはリダンダンシセル
の活性化時にこれらのデータを増幅してデータ出力回路
へ出力するデータアンプと、ロールコールテスト時に活
性のロールコールテスト信号を出力するテスト信号活性
化回路と、該テスト信号活性化回路のロールコールテス
ト信号が非活性時にデータアンプ活性化回路を通じて前
記データアンプを活性化させる第２の論理ゲートと、該
テスト信号活性化回路のロールコールテスト信号が非活
性時、前記データアンプを前記第２の論理ゲートを介し
て活性化させ、任意のノーマルセルアドレス時に前記ノ
ーマルセルを活性化させるとともに、前記リダンダンシ
セルを非活性化させ、一方、任意のリダンダンシセルア
ドレス時に前記ノーマルセルを非活性化させるととも
に、前記リダンダンシセルを活性化させ、該テスト信号
活性化回路のロールコールテスト信号が活性時は、任意
のノーマルセルアドレス時に前記ノーマルセルを活性化
させるとともに、前記リダンダンシセルを非活性化さ
せ、前記データアンプを前記第２の論理ゲートを介して
活性化させ、一方、任意のリダンダンシセルアドレス時
に前記ノーマルセルを非活性化させるとともに、前記リ
ダンダンシセルを非活性化させ、前記データアンプを前
記第２の論理ゲートを介して非活性化させるようにした
ものである。
ルテスト装置は、ノーマルセルまたはリダンダンシセル
の活性化時にこれらのデータを増幅してデータ出力回路
へ出力するデータアンプと、ロールコールテスト時に活
性のロールコールテスト信号を出力するテスト信号活性
化回路と、該テスト信号活性化回路のロールコールテス
ト信号が非活性時にデータアンプ活性化回路を通じて前
記データアンプを活性化させる第２の論理ゲートと、該
テスト信号活性化回路のロールコールテスト信号が非活
性時、前記データアンプを前記第２の論理ゲートを介し
て活性化させ、任意のノーマルセルアドレス時に前記ノ
ーマルセルを活性化させるとともに、前記リダンダンシ
セルを非活性化させ、一方、任意のリダンダンシセルア
ドレス時に前記ノーマルセルを非活性化させるととも
に、前記リダンダンシセルを活性化させ、該テスト信号
活性化回路のロールコールテスト信号が活性時は、任意
のノーマルセルアドレス時に前記ノーマルセルを活性化
させるとともに、前記リダンダンシセルを非活性化さ
せ、前記データアンプを前記第２の論理ゲートを介して
活性化させ、一方、任意のリダンダンシセルアドレス時
に前記ノーマルセルを非活性化させるとともに、前記リ
ダンダンシセルを非活性化させ、前記データアンプを前
記第２の論理ゲートを介して非活性化させるようにした
ものである。
【００１４】また、請求項４の発明にかかるロールコー
ルテスト装置は、前記第２の論理ゲートをＮＡＮＤゲー
トとしたものである。
ルテスト装置は、前記第２の論理ゲートをＮＡＮＤゲー
トとしたものである。
【００１５】また、請求項５の発明にかかるロールコー
ルテスト装置は、前記データアンプの誤動作時に、前記
ノーマルセルおよびリダンダンシセルに対し予め任意の
データを保持させておき、そのデータを読み出した際
に、リダンダンシセルへ置換されていないノーマルセル
からは期待値が出力され、一方、リダンダンシセルから
は期待値通りのデータが出力されないことを、メモリテ
スタを用いて判定することにより、リダンダンシが使用
されているか否かを判定するようにしたものである。
ルテスト装置は、前記データアンプの誤動作時に、前記
ノーマルセルおよびリダンダンシセルに対し予め任意の
データを保持させておき、そのデータを読み出した際
に、リダンダンシセルへ置換されていないノーマルセル
からは期待値が出力され、一方、リダンダンシセルから
は期待値通りのデータが出力されないことを、メモリテ
スタを用いて判定することにより、リダンダンシが使用
されているか否かを判定するようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１において、１はノーマルセ
ル、２はリダンダンシセルであり、これらは、ビット
線，Ｉ／Ｏ線を通してデータを増幅してデータバスへ出
力するデータアンプ４に接続されている。また、これら
のノーマルセル１およびリダンダンシセル２は、ロウデ
コーダ，カラムデコーダ，センスアンプ，ワード線，ビ
ット線，ビット線からＩ／Ｏ線へのデータ伝達を制御す
るトランスファーゲート，そのトランスファーゲートを
制御するカラムスイッチを含む。リダンダンシ回路３は
ＦＵＳＥＲＯＭ３Ａにより構成され、このＦＵＳＥＲＯ
Ｍ３Ａに任意のアドレス信号が入力されるとリダンダン
シ回路３からノーマルセル非選択信号およびリダンダン
シ選択信号が出力され、ノーマルセル非選択信号はノー
マルセル１へ、リダンダンシ選択信号はリダンダンシセ
ル２へ入力される。また、リダンダンシ選択信号を出力
する第１の論理ゲートとしての論理ゲートＧ１へは、Ｆ
ＵＳＥＲＯＭ３Ａからの信号とともに、テスト信号活性
化回路７からのロールコールテスト信号が入力される。
テスト信号活性化回路７には任意のテスト信号活性化ア
ドレス信号が入力される。データアンプ４はメモリセル
としてのノーマルセル１およびリダンダンシセル２のデ
ータを増幅し、データバスへ出力する。データ出力回路
６はデータバス上のデータを入力し、ＤＱピンへ出力す
る。データアンプ活性化回路５はデータアンプ４へデー
タアンプ活性化信号を出力する。
図について説明する。図１において、１はノーマルセ
ル、２はリダンダンシセルであり、これらは、ビット
線，Ｉ／Ｏ線を通してデータを増幅してデータバスへ出
力するデータアンプ４に接続されている。また、これら
のノーマルセル１およびリダンダンシセル２は、ロウデ
コーダ，カラムデコーダ，センスアンプ，ワード線，ビ
ット線，ビット線からＩ／Ｏ線へのデータ伝達を制御す
るトランスファーゲート，そのトランスファーゲートを
制御するカラムスイッチを含む。リダンダンシ回路３は
ＦＵＳＥＲＯＭ３Ａにより構成され、このＦＵＳＥＲＯ
Ｍ３Ａに任意のアドレス信号が入力されるとリダンダン
シ回路３からノーマルセル非選択信号およびリダンダン
シ選択信号が出力され、ノーマルセル非選択信号はノー
マルセル１へ、リダンダンシ選択信号はリダンダンシセ
ル２へ入力される。また、リダンダンシ選択信号を出力
する第１の論理ゲートとしての論理ゲートＧ１へは、Ｆ
ＵＳＥＲＯＭ３Ａからの信号とともに、テスト信号活性
化回路７からのロールコールテスト信号が入力される。
テスト信号活性化回路７には任意のテスト信号活性化ア
ドレス信号が入力される。データアンプ４はメモリセル
としてのノーマルセル１およびリダンダンシセル２のデ
ータを増幅し、データバスへ出力する。データ出力回路
６はデータバス上のデータを入力し、ＤＱピンへ出力す
る。データアンプ活性化回路５はデータアンプ４へデー
タアンプ活性化信号を出力する。
【００１７】次に、図２のタイミングチャートを参照し
ながら、動作を説明する。この図２は、通常時（ロール
コールテスト時以外）およびロールコールテスト時のタ
イミングチャートである。通常時およびロールコールテ
スト時は、データアンプ活性化回路５はデータアンプ活
性化信号ＤＡＭＰを活性化し、データアンプ４を活性化
させる。そして、前記通常時には、テスト信号活性化回
路７に入力されている任意のテスト信号活性化アドレス
信号は、非活性となっているため、テスト信号活性化回
路７は非活性となっており、ロールコールテスト信号Ｒ
ＯＬＬＣは非活性となっている。
ながら、動作を説明する。この図２は、通常時（ロール
コールテスト時以外）およびロールコールテスト時のタ
イミングチャートである。通常時およびロールコールテ
スト時は、データアンプ活性化回路５はデータアンプ活
性化信号ＤＡＭＰを活性化し、データアンプ４を活性化
させる。そして、前記通常時には、テスト信号活性化回
路７に入力されている任意のテスト信号活性化アドレス
信号は、非活性となっているため、テスト信号活性化回
路７は非活性となっており、ロールコールテスト信号Ｒ
ＯＬＬＣは非活性となっている。
【００１８】ここで、任意のノーマルセルアドレスの
時、つまりノーマルセル１がリダンダンシセル２へ置換
されていなければ、リダンダンシ回路３は非活性となっ
ており、リダンダンシ回路３から出力されるリダンダン
シ選択信号ＲＥＤＵＮおよびノーマルセル非選択信号Ｎ
ＯＳＥＬは非活性となっている。このため、ノーマルセ
ル１からのデータがビット線，Ｉ／Ｏ線を通してデータ
アンプ４へ伝達され、データアンプ４からデータバスへ
出力され、さらにデータバスのデータを受けてデータ出
力回路６からＤＱピンへ出力される。
時、つまりノーマルセル１がリダンダンシセル２へ置換
されていなければ、リダンダンシ回路３は非活性となっ
ており、リダンダンシ回路３から出力されるリダンダン
シ選択信号ＲＥＤＵＮおよびノーマルセル非選択信号Ｎ
ＯＳＥＬは非活性となっている。このため、ノーマルセ
ル１からのデータがビット線，Ｉ／Ｏ線を通してデータ
アンプ４へ伝達され、データアンプ４からデータバスへ
出力され、さらにデータバスのデータを受けてデータ出
力回路６からＤＱピンへ出力される。
【００１９】一方、任意のアドレスでリダンダンシセル
アドレスが選択されたとき、つまり任意のアドレスでノ
ーマルセル１がリダンダンシセル２へ置換されていると
き、リダンダンシ回路３は活性化し、ＦＵＳＥＲＯＭ３
Ａからリダンダンシセルを選択するための信号が出力さ
れ、次段の論理ゲートＧ１へ入力される。ここで、論理
ゲートＧ１へ入力されているロールコールテスト信号Ｒ
ＯＬＬＣは非活性となっているため、リダンダンシ回路
３からリダンダンシセル２へ入力されているリダンダン
シ選択信号ＲＥＤＵＮが活性化される。また、そのとき
同時にノーマルセル１へ入力されているノーマルセル非
選択信号ＮＯＳＥＬも活性化される。
アドレスが選択されたとき、つまり任意のアドレスでノ
ーマルセル１がリダンダンシセル２へ置換されていると
き、リダンダンシ回路３は活性化し、ＦＵＳＥＲＯＭ３
Ａからリダンダンシセルを選択するための信号が出力さ
れ、次段の論理ゲートＧ１へ入力される。ここで、論理
ゲートＧ１へ入力されているロールコールテスト信号Ｒ
ＯＬＬＣは非活性となっているため、リダンダンシ回路
３からリダンダンシセル２へ入力されているリダンダン
シ選択信号ＲＥＤＵＮが活性化される。また、そのとき
同時にノーマルセル１へ入力されているノーマルセル非
選択信号ＮＯＳＥＬも活性化される。
【００２０】このように、リダンダンシ選択信号ＲＥＤ
ＵＮおよびノーマルセル非選択信号ＮＯＳＥＬが活性化
されると、 ノーマルセル１からのデータはＩ／Ｏ線へ
は伝達されず、リダンダンシセル２からＩ／Ｏ線を通し
てデータアンプ４へ伝達される。そして、データアンプ
４からデータバスへ出力され、データ出力回路６からＤ
Ｑピンへ出力される。このようにしてノーマルセル１と
リダンダンシセル２は制御され、それぞれのデータがＩ
／Ｏ線へ伝達され、データアンプ４からデータバスへ出
力され、さらに、このデータバスを介して、データ出力
回路６からＤＱピンへ出力される。
ＵＮおよびノーマルセル非選択信号ＮＯＳＥＬが活性化
されると、 ノーマルセル１からのデータはＩ／Ｏ線へ
は伝達されず、リダンダンシセル２からＩ／Ｏ線を通し
てデータアンプ４へ伝達される。そして、データアンプ
４からデータバスへ出力され、データ出力回路６からＤ
Ｑピンへ出力される。このようにしてノーマルセル１と
リダンダンシセル２は制御され、それぞれのデータがＩ
／Ｏ線へ伝達され、データアンプ４からデータバスへ出
力され、さらに、このデータバスを介して、データ出力
回路６からＤＱピンへ出力される。
【００２１】一方、ロールコールテスト時には、テスト
信号活性化回路７に入力されている任意のテスト信号活
性化アドレス信号が活性化され、それによりテスト信号
活性化回路７が活性化され、ロールコールテスト信号Ｒ
ＯＬＬＣは活性化される。任意のアドレスでノーマルセ
ルアドレスが選択されたとき、つまりノーマルセル１が
リダンダンシセル２へ置換されていないとき、リダンダ
ンシ回路３は非活性となっており、リダンダンシ回路３
から出力されるリダンダンシ選択信号ＲＥＤＵＮおよび
ノーマルセル非選択信号ＮＯＳＥＬは非活性化される。
このとき通常時と同様にノーマルセル１からのデータが
Ｉ／Ｏ線を通してデータアンプ４へ伝達され、データア
ンプ４からデータバスへ出力され、データバスのデータ
を受けてデータ出力回路６からＤＱピンへ出力される。
信号活性化回路７に入力されている任意のテスト信号活
性化アドレス信号が活性化され、それによりテスト信号
活性化回路７が活性化され、ロールコールテスト信号Ｒ
ＯＬＬＣは活性化される。任意のアドレスでノーマルセ
ルアドレスが選択されたとき、つまりノーマルセル１が
リダンダンシセル２へ置換されていないとき、リダンダ
ンシ回路３は非活性となっており、リダンダンシ回路３
から出力されるリダンダンシ選択信号ＲＥＤＵＮおよび
ノーマルセル非選択信号ＮＯＳＥＬは非活性化される。
このとき通常時と同様にノーマルセル１からのデータが
Ｉ／Ｏ線を通してデータアンプ４へ伝達され、データア
ンプ４からデータバスへ出力され、データバスのデータ
を受けてデータ出力回路６からＤＱピンへ出力される。
【００２２】任意のアドレスでリダンダンシセルアドレ
スが選択されたとき、つまり任意のアドレスでノーマル
セル１がリダンダンシセル２へ置換されているとき、リ
ダンダンシ回路３は活性化し、ＦＵＳＥＲＯＭ３Ａから
リダンダンシセルを選択するための信号が出力され、次
段の論理ゲートＧ１へ入力される。ここで、論理ゲート
Ｇ１に入力されているロールコールテスト信号ＲＯＬＬ
Ｃは活性化されているため、論理ゲートＧ１から出力さ
れるリダンダンシ選択信号ＲＥＤＵＮは非活性化され、
リダンダンシセル２は選択されない。そのため、リダン
ダンシセル２からのデータはＩ／Ｏ線へ伝達されない。
スが選択されたとき、つまり任意のアドレスでノーマル
セル１がリダンダンシセル２へ置換されているとき、リ
ダンダンシ回路３は活性化し、ＦＵＳＥＲＯＭ３Ａから
リダンダンシセルを選択するための信号が出力され、次
段の論理ゲートＧ１へ入力される。ここで、論理ゲート
Ｇ１に入力されているロールコールテスト信号ＲＯＬＬ
Ｃは活性化されているため、論理ゲートＧ１から出力さ
れるリダンダンシ選択信号ＲＥＤＵＮは非活性化され、
リダンダンシセル２は選択されない。そのため、リダン
ダンシセル２からのデータはＩ／Ｏ線へ伝達されない。
【００２３】また、このときリダンダンシ回路３から出
力されるノーマルセル非選択信号ＮＯＳＥＬは活性化さ
れているため、ノーマルセル１も選択されず、ノーマル
セル１からもデータはＩ／Ｏ線へ伝達されない。その結
果、ノーマルセル１およびリダンダンシセル２どちらか
らもデータがＩ／Ｏ線へ伝達されず、データアンプ４へ
も伝達されないので、データアンプ４はデータバスへは
何も出力しない。よって、データ出力回路６もＤＱピン
へは確定したデータを出力しない。
力されるノーマルセル非選択信号ＮＯＳＥＬは活性化さ
れているため、ノーマルセル１も選択されず、ノーマル
セル１からもデータはＩ／Ｏ線へ伝達されない。その結
果、ノーマルセル１およびリダンダンシセル２どちらか
らもデータがＩ／Ｏ線へ伝達されず、データアンプ４へ
も伝達されないので、データアンプ４はデータバスへは
何も出力しない。よって、データ出力回路６もＤＱピン
へは確定したデータを出力しない。
【００２４】しかし、もし、ここでデータアンプ４が何
のデータも無いはずのＩ／Ｏ線により誤動作を起こした
場合、データアンプ４からデータバスへ何らかのデータ
が出力され、それを受けてデータ出力回路６からもＤＱ
ピンへ何らかのデータが出力される。その時、ＤＱピン
から出力された結果からは、リダンダンシが使用されて
いるか否か判定できない。この場合のリダンダンシの使
用判定方法を説明する。まず、ロールコールテスト時、
予め全メモリセルに対して任意のデータ（ハイデータま
たはロウデータ）を保持させておく。次に、そのデータ
を読み出した際、リダンダンシセル２へ置換されていな
いノーマルセル１からは、期待値通りのデータがＤＱピ
ンへ出力される。
のデータも無いはずのＩ／Ｏ線により誤動作を起こした
場合、データアンプ４からデータバスへ何らかのデータ
が出力され、それを受けてデータ出力回路６からもＤＱ
ピンへ何らかのデータが出力される。その時、ＤＱピン
から出力された結果からは、リダンダンシが使用されて
いるか否か判定できない。この場合のリダンダンシの使
用判定方法を説明する。まず、ロールコールテスト時、
予め全メモリセルに対して任意のデータ（ハイデータま
たはロウデータ）を保持させておく。次に、そのデータ
を読み出した際、リダンダンシセル２へ置換されていな
いノーマルセル１からは、期待値通りのデータがＤＱピ
ンへ出力される。
【００２５】しかし、リダンダンシセル２へ置換されて
いる場合は、強制的にリダンダンシセル２へアクセスさ
れないため、リダンダンシセル２からは期待値通りのデ
ータが出力されない。それを図３および図４に示すよう
なメモリテスタ１１を用いて判定し、メモリテスタ１１
のフェイル・ビット・マップ・システム１２（メモリチ
ップのアドレス空間上において、どこのアドレスのメモ
リセルが不良であるかなどを解析するシステム）を調べ
ることにより、不良となっているアドレスのメモリセル
がリダンダンシを使用していると確認できる。なお、前
記の図３は任意のロウアドレスが置換されている場合の
フェイルビットマップ図であり、図４は任意のカラムア
ドレスが置換されている場合のフェイルビットマップ図
である。
いる場合は、強制的にリダンダンシセル２へアクセスさ
れないため、リダンダンシセル２からは期待値通りのデ
ータが出力されない。それを図３および図４に示すよう
なメモリテスタ１１を用いて判定し、メモリテスタ１１
のフェイル・ビット・マップ・システム１２（メモリチ
ップのアドレス空間上において、どこのアドレスのメモ
リセルが不良であるかなどを解析するシステム）を調べ
ることにより、不良となっているアドレスのメモリセル
がリダンダンシを使用していると確認できる。なお、前
記の図３は任意のロウアドレスが置換されている場合の
フェイルビットマップ図であり、図４は任意のカラムア
ドレスが置換されている場合のフェイルビットマップ図
である。
【００２６】このように、この発明では、従来のような
リダンダンシ使用，未使用判定用のリダンダンシ検出回
路やリダンダンシ使用判定結果信号を使用せずに、リダ
ンダンシの使用，未使用が判定できるほか、リダンダン
シ検出回路の省略などによって、チップ面積を低減でき
ることとなる。
リダンダンシ使用，未使用判定用のリダンダンシ検出回
路やリダンダンシ使用判定結果信号を使用せずに、リダ
ンダンシの使用，未使用が判定できるほか、リダンダン
シ検出回路の省略などによって、チップ面積を低減でき
ることとなる。
【００２７】図５はこの発明の実施の他の形態を示す。
これについて説明すると、メモリセル部にはノーマルセ
ル２１とリダンダンシセル２２があり、それぞれのメモ
リセルからビット線，Ｉ／Ｏ線を通して、メモリセルの
データを増幅してデータバスへ出力するデータアンプ２
４に接続されている。データアンプ２４はメモリセルの
データを増幅し、データバスへ出力する。データ出力回
路２６はデータバス上のデータを入力し、ＤＱピンへ出
力する。データアンプ活性化回路２５には、テスト信号
活性化回路２７からのロールコールのテスト信号と、リ
ダンダンシ回路２３からのリダンダンシ選択信号を入力
として動作する第２の論理ゲートとしてのＮＡＮＤゲー
トＧ２が設けられており、そのＮＡＮＤゲートＧ２の出
力はデータアンプ活性化回路２５へ入力され、データア
ンプ活性化回路２５はデータアンプ２４へデータアンプ
活性化信号を出力している。テスト信号活性化回路２７
へは任意のテスト信号活性化アドレス信号が入力されて
いる。
これについて説明すると、メモリセル部にはノーマルセ
ル２１とリダンダンシセル２２があり、それぞれのメモ
リセルからビット線，Ｉ／Ｏ線を通して、メモリセルの
データを増幅してデータバスへ出力するデータアンプ２
４に接続されている。データアンプ２４はメモリセルの
データを増幅し、データバスへ出力する。データ出力回
路２６はデータバス上のデータを入力し、ＤＱピンへ出
力する。データアンプ活性化回路２５には、テスト信号
活性化回路２７からのロールコールのテスト信号と、リ
ダンダンシ回路２３からのリダンダンシ選択信号を入力
として動作する第２の論理ゲートとしてのＮＡＮＤゲー
トＧ２が設けられており、そのＮＡＮＤゲートＧ２の出
力はデータアンプ活性化回路２５へ入力され、データア
ンプ活性化回路２５はデータアンプ２４へデータアンプ
活性化信号を出力している。テスト信号活性化回路２７
へは任意のテスト信号活性化アドレス信号が入力されて
いる。
【００２８】また、リダンダンシ回路２３はＦＵＳＥＲ
ＯＭ３Ａにより構成されており、ＦＵＳＥＲＯＭ３Ａに
は任意のアドレス信号が入力される。リダンダンシ回路
２３からリダンダンシ選択信号とノーマルセル非選択信
号が出力されており、前者はリダンダンシセル２２とデ
ータアンプ活性化回路２５へ入力され、後者はノーマル
セル２１へ入力されている。ここでは、図１に示したリ
ダンダンシ回路３における論理ゲートＧ１を削除し、直
接リダンダンシ選択信号を出力し、リダンダンシセル２
２およびデータアンプ活性化回路２５へ入力させる。ま
た、テスト信号活性化回路２７からのロールコールテス
ト信号を、前記ＮＡＮＤゲートＧ２を介してデータアン
プ活性化回路２５へ入力している。
ＯＭ３Ａにより構成されており、ＦＵＳＥＲＯＭ３Ａに
は任意のアドレス信号が入力される。リダンダンシ回路
２３からリダンダンシ選択信号とノーマルセル非選択信
号が出力されており、前者はリダンダンシセル２２とデ
ータアンプ活性化回路２５へ入力され、後者はノーマル
セル２１へ入力されている。ここでは、図１に示したリ
ダンダンシ回路３における論理ゲートＧ１を削除し、直
接リダンダンシ選択信号を出力し、リダンダンシセル２
２およびデータアンプ活性化回路２５へ入力させる。ま
た、テスト信号活性化回路２７からのロールコールテス
ト信号を、前記ＮＡＮＤゲートＧ２を介してデータアン
プ活性化回路２５へ入力している。
【００２９】次にこの実施の他の形態の動作を、図６に
示すタイミングチャートを参照しながら説明する。ま
ず、ロールコールテスト時以外の通常時は、上述したよ
うにロールコールテスト信号ＲＯＬＬＣは非活性となっ
ている。ここで、データアンプ活性化回路２５のＮＡＮ
ＤゲートＧ２には、リダンダンシ選択信号とロールコー
ルテスト信号が入力されているが、ロールコールテスト
信号は非活性となっているため、リダンダンシ選択信号
が活性化してもＮＡＮＤゲートＧ２の出力は”ハイレベ
ル”となり、データアンプ活性化回路２５を活性化させ
る。そのためデータアンプ活性化回路２５の出力信号の
データアンプ活性化信号ＤＡＭＰは活性化している。そ
して、任意のアドレスにおいてノーマルセル２１および
リダンダンシセル２２からのデータが、Ｉ／Ｏ線、デー
タアンプ２４、データバス、データ出力回路２６を通し
てＤＱピンへ出力される。
示すタイミングチャートを参照しながら説明する。ま
ず、ロールコールテスト時以外の通常時は、上述したよ
うにロールコールテスト信号ＲＯＬＬＣは非活性となっ
ている。ここで、データアンプ活性化回路２５のＮＡＮ
ＤゲートＧ２には、リダンダンシ選択信号とロールコー
ルテスト信号が入力されているが、ロールコールテスト
信号は非活性となっているため、リダンダンシ選択信号
が活性化してもＮＡＮＤゲートＧ２の出力は”ハイレベ
ル”となり、データアンプ活性化回路２５を活性化させ
る。そのためデータアンプ活性化回路２５の出力信号の
データアンプ活性化信号ＤＡＭＰは活性化している。そ
して、任意のアドレスにおいてノーマルセル２１および
リダンダンシセル２２からのデータが、Ｉ／Ｏ線、デー
タアンプ２４、データバス、データ出力回路２６を通し
てＤＱピンへ出力される。
【００３０】一方、ロールコールテスト時には、ロール
コールテスト信号ＲＯＬＬＣは活性化し、データアンプ
活性化回路２５のＮＡＮＤゲートＧ２へ入力される。任
意のアドレスでリダンダンシ回路２３が非活性となって
いれば、リダンダンシ選択信号ＲＥＤＵＮおよびノーマ
ルセル非選択信号ＮＯＳＥＬは非活性となっているの
で、リダンダンシ選択信号が入力されるデータアンプ活
性化回路２５のＮＡＮＤゲートＧ２の出力は”ハイレベ
ル”となり、データアンプ活性化回路２５を活性化さ
せ、データアンプ活性化信号を活性化させる。そのた
め、ノーマルセル２１からのデータがＩ／Ｏ線，データ
アンプ２４，データバス，データ出力回路２６を通して
ＤＱピンへ出力される。
コールテスト信号ＲＯＬＬＣは活性化し、データアンプ
活性化回路２５のＮＡＮＤゲートＧ２へ入力される。任
意のアドレスでリダンダンシ回路２３が非活性となって
いれば、リダンダンシ選択信号ＲＥＤＵＮおよびノーマ
ルセル非選択信号ＮＯＳＥＬは非活性となっているの
で、リダンダンシ選択信号が入力されるデータアンプ活
性化回路２５のＮＡＮＤゲートＧ２の出力は”ハイレベ
ル”となり、データアンプ活性化回路２５を活性化さ
せ、データアンプ活性化信号を活性化させる。そのた
め、ノーマルセル２１からのデータがＩ／Ｏ線，データ
アンプ２４，データバス，データ出力回路２６を通して
ＤＱピンへ出力される。
【００３１】任意のアドレスでリダンダンシ回路２３が
活性化されると、リダンダンシ選択信号ＲＥＤＵＮおよ
びノーマルセル非選択信号ＮＯＳＥＬは活性化される。
活性化しているリダンダンシ選択信号はデータアンプ活
性化回路２５のＮＡＮＤゲートＧ２へ入力されるが、こ
のとき、その他に入力されているテスト信号も活性化し
ているため、ＮＡＮＤゲートＧ２の出力は”ロウレベ
ル”となり、データアンプ活性化回路２５を非活性化
し、データアンプ活性化信号ＤＡＭＰを非活性化させ
る。そのため、データアンプ２４は非活性となる。ま
た、リダンダンシ選択信号ＲＥＤＵＮおよびノーマルセ
ル非選択信号ＮＯＳＥＬは活性化されているため、リダ
ンダンシセル２２のデータがＩ／Ｏ線を通してデータア
ンプ２４へ伝達されるが、データアンプ２４は非活性と
なっているため、データアンプ２４からデータバスへは
データが出力されない。その結果、データ出力回路２６
からも確定したデータがＤＱピンへ出力されない。な
お、リダンダンシ使用，未使用判定方法については、図
３，図４に示したメモリテスタ１１のフェイル・ビット
・マップ・システムを用いて確認できる。
活性化されると、リダンダンシ選択信号ＲＥＤＵＮおよ
びノーマルセル非選択信号ＮＯＳＥＬは活性化される。
活性化しているリダンダンシ選択信号はデータアンプ活
性化回路２５のＮＡＮＤゲートＧ２へ入力されるが、こ
のとき、その他に入力されているテスト信号も活性化し
ているため、ＮＡＮＤゲートＧ２の出力は”ロウレベ
ル”となり、データアンプ活性化回路２５を非活性化
し、データアンプ活性化信号ＤＡＭＰを非活性化させ
る。そのため、データアンプ２４は非活性となる。ま
た、リダンダンシ選択信号ＲＥＤＵＮおよびノーマルセ
ル非選択信号ＮＯＳＥＬは活性化されているため、リダ
ンダンシセル２２のデータがＩ／Ｏ線を通してデータア
ンプ２４へ伝達されるが、データアンプ２４は非活性と
なっているため、データアンプ２４からデータバスへは
データが出力されない。その結果、データ出力回路２６
からも確定したデータがＤＱピンへ出力されない。な
お、リダンダンシ使用，未使用判定方法については、図
３，図４に示したメモリテスタ１１のフェイル・ビット
・マップ・システムを用いて確認できる。
【００３２】そして、この実施の他の形態では、ロール
コールテスト時、リダンダンシ回路３が活性化したとき
リダンダンシ選択信号を活性化させ、リダンダンシセル
２２からのデータをＩ／Ｏ線まで伝達できるが、データ
アンプ活性化回路２５へ入力されているリダンダンシ選
択信号およびテスト信号によりデータアンプ活性化回路
２５が非活性化され、それによりデータアンプ２４も非
活性化されているので、データアンプ２４からデータバ
スへ出力されない。このようにリダンダンシ選択時およ
びリダンダンシ非選択時であっても、メモリセル部に対
してはアクセスはなされ、それ以降でリダンダンシセル
２２からのデータを出力させないようにしていることを
特徴としている。また、ロールコールテスト時およびリ
ダンダンシ選択時、データアンプ活性化回路２５および
データアンプ２４が非活性となっているため、それに要
する電流削減の効果が得られる。
コールテスト時、リダンダンシ回路３が活性化したとき
リダンダンシ選択信号を活性化させ、リダンダンシセル
２２からのデータをＩ／Ｏ線まで伝達できるが、データ
アンプ活性化回路２５へ入力されているリダンダンシ選
択信号およびテスト信号によりデータアンプ活性化回路
２５が非活性化され、それによりデータアンプ２４も非
活性化されているので、データアンプ２４からデータバ
スへ出力されない。このようにリダンダンシ選択時およ
びリダンダンシ非選択時であっても、メモリセル部に対
してはアクセスはなされ、それ以降でリダンダンシセル
２２からのデータを出力させないようにしていることを
特徴としている。また、ロールコールテスト時およびリ
ダンダンシ選択時、データアンプ活性化回路２５および
データアンプ２４が非活性となっているため、それに要
する電流削減の効果が得られる。
【００３３】
【発明の効果】以上のように、この発明によれば、前記
テスト信号活性化回路のロールコールテスト信号が非活
性時、リダンダンシ回路に、任意のノーマルアドレス時
にノーマルセルを活性化させるとともに、リダンダンシ
セルを非活性化し、一方、任意のリダンダンシセルアド
レス時に前記ノーマルセルを非活性化させるとともに、
リダンダンシセルを活性化させ、前記テスト信号活性化
回路のロールコールテスト信号が活性化時は、リダンダ
ンシ回路に、任意のノーマルセルアドレス時にノーマル
セルを活性化させるとともに、リダンダンシセルを非活
性化し、一方、任意のリダンダンシセルアドレス時に前
記ノーマルセルを非活性化させるとともに、、リダンダ
ンシセルをも非活性化させるように構成したので、リダ
ンダンシ検出回路およびその検出に伴う信号が不必要と
なり、リダンダンシ回路に、ロールコールテスト信号に
よって、リダンダンシ回路活性化時でもリダンダンシ選
択信号を非選択にする論理を加えて、ロールコールテス
トを可能にするとともに、チップ面積を低減でき、従っ
て、構成の小形化およびローコスト化を実現できるとい
う効果が得られる。
テスト信号活性化回路のロールコールテスト信号が非活
性時、リダンダンシ回路に、任意のノーマルアドレス時
にノーマルセルを活性化させるとともに、リダンダンシ
セルを非活性化し、一方、任意のリダンダンシセルアド
レス時に前記ノーマルセルを非活性化させるとともに、
リダンダンシセルを活性化させ、前記テスト信号活性化
回路のロールコールテスト信号が活性化時は、リダンダ
ンシ回路に、任意のノーマルセルアドレス時にノーマル
セルを活性化させるとともに、リダンダンシセルを非活
性化し、一方、任意のリダンダンシセルアドレス時に前
記ノーマルセルを非活性化させるとともに、、リダンダ
ンシセルをも非活性化させるように構成したので、リダ
ンダンシ検出回路およびその検出に伴う信号が不必要と
なり、リダンダンシ回路に、ロールコールテスト信号に
よって、リダンダンシ回路活性化時でもリダンダンシ選
択信号を非選択にする論理を加えて、ロールコールテス
トを可能にするとともに、チップ面積を低減でき、従っ
て、構成の小形化およびローコスト化を実現できるとい
う効果が得られる。
【図１】 この発明の実施の一形態によるロールコール
テスト装置を示すブロック図である。
テスト装置を示すブロック図である。
【図２】 図１におけるブロック各部のデータを示すタ
イミングチャートである。
イミングチャートである。
【図３】 図１におけるデータアンプ誤動作時のリダン
ダンシ使用判定方法を示すフェイルビットマップ図であ
る。
ダンシ使用判定方法を示すフェイルビットマップ図であ
る。
【図４】 図１におけるデータアンプ誤動作時のリダン
ダンシ使用判定方法を示す他のフェイルビットマップ図
である。
ダンシ使用判定方法を示す他のフェイルビットマップ図
である。
【図５】 この発明の実施の他の形態によるロールコー
ルテスト装置を示すブロック図である。
ルテスト装置を示すブロック図である。
【図６】 図５におけるブロック各部のデータを示すタ
イミングチャートである。
イミングチャートである。
【図７】 従来のロールコールテスト装置を示すブロッ
ク図である。
ク図である。
【図８】 図７におけるブロック各部のデータを示すタ
イミングチャートである。
イミングチャートである。
１，２１ ノーマルセル ２，２２ リダンダンシセル ３，２３ リダンダンシ回路 ３Ａ ＦＵＳＥＲＯＭ（フューズ群を有する置換アドレ
ス設定回路） ４，２４ データアンプ ５，２５ データアンプ活性化回路 ６，２６ データ出力回路 ７，２７ テスト信号活性化回路 Ｇ１ 論理ゲート（第１の論理ゲート） Ｇ２ ＮＡＮＤゲート（第２の論理ゲート） １１ メモリテスタ
ス設定回路） ４，２４ データアンプ ５，２５ データアンプ活性化回路 ６，２６ データ出力回路 ７，２７ テスト信号活性化回路 Ｇ１ 論理ゲート（第１の論理ゲート） Ｇ２ ＮＡＮＤゲート（第２の論理ゲート） １１ メモリテスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−146196（ＪＰ，Ａ) 特開 平３−228299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (5)
- 【請求項１】 ノーマルセルまたはリダンダンシセルの
活性化時にこれらのデータを増幅してデータ出力回路へ
出力するデータアンプと、 ロールコールテストの有無に関係なく、前記データアン
プへデータアンプ活性化信号を出力するデータアンプ活
性化回路と、 前記ロールコールテスト時に活性のロールコールテスト
信号を出力するテスト信号活性化回路と、 前記テスト信号活性化回路のロールコールテスト信号が
非活性化時、任意のノーマルセルアドレス時に前記ノー
マルセルを活性化するとともに、前記リダンダンシセル
を非活性化し、一方、任意のリダンダンシセルアドレス
時に前記ノーマルセルを非活性化するとともに、前記リ
ダンダンシセルを活性化し、前記テスト信号活性化回路
のロールコールテスト信号が活性化時は、任意のノーマ
ルセルアドレス時に前記ノーマルセルを活性化するとと
もに、前記リダンダンシセルを非活性化し、一方、任意
のリダンダンシセルアドレス時に前記ノーマルセルを非
活性化し、前記リダンダンシセルをも非活性化するリダ
ンダンシ回路とを備えたことを特徴とするロールコール
テスト装置。 - 【請求項２】 前記リダンダンシ回路には、任意のリダ
ンダンシセルアドレス信号、および前記テスト信号活性
化回路からの非活性のロールコールテスト信号を入力と
して、リダンダンシ選択信号を出力する第１の論理ゲー
トが設けられていることを特徴とする請求項１に記載の
ロールコールテスト装置。 - 【請求項３】 ノーマルセルまたはリダンダンシセルの
活性化時にこれらのデータを増幅してデータ出力回路へ
出力するデータアンプと、 ロールコールテスト時に活性のロールコールテスト信号
を出力するテスト信号活性化回路と、 該テスト信号活性化回路のロールコールテスト信号が非
活性時にデータアンプ活性化回路を通じて前記データア
ンプを活性化させる第２の論理ゲートと、 該テスト信号活性化回路のロールコールテスト信号が非
活性時、前記データアンプを前記第２の論理ゲートを介
して活性化し、任意のノーマルセルアドレス時に前記ノ
ーマルセルを活性化するとともに、前記リダンダンシセ
ルを非活性化し、一方、任意のリダンダンシセルアドレ
ス時に前記ノーマルセルを非活性化するとともに、前記
リダンダンシセルを活性化し、該テスト信号活性化回路
のロールコールテスト信号が活性時は、任意のノーマル
セルアドレス時に前記ノーマルセルを活性化するととも
に、前記リダンダンシセルを非活性化し、前記データア
ンプを前記第２の論理ゲートを介して活性化し、一方、
任意のリダンダンシセルアドレス時に前記ノーマルセル
を非活性化するとともに、前記リダンダンシセルを非活
性化し、前記データアンプを前記第２の論理ゲートを介
して非活性化するリダンダンシ回路とを備えたことを特
徴とするロールコールテスト装置。 - 【請求項４】 前記第２の論理ゲートがＮＡＮＤゲート
であることを特徴とする請求項３に記載のロールコール
テスト装置。 - 【請求項５】 前記データアンプの誤動作時に、前記ノ
ーマルセルおよびリダンダンシセルに対し予め任意のデ
ータを保持させておき、そのデータを読み出した際に、
リダンダンシセルへ置換されていないノーマルセルから
は期待値が出力され、一方、リダンダンシセルからは期
待値通りのデータが出力されないことを、メモリテスタ
を用いて判定することにより、リダンダンシが使用され
ているか否かを判定することを特徴とする請求項１また
は請求項２に記載のロールコールテスト装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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