Hintergrund der Erfindung
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Die vorliegende Erfindung betrifft eine
Halbleiterspeichervorrichtung und insbesondere eine Verbesserung in einer
Datenausgangsschaltung einer
Direktzugriffsspeichervorrichtung, in welcher eine Testschaltung eingebaut ist.
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Wie allgemein als Stand der Technik bekannt ist, muß eine
Halbleiterspeichervorrichtung eine Speicherzelle haben, die
korrekt logisch "1" oder "0" speichert, was für Daten
indikativ ist, und eine Daten-Lese-/Schreib-Schaltung haben,
die für das Lesen und Schreiben von Daten aus der gewählten
Speicherzelle oder in diese, korrekt arbeitet. Es ist daher
erforderlich, die Speichervorrichtung zu überprüfen, um den
korrekten Betrieb jeder Speicherzelle und der Daten-Lese-
/Schreib-Schaltung sicherzustellen. Um die Testoperation zu
erleichtern, ist im allgemeinen in die Speichervorrichtung
eine Testschaltung eingebaut.
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In Fig. 1 hat eine Speichervorrichtung 100 gemäß dem Stand
der Technik erste und zweite Speicherzellenarrays 6 bis 1
und 6 bis 2. Jedes der Zellenarrays 6 bis 1 und 6 bis 2 hat
einen solchen Schaltungsaufbau, wie er in der Fig. 2
gezeigt ist. Das Speicherzellenarray 6 hat insbesondere zwei
Paare Daten-Eingangs-/Ausgangs-Leitungen Ioi, und Ioj,
, eine Vielzahl von Spaltenschaltern YSW, eine Vielzahl
von Leseverstärkern SA und einen Speicherzellenteil MC. Der
Speicherzellenteil MC hat eine Vielzahl von Wortleitungen
WL, eine Vielzahl von Bitleitungspaaren TL und DL und eine
Vielzahl von Speicherzellen, die jeweils an einem anderen
Schnittpunkt von Wort und Bitleitungen angeordnet sind. Da
diese Speicherschaltung allgemein bekannt ist, wird deren
weitere Beschreibung weggelassen.
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Wiederum bezugnehmend auf Fig. 1 sind die Daten-Eingangs-
Ausgangs-Leitungspaare (Io0, ) bis (Io3, ) aus dem
Speicherzellenarray 6 jeweils an die Datenverstärker DR0
bis DR3 angeschlossen. Datenverstärker DR0 bis DR3 sind
ihrerseits jeweils an die Datenbusleitungen RWB0-RW3
angeschlossen. Zwischen die Datenbusleitungen RWB und einen
Ausgangsanschluß DOUT ist eine Ausgangsschaltung 9
geschaltet. Obwohl nicht dargestellt, hat die Speichervorrichtung
100 ferner eine Adressen-Puffer-/Dekodier-Schaltung sowie
eine Daten-Schreibschaltung, wie allgemein bekannt.
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Die so aufgebaute Speichervorrichtung 100 führt in einem
Normalbetrieb Datenlese- und Schreib-Operationen an einer
Speicherzelle in einem ausgewählten Array 6 durch. Wie
vorstehend erwähnt ist es erforderlich, eine
Schaltungsoperation zu überprüfen. Zu diesem Zweck wird ein Testdatum in
eine gewählte Speicherzelle eingeschrieben und dann wird
das in dieser Speicherzelle gespeicherte Datum aus dieser
ausgelesen. Wenn die Testdaten-Schreiboperation Zelle für
Zelle durchgeführt würde, würde es hierbei eine relativ
lange Zeitspanne benötigen. Daher ist die
Speichervorrichtung 100 so aufgebaut, daß eine Vielzahl von Speicherzellen
gleichzeitig mit den gleichen Daten in einem
Testoperationsmodus gewählt und beschrieben werden. Ferner ist ein
Ausgangsanschluß DOUT vorgesehen und daher ist es
unmöglich, Daten aus den gewählten zwei oder mehr Speicherzellen
simultan herauszulesen. Demgemäß ist die Ausgangsschaltung
9 mit einer Komparatorschaltung versehen, um die aus den
zwei oder mehr gewählten Speicherzellen herausgelesenen
Daten zu vergleichen, und die Vergleichsergebnisdaten werden
an dem Anschluß DOUT ausgegeben. Bei dieser Speichervorrichtung
100 werden in einem Testmodus zwei Speicherzellen
in jedem Zellenarray 6, d. h. vier Speicherzellen insgesamt,
simultan gewählt. Darüberhinaus unterstützt diese
Speichervorrichtung 100 ferner einen solchen weiteren Testmodus,
bei dem eine Speicherzelle in jedem der Zellenarrayblöcke
6, d. h. zwei Speicherzellen insgesamt, simultan gewählt
werden. In der folgenden Beschreibung wird der zuerst
genannte Testmodus als erster Testmodus und der zuletzt
genannte Testmodus als zweiter Testmodus bezeichnet.
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Wenn ein Normalmodus als eine Leseoperation durch den hohen
Pegel des Testsignals und (Fig. 3) bezeichnet ist,
nimmt eines der Spaltenwählsignale YiTiN, YiTjN, YiNjT und
YiTjT durch eine Adressdekodierschaltung ASG, die NAND-
Gates G14 bis G12 und Inverter I15-I21 aufweist, einen
aktiven hohen Pegel ein, und die übrigen Spaltenwählsignale
nehmen den niedrigen Pegel ein. Daraus folgt, daß einer der
Datenverstärker DA0 - DA3 durch den entsprechenden hohen
Pegel des Spaltenwählsignals aktiviert wird, um auf Daten
zu antworten, die an dem entsprechenden Datenleitungspaar
Io1, erscheinen. Der aktivierte Datenverstärker DA
gibt dann auf den entsprechenden Datenbus RWB logisch "1"
oder "0" aus, was die Daten anzeigt, die diesem zugeführt
sind. In dem normalen Datenlesemodus werden die Daten, die
durch den aktivierten Datenverstärker DA ausgegeben werden,
auf einen Eingangsknoten RD über einen entsprechenden
Inverter der Inverter I0 bis I3 transferiert und eines der
Transfer-Gates TG0 bis TG3 wird aktiviert oder geschaltet,
das durch die Schaltsteuersignale SW0-SW3 gesteuert wird,
die durch einen Schaltsignalgenerator SSG1 (Fig. 5) erzeugt
werden, welcher NAND-Gates G24 - G27, Inverter I23-I29
und NOR-Gates G28 und G29 aufweist. Die Daten auf dem
gewählten Datenbus RWBS werden ferner über das entsprechende
eine Transfergate der Transfergates TG4, TG7, die durch die
Schaltsignale SW0, SW3 gesteuert werden, auf einen
Eingangsknoten transferiert. Die Eingangsknoten RD und
sind mit einem Eingangsende der NOR-Gates G8 bzw. G9 verbunden,
von denen jedes Gate das andere Eingangsende
gemeinsam an das Ausgangsende eines NAND-Gates G7 gekoppelt
hat. Dieses Gate G7 gibt den niedrigen Pegel zu einem
Zeitpunkt des Treibens des Datenanschlusses DOUT aus. Wenn
angenommen wird, daß die Daten, die durch den aktivierten
Datenverstärker DA ausgegeben werden, den hohen Pegel
einnehmen, werden die Eingangsknoten RD und auf den niedrigen
bzw. hohen Pegel geändert, um einen p-Kanal-MOS-Transistor
PO1 einzuschalten und einen n-Kanal-MOS-Transistor TO2
abzuschalten. Der Ausgangsanschluß DOUT ist somit auf den
hohen Pegel getrieben.
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In einem normalen Daten-Schreibmodus werden die beiden
Transistoren TO1 und TO2 auf dem nichtleitenden Zustand
gehalten, um den Ausgangsanschluß DOUT in eine hohe Impedanz
zu bringen. Andererseits wird die Daten-Schreibschaltung
(nicht dargestellt) aktiviert, um ein Datum in eine
ausgewählte eine Zelle der Speicherzellen einzuschreiben.
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Wenn das Testsignal auf den aktiven niedrigen Pegel
geändert wird, während das Testsignal auf dem hohen
Pegel gehalten wird, ist der erste Testmodus bezeichnet. In
diesem Modus werden vier Speicherzellen wie vorstehend
angegeben gewählt und die Testdaten werden als erstes in
diesen gespeichert. Danach wird die Vorrichtung in einen
Lesemodus gebracht, wodurch alle Datenverstärker DA0-DA3
aktiviert sind, weil alle Wählsignale YiTiN, YiTjN, YiNjT
und YiTjT den hohen Pegel erlangen. Zu diesem Zeitpunkt
sind die Transfergates TG0-TG7 und TG10-TG13 geschlossen,
während die Transfergates TG8 und TG9 geöffnet werden.
Demgemäß werden die entsprechenden Daten, die aus den
gewählten Speicherzellen herausgelesen worden sind, und die über
die Datenverstärker DA auf den Datenbus RWB transferiert
worden sind, einem NOR-Gate G1 und weiter einem NAND-Gate
G2 zugeführt, deren Ausgänge ihrerseits an die Knoten RD
und transferiert werden. Wenn die gewählten vier
Speicherzellen die Testdaten "1" korrekt gespeichert haben und
die Datenleseschaltung dieselben aus diesen korrekt
herausgelesen hat, wird nur der Transistor TO1 eingeschaltet, um
den Ausgangsanschluß DOUT auf den hohen Pegel zu treiben.
Für den Fall, daß die Testdaten "0" sind, wird der
Transistor TO2 eingeschaltet, um den Anschluß DOUT auf den
niedrigen Pegel zu treiben. Wenn in der Schaltung ein defekter
Teil vorhanden ist, existiert die Operation, daß auf
wenigstens einen Datenbus RWB ein solches Datum tranferiert
wird, das sich von den übrigen Daten unterscheidet, das
Gate G1 gibt jedoch den niedrigen Pegel aus, während das Gate
G2 den hohen Pegel ausgibt. Aus diesem Grund werden beide
Transistoren TO1 und TO2 auf dem nichtleitfähigen Zustand
gehalten, um den Ausgangsanschluß DOUT in einen hohen
Impedanzzustand zu bringen. Somit werden vier Testbitdaten
miteinander in der Vorrichtung 100 verglichen und das
Vergleichsresultatdatum wird an dem Anschluß DOUT als logisch
"1" oder "0" oder als ein hoher Impedanzzustand ausgegeben.
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Der zweite Testmodus ist durch den niederen Pegel des
Testsignals und den hohen Pegel des Signals
bezeichnet. Dabei werden durch ein Adressignal YPiT wie in der Fig.
3 gezeigt, zwei Datenverstärker DA0 und DA2 oder DA1 und
DA3 aktiviert. Wenn ein Adressignal YPiT auf einem hohen
Pegel ist, werden die Datenverstärker DA0 und DA2 durch die
Spaltenadressignale YiNjN und YiNjT aktiviert. Für den
Fall, daß das Adressignal YPiT auf dem niedrigen Pegel ist,
werden andererseits die Datenverstärker DA1 und DA3
aktiviert. Auf die gleiche Art und Weise wie unter Bezugnahme
auf den ersten Testmodus beschrieben, werden zwei Bitdaten,
die aus den gewählten zwei Speicherzellen herausgelesen
worden sind, in der Ausgangsschaltung 9 unter Verwendung
der Gates G3-G6 und G8 und G9 verglichen, um das
Vergleichsergebnisdatum auszugeben.
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Wie aus der vorstehenden Beschreibung hervorgeht
unterscheidet sich der Zugriffspfad im Testmodus von demjenigen
im Normalmodus. Aus diesem Grund kann eine Zugriffsüberprüfung
für eine Lesezugriffszeit in diesem Testmodus nicht
gleichzeitig mit einem Daten-Lese-/Schreib-Operationstest
durchgeführt werden. Darüberhinaus werden, wenn ein anderer
Daten-Lese-Schreib-Operationstest als mit zwei oder vier
Bit-Daten weiter erforderlich ist, andere Schaltungen
hierfür benötigt, um dadurch die Gesamtschaltungskonfiguration
kompliziert zu machen.
Zusammenfassung der Erfindung
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Es ist daher eine Aufgabe der vorliegenden Erfindung, eine
Halbleiterspeichervorrichtung zu schaffen, die eine
verbesserte Datenausgangsschaltung hat.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
einen Halbleiterspeicher zu schaffen, der mit einer solchen
Testschaltung ausgerüstet ist, die so aufgebaut ist, daß
sie gleichzeitig mit einer Daten-Lese-Schreib-
Operationsprüfung eine Zugriffsprüfung durchführen kann.
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Eine Halbleiterspeichervorrichtung gemäß der vorliegenden
Erfindung ist gekennzeichnet durch eine solche
Ausgangsschaltung, die aufweist erste und zweite Knoten, erste und
zweite Transistoren, die zwischen dem ersten Knoten und
einer Potentialleitung in Reihe geschaltet sind, dritte und
vierte Transistoren, die zwischen den ersten Knoten und die
Potentialleitung in Reihe geschaltet sind, fünfte und
sechste Transistoren, die zwischen den zweiten Knoten und die
Potentialleitung in Reihe geschaltet sind, siebte und achte
Transistoren, die zwischen den zweiten Knoten und die
Potentialleitung in Reihe geschaltet sind, und eine
Ausgangslogikschaltung, die an die ersten und zweiten Knoten
gekoppelt ist, um einen Ausgangsanschluß auf den ersten oder
zweiten Logikpegel zu treiben, wenn die ersten und zweiten
Knoten voneinander unterschiedliche Logikpegel einnehmen,
und einen Hochimpedanzzustand zu treiben, wenn die ersten
und zweiten Knoten einander gleiche Logikpegel einnehmen.
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Die ersten und dritten Transistoren werden mit
Datensignalen von den Datensignalen und die fünften und siebten
Transistoren werden mit invertierten Signalen der Datensignale
gespeist. In einem Normalmodus werden einer der zweiten und
vierten Transistoren und einer der sechsten und achten
Transistoren eingeschaltet. Andererseits werden in einem
Testmodus die zweiten, vierten, sechsten und achten
Transistoren alle eingeschaltet.
Kurze Beschreibung der Figuren
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Die vorstehenden und andere Aufgaben, Vorteile und Merkmale
der vorliegenden Erfindung gehen aus der folgenden
Beschreibung anhand der begleitenden Figuren im einzelnen
hervor, in welchen zeigt:
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Fig. 1 ein Schaltbild zur Illustration einer
Halbleiterspeichervorrichtung gemäß dem Stand der Technik;
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Fig. 2 ein Schaltbild zur Illustration eines
Speicherzellenarrays, das in der Fig. 1 gezeigt ist;
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Fig. 3A bis 3C jeweils ein Schaltbild, das einen Teil des
Steuersignalgenerators, angibt, welcher die Steuersignale
erzeugt;
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Fig. 4 ein Schaltbild, das einen weiteren Teil des
Steuersignalgenerators angibt;
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Fig. 5 ein Schaltbild, das einen weiteren Teil des
Steuersignalgenerators angibt;
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Fig. 6 ein Schaltbild, das eine
Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung
illustriert;
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Fig. 7 ein Schaltbild, das einen Steuersignalgenerator,
welcher bei der Vorrichtung gemäß Fig. 6 verwendet wird,
angibt;
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Fig. 8 einen Zeitplan, für eine Normalleseoperation der
Speichervorrichtung gemäß Fig. 6; und
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Fig. 9 einen Zeitplan einer Testoperation des in der Fig. 6
gezeigten Speichers.
Detaillierte Beschreibung der Figuren
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Fig. 6 zeigt eine Halbleiterspeichervorrichtung 200 gemäß
einer Ausführungsform der vorliegenden Erfindung, bei der
die gleichen Bauteile wie die in der Fig. 1 gezeigten, mit
den gleichen Bezugsziffern bezeichnet sind, um deren
weitere Beschreibung weglassen zu können. Diese
Speichervorrichtung 200 unterscheidet sich von der Vorrichtung gemäß Fig.
1 bezüglich ihrer Ausgangsschaltung 50. Genauer gesagt, hat
die Ausgangsschaltung 50 ein Paar Schaltungsknoten RD und
. Parallel zwischen den Knoten RD und den Masseanschluß
sind vier Reihenschaltungen geschaltet, die jeweils aus den
N-Kanal-MOS-Transistoren TNSWi und TN1 (i = 0,1,2 und 3)
zusammengesetzt sind. Die Transistoren TNSW0-TNSW3 werden
jeweils mit den Schaltsignalen SWO-SW3 gespeist, und die
Transistoren TN0-TN3 werden über die Inverter I11-I14
jeweils mit dem Datensignal gespeist, welches an den
jeweiligen Datenbusleitungen RW0, RWB3 erscheint. Ähnlich sind
vier Reihenschaltungen parallel zwischen den Knoten und
den Masseanschluß geschaltet, die jeweils aus N-Kanal-MOS-
Transistoren TTSWi und TTi(i = 0,1,2 und 3) zusammengesetzt
sind. Die Transistoren TTSW0-TTSW3 werden jeweils mit den
Schaltsignalen SW0-SW3 gespeist und die Transitoren TT0-TT3
werden jeweils mit den Datensignalen gespeist, die jeweils
an den Datenbusleitungen RWB0-RWB3 erscheinen. Ferner sind
mit den Knoten RD und Vorladetransistoren TP1 und TP2,
die mit einem Vorladesignal øR gespeist werden und
Spannungskompensationsschaltungen 7 und 8 mit einer Flip-Flop-
Konstruktion verbunden. Die Ausgangsschaltung 50 hat ferner
einen Ausgangspuffer 10, der mit den Knoten RD und
verbunden ist und hat zwei NOR-Gates G10 und G11 und zwei
NAND-Gates G12 und G13, die wie dargestellt geschaltet
sind. Der Ausgangspuffer 10 wird über einen Inverter I30
durch ein Ausgangsfreigabesignal OE gesteuert.
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Bezugnehmend auf Fig. 7 werden die Schaltsignale SW0-SW3
durch einen Signalgenerator SSG2 erzeugt, der NAND-Gates
G30-G33 und Inverter I31-I34 aufweist, die wie dargestellt
geschaltet sind. Das Vorladesignal wird als ein
Adressübergangs-Detektionssignal ø erzeugt, das bei Adressänderungen
den hohen Pegel einnimmt. Die anderen Signale YiNjN-YiTjT
werden durch die in den Fig. 3 bis 5 gezeigte Schaltung
erzeugt.
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Wiederum bezugnehmend auf Fig. 6 werden im folgenden die
Operationen in einem Normalmodus und in Testmodi
beschrieben. Die Beschreibung der Operation im Normalmodus wird als
erstes unter zusätzlicher Bezugnahme auf die Fig. 8
durchgeführt. In diesem Modus werden zwei Speicherzellen in
jedem der Zellenarrays 6-1 und 6-2 gewählt, und die
jeweiligen Daten, die aus diesen herausgelesen worden sind, werden
über die Dateneingangs/Ausgangsleitungen I00, I03 und I00
und I03 den Datenverstärkern DA0-DA3 zugeführt. Einer der
Datenverstärker DA0-DA3 wird in diesem Modus durch die
Spaltenwählsignale YiNjN, YiTjN, YiNjT und YiTjT aktiviert.
Der aktivierte Datenverstärker verstärkt die Datensignale,
welche diesen zugeführt worden sind und treibt den
entsprechenden Datenbus RBB in Antwort hierauf. Bei dieser
Beschreibung bewirkt die Änderung der Adresse, daß das
Adressenänderungs-Detektionssignal von dem hohen Pegel auf
den niederen Pegel geht, und das Spaltenwählsignal YiNjN
vom hohen Pegel auf den niederen Pegel geht, und zwar durch
die Änderung des Adressensignals YPiT vom niederen auf den
hohen Pegel. Daher wird der Datenverstärker DA0 aktiviert
und der Datenbus RWB1 durch das Datum von der gewählten
Speicherzelle von dem hohen Pegel auf den niederen Pegel
geändert.
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Andererseits werden die Transistoren TP1 und TP2, die die
Knoten RD und vorladen, durch das Adressenänderungs-
Detektionssignal mit dem hohen Pegel nicht-leitend
gemacht. Die Pegelkompensationsschaltungen 7 und 8 halten
zeitweilig den Pegel an den Eingangsknoten RD und .
Nachdem die Transistoren TP1 und TP2 abgeschaltet sind,
nimmt eines der Schaltsignale SW0-SW3 durch das
Adressenänderungs-Detektionssignal und die Spaltenadressignale
Yi-TiN, YiTjN, YiNjT und YiTjT vom Schaltsignalgenerator SSG2
den aktiven Pegel ein. In der vorliegenden Beschreibung
nimmt das Schaltsignal SW1 den aktiven hohen Pegel ein und
die verbleibenden Schaltsignale SWO, SW2 und SW3 nehmen den
niedrigen Pegel ein. Daraus folgt, daß die Transistoren
TTSW1 und TNSW1 eingeschaltet werden. Der Transistor TT1
wird ebenfalls durch das Hochpegel-Datensignal, welches am
Datenbus RWB1 erscheint, eingeschaltet. Andererseits ist
der Transistor TN1 durch den Inverter 11 in dem
nichtleitenden Zustand. Daher ist der Eingangsknoten RD durch den
Transistor TN1 und den Schalttransistor TNSW1 auf den
niederen Pegel entladen, während der Eingangsknoten auf
dem hohen Pegel gehalten wird. Der Ausgangspuffer 10, der
durch das Ausgangsaktivierungssignal OE aktiviert ist,
treibt daher den Ausgangsanschluß DOUT auf den hohen Pegel,
indem an die Gates der Transistoren T01 und T02 der hohe
Pegel bzw. der niedere Pegel angelegt wird. Wenn das
Datensignal an dem Bus RWW1 den niederen Pegel einnimmt, sind
der Eingangsknoten RD und auf dem hohen Pegel bzw.
niedrigen Pegel, so daß der Ausgangsanschluß DOUT auf den
niederen Pegel getrieben wird.
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Wenn das Signal auf den niederen Pegel geändert wird,
werden die Transistoren TNSW0-TNSW3 und TTSW0-TTSW3
ausgeschaltet, und die Vorladetransistoren TP1 und TP2 werden
eingeschaltet. Demgemäß werden die Knoten RD und auf
den hohen Pegel geändert, um den Ausgangsanschluß DOUT in
einen Hochimpedanzzustand zu bringen.
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Als nächstes wird mit zusätzlicher Bezugnahme auf die Fig.
8 die Testmodusoperation im folgenden beschrieben. Wenn das
Testsignal auf den niederen Pegel geändert wird, ist
der erste Testmodus zum Testen von vier Speicherzellen
bezeichnet. Daher werden alle Spaltenwählsignale YiNjN,
YiTjN, YiNjT und YiNjN den hohen Pegel einnehmen. Daraus
folgt, daß alle Datenverstärker DA0, DA3 aktiviert sind, um
die Datenbusse RWB0-RWB3 in Antwort auf die Daten, die aus
den gewählten Speicherzellen herausgelesen sind, zu
aktivieren. Die Datensignale, welche somit an den
Datenbusleitungen RWB erscheinen, werden jeweils den Transistoren TT0-
TT3 und zudem zu den Transistoren TN0-TN3 über die Inverter
I11-I14 zugeführt. Wenn das Adressenänderungs-
Detektionssignal den hohen Pegel einnimmt, werden die
Schalttransistoren TTSW0-TTSW3 und TNSW0-TNSW3 durch
Signale vom Schaltsignalgenerator SSG2 eingeschaltet.
Angenommen, daß alle Datensignale auf den Datenbussen RWB0-RWB3
auf dem hohen Pegel sind, wird der Eingangsknoten durch
den Transistor TT0-TT3 auf den niederen Pegel entladen und
der Eingangsknoten RD wird auf dem hohen Pegel gehalten, so
daß der Ausgangsanschluß DOUT auf den hohen Pegel getrieben
wird. Wenn alle Datensignale auf den Datenbussen auf dem
niederen Pegel sind, wird andererseits der Eingangsknoten
RD über den Transistor TN0-TN3 auf den niederen Pegel
entladen, und der Eingangsknoten hält den hohen Pegel
aufrecht. Der Ausgangsanschluß DOUT wird somit auf den
niederen Pegel getrieben.
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Wenn wenigstens eines der Datensignale an dem
entsprechenden Datenbus RWB sich von den übrigen Datensignalen infolge
des Defekts in der Speicherzelle und/oder der Lese-
/Schreib-Schaltung unterscheidet, wird wenigstens einer der
Transistoren TT0-TT3 eingeschaltet und wenigstens einer der
Transistoren TN0-TN3 ebenfalls eingeschaltet. Daher werden
die beiden Eingangsknoten RD und RD auf den niederen Pegel
entladen. Beide NAND-Gates G12 und G13 geben den niederen
Pegel aus. Als ein Ergebnis wird der Ausgangsanschluß DOUT
in einen Hochimpedanzzustand gebracht.
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Der zweite Testmodus ist durch den niederen Pegel des
Testsignals bezeichnet, während das Testsignal auf dem
hohen Pegel gehalten wird. In diesem Modus sind die
Datenverstärker DA0 und DA2 oder die Datenverstärker DA1 und DA3
in Übereinstimmung mit dem Pegel des Adressignals YPiT
aktiviert. Angenommen, daß die Datenverstärker DA0 und DA2
aktiviert sind, nehmen nur die Schaltsignale SW0 und SW2
den aktiven hohen Pegel ein. Somit wird der
Ausgangsanschluß DOUT in Übereinstimmung mit den Pegeln der zwei
Datensignale auf den hohen oder niederen Pegel oder in einen
Hochimpedanzzustand gebracht.
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Wie vorstehend beschrieben, führt die Speichervorrichtung
200 gemäß Fig. 6 die ersten und zweiten Testoperationen
sowie auch die Normalmodusoperation durch. Darüberhinaus ist
sowohl auch in der ersten als auch der zweiten Operation
der Datenausbreitungspfad der gleiche wie in der
Normaloperation. Daher wird die Lesezugriffs-Zeitüberprüfung
gleichzeitig mit der ersten und/oder zweiten Testmodusoperation
erhalten. Darüberhinaus wird, selbst wenn andere
Testoperationen als zwei oder vier Bit-Tests erforderlich sind, nur
eine solche Schaltkreismodifikation benötigt, bei der die
Reihenschaltungen zwischen jedem der Knoten RD und und
dem Masseanschluß geschaltet sind.