KR0137105B1 - 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 - Google Patents

데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치

Info

Publication number
KR0137105B1
KR0137105B1 KR1019940012310A KR19940012310A KR0137105B1 KR 0137105 B1 KR0137105 B1 KR 0137105B1 KR 1019940012310 A KR1019940012310 A KR 1019940012310A KR 19940012310 A KR19940012310 A KR 19940012310A KR 0137105 B1 KR0137105 B1 KR 0137105B1
Authority
KR
South Korea
Prior art keywords
circuit
differential signal
power supply
signal
differential
Prior art date
Application number
KR1019940012310A
Other languages
English (en)
Inventor
히사까즈 고다니
히로노리 아가마쯔
이찌로우 나까오
도시오 야마다
아끼히로 사와다
히로히또 기꾸까와
마사시 아가다
슝이찌 이와나리
Original Assignee
모리시다 요이치
마쯔시다 덴기 산교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔시다 덴기 산교 가부시끼가이샤 filed Critical 모리시다 요이치
Application granted granted Critical
Publication of KR0137105B1 publication Critical patent/KR0137105B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Abstract

본 발명은 데이터 전송회로를 구비한 반도체 집적회로의 소비전력을 저감하고, 또한 데이터 전송을 고속화하기 위한 것으로서, 데이터선쌍(20)을 구동하기 위한 드라이버회로(6a)로, 입력차동신호의 진폭 2.5V를 종래 하한으로 되어 있는 전원전압(약 1.5V) 보다도 작은 0, 6V까지 저감한다. 데이터선쌍(20)을 통하여 전송된 차동신호의 진폭을 진폭회로(30)로 2.5V까지 증폭하고, 래치회로(40)로 래치하며, 래치회로(40)에 의한 래치후는, 증폭회로(30)의 동작을 정지되게 한다. 드라이버회로(6a)는 오프리크전류를 증가되지 않도록 NMOS트랜지스터(Qn11∼Qn16)만으로 구성된다. 접지측에 위치하는 Qn12 및 Qn14의 임계치전압을 종래 하한으로 되어 있는 값(0.3V∼0.6V)에, 전원측에 위치하는 Qn11 및 Qn13의 임계치전압을 상기 하한치보다 낮은 값(0V∼0.3V)에 각각 설정하는 것에 의해, Qn11 및 Qn13의 구동능력을 높이도록 한 것을 특징으로 한 것임.

Description

데이터 전송희로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
본 발명의 데이터 전송회로, 데이터 전송회로에 사용되는 데이터선 구동회로 및 증폭회로, 그리고 데이터 전송회로를 구비한 반도체 집적회로 및 반도체 기억장치에 관한 것이다.
(종래의 기술)
최근, 반도체 접적회로(LSI)의 하나인 다이너믹 RAM(DRAM)은 3년에 4배의 페이스로 대용량화 되어가고 있다. 이 대용량에 수반하여, DRAM은 각 세대간(예를들면 1M비트에서 4M비트로)에서 칩 면적이 1.5배씩 증가하고 있다. 이 칩 면적의 증가에 수반하여 DRAM의 데이터 전송을 위한 신호선의 배선이 길게되고, 배선용량의 증대를 초래하고 있다. 더욱, 다 비트화에 의한 배선본수의 증대도 배선용량의 증대를 부추기고 있다.
DRAM내의 소비전력의 대부분은, 그 신호선의 충방전에 의해 소비된다. 상기 배선용량의 증대는, 충방전 전류의 증대, 나아가서는 DRAM 전체의 소비전력의 증대를 초래한다. 또, 배선용량의 증대는 신호지연의 증대를 초래한다.
한편, DRAM중의 MOS 트랜지스터 소자의 미세화에 수반하여 그 산화막의 내압이 문제로 되고 있다. 그래서, 종래의 DRAM에 있어서는, 소비전력 및 신호지연의 감소와 더불어 산화막의 신뢰성 향상의 면에서도 내부전원전압을 내리려는 노력이 행하여지게 되있다. 외부전원전압 VCC에 의거하여 DRAM칩의 내부에서 생성한 강압전압 VINT를, 상기 칩상의 MOS 트랜지스터의 회로에 공급하는 것이다.
신호선의 전압진폭을 작게하는 것은, LSI 전체의 저소비전력화에 있어 매우 유효하다. 일본국 특개평4-211515호 공보에는 저감된 내부전원전압(강압전압)에 의거하여 소진폭으로 동작하는 데이터 전송회로가 표시되어 있다. 이것은, CMOS 구성의 드라이버회로에 의해 데이터 전송을 위한 단일의 데이터선을 소진폭으로 구동하고, 제18도에 표시하는 것과 같은 리시버회로에 의해 데이터선에서 소진폭의 신호를 받고서 큰 진폭의 신호로 변환하는 것이다.
그런데, 상기 종래의 데이터 전송회로에 있어서는, 데이터 전송을 위한 배선이 길게되면, 제18도에 표시하는 리시버회로의 입력 IN이 천천히 변화하여 동작속도가 지연되는 문제점이 있다. 이 원인은 리시버회로의 입력 IN이 VCL-Vtn(또는 VSL-Vtp)로 되지 않으면 동작되지 않고, 게다가 소스폴로워의 형으로 되어 있으므로 Vtn, Vtp는 기관바이어스 효과에 의해 크게 되어 있기 때문이다. 또, 주의를 필요로 하는 VCL, VSL의 2개의 전원이 필요하고, 이 2개의 전원때문에 소비전류의 증대를 초래한다.
그래서, 동작속도의 개선책으로서, 리시버회로의 입력부의 NMOS, PMOS를 각각 Vtn, Vtp가 낮은 것으로 하는 수단이 강구된다. 그러나 MOS 트랜지스터의 임계치 전압을 낮은 것으로 하기 위해서는 그 제조단계에 있어 공정의 증가, 마스크의 증가가 발생한다. 또, 리시버회로에 입력되는 신호의 천이시간을 짧게하기 위하여 리시버회로의 전단에 CMOS 인버터를 설치하는 것이 고려된, VCL·VSL간에 오프리크 전류가 발생한다.
본 발명은 상기에 감안되어진 것으로, 배선이 긴 경우에도 고속데이터전송을 저소비전류로 실현하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
상기 목적을 달성하기 위해, 구체적으로 제1청구항의 발명이 강구한 해결수단은, 반도체 집적회로를 위한 데이터 전송회로를 대상으로 하고, 제6도에 표시하는 바와 같이, 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 제1의 회로(드라이버회로)(6a)와, 상기 제1의 회로(6a)에 의해 변환된 제2의 차동신호를 전송하기 위한 신호선쌍(데이터선쌍)(20)과 상기 신호선쌍(20)을 통하여 전송된 제2의 차동신호를 제3의 진폭을 가지는 제3의 차동신호로 변환하는 제2의 회로(증폭회로)(30)와, 상기 제2의 회로(30)에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로(래치회로)(40)를 구비한 구성으로 하는 것이다.
제2청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에, 상기 제2의 회로는 상기 차동신호를 입력하기 위한 한쌍의 차동입력단자와, 상기 한쌍의 차동입력단자를 통하여 입력된 차동신호를 증폭하는 증폭부와, 상기 증폭부에 의해 증폭된 차동신호를 출력하기 위한 한쌍의 차동출력단자와, 상기 한쌍의 차동출력단자에서의 출력에 따라 상기 증폭부에서의 전원공급을 제어하는 전원제어부를 가지는 구성을 부가하는 것이다.
제3청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제3의 차동신호의 제3의 진폭은, 상기 제1의 차동신호의 제1의 진폭과 같도록 한 구성을 부가하는 것이다.
제4청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제1∼제3의 차동신호는 각각 하이레벨과 로우레벨을 가지는 논리신호이고, 각 논리신호의 로우레벨은 접지레벨과 같도록 한 구성을 부가하는 것이다.
제5청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제1의 차동신호는 하이레벨과 로우레벨을 가지는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압과 같도록 한 구성을 부가하는 것이다.
제6청구항의 발명은 구체적으로는, 제1 청구항 기재의 발명의 구성에 상기 제1 의 차동신호는 하이레벨과 로우레벨을 가지는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제1의 강압전압과 같도록 한 구성을 부가하는 것이다.
제7청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제2의 차동신호는 하이 레벨과 로우레벨을 가지는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 따라 상기 반도체 집적회로의 내부에서 생성된 제2의 강압전압과 같도록 한 구성을 부가하는 것이다.
제8청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제1의 회로접지선은, 상기 반도체 집적회로내의 다른 회로의 접지선과는 독립으로 설치된 구성을 부가하는 것이다.
제9청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 상기 제2의 회로동작은 상기 제3의 회로에 의한 상기 제3의 차동신호의 래치에 동기하여 정지되도록 한 구성을 부가하는 것이다.
제10청구항의 발명은 구체적으로는, 제1청구항 기재의 발명의 구성에 제11도에 표시하는 것과 같이, 상기 신호선쌍(데이터선쌍)(20)의 전위를 이퀄라이즈하는 제4의 회로(이퀄라이즈회로)(60)를 더욱 구비한 구성으로 하는 것이다.
제11청구항의 발명은 구체적으론, 제10청구항 기재의 발명의 구성에 하나의 데이터 전송사이클의 전반에서는, 상기 제1의 차동신호에서 상기 제3의 차동신호를 얻을 수 있도록 상기 제1 및 제2의 회로가 동작되고, 상기 데이터 전송사이클의 후반에서는, 상기 제3의 회로에 의한 상기 제3의 차동신호의 래치에 동기하여 상기 제2의 회로동작이 정지되고, 또한 상기 신호선쌍의 전위를 이퀄라이즈 하도륵 상기 제4의 회로가 동작되는 구성을 부가하는 것이다.
상기의 목적을 달성하기 위해, 구체적으로 제12청구항의 발명이 강구한 해결수단은, 제6도에 표시하는 것과 같이, 반도체 집적회로에 있어 데이터선쌍(20)을 차동으로 구동하는 데이터선 구동회로(드라이버회로)(6a)를 대상으로 하고, 제1의 진폭을 가지는 제1의 차동신호가 입력되는 한쌍의 차동입력단자(11, 12)와, 제2의 진폭을 가지는 제2의 차동신호를 출력하도록 상기 데이터선쌍(20)에 접속된 한쌍의 차동출력단자(14, 15)와, 상기 한쌍의 차동입력단자(11, 12)중 한쪽의 단자(11)에 접속된 게이트와, 상기 한쌍의 차동출력단자(14, 15)중 한쪽의 단자(14)에 접속된 드레인과, 전원선에 접속된 소스를 가지는 제1의 NMOS트랜지스터(Qn11)와, 상기 한쌍의 차동입력단자(11, 12)중 다른쪽 단자(12)에 접속된 게이트와, 상기 제1의 NMOS트랜지스터(Qn11)의 드레인에 접속된 드레인과 접지선에 접속된 소스를 가지는 제2의 NMOS트랜지스터(Qn12)와, 상기 제2의 NMOS트랜지스터(Qn12)의 게이트에 접속된 게이트와, 상기 한쌍의 차동출력단자(14, 15)중 다른쪽 단자(15)에 접속된 드레인과, 상기 전원선에 접속된 소스를 가지는 제3의 NMOS트랜지스터(Qn13)와, 상기 제1의 NMOS트랜지스터(Qn11)의 게이트에 접속된 게이트와, 상기 제3의 NMOS트랜지스터(Qn13)의 드레인에 접속된 드레인과, 상기 접지선에 접속된 소스를 가지는 제4의 NMOS트랜지스터(Qn14)를 구비한 구성으로 한다.
제13청구항의 발명은 제12청구항 기재의 발명의 구성에, 상기 제2의 차동신호의 제2의 진폭은 상기 제1의 차동신호의 진폭보다 작도록 한 구성을 부가하는 것이다.
제14청구항의 발명은 제l2청구항 기재의 발명의 구성에, 상기 제1 및 제2의 차동신호는 각각 하이 레벨과 로우레벨을 가지는 논리신호로 각 논리신호의 로우레벨은 접지레벨과 같도록 한 구성을 부가하는 것이다.
제15청구항의 발명은 제12청구항 기재의 발명의 구성에, 상기 제1의 차동신호는 하이레벨과 로우레벨을 가지는 논리신호로, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압과 같도록 한 구성을 부가하는 것이다.
제16청구항의 발명은 제12청구항 기재의 발명의 구성에, 상기 제1의 차동신호는 하이레벨과 로우레벨을 가지는 논리신호이고 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제1의 강압전압과 같도록 한 구성을 부가하는 것이다.
제17청구항의 발명은 제12청구항 기재의 발명의 구성에 상기 제2의 차동신호는 하이레벨과 로우레벨을 가지는 논리신호이고 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 따라 상기 반도체 집적회로의 내부에서 생성된 제2의 강압전압과 같도록 한 구성을 부가하는 것이다.
제18청구항의 설명은 제12청구항 기재의 발명의 구성에 제6도에 표시하는 상기 제1 및 제3의 NMOS트랜지스터(Qn11, Qn13)의 임계치 전압은 상기 제2 및 제4의 NMOS트랜지스터(Qn12, Qn14)의 임계치 전압보다도 낮도록 한 구성을 부가하는 것이다.
상기의 목적을 달성하기 위해, 구체적으로 제19청구항의 발명이 강구한 해결수단은, 반도체 집적회로내에 있어 차동신호를 증폭하는 증폭회로를 대상으로 하여, 제17도에 표시하는 것과 같이, 상기 차동신호를 입력하기 위한 한쌍의 차동입력단자(31, 32)와, 상기 한쌍의 차동입력단자(31, 32)를 통하여 입력된 차동신호를 증폭하는 증폭부(36)와, 상기 증폭부(36)에 의해 증폭된 차동신호를 출력하기 위한 한쌍의 차동출력단자(34, 35)와, 상기 한쌍의 차동출력단자(34, 35)에서의 출력에 따라 상기 증폭부(36)의 전원공급을 제어하는 전원제어부(37)를 구비한 구성으로 한다.
제20청구항의 발명은, 제19청구항 기재의 발명의 구성에, 제17도에 표시하는 것과 같이, 상기 전원제어부(37)는 서로 직렬 접속되고, 또한 전원선과 상기 증폭부(36)와의 사이에 개재한 제1 및 제2의 PMOS트랜지스터(Qp37, Qp38)를 구비하고, 상기 제1의 PMOS트랜지스터(Qp37)의 게이트는 상기 한쌍의 차동출력단자(34, 35)중 한쪽의 단자(35)에 접속되고, 상기 제2의 PMOS트랜지스터(Qp38)의 게이트는 상기 한쌍의 차동출력단자(34, 35)중 다른쪽 단자(34)에 접속된 구성을 부가하는 것이다.
상기의 목적을 달성하기 위해, 구체적으로 제21청구항의 발명이 강구한 해결수단은, 반도체 집적회로를 대상으로 하고, 제9도에 표시하는 것과 같이, 각각 전원선과 접지선을 구비한 주전원 배선계(56) 및 부전원 배선계(57)와, 상기 주전원 배선계(56)에 직접 접속된 제1의 회로블록(51)과, 상기 부전원 배선계(57)에 직접 접속된 제2의 회로블록(52)과, 상기 제1의 회로블록(51)에서 제2의 회로블록(52)으로의 노이즈 전파를 억제하도륵 상기 주전원 배선계(56)와 부전원 배선계(57)간에 개재한 전원계 결합회로(70)를 구비한 구성으로 한다.
제22청구항의 발명은 제21청구항 기재의 발명의 구성에, 상기 제2의 회로블록은, 데이터선쌍을 차동으로 구동하도록, 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 데이터선 구동회로를 구비하고, 상기 제1 및 제2의 차동신호는 각각 하이레벨과 로우레벨을 가지는 논리신호이고, 각 논리신호의 로우레벨은 상기 부전원 배선계의 접지선의 전압레벨과 같도록 한 구성을 부가하는 것이다.
제23청구항의 발명은 제21청구항 기재의 발명의 구성에, 제9도에 표시하는 것과 같이, 상기 전원계 결합회로(70)는 서로 병렬 접속되고, 또한 상기 주전원 배선계의 접지선(56)과 상기 부전원 배선계의 접지선(57)간에 개재한 제1 및 제2의 NMOS트랜지스터(Qn71, Qn72)를 구비하고, 상기 제1의 NMOS트랜지스터(Qn71)의 게이트는 제어클럭의 공급을 받고, 상기 제2의 NMOS트랜지스터(Qn71)의 게이트는 상기 부전원 배선계의 접지선(57)에 접속된 구성을 부가하는 것이다.
제24청구항의 발명은, 제23청구항 기재의 발명의 구성에, 상기 제2의 NMOS트랜지스터의 임계치 전압은 0V 이하라고 하는 구성을 부가하는 것이다.
제25청구항의 발명은, 제21청구항 기재의 발명의 구성에, 제9도에 표시하는 것과 같이, 강압전압을 상기 제2의 회로블록(52)에 공급하도록, 외부에서 제공된 전원전압에 따라 상기 강압전압을 생성하는 전원강압회로(80)를 더욱 구비하고, 제10도에 표시하는 것과 같이, 상기 전원강압회로(80)는 상기 강압전압의 기준이 되는 전위를 발생하는 기준 전위발생회로(84)를 가지고, 상기 기준전위발생회로(84)의 접지선은 상기 부전원 배선계의 접지선에 직접 접속된 구성을 부가하는 것이다.
제26청구항의 발명은 제25청구항 기재의 발명의 구성에, 제10도에 표시하는 것과 같이, 상기 전원강압회로(80)는 상기 기준전위발생회로(84)에 의해 발생된 기준전위와 상기 강압전압을 비교하는 비교회로(85)를 더욱 가지고 있고, 상기 비교회로(85)는 병렬 카런트미러형의 전류원을 구성하도록 각각 전원선에 접속된 한쌍의 PMOS트랜지스터(Qn81, Qp82)와, 상기 기준전위와 강압전압을 입력으로한 차동증폭기를 구성하도록, 각각 상기 한쌍의 PMOS트랜지스터(Qn81, Qp82)의 접지측에 접속된 한쌍의 NMOS트랜지스터(Qn82, Qp83)와, 상기 한쌍의 NMOS트랜지스터(Qn82, Qp83)의 각각의 소스와 접지선간에 개재한 스위치소자(NMOS트랜지스터)(Qn84)를 구비하고, 상기 한쌍의 NMOS트랜지스터(Qn82, Qp83)는 구동능력을 높이도록 각각의 임계치 전압이 낮게 설정되어 있는 구성을 부가하는 것이다.
상기의 목적을 달성하기 위해, 구체적으로 제27청구항의 발명이 강구한 해결수단은 반도체 기억장치를 대상으로 하고, 제1도 또는 제2도에 표시하는 것과 같이, 동일 반도체칩(1)에 설치된 데이터처리부(3)와 적어도 한개의 메모리부(2)와, 상기 반도체칩(1)에 설치되어 그 외부에서의 신호입력 및 외부에의 신호출력중의 적어도 한쪽을 행하는 패드(4)를 구비하고, 상기 패드(4)는 상기 반도체칩(1)에 있어 상기 메모리부(2)가 배치된 부위와 상기 데이터처리부(3)가 배치된 부위사이에 배치된 구성으로 한다.
제28청구항의 발명은 구체적으로는, 제27청구항 기재의 발명의 구성에, 상기 메모리부와 상기 데이터 처리부간의 데이터 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는, 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 의한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 가지는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 가지는 구성을 부가하는 것이다.
제29청구항의 발명은 구체적으로는, 제27청구항 기재의 발명의 구성에, 상기 메모리부는 복수개 존재하고, 상기 메모리부간의 데이터 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 의한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 가지는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 가지는 구성을 부가하는 것이다.
제30청구항의 발명은 구체적으로는, 제27청구항 발명의 구성에, 제1도에 표시하는 것과 같이, 상기 메모리부(2)는 복수개 존재하고, 상기 데이터처리부(3)는 상기 반도체칩(1)의 중앙부에 배치되고, 상기 복수개의 메모리부(2)는 상기 반도체칩(1)의 주변부에 배치되고, 상기 패드(4)는 상기 반도체칩(1)에 있어 중앙부와 주변부간의 부위인 중간부에 배치되어 있는 구성을 부가하는 것이다.
제31청구항의 발명은 구체적으론, 제30청구항 기재 발명의 구성에, 상기 메모리부와 상기 데이터처리부 간의 데이터 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 가지는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 가지는 구성을 부가하는 것이다.
제32청구항의 발명은 구체적으로는 제30청구항 기재의 발명의 구성에 상기 메모리부간의 데이터 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는, 제1의 진폭을 가지는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 가지는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 가지는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 가지는 구성을 부가하는 것이다.
상기 목적을 달성하기 위해, 구체적으로 제33청구항의 발명이 강구한 해결수단은 반도체 기억장치를 대상으로 하고, 제3도(a) 및 (b)에 표시하는 것과 같이, 동일 반도체칩(1)에 설치된 메모리어레이(122)와 데이터처리부(3)를 구비하고, 상기 반도체입(1)에 설치되어 상기 메모리어레이(122) 및 데이터처리부(3)에 전원전압을 공급하기 위한 전원전압단자(전원전압패드)(125)와, 상기 반도체입(1)에 설치되어 상기 메모리어레이(122) 및 데이터처리부(3)에 접지전압을 공급하기 위한 접지전압단자(접지전압패드)(126)와, 상기 반도체칩(1)에 설치되어 상기 전원전압단자(125)에서의 전원전압 및 상기 접지 전압단자(126)에서의 접지전압을 받고 상기 메모리어레이(122)에 공급되는 메모리어레이 공급전압을 발생하는 메모리어레이 공급전압발생회로(기준전압발생회로)(127)와, 상기 반도체 칩(1)에 설치되어 상기 전원전압단자(125)에서 메모리어레이공급전압발생회로(127)를 통하여 접지전압단자(126)에 흐르는 관통전류를 차단하는 관통전류차단수단(스위치소자)(129)을 더욱 구비한 구성으로 한다.
상기 목적을 달성하기 위해, 구체적으로 제34청구항의 발명이 강구한 해결수단은 반도체 기억장치를 대상으로 하고, 제5도 (a) 및 (b)에 표시하는 것과 같이, 동일 반도체칩(1)에 설치된 메모리어레이(122)와 데이터처리부(3)를 구비하고, 상기 반도체칩(1)에 설치되어 상기 메모리어레이(122)에 전원전압을 공급하기 위한 제1의 전원전압단자(제1의 전원전압패드)(125a)와, 상기 반도체칩(1)에 설치되어 상기 데이터처리부(3)에 전원전압을 공급하기 위한 제2의 전원전압단자(제2의 전원전압패드)(125b)와, 상기 반도체칩(1)에 설치되어 상기 제1의 전원전압단자(125a)에서 전원전압을 받아 상기 메모리어레이(122)에 공급되는 메모리어레이공급전압을 발생하는 메모리어레이 공급전압발생회로(기준 전압발생회로)(127)를 더욱 구비하고 있는 구성으로 한다.
제1도는 본 발명의 제1의 실시예에 관한 DRAM을 표시하는 레이아우트도.
제2도는 DRAM의 각 구성요소의 배치의 다른예를 표시하는 레이아우트도.
제3도 (a)는 제1실시예의 DRAM에 있어, 메모리어레이 및 데이터처리부에 소정의 전압을 공급하기 위한 회로의 일예를 표시하는 블록도이고, (b)는 (a)의 회로중 전압변환회로의 구성을 표시하는 블록도.
제4도는 제3도 (b)의 전압변환회로중 기준전압발생회로의 구성을 표시하는 회로도.
제5도 (a)는 제1의 실시예의 DRAM에 있어, 메모리어레이 및 데이터처리부에 소정의 전압을 공급하기 위한 회로의 다른예를 표시하는 블록도이고, (b)는 (a)의 회로중 전압변환회로의 구성을 표시하는 블록도.
제6도는 제1의 실시예의 DRAM중의 데이터 전송회로의 구성을 표시하는 회로도.
제7도 (a)∼(g)는 제1의 실시예에 관한 데이터 전송회로의 동작을 표시하는 타이밍도.
제8도는 제1의 실시예의 DRAM중의 접지선의 일예를 표시하는 배선도.
제9도는 제1의 실시예의 DRAM중의 접지선의 다른예를 표시하는 배선도.
제10도는 제9도 중의 전원강압회로의 구성을 표시하는 회로도.
제11도는 본 발명의 제2의 실시예에 관한 DRAM중의 데이터 전송회로의 일부를 표시하는 회로도.
제12도 (a)∼(h)는 제2의 실시예에 관한 데이터 전송회로의 동작을 표시하는 타이밍도.
제13도 (a)는 종래의 DRAM중의 데이터 전송회로에 있어, 시뮬레이션(simulation)의 대상이 되는 회로를 표시하는 회로도이고, (b)는 제1의 실시예에 관한 DRAM중의 데이터 전송회로에 있어, 시율레이션의 대상이 되는 회로를 표시하는 회로도이고, (c)는 제2의 실시예에 관한 DRAM중의 데이터 전송회로에 있어, 시뮬레이션의 대상이 되는 회로를 표시하는 회로도.
제14도 (a)∼(d)는 제13도 (a)∼(c)의 각 회로의 시물레이션 조건을 표시하는 타이밍도.
제15도는 제13도 (a)∼(c)의 각 회로의 소비전류에 관한 시뮬레이션 결과를 표시하는 도면.
제16도는 제13도 (a)∼(c)의 각 회로의 지연시간에 관한 시뮬레이션 결과를 표시하는 도면.
제17도는 본 발명의 제3의 실시예에 관한 DRAM중의 데이터 전송회로에 사용되는 증폭회로의 구성을 표시하는 회로도.
제18도는 종래의 데이터 전송회로의 리시버회로의 구성을 표시하는 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체칩 2 : 메모리부
3 : 데이터처리부 4 : 입력패드
6a : 메모리부의 드라이버회로(제1의 회로) 6b : 메모리부의 리시버회로
7, 7a : 전압변환회로 9a : 데이터처리부의 드라이버회로
9b : 데이터처리부의 리시버회로 10 : 데이터버스
11, 12 : 드라이버회로의 차동입력단자 14, 15 : 드라이버회로의 자동출력단자
20 : 데이터선쌍(신호선쌍) 30, 30a : 증폭회로(제2의 회로)
31, 32 : 증폭회로의 차동입력단자 34, 35 : 증폭회로의 차동출력단자
36 : 증폭부 37 : 전원제어부
40 : 래치회로(제3의 회로)
51 : 표준진폭으로 동작하는 회로블록(제1의 회로블록)
52 : 소진폭으로 동작하는 회로블록(제2의 회로블록)
56 : 제1의 접지선(주전원 배선계의 접지선)
57 : 제2의 접지선(부전원 배선계의 접지선) 60 : 이퀄라이즈회로(제4의 회로)
70 : 전원계 결합회로 80 : 전원강압회로
84 : 기준전위 발생회로 85 : 비교회로
86 : 출력회로 122 : 메모리어레이
125 : 전원전압패드(전원전압단자)
125a : 제1의 전원전압패드(제1의 전원전압단자)
125b : 제2의 전원전압패드(제2의 전원전압단자)
126 : 접지전압패드(접지전압단자)
126a : 제1의 접지전압패드(제1의 접지전압단자)
126b : 제2의 접지전압패드(제2의접지 전압단자)
127 : 기준전압발생 회로(메모리어레이 공급전압발행 회로)
129 : 스위치소자(관통전류차단수단)
CONTl, CONT1a : 제1의 제어신호 CONT2 : 제2의 제어신호
CONT3 : 제3의 제어신호 EQ : 이퀄라이즈 제어신호
Qn11 : 드라이버회로의 제1의 NMOS 트랜지스터
Qn12 : 드라이버회로의 제2의 NMOS 트랜지스터
Qn13 : 드라이버회로의 제3의 NMOS 트랜지스터
Qn14 : 드라이버회로의 제4의 NMOS 트랜지스터
Qn71 : 전원계 결합회로의 제1의 NMOS 트랜지스터
Qn72 : 전원계 결합회로의 제2 의 NMOS 트랜지스터
Qp37 : 전원 제어부의 제1의 PMOS 트랜지스터
Qp38 : 전원 제어부의 제2의 PMOS 트랜지스터
VINT : 제 1 의 강압전압 VINTL : 제 2 의 강압전압
VREF : 기준전위
제1∼11청구항 발명의 구성에 의해, 반도체 집적회로를 위한 데이터 전송회로에 있어서, 제1의 차동신호(입력차동신호)보다 작은 전압진폭을 가지는 제2의 차동신호에 의해 신호선쌍(데이터선쌍)(20)을 통한 데이터 전송을 실현할 수 있다. 이것에 의해, 신호선쌍(20)의 배선길이가 큰 경우에도 이 신호선쌍(20)의 기생저항 및 기생용량의 영향을 억제할 수 있어 충방전 전류 및 신호지연이 감소되므로, 고속 또한 저소비전력의 반도체 집적회로를 실현할 수가 있다. 또한, 충방전 전류의 감소에 의해 피크전류도 감소될 수 있기 때문에 신호배선의 신뢰성이나 노이즈 내성도 좋게된다. 또, 제2의 회로(증폭회로)(30)의 후단에 제3의 회로(래치회로)(40)가 설치되어 있기 때문에 제2의 회로(30)의 출력부하가 작게되어, 제2회로(30)의 사이즈를 작게하는 것이 가능하므로 관통전류를 작게 억제할 수가 있다.
또, 제8청구항 발명의 구성에 의해, 제1의 회로(드라이버회로)의 접지선을 다른 회로의 접지선과는 독립으로 설치하므로써, 다른 회로의 동작에 의한 접지레벨 변동의 영향을 받지않고 제1의 회로의 안정된 동작을 확보할 수가 있다.
또, 제9청구항 발명의 구성에 의해, 제2의 회로(증폭회로)의 출력(제3의 차동회로)을 래치한 후에 상기 제2의 회로동작을 정지되게 하므로써, 반도체 집적회로의 소비전력을 더욱 감소할 수가 있다.
또, 제10, 11청구항 발명의 구성에 의해, 제4의 회로(이퀄라이즈회로)(60)를 더욱 설치하므로써, 신호선쌍(데이터선쌍)(20)의 전위차가 소정치에 달할 때 까지의 시간이 단축되는 결과, 데이터 전송이 더욱 고속화된다.
제12∼18청구항 발명의 구성에 의해, 데이터선 구동회로에 있어서, NMOS 구성을 채용함으로써, 각 NMOS트랜지스터(Qn11∼Qn14)로 큰 게이트·소스간 전압을 확보할 수 있고, 그 임계치 전압의 하한을 0.3V∼0.6V로 제한하여도 신호선쌍(데이터선쌍)(20)을 구동하는 커다란 능력을 얻을 수 있으므로, 오르리크 전류의 증가없이 1.5V 보다도 작은 전압 진폭으로 고속데이터전송을 실현할 수 있다. 게다가, 종래의 CMOS구성에서는 2개 필요하였던 전원을 하나로서 할 수 있기 때문에 반도체 집적회로의 소비전력을 더욱 감소할 수가 있다. 또, NMOS트랜지스터만으로서 구성될 수 있기 때문에 제조가 간단하다.
또, 제18청구항 발명의 구성에 의해, 전원측에 위치하는 제1 및 제3의 NMOS트랜지스터(Qn11∼Qn13)의 임계치 전압을 종래 하한으로 되어있는 값(대략 0.3V∼0.6V) 보다 낮게 설정하여도 상기 Qn11 및 Qn13의 오프리크 전류는 접지측에 위치하는 제2 및 제4의 NMOS트랜지스터(Qn12∼Qn14)에 의해 저지되므로 Qn11 및 Qn13의 임계치 전압을 Qn12 및 Qn14의 임계치 전압보다 낮게 설정하므로써, 오르리크 전류의 증가없이 Qn11 및 Qn13의 구동능력을 더욱 높일수가 있다.
제19, 20청구항 발명의 구성에 의해, 증폭회로에 있어서, 전압진폭이 작은 입력 차동신호가 아니고 증폭부(36)에 의해 증폭된 출력차동신호에 의거하여 상기 증폭부(36)에의 전원공급이 제어된다. 이것에 의해, 증폭부(36)의 동작을 확실하게 정지되게 할 수 있고, 반도체 집적회로의 소비전력을 더욱 감소할 수가 있다.
또, 제20청구항 발명의 구성에 의해, 출력이 차동신호이므로, 전원제어부(37)를 구성하는 제1 및 제2의 PMOS트랜지스터(Qp37, Qp38)중 적어도 한쪽은 확실히 오프한다.
제21∼26청구항 발명의 구성에 의해, 반도체 집적회로에 있어서, 주전원 배선계(56)와 부전원 배선계(57)간에 개재한 전원계 결합회로(70)가 제1의 회로블록(51)으로부터 제2의 회로블록(52)으로의 노이즈 전파를 억제한다.
또, 제23청구항 발명의 구성에 의해, 이 전원계 결합회로(70)를 구성하는 2개의 NMOS트랜지스터(Qn71∼Qn72)중 제1의 NMOS트랜지스터(Qn71)는 제어클럭에 따라 온 하므로써, 주전원 배선계의 접지선(56)과 부전원 배선계의 접지선(57)을 저임피던스로 접속한다. 또, 제1의 NMOS트랜지스터(Qn71)가 오프일 때에는, 제2의 NMOS트랜지스터(Qn72)는 주전원 배선계의 접지선(56)에서 부전원배선계의 접지선(57)에의 노이즈 전파를 억제하기 위한 MOS 다이오드로서 기능한다. 따라서, 제2의 회로블록(52)이 상기 소전압진폭의 차동신호를 취급하는 드라이버회로를 가지는 경우에도 그, 오동작을 방지할 수 있다.
제27∼32청구항 발명의 구성에 의해, 반도체 기억장치에 있어서, 메모리부(2)와 데이터처리부(3)가 동일 반도체칩(1)에 설치되기 때문에, 종래와 같은 메모리칩과 데이터처리칩과의 칩간 데이터 전송이 필요없게 되어, 데이터 전송속도의 고속화를 용이하게 행할수가 있고, 데이터처리 시스템의 간소화 및 고밀도 실장화를 도모할 수가 있다. 또한 종래와 같이 메모리칩과 데이터처리칩을 연결하는 데이터버스를 보드상에 설치할 필요가 없어지기 때문에, 보드상의 데이터버스를 구동하는 전류를 생략할 수가 있어, 데이터처리 시스템에서의 소비전류의 저감화를 도모할 수도 있다. 그 위에, 패드(4)는 메모리부(2)와 데이터처리부(3)의 바로 중간에 위치하도록 배치되기 때문에, 각각에의 배선거리를 짧게하는 것이 가능하다. 그 결과, 동작속도의 지연을 방지할 수가 있다. 또한, 배선영역을 작게할 수 있기 때문에, 칩면적의 증대도 방지할 수 있고, 외부에서 본 신호선 단자의 입력용량도 감소할 수 있다.
또, 제30청구항 발명의 구성에 의해, 데이터처리부(3)는 반도체칩(1)의 중앙부에 배치되고, 복수개의 메모리부(2)는 동일 반도체칩(1)의 주변부에 배치되기 때문에, 반도체칩(1)상에 있어 각 메모리부(2)와 데이터처리부(3)와의 배선거리가 균등하게 된다. 이것에 의해, 특정의 메모리부를 액세스할 때에 동작속도가 늦어지는 결점을 방지할 수가 있다.
제33청구항 발명의 구성에 의하여, 데이터처리부(3)의 대기시 전원전류를 검사하는 경우에, 관통전류 차단수단(스위치소자)(129)에 의해 전원전압단자(125)에서 메모리어레이 공급전압발생회로(기준전압발생회로)(127)를 통하여 접지전압단자(126)에 흐르는 관통전류를 차단할 수가 있기 때문에, 데이터처리부(3)의 대기시 전원전류불량을 검출할 수가 있다.
제34청구항 발명의 구성에 의해, 메모리어레이(122) 및 메모리어레이 공급전압발생회로(기준전압발생회로)(127)에 전원전압을 공급하는 제1의 전원전압단자(125a)와 데이터처리부(3)에 전원전압을 공급하는 제2의 전원전압단자(125b)가 따로따로 설치되어 있다. 따라서, 관통전류는 제1의 전원전압단자(125a)에서 메모리어레이 공급전압발생회로(127)내를 흐르고, 제2의 전원전압단자(125b)에서 데이터처리부(3)내를 흐르는 전류에는 영향을 주지 않는다. 이것에 의해, 대개시 전원전류를 검사하는 경우에는, 메모리어레이(122)의 대기시 전원전류의 측정과 데이터처리부(3)의 대기시 전원전류의 측정을 독립하여 행할 수 있기 때문에 데이터처리부(3)의 대기시 전원전류불량도 검출할 수 있다. 또한, 제33청구항의 관통전류차단수단(스위치소자)(129)을 제어하기 위한 제어신호가 필요 없으므로 칩의 제어를 간략화 할 수 있다.
(실시예)
(제1의 실시예)
이하, 본 발명의 제1의 실시예에 대하여 도면을 참조하여 설명한다.
제1도는 제1의 실시예에 관한 DRAM을 표시하는 도면이다. 제1도에 있어서, 8개의 메모리부(2)와 데이터처리부(3)가 같은 반도체칩(1)에 설치되어 있고, 데이터처리부(3)는 반도체칩(1)의 중앙부에 배치되고, 8개의 메모리부는 반도체칩(1)의 주변부에 데이터처리부(3)를 에워싸도록 배치되어 있다. 또, 반도체칩(1)에서의 중앙부와 주변부 사이의 중간부에는, 외부신호를 입력하는 복수개의 입력패드가 배치되어 있고, 상기 중간부는 메모리부(2)와 데이터처리부(3)와 입력패드(4)를 각각 접속하는 배선(일부를 제외 도시생략)이 설치된 배선영역으로 되어 있다.
이와같이 메모리부(2), 데이터처리부(3) 및 입력패드(4)가 반도체칩(1)에 배치된 DRAM에 있어서, 우선, 메모리부(2)와 데이터처리부(3)간의 동작을 고려한 경우에는, 각 메모리부(2)와 데이터처리부(3)의 반도체칩(1)상에서의 거리가 균등하게 되기 때문에, 데이터처리부(3)가 특정의 메모리부(2)를 액세스할 때에 동작속도가 늦어지는 결점이 생기는 것을 방지할 수 있다.
또, 메모리부(2) 또는 데이터처리부(3)와 반도체칩(1)의 외부와의 사이의 동작을 고려한 경우에는, 입력패드(4)가 메모리부(2)와 데이터처리부(3)와의 바로 중간에 배치되어 있기 때문에, 입력패드(4)와 메모리부(2)간의 배선거리, 및 입력패드(4)와 데이터처리부(3)간의 배선거리를 짧게하는 것이 가능하고, 그 결과, 동작속도의 지연을 방지할 수가 있다. 또한, 배선영역을 작게할 수가 있기 때문에, 칩 면적의 증대도 방지할 수 있고, 반도체칩(1)의 외부에 본 신호선단자의 입력용량도 감소할 수 있는 효과도 있다.
각각의 메모리부(2)는, 메모리어레이나 디코더회로나 제어회로등을 포함하는 메모리코어(5)와 1/0블록(6)과 상기 메모리부(2) 내부에서 사용하는 내부전원전압을 발생되게하는 전압변환회로(7)를 구비하고 있고, 1/0블록(6)은 상기 메모리부(2)와 데이터처리부(3)간의 쌍방향의 데이터전송을 데이터버스(10)를 통하여 실행하기 위한 데이터전송부(6c)를 가지고 있다. 데이터전송부(6c)는 데이터처리부(3)에 전송하기 위해 데이터를 데이터버스(10)에 송출하는 드라이버회로(6a)와 데이터처리부(3)에서 송출된 데이터를 데이터버스(10)에서 받는 리시버회로(6b)로 구성되어 있다.
또, 데이터처리부(3)는 본래의 데이터처리를 행하는 데이터처리블록(8)과 1/0블록(9)을 구비하고 있고, 1/0블록(9)은 메모리부(2)와 동일하게 드라이버회로(9a)와 리시버회로(9b)로서 구성되는 데이터전송부(9c)를 가지고 있다.
또한, 본 실시예에서는, 데이터처리부(3)와 각 메모리부(2)간에서만 데이터전송이 행하여지는 구성으로 되어 있으나, 메모리부(2)간에서 데이터의 주고받기를 행하여도 좋다. 또, 패드(4)는 외부신호를 입력할 뿐만 아니라, DRAM 내부에서 발생한 신호를 외부에 출력하는 것으로 하여도 좋다.
제2도는 DRAM의 각 구성요소의 레이아우트의 다른 예를 표시하는 도면이다. 여기서는, 제1도와 같은 구성요소에는 같은 부호를 붙이고 설명을 생략한다. 제2도에 표시하는 것과 같이, 메모리부(2)와 데이터처리부(3)를 같은 반도체칩(1)에 설치하고, 메모리부(2)를 반도체칩(1)상의 한쪽(제2도에 있어 우측)에 배치하고, 데이터처리부(3)를 반도체칩(1)상의 다른쪽(제2도에 있어 좌측)에 배치하고, 복수개의 입력패드(4)를 반도체칩(1)에 있어 메모리부(2)가 배치된 부위와 데이터처리부(3)가 배치된 부위간의 부위, 즉 중앙부에 일렬로 배치하여도 좋다. 또한, 메모리부(2)가 복수개 존재하는 경우에는, 복수개의 메모리부(2)를 반도체칩(1)상의 한쪽(예를들면 제2도에 있어 우측)에 일렬로 배치한다.
제3도 (a)는 제1도에 표시하는 본 실시예의 DRAM중에서, 1개의 메모리부(2)와 데이터처리부(3)와 이들에 소정의 전압을 외부에서 공급하기 위한 회로를 발췌하여 표시한 것이다.
제3도 (a)에 있어서, 메모리부(2)의 메모리코어를 구성하는 메모리어레이(122)와 데이터처리부(3)가 같은 반도체 칩(1)에 설치되어 있고, 또한 반도체 칩(1)에는, 전압변환회로(7)와, 메모리어레이(122) 및 데이터처리부(3)에 전원전압 VDD를 공급하는 전원전압패드(125)와, 메모리어레이(122) 및 데이터 처리부(3)에 접지전압 VSS를 공급하는 접지전압패드(126)가 설치되어 있다. 전압변환회로(7)는 전원전압패드(125)에서의 전원전압 VDD 및 접지전압패드(126)에서의 접지전압 VSS를 받고, 예를들면, 기준전압이나 2분의 1 전원전압등을 발생한다.
제3도 (b)는 전압변환회로(7)의 구성을 표시하는 블록도이고, 제3도 (b)에 표시하는 것과 같이, 전압변환회로(7)는 메모리어레이 공급전압발생회로로서의 기준전압발생회로(127)와 구동회로(128)와 테스트제어신호 TCS를 활성화하는것에 의해 비도통상태로 되는 관통전류 차단수단으로서의 스위치소자(129)에 의해 구성되어 있고, 기준전압발생회로(127)는, 매우 간단한 예로서 제4도에 표시하는 것과 같이 저항(130)에 의해 구성된다. 또한, 제4도는 스위치소자(129)가 도통상태인 통상의 경우의 회로를 표시하고 있고, 이 경우에는, 전원전압패드(125)에서 기준전압발생회로(127)의 저항(130)을 통하여 접지전압패드(126)에 관통전류가 흐르는 것에 의해, 전원전압 VDD가 분압되어 출력노드(131)에 VDD의 2분의 1의 전압이 발생한다.
메모리어레이와 데이터처리부를 혼재한 DRAM에는 대기시 전원전류를 검사할 때에, 전원전압패드(125)에서 기준전압발생회로(127)를 통하여 접지전압패드(126)에 흐르는 관통전류가 데이터처리부(3)의 대기시 전원전류에 비교하여 2자리수∼3자리수 크기 때문에, 데이터처리부(3)의 대기시 전원전류불량이 메모리어레이(122)의 대기시 전원전류에 의해 가리워진다고 하는 문제점이 있다.
그러나, 본 실시예에 있어서는, 이와같은 문제점을 해결하기 위해, 전원전압패드(125)와 전압변환회로(7)의 기준전압발생회로(127)와의 사이 및 접지전압패드(126)와 전압변환회로(7)의 기준전압발생회로(127)간에 각각 스위치소자(129)가 개설되어 있다.
메모리어레이(122)의 대기시 전원전류를 검사하는 경우에는, 테스트제어신호 TCS를 비활성상태로 하고 스위치소자(129)를 도통상태의 그대로 전류측정을 행한다. 한편, 데이터처리부(3)의 대기시 전원전류를 검사하는 경우에는, 테스트제어신호 TCS를 활성화하여 스위치소자(129)를 비도통상태로 하여 전류측정을 행한다. 이것에 의해, 관통전류는 흐르지 않기 때문에 데이터처리부(3)의 대기시 전원전류불량을 검출할 수 있다.
또한, 본실시예에 있어서는, 스위치소자(129)가 전원전압패드(125)와 전압변환회로(7)의 기준전압발생회로(127)간, 및 접지전압패드(126)와 전압변환회로(7)의 기준전압발생회로(127)간에 각각 설치되어 있으나, 어느 한쪽에만 설치하여도 같은 효과를 얻을 수 있다.
제5도 (a)는 메모리부(2)의 메모리어레이(122) 및 데이터처리부(3)에 소정의 전압을 공급하기 위한 회로의 다른예를 표시하고 있다.
제5도 (a)에 있어서, 메모리부(2)의 메모리코어를 구성하는 메모리어레이(122)와 데이터처리부(3)가 같은 반도체 칩(1)에 설치되어 있고, 또한, 반도체 칩(1)에는, 전압변환회로(7a)와, 메모리어레이(122)에 전원전압 VDD를 공급하는 제1의 전원전압패드(125a)와, 메모리어레이(122)에 접지전압 VSS를 공급하는 제1의 접지전압패드(126a)와, 데이터처리부(3)에 전원전압 VDD를 공급하는 제2의 전원전압패드(125b)와, 데이터처리부(3)에 접지전압 VSS를 공급하는 게2의 접지전압패드(126b)가 설치되어 있다. 전압변환회로(7a)는, 제1의 전원전압패드(125a)에서의 전원전압 VDD 및 제1의 접지전압패드(126a)에서의 접지전압 VSS를 받고, 예를들면, 기준전압이나 2분의 1 전원전압 등을 발생한다.
제5도 (b)는 전압변환회로(7a)의 구성을 표시하는 블록도이고, 제5도 (b)에 표시하는 것과 같이, 전압변환회로(7a)는 메모리어레이 공급전압발생회로로서의 기준전압발생회로(127)와 구동회로(128)에 의해 구성되어 있고, 기준전압발생회로(127)는 제4도에 표시하는 기준전압발생회로와 동일한 것이다.
본 실시예에 있어서는, 메모리어레이(122) 및 전압변환회로(7a)에 접속되는 전원전압패드(125a)와, 데이터처리부(3)에 접속되는 제2의 전원전압패드(125b)가 물리적으로 분리되어 있는 동시에, 메모리 어레이(122) 및 전압변환회로(7a)에 접속되는 제1의 접지전압패드(126a)와, 데이터처리부(3)에 접속되는 제2의 접지전압패드(126b)가 물리적으로 분리되어 있다. 이 때문에, 관통전류는 제1의 전원전압패드(125)에서 기준전압발생회로(127)를 통하여 제1의 접지전압패드(126a)에 흐르고, 제2의 전원전압패드(125b)에서 데이터처리부(3)를 통하여 제2의 접지전압패드(126b)에 흐르는 전류에는 영향을 주지 않는다. 이것에 의해, 대기시 전원전류를 검사하는 경우에는, 메모리어레이(122)의 대기시 전원전류의 측정과 데이터처리부(3)의 대기시 전원전류의 측정을 독립하여 행할 수 있기 때문에 데이터처리부의 대기시 전원전류불량도 검출할 수 있다.
또한, 본 실시예에 의하면, 관통전류차단수단으로서의 스위치소자를 제어하기 위한 데스트제어신호가 필요없으므로 칩의 제어를 간략화할 수 있다.
제6도는 제1도에 표시하는 제1의 실시예의 DRAM중에서 데이터 전송회로를 발췌하여 그 구성을 표시한 것이다. 여기서는, 데이터전송회로로서, 메모리부(2)내의 드라이버회로(6a)와, 데이터처리부(3)대의 리시버회로(9b)와, 이들의 회로간을 접속하는 1조의 데이터선쌍으로 구성되는 단방향의 데이터 전송회로에 대하여 설명한다. 또한, 데이터처리부(3)내의 드라이버회로(9a)와 메모리부(2)내의 리시버회로(6b)와, 이들의 회로간을 접속하는 1조의 데이터선쌍으로 구성되는 데이터 전송회로도 동일한 것이다. 제1도에 표시하는 데이터버스(10)는 상기 2조의 데이터선쌍에 의해 구성되어 있다.
제6도에 있어서, 6a는 메모리부(2)의 드라이버회로(데이터선구동회로), 20은 데이터선쌍, 30은 증폭회로, 40은 래치 회로이고, 증폭회로(30)와 래치 회로(40)로서 데이터처리부(3)와 리시버회로(9b)가 구성된다. VINT는 제1의 강압전압, VINTL은 제2의 강압전압이고, 후자는 전자보다 낮다. VINT 및 VINTL은 각각 도면에 표시되지 않은 전원강압회로에 의해 외부전원전압 VCC에서 생성된다. 예를들면, VCC=3.3V, VINT=2.5V, VINTL=0.6V 이다.
드라이버회로(6a)는 0V에서 VINT까지 스윙(swing)하는 입력차동신호 IN/XIN을 OV에서 VINTL까지 스윙하는 소진폭의 차동신호로 변환하는 것에 의해 데이터선쌍(20)을 차동으로 구동하기 위한 회로로, IN/XIN을 입력하기 위한 한쌍의 차동입력단자(11, 12)와, 제1의 제어회로(CONTl)를 입력하기 위한 제어단자(13)와 데이터선쌍(20)에 접속된 한쌍의 차동출력단자(14, 15)와, 제1∼제6의 NMOS트랜지스터(Qn11∼Qn16)를 구비하고 있다. Qn11은 게이트가 한쌍의 차동입력단자(11, 12)중 한쪽단자(11)에, 드레인이 한쌍의 차동출력단자(14, 15)중 한쪽단자(14)에, 소스가 Qn15를 통하여 VINTL에 각각 접속되어 있다. Qn12는, 게이트가 한쌍의 차동입력단자(11, 12)중 다른쪽 단자(12)에, 드레인이 Qn11의 드레인과 같게 단자(14)에, 소스가 Qn16을 통하여 접지선(접지레벨 : OV)에 각각 접속되어 있다. Qn13은 게이트가 Qn12의 게이트와 동일하게 단자(12)에, 드레인이 한쌍의 차동출력단자(14, 15)중 다른쪽 단자(15)에, 소스가 Qn11의 소스와 동일하게 Qn15를 통하여 VINTL에 각각 접속되어 있다. Qn14는 게이트가 Qn11의 게이트와 동일하게 단자(11)에, 드레인이 Qn13의 드레인과 동일하게 단자(15)에, 소스가 Qn12의 소스와 동일하게 Qn16을 통하여 접지선에 각각 접속되어 있다. Qn15 및 Qn16의 각각의 게이트는 제어단자(13)에 공통 접속되어 있다. Qn11∼Qn14의 임계치 전압은 어느것이고, 대략 0.5V이다.
드라이버회로(6a)에서 출력된 소진폭의 차동신호를 증폭회로(30)에 전송하기 위한 데이터선쌍(20)은, 분포정수로서 저항성분 RL과 용량성분 CL을 가지는 것으로 한다.
증폭회로(30)는 데이터선쌍(20)을 통하여 전송되어온 0V에서 VINTL까지 스윙하는 차동신호 OUT/XOUT를, 0V에서 VINT까지 스윙하는 차동신호 AOT/XAOT에 증폭하기 위한 회로로, OUT/XOUT를 입력하기 위한 한쌍의 차동입력단자(31, 32)와, 제2의 제어신호(CONT2)를 입력하기 위한 제어단자(33)와, 래치회로(40)에 접속된 한쌍의 차동출력단자(34, 35)와, 제 1∼제6 의 PMOS트랜지스터(Qp31∼Qp36)와, 제1∼제10의 MOS트랜지스터(Qn31∼Qn3a)를 구비하고 있다.
래치회로(40)는 증폭회로(30)에서의 AOT/XAOT를 래치하고 0V에서 VINT까지 스윙하는 출력차동신호 BOT/XBOT를 얻기 위한 회로로, AOT/XAOT를 입력하기 위한 한쌍의 차동입력단자(41, 42)와, 제3의 제어신호(CONT3)를 입력하기 위한 제어단자(43)와, 제3의 제어신호(CONT3)를 입력하기 위한 제어단자(43)와, BOT/XBOT를 출력하기 위한 한쌍의 차동출력단자(44, 45)와, 제1 및 제2의 PMOS트랜지스터(Qn41, Qn42)와, 제1∼제6의 NMOS트랜지스터(Qn41∼Qn46)을 구비하고 있다.
제7도 (a)∼(g)는 제6도의 데이터 전송회로의 동작타이밍도이다. CONT1이 하이레벨로 올라가면, 데이터 전송사이클이 개시한다. 각 사이클에 있어서, 진폭 VINT를 가지는 IN/XIN은, 드라이버회로(6a)로 소진폭 VINTL을 가지는 OUT/XOUT에 변환된 후, 증폭회로(30)로 진폭 VINT를 가지는 AOT/XAOT로 증폭된다. 이때, CONT3이 하이레벨이 되어, AOT/XAOT가 래치회로(40)로 래치되는 결과, BOT/XBOT가 확정한다. 이와같이하여, BOT/XBOT가 확정한 후에 CONT2가 하아레벨로 올려진 결과, 증폭회로(30)의 동작은 래치회로(40)에 의한 AOT/XAOT의 래치에 동기하여 정지된다.
이상과 같이, 본 실시예에 의하면, 데이터선쌍(20)의 전압진폭이 VINTL에 제한되므로, 상기 데이터선쌍(20)의 충방전 전류를 감소할 수 있다. 본 실시예는 데이터선쌍(20)의 배선용량이 데이터 전송회로 전제의 용량에 대하여 점유하는 비율이 큰 경우에 특히 효과가 크다. 또, NMOS트랜지스터만으로서 구성된 드라이버회로(6a)에 있어서, Qn11∼Qn14 각각의 게이트에는 0V에서 VINT까지 스윙하는 IN/XIN이 입력되는데에 대하여, 그 각각의 소스·드레인간의 인가전압은 VINTL의 크기에 제한되므로, Qn11∼Qn14의 각각에 있어 충분한 크기의 게이트·소스간 전압을 확보가능한 차가 VINT의 크기와 VINTL의 크기와의 사이에 있으면, 상기 드라이버회로(6a)는 고속으로 동작한다. 또, Qn11∼Qn14의 각각의 임계치 전압의 하한을 0.3V∼0.6V로 제한하여도 데이터선쌍(20)을 구동하는 큰 능력을 얻을 수 있으므로 오프리크 전류의 증가없이 1.5V보다 작은 전압진폭으로 고속데이터 전송을 실현할 수 있다.
그래서, 본 실시예의 증폭회로(30)에서는 차동입력단자(31, 32)의 신호 OUT/XOUT를 Qp31∼Qp34의 게이트로 받고 있으므로, 상기 신호가 완만히 천이하여도 지장은 없다. 단, OUT/XOUT의 진폭이 VINTL의 크기에 제한되어 있으므로, VINT에서 Qp31∼Qp34를 통하여 접지선으로 흐르는 관통전류가 항상 흐르려고 한다. 그런데, 상기와 같이 래치회로(40)에 의한 AOT/XAOT의 래치에 동기하여 증폭회로(30)의 동작을 정지시키도록 CONT2를 상기 증폭회로(30)에 제공하고 있으므로, Qp35 및 Qp36에 의해 관통전류가 억제된다. 또, 증폭회로(30)의 후단에 래치회로(40)를 설치하고 있기 때문에 전자의 출력부하가 작게되고, 상기 증폭회로(30)를 구성하는 각 MOS트랜지스터의 사이즈가 작게 조여지므로 Qp35 및 Qp36이 온 일 때에도 관통전류를 작게 억제할 수가 있다.
또한, VCC에서 생성된 VINT의 인가 개소에, VCC를 그대로 인가하도록 하여도 좋다.IN/XIN, AOT/XAOT 및 BOT/XBOT의 하이레벨은 1V-3.3V의 범위가 적당하고, OUT/XOUT의 하이레벨은 0.1V∼1.5V의 범위가 적당하다.
또, 드라이버회로(6a)에 있어서, 전원측에 위치하는 Qn11 및 Qn13의 임계치 전압을 접지측으로 위치하는 Qn12 및 Qn14의 임계치 전압보다 낮게 설정하는 것도 가능하다. 구체적으로는, Qn11 및 Qn13의 임계치 전압을 OV∼0.3V에, Qn12 및 Qn14의 임계치 전압을 0.3V∼0.6V로 각각 설정한다. 이와같이 Qn11 및 Qn113의 임계치 전압을 종래 하한으로 되어 있는 값(0.3V∼0.6V) 보다 낮게 설정하여도, 대기시에 차동입력단자(11, 12)의 전위가 어느것이고 0V로 되도록 제어하면, Qn11 및 Qn13의 오프리크전류는 Qn12 및 Qn14에 의해 저지된다.
따라서 Qn11 및 Qn13의 임계치 전압을 Qn12 및 Qn14의 임계치 전압보다 낮게 설정하는 것에 의해, 오프리크 전류의 증가없이 Qn11 및 Qn13의 구동능력을 더욱 높일수가 있다. Qn11 및 Qn13의 게이트·소스간 전압은 Qn12 및 Qn14에 비하여 필연적으로 작게 되므로, Qn11 및 Qn13의 임계치 전압을 내리는 것은 드라이버회로(6a)의 구동능력을 높히는데에 유효하다.
제8도는 제1의 실시예의 DRAM에 있어 접지선의 노이즈 대책을 표시하는 배선도이다. 이 노이즈 대책은, 드라이버회로(6a)에 있어 OV에서 VINTL까지 스윙하는 소진폭의 차동신호를 취급하는 것에 감안한 것이다.
제8도에 있어서, 51은 표준진폭 VINT로 동작하는 제1의 회로블록을 표시하고, 리시버회로(9b)의 증폭회로(30) 및 래치회로(40)에 가하여 상기 DRAM중의 타이밍제너레이터, 디코더회로 등을 포함하고 있다. 52는 소진폭 VINTL로 동작하는 제2의 회로블록을 표시하고, 드라이버회로(6a)가 이것에 해당한다. 제1회로블록(51)은 접지선(53)을 통하여 접지패드(55)에 접속되어 있다. 한편, 제2의 회로블록(52)은, 제1의 회로블록(51)의 접지선(53)과는 독립으로 설치된 접지선(54)을 통하여 접지패드(55)에 접속되어 있다.
여기서, 제1의 회로블록(51)중의 회로동작에 의해 매우 큰 전류가 접지선(53)에 횰렀다고 하면, 접지선(53)의 저항성분(RLl)에 의해 전압강하가 생기고, 제1의 회로블록(51)의 접지레벨이 크게 변동하게 된다. 그런데, 접지선(54)이 제1의 회로블록(51)의 접지선(53)과는 독립으로 설치되어 있기 때문에, 제2의 회로블륵(52)중의 드라이버회로(6a)는, 제1의 회로블록(51)의 접지레벨변동의 영향을 그다지 받지않고 정상적인 동작을 계속할 수가 있다. 또한, RL2는 접지선(54)의 저항성분을 표시한다.
이와같이, 제8도와 같은 접지배선을 체용하는 것에 의해, 제1의 회로블록(51)의 동작전류에 기인한 전원노이즈의 제2의 회로블록(52)에의 침입을 어느정도 억제할 수가 있다.
제9도는 접지선의 노이즈 대책의 다른 예를 표시하는 배선도이다. 제9도의 접지선의 배선도, 제8도의 경우와 동일하게, 드라이버회로(6a)에 있어 소진폭의 차동신호를 취급하는 것에 감안하여 노이즈 대책을 시행한 것이다. 제9도에 있어서, 제1 및 제2의 회로블록(51, 52)은, 제8도의 경우와 동일한 회로블록이다. 접지선은 제1의 회로블록(51)을 위한 제1의 접지선(주전원배선계의 접지선)(56)과, 제2의 회로블록(52)을 의한 로컬인 제2의 접지선(부전원배선계의 접지선)(57)으로 구분되어 있다. 제1의 접지선(56)은 접지패드(55)에 접속되고, 제2의 접지선(57)은 전원계 결합회로(70)를 통하여 제1의 접지선(56)에 접속되어 있다. 80은 제2회로블록(52)에 VINTL을 공급하기 위한 전원강압회로이다.
전원계 결합회로(70)는, 제1의 회로블록(51)에서 제2의 회로블록(52)에의 노이즈전파를 억제하도록 제1의 접지선(56)과 제2의 접지선(57)을 결합하기 위한 회로이고, 서로 병렬접속된 제1 및 제2의 NMOS트랜지스터 Qn71, Qn72를 구비하고 있다. Qn71의 게이트는, 제어단자(71)를 통하여 제어클럭의 공급을 받는다. 한편, Qn72가 MOS 다이오드로서 작용하도록, Qn72의 게이트는 제2의 접지선(57)에 접속되어 있다.
전원계 결합회로(70)를 구성하는 2개의 NMOS트랜지스터중의 Qn71은 DRAM의 대기시에, 제어단자(71)를 통하여 공급되는 제어클럭에 따라 온하는 것에 의해, 제1의 접지선(56)과 제2의 접지선(57)을 저임피던스로 접속한다. 또, DRAM의 동작시, 즉 Qn71이 오프하고 있을 때에는, Qn72는 제1의 회로블록(51)의 동작에 수반하는 제1의 접지선(56)에서의 접지전압레벨의 부상을 제2의 접지선(57)에 전하지 않도륵 하기 위한 MOS 다이오드로서 기능한다.
상기와 같이, 드라이버회로(6a)는 OV(접지레벨)에서 VINTL까지 스윙하는 소진폭의 차동신호를 취급하는 것이다. VINTL은 0.6V 정도의 작은 전압이다. 따라서, 제2의 접지선(57)의 전의가 조금이라도 부상하면, 제2의 회로블록(52)중의 드라이버회로(6a)에 오동작이 발생할 가능성이 있다. 그런데, 본 실시예에 의하면, 제1의 회로블록(51)의 동작전류에 기인한 전원노이즈의 제2의 회로블록(52)중의 드라이버회로(6a)에 오동작이 발생할 가능성이 있다. 그런데, 본 실시예에 의하면, 제1의 회로블록(51)의 동작전류에 기인한 전원노이즈의 제2의 회로블록(52)에의 침입을 효과적으로 억제할 수가 있으므로, 제2의 회로블록(52)중의 드라이버회로(6a)의 오동작을 방지할 수 있다. 또한, MOS 다이오드로서 작용하는 Qn72의 임계치 전압은 작으면 작을수록 좋고, 0V 이하인 것이 바람직하다.
제10도는 제9도에 표시하는 전원강압회로(80)의 대부구성을 표시하는 회로도이다. 이 전원강압회로(80)는, 다른 전원강압회로(도면에 표시되지 않음)에 의해 VCC로 부터 생성된 VINT에서, VINTL을 생성하기 위한 회로이고, 제어클럭을 입력하기 위한 제어단자(81)와, VINTL을 출력하기 위한 출력단자(82)와, 저항기(83)와, 제1 ∼제3의 PMOS트랜지스터 Qp81∼Qp83과, 제1∼제4의 NMOS트랜지스터 Qn81∼Qn84를 구비하고 있다.
서로 직렬접속된 저항기(83)와 Qn81은, VlNTL의 기준이 되는 전위 VREF를 발생하기 위한 기준전위발생회로(84)를 구성하고 있다. 이 기준전위발생회로(84)는, Qn81의 임계치전압을 이용한 것이다. 그리고, 적어도 상기 기준전압발생회로(84)의 접지전위는 제9도에 표시하는 것과 같이 제2의 접지선(57)에서 얻게된다.
Qp81, Qp82와 Qn82∼Qn84와는, VINTL과 VREF를 비교하기 위한 비교회로(85)를 구성하고 있다. Qp81 및 Qp82는 병렬 카런트미러형의 전류원을 구성하도록 각각 VINT에 접속되어 있다. Qn82 및 Qn83은 Qp81 및 Qp82로 구성된 전류원의 접지측에 접속되고, 차동증폭기를 구성하도록, Qn82의 게이트에는 VREF가 인가되고, Qn83의 게이트에는 VlNTL이 피드백되어 있다. 그리고, Qn82 및 Qn83의 각각의 소스는, 게이트가 제어단자(81)에 접속된 공통의 스위치소자로서의 Qn84를 통하여 접지선에 접속되어 있다. 게다가, Qn82 및 Qn83은 그 구동능력을 높이도록 상기 드라이버 회로중의 Qn11 및 Qn13과 동일하게, 임계치전압이 낮게(0V-0.3V)설정되어 있다.
Qp83은 출력단자(82)에 VlNTL을 출력하기 위한 출력회로(86)를 구성하고 있고, 그 게이트에는 Qp81과 Qp82의 접속점 전위가 인가되도록 되어 있다.
제9도 및 제10도의 구성에 의하면, 만일 제2의 접지선(57)의 전위가 변동하여도, 이 변동에 따라 기준전위발생회로(84)의 출력 VREF가 변동하므로, 전원강압회로(80)의 출력단자(82)와 제2의 접지선(57)간의 전압은 일정치 VINTL에 유지된다. 따라서, 제2의 회로블록(52)중 드라이버회로의 오동작을 확실하게 방지할 수 있는 효과가 있다. 게다가, 비교회로(85)중의 Qn82 및 Qn83의 구동능력을 높이도록 그 임계치전압이 낮게 설정되어 있으므로, VREF 및 VINTL의 레벨이 낮게되어도, 비교회로(85)의 정상동작 및 전원강압회로(80)의 좋은 성능이 보증된다. 또한, 제10도의 구성에서는 VINT에서 VINTL을 생성하였으나, VINTL을 VCC에서 적접 생성하도록 하여도 좋다.
(제2의 실시예)
이하, 본 발명의 제2의 실시예에 대하여 도면을 참조하여 설명한다.
제11도는 제2의 실시예에 관한 DRAM중의 데이터 전송회로의 일부를 표시하는 회로도이고, 제2의 실시예의 데이터 전송회로는 제1의 실시예에 관한DRAM중의 데이터 전송회로에 있어 드라이버회로(6a)와 데이터선쌍(20)간에 더욱 이퀄라이즈회로(60)를 부가한 것이다.
제11도에 있어서, 드라이버회로(6a)의 내부구성은 제1의 실시예(제6도 참조)와 동일하나, 제1실시예의 경우 CONT1과는 다르고, 본 실시예예 있어서 제어단자(13)에 인가되는 제1의 제어신호 CONTla는 각 데이터 전송사이클의 전반에서만 하이레벨로 유지된다.
이퀄라이즈회로(60)는 데이터선쌍(20)의 전위를 이퀄라이즈하기 위한 회로이고, 드라이버회로(6a)의 차동출력단자(14, 15)에 접속된 한쌍의 차동입력단자(61, 62)와, 이퀄라이즈제어신호(EQ)를 입력하기 위한 제어단자(63)와, 데이터선쌍(20)에 접속된 한쌍의 차동출력단자(64, 65)와, 한개의 NMOS트랜지스터 Qn61을 구비하고 있다. Qn61은 데이터선쌍(20)의 전위를 이퀄라이즈하도륵 차동출력단자(64, 65)간에 개재하고, 그 게이트예 EQ가 인가되도록 되어 있다.
데이터선쌍(20)의 후단에는 제1의 실시예의 경우와 동일 증폭회로와 래치회로가 접속되어 본 실시예의 데이터 전송회로의 전체가 구성되나, 양 회로의 도시는 생략한다.
제12도 (a)∼(h)는 본 실시예의 데이터 전송회로의 동작 타이밍도이다. 각 데이터 전송사이클의 전반에 있어서, CONTla 및 CONT3이 하이레벨로 동작된다. 이것에 의해, 진폭 VINT를 가지는 IN/XIN은 드라이버회로(6a)로 소진폭 VINTL을 가지는 OUT/XOUT에 변환된 후, 증폭회로(30)로 진폭 VINT를 가지는 AOT/XAOT로 증폭되어, 이 AOT/
XAOT가 래치회로(40)로 래치되므로, BOT/XBOT가 확정 된다. 이와같이하여 EOT/XBOT가 확정된 후, 즉 데이터 전송사이클의 후반에서는 CONT2 및 EQ가 하이레벨로 동작된다. 이 결과, 증폭회로(30)의 동작이 래치회로(40)에 의한 AOT/XAOT의 래치에 동기하여 정지되는 동시에, 데이터선쌍(20)의 전위 OUT/XOUT가 이퀄라이즈회로(60)의 Qn61에 의해 이퀄라이즈된다.
본 실시예에 의하면, 데이터선쌍(20)의 이퀄라이즈에 의해 그 전위차가 소정치에 달할때까지는 시간이 단축되므로, 데이터전송이 더욱 고속화된다. 게다가, 이퀄라이즈 동작을 데이터 전송사이클의 후반에 행하는 것으로서, 액세스 속도에 대하여 악영향이 나오지 않도록 하고 있다.
또한, 본 실시예에서는 드라이버회로(6a)의 차동출력단자(14,15)와 데이터선쌍(20)간에 이퀄라이즈용의 NMOS트랜지스터 Qn61을 개재되게 하고 있으나, 상기 트랜지스터는 데이터선쌍(20)의 전위를 이퀄라이즈할 수 있는 한 어디에 설치하여도 상관없다. 여기서, 종래의 DRAM중의 데이터전송회로와 상기 제1 및 제2의 실시예에 관한 데이터 전송회로와의 성능비교에 대하여 설명한다.
제13도 (a)는 종래의 데이터 전송회로중의 CMOS 구성의 드라이버회로의 시뮬레이션회로(DT)를 표시한다. 제13도 (a)중 2개의 제어신호 CONT/XCONT는 서로 상보신호이다. 제13도 (b)는 상기 제1의 실시예 데이터 전송회로중의 NMOS 구성의 드라이버회로에 대응한 시뮬레이션회로(SHTl)를, 제13도(C)는 상기 제 2 의 실시예의 데이터 전송회로중의 이퀄라이즈회로가 부가된 드라이버회로에 대응한 시뮬레이션회로(SHT2)를 각각 표시한다.
제14도 (a)∼(D)는 DT, SHT1 및 SHT2의 시뮬레이션 조건을 표시하는 타이밍도이다. 본 시뮬레이션에서는 16비트의 데이터를 20㎱의 사이클타임 tc로 전송하었다. VINTL=
0.6V, RL=1.8KΩ, CL=4.5pF이다.
제15도는 DT, SHT1 및 SHT2 각각의 소비전류에 관한 시뮬레이션 결과를 표시하는 도면이다. DT에 비하여 SHT1에서는 VINT=2.5V인 곳에서 15mA의 소비전류의 감소가 이루어지고 있다. 또 SHT1에 비하여 SHT2에서는 소비전류가 더욱 감소되고 있다.
제16도는 DT, SHT1 및 SHT2 각각의 지연시간에 관한 시뮬레이션 결과를 표시하는 도면이다. DT에서는 CONT/XCONT가 SHT1에서는 CONT1이, SHT2에서는 CONTLa가 각각 VINT의 2분의 1의 전위까지 변화한 시점에서 0.1V의 전위차가 OUT/XOUT로서 나타날 때 까지의 시간(지연시간 tD)을 비교한 것이다. DT에 비하여 SHT1쪽이, 또 SHT1에 비하여 SHT2쪽이 고속데이터 전송을 달성할 수 있는 것이 표시되어 있다.
(제3의 실시예)
이하, 본 발명의 제3의 실시예에 대하여 도면을 참조하여 설명한다.
제17도는 제3의 실시예에 관한 DRAM중의 데이터 전송회로에 사용되는 증폭회로(30a)의 회로도이고, 제3의 실시예의 데이터 전송회로는 제1의 실시예에 관한 DRAM중의 데이터 전송회로에 있어 증폭회로(30)를 증폭회로(30a)로 치환한 것이다. 제17도의 증폭회로(30a)의 전단에는 제1의 실시예의 경우와 같은 드라이버회로와 데이터선쌍이 접속되고, 또한 상기 증폭회로(30a)의 후단에는 제1의 실시예의 경우와 같은 래치회로가 접속되어 데이터 전송회로의 전체가 구성된다.
제2의 실시예의 경우와 동일하게, 드라이버회로와 데이터선쌍과의 사이에 이퀄라이즈회로를 개재되게 하여도 된다.
제17도의 증폭회로(30a)의 구성은, 제1의 실시예(제6도 참조)의 증폭회로(30)와 같은 구성을 가지는 증폭부(36)에, 전원제어부(37)를 부가한 것이다.
전원제어부(37)는 차동출력단자(34, 35)에서의 출력에 따라 증폭부(36)에의 전원공급을 제어하기 위한 회로부분이고, 서로 직렬접속된 제1 및 제2의 PMOS트랜지스터 Qp3
7, Qp38을 구비하고 있다. Qp37 및 Qp38은 증폭부(36)의 후반부분에의 전원공급을 제어하기 위한 Qp36과 VINT간에 개재하고 있고, Qp37의 게이트는 한쌍의 차동출력단자(34,35)중의 한쪽단자(35)에, Qp38의 게이트는 다른쪽 단자(34)에 각각 접속되어 있다.
전원제어부(37)를 구성하는 Qp37 및 Qp38의 온/오프는, 증폭부(36)에 의해 증폭된 한쌍의 차동출력단자(34,35)에 있어 진폭 VlNT의 차동신호에 따라서 제어된다.
증폭회로(30a)의 출력 및 후단의 래치회로의 출력이 확정한 후에 증폭회로(30a)의 동작을 정지되도록 제어단자(33)에 하이레벨의 CONT2가 입력될 때애는, 차동출력단자(34,35)중의 어느 한쪽이 VINT와 대략 같은 전위로 되기 때문에, Qp37 및 Qp38중 어느것이 반드시 오프하게 된다. 따라서, Qp36을 흐르는 관통전류를 완전히 차단할 수가 있어, 증폭부(36)의 동작이 확실히 정지된다. 또한, 증폭부(36)의 동작중은 차동출력단자(34, 35)의 전위 이퀄라이즈에 의해 Qp37 및 Qp38의 쌍방이 온한다.
본 실시예의 증폭회로(30a)는 Qp36의 오프가 지연되는 경우에도, 차동출력단자(34, 35)에서의 출력이 어느 정도 확정되면 자동적으로 동작을 정지하므로, 소비전류의 감소에 유효하다. 또한, 본 실시예에 있어 증폭부(36)의 전반부분에의 전원공급을 제어하기 위한 Qp35와 VINT간에 Qp37 및 Qp38과 같은 피드백용의 PMOS트랜지스터를 개재되게 하지 않게한 것은 증폭부(36)가 차동입력단자(31, 32)에서의 전위변화에 추종할 수 없게 되는 위험이 있기 때문이다. 이것은, 차동입력단자(31,32)에 일시적으로 오신호(오데이터)가 입력되는 경우가 있다는 것을 고려한 것이다. 또, 증폭부(36)의 전반부분의 부하는 작기 때문에, Qp35를 흐르는 관통전류는 매우 소량이다. 단, 입력데이터가 변동하지 않는다는 것이 보증되는 경우에는, Qp35와 VINT간에도 피드백용의 PMOS트랜지스터를 개재되게 하는 것이 바람직하다.
이상, 데이터 전송회로를 구비한 LSI의 일예로서 DRAM에 대하여 설명하였다. 단, 본 발명은 데이터 전송회로를 구비한 임의의 LSI에 적용가능하다. 또, 복수의 칩간의 데이터 전송에도 적용 가능하다.
이상 설명한 바와 같이, 제1∼11청구항의 발명에 관한 반도체 집적회로를 위한 데이터 전송회로에 의하면, 입력차동신호보다도 작은 전압진폭을 가지는 차동신호에 의해 데이터 전송을 실행할 수 있으므로, 신호선쌍의 배선길이가 큰 경우에도 이 신호선쌍의 기섕저항 및 기생용량의 영향을 억제할 수 있어 충방전 전류 및 신호지연이 저감되므로, 고속 또한 저소비전력의 반도체 집적회로를 실현할 수 있다. 또한, 충방전 전류의 저감에 의해 피크전류도 저감할 수 있으므로 신호배선의 신뢰성이나 노이즈 내성도 좋게된다. 또, 증폭회로의 후단에 래치회로가 설치되어 있으므로, 증폭회로의 출력부하가 작게되어 그 사이즈를 작게하는 것이 가능하므로 관통전류를 작게 억제할 수 있다.
또, 제8청구항의 발명에 관한 데이터 전송회로에 의하면, 드라이버회로의 접지선을 다른 회로의 접지선과는 독립으로 설치하는 것에 의해, 다른 회로의 동작에 의한 접지레벨의 변동의 영향을 받지않고 드라이버회로의 안정한 동작을 확보할 수가 있다.
또, 제9청구항의 발명에 관한 데이터 전송회로에 의하면, 증폭회로의 출력을 래치한 후에 상기 증폭 회로의 동작을 정지되게 하는 것에 의해, 반도체 집적회로의 소비전력을 더욱 저감할 수 있다.
또, 제10, 11청구항의 발명에 관한 데이터 전송회로에 의하면, 이퀄라이즈 회로를 더욱 설치하는 것에 의해, 신호선쌍의 전위차가 소정치에 달할때 까지의 시간이 단축되므로 데이터 전송이 더욱 고속화된다.
제12∼18청구항의 발명에 관한 데이터선 구동회로에 의하면, NMOS 구성을 채용하는 것에 의해 각 NMOS트랜지스터의 임계치 전압의 하한을 0.3V∼0.6V로 제한하여도 신호선쌍을 구동하는 큰 능력을 얻게 되므로, 오프리크 전류의 증가없이 1.5V 보다도 작은 전압진폭으로 고속데이터전송을 실현할 수 있다. 더구나, 종래의 CMOS 구성에서는 2개 필요하였던 전원을 하나만으로 할 수가 있기 때문에 반도체 집적회로의 소비전력을 더욱 저감할 수가 있다. 또, NMOS트랜지스터만으로서 구성할 수 있기 때문에 제조가 간단하다. 또, 전원측의 NMOS트랜지스터의 임계치 전압을 접지측의 NMOS트랜지스터의 임계치 전압보다 낮게 설정하는 것에 의해, 오프리크 전류의 증가없이 전원측의 NMOS트랜지스터의 구동능력을 더욱 높일 수 있다.
제19,20청구항의 발명에 관한 증폭회로에 의하면, 전압진폭이 작은 입력차동신호가 아니고, 증폭부에 의해 증폭된 출력차동신호에 따라서 이 증폭부에의 전류공급이 제어된다. 이것에 의해, 증폭부의 동작을 확실하게 정지되게 할 수 있어서, 반도체 집적회로의 소비전력을 더욱 저감할 수가 있다.
제21∼26청구항의 발명에 관한 반도체 집적회로에 의하면, 주전원 배선계와 부전원 배선계간에 개재한 전원계 결합회로가 제1의 회로블록에서 제2의 회로블록에의 노이즈 전파를 억제하기 때문에, 제2의 회로블록이 소전압진폭의 차동신호를 취급하는 드라이버회로를 가지는 경우에도, 그 오동작을 방지할 수 있다.
제27∼32청구항의 발명에 관한 반도체 기억장치에 의하면, 데이터 처리속도의 고속화가 가능하고 간소한 데이터 처리시스템을 구축할 수가 있고, 또한, 반도체칩에 있어 최적한 레이아우트를 실현할 수가 있다.
제33, 34청구항의 발명에 관한 반도체 기억장치에 의하면, 데이터 처리속도의 고속화가 가능하고 간소한 데이터 처리시스템을 구축할 수가 있고, 또한 효율적인 대기시 전원전류의 검사를 실행할 수가 있다.
이상과 같이, 본 발명에 의하면, 배선이 긴 경우에도 고속데이터 전송을 저소비전력으로 실현할 수가 있다.

Claims (34)

  1. 반도체 집적회로를 위한 데이터 전송회로에 있어서, 제1의 진폭을 갖는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 갖는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 갖는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 구비한 것을 특징으로 하는 데이터 전송회로.
  2. 제1항에 있어서, 상기 제2의 회로는 상기 차동신호를 입력하기 위한 한쌍의 차동입력단자와, 상기 한쌍의 차동입력단자를 통하여 입력된 차동신호를 증폭하는 증폭부와, 상기 증폭부에 의해서 증폭된 차동신호를 출력하기 의한 한쌍의 차동출력단자와, 상기 한쌍의 차동출력단자에서의 출력에 의거하여 상기 증폭부에의 전원공급을 억제하는 전원제어부를 갖는 것을 특징으로 하는 데이터 전송회로.
  3. 제1항에 있어서, 상기 제3의 차동신호의 제3의 진폭은, 상기 제1의 차동신호의 제1의 진폭과 같은 것을 특징으로 하는 데이터 전송회로.
  4. 제1항에 있어서, 상기 제1∼제3의 차동신호는 각각 하이레벨과 로우레벨을 갖는 논리신호이고, 각 논리신호의 로우레벨은 접지레벨과 같은 것을 특징으로 하는 데이터 전송회로.
  5. 제1항에 있어서, 상기 제1의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압과 같은 것을 특징으로 하는 데이터 전송회로.
  6. 제1항에 있어서, 상기 제1의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제1의 강압전압과 같은 것을 특징으로 하는 데이터 전송회로.
  7. 제1항에 있어서, 상기 제2의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제2의 강압전압과 같은 것을 특징으로 하는 데이터 전송회로.
  8. 제1항에 있어서, 상기 제1의 회로의 접지선은, 상기 반도체 집적회로내의 다른회로의 접지선과는 독립적으로 설치된 것을 특징으로 하는 데이터 전송회로.
  9. 제1항에 있어서, 상기 제2의 회로의 동작은, 상기 제3의 회로에 의한 상기 제3의 차동신호외 래치에 동기하여 정지되는 것을 특징으로 하는 데이터 전송회로.
  10. 제1항에 있어서, 상기 신호선쌍의 전위를 이퀄라이즈하는 제4의 회로를 더욱 구비한 것을 특징으로 하는 데이터 전송회로.
  11. 제10항에 있어서, 하나의 데이터 전송사이클의 전반에서는, 상기 제1의 차동신호에서 상기 제3의 차동신호를 얻을 수 있도록 상기 제1 및 제2의 회로가 동작되고, 상기 데이터 전송사이클의 후반에서는 상기 제3의 회로에 의한 상기 제3의 차동신호의 래치에 동기하여 상기 제2의 회로의 동작이 정지되고, 또한 상기 신호선쌍의 전위를 이퀄라이즈하도록 상기 제4의 회로가 동작되는 것을 특징으로 하는 데이터 전송회로.
  12. 반도체 집적회로내에서의 데이터선쌍을 차동으로 구동하는 데이터선 구동회로에 있어서, 제1의 진폭을 갖는 제1의 차동신호가 입력되는 한쌍의 차동입력단자와, 제2의 진폭을 갖는 제2의 차동신호를 출력하도륵 상기 데이터선상에 접속된 한쌍의 차동출력단자와, 상기 한쌍의 차동입력단자중의 한쪽단자에 접속된 게이트와, 상기 한쌍의 차동출력단자중의 한쪽단자에 접속된 드레인과, 전원선에 접속된 소스를 갖는 제1의 NMOS트랜지스터와, 상기 한쌍의 차동입력단자중 다른쪽의 단자에 접속된 게이트와, 상기 제1의 NMOS트랜지스터의 드레인에 접속된 드레인과, 접지선에 접속된 소스를 갖는 제2의 NMOS트랜지스터와, 상기 제2의 NMOS트랜지스터의 게이트에 접속된 게이트와, 상기 한쌍의 차동출력단자중의 다른쪽의 단자에 접속된 드레인과, 상기 전원선에 접속된 소스를 갖는 제3의 NMOS트랜지스터와, 상기 제1의 NMOS트랜지스터의 게이트에 접속된 게이트와, 상기 제3의 NMOS트랜지스터의 드레인에 접속된 드레인과, 상기 접지선에 접속된 소스를 갖는 제4의 NMOS트랜지스터를 구비한 것을 특징으로 하는 데이터선 구동회로.
  13. 제12항에 있어서, 상기 제2의 차동신호의 제2의 진폭은 상기 제1의 차동신호의 제1의 진폭보다 작은 것을 특징으로 하는 데이터선 구동회로.
  14. 제12항에 있어서, 상기 제1 및 제2의 차동신호는 각각 하이레벨과 로우레벨을 갖는 논리신호이고, 각 논리신호의 로우레벨은 접지레벨과 같은 것을 특징으로 하는 데이터선 구동회로.
  15. 제12항에 있어서, 상기 제1의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 접적회로의 외부에서 제공된 전원전압과 같은 것을 특징으로 하는 데이터선 구동회로.
  16. 제12항에 있어서, 상기 제1의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제1의 강압전압과 같은 것을 특징으로 하는 데이터선 구동회로.
  17. 제12항에 있어서, 상기 제2의 차동신호는 하이레벨과 로우레벨을 갖는 논리신호이고, 상기 논리신호의 하이레벨은 상기 반도체 집적회로의 외부에서 제공된 전원전압에 의거하여 상기 반도체 집적회로의 내부에서 생성된 제2의 강압전압과 같은 것을 특징으로 하는 데이터선 구동회로.
  18. 제12항에 있어서, 상기 제1 및 제3의 NMOS트랜지스터의 임계치 전압은 상기 제2 및 제4의 NMOS트랜지스터의 임계치 전압보다도 낫은 것을 특징으로 하는 데이터선 구동회로.
  19. 반도체 집적회로내에서의 차동신호를 증폭하는 증폭회로에 있어서, 상기 차동신호를 입력하기 위한 한쌍의 차동입력단자와 상기 한쌍의 차동입력단자를 통하여 입력된 차동신호를 증폭하는 증폭부와, 상기 증폭부에 의해 증폭된 차동신호를 출력하기 위한 한쌍의 차동출력단자와, 상기 한쌍의 차동출력단자에서의 출력에 의거하여 상기 증폭부로의 전원공급을 제어하는 전원제어부를 구비한 것을 특징으로 하는 증폭회로.
  20. 제19항에 있어서, 상기 전원 제어부는, 서로 직렬 접속되고 또한 전원선과 상기 증폭부의 사이에 개재한 제1 및 제2의 PMOS트랜지스터를 구비하고, 상기 제1의 PMOS트랜지스터의 게이트는 상기 한쌍의 차동출력단자중의 한쪽단자에 접속되고, 상기 제2의 PMOS트랜지스터의 게이트는 상기 한쌍의 차동출력단자중의 다른쪽의 단자에 접속된 것을 특징으로 하는 증폭회로.
  21. 각각 전원선과 접지선을 구비한 주전원 배선계 및 부전원 배선계와, 상기 주전원 배선계에 직접 접속된 제1의 회로블록과, 상기 부전원 배선계에 직접 접속된 제2의 회로블록과, 상기 제1의 회로블록에서 제2의 회로블록으로의 노이즈 전파를 억제하도록 상기 주전원 배선계와 부전원 배선계의 사이에 개개한 전원계 결합회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  22. 제21항에 있어서, 상기 제2의 회로블록은 데이터선쌍을 차동으로 구동하도록 제1의 진폭을 갖는 제1의 차동신호를 상기 제 1 의 진폭보다 작은 제 2의 진폭을 갖는 제 2 의 차동신호에 변환하는 데이터선 구동회로를 구비하고, 상기 제1 및 제2의 차동신호는 각각 하이레벨과 로우레벨을 갖는 논리신호이고, 각 논리신호의 로우레벨은 상기 부전원배선계의 접지선의 전압레벨과 같은 것을 특징으로 하는 반도체 집적회로.
  23. 제21항에 있어서, 상기 전원계 결합회로는 서로 병렬접속되고, 또한 상기 주전원 배선계의 접지선과 상기 부전원 배선계의 접지선 사이에 개재한 제1 및 제2의 NMOS트랜지스터를 구비하고, 상기 제1의 NMOS트랜지스터의 게이트는 제어클럭의 공급을 받고, 상기 제2의 NMOS트랜지스터의 게이트는 상기 부전원 배선계의 접지선에 접속된 것을 특징으로 하는 반도체 집적회로.
  24. 제23항에 있어서, 상기 제2의 NMOS트랜지스터의 임계치 전압은 OV 이하인 것을 특징으로 하는 반도체 집적회로.
  25. 제21항에 있어서, 강압전압을 상기 제2의 회로블록에 공급하도륵 외부에서 공급된 전원전압에 의거하여 상기 강압전압을 생성하는 전원강압회로를 더욱 구비하고, 상기 전원강압회로는 상기 강압전압의 기준이 되는 전위를 발생하는 기준전위발생회로를 갖고 있고, 상기 기준전위발생회로의 접지선은 상기 부전원 배선계의 접지선에 직접 접속된 것을 특징으로 하는 반도체 집적회로.
  26. 제25항에 있어서, 상기 전원강압회로는, 상기 기준전위발생회로에 의해 발생된 기준전위와 상기 강압전압과를 비교하는 비교회로를 더욱 갖고 있고, 상기 비교회로는 병렬카런트미러형의 전류원을 구성하도록 각각 전원선에 접속된 한쌍의 PMOS트랜지스터와 상기 기준전위와 강압전압을 입력으로 한 차동증폭기를 구성하도록 각각 상기 한쌍의 PMOS트랜지스터의 접지측에 접속된 한쌍의 NMOS트랜지스터와, 상기 한쌍의 NMOS트랜지스터의 각각의 소스와 접지선과의 사이에 개재한 스위치 소자를 구비하고, 상기 한쌍의 NMOS트랜지스터는 구동능력을 높이도록 각각의 임계치 전압이 낮게 설정되어 있는 것을 특징으로 하는 반도체 집적회로.
  27. 동일의 반도체칩에 설치된 데이터처리부와 적어도 1개의 메모리부와, 상기 반도체칩에 설치되어 그 외부에서의 신호의 입력 및 그 외부에서의 신호의 출력중 적어도 한쪽을 행하는 패드를 구비하고, 상기 패드는 상기 반도체칩에서의 상기 메모리부가 배치된 부위와 상기 데이터처리부가 배치된 부위와의 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  28. 제27항에 있어서, 상기 메모리부와 상기 데이터처리부간의 데이터의 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는 제1의 진폭을 갖는 제1의 차동신호를 상기 제1의 진폭보다 작은 제1의 진폭을 갖는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해서 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 갖는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 갖고 있는 것을 특징으로 하는 반도체 기억장치.
  29. 제27항에 있어서, 상기 메모리부는 복수개 존재하고, 상기 메모리부간의 데이터의 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는, 제1의 진폭을 갖는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 갖는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 갖는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 갖고 있는 것을 특징으로 하는 반도체 기억 장치.
  30. 제27항에 있어서, 상기 메모리부는 복수개 존재하고, 상기 데이터처리부는 상기 반도체칩의 중앙부에 배치되고, 상기 복수개의 메모리부는 상기 반도체칩의 주변부에 배치되며, 상기 패드는 상기 반도체칩에서의 중앙부와 주변부 사이의 부위인 중간부에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  31. 제30항에 있어서, 상기 메모리부와 상기 데이터처리부 사이의 데이터의 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는 제1의 진폭을 갖는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 갖는 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 갖는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해 변환된 제3의 차동신호를 래치하는 제3의 회로를 갖고 있는 것을 특징으로 하는 반도체 기억 장치.
  32. 제30항에 있어서, 상기 메모리부간의 데이터의 전송을 행하는 데이터 전송회로를 더욱 구비하고, 상기 데이터 전송회로는 제1의 진폭을 갖는 제1의 차동신호를 상기 제1의 진폭보다 작은 제2의 진폭을 갖는 제2의 차동신호로 변환하는 제1의 회로와, 상기 제1의 회로에 의해서 변환된 제2의 차동신호를 전송하기 위한 신호선쌍과, 상기 신호선쌍을 통하여 전송된 제2의 차동신호를 제3의 진폭을 갖는 제3의 차동신호로 변환하는 제2의 회로와, 상기 제2의 회로에 의해서 변환된 제3의 차동신호를 래치하는 제3의 회로를 갖고 있는 것을 특징으로 하는 반도체 기억장치.
  33. 동일의 반도체칩에 설치된 메모리어레이와 데이터처리부를 구비하고, 상기 반도체 칩에 설치되어 상기 메모리어레이 및 데이터처리부에 전원전압을 공급하기 위한 전원전압단자와, 상기 반도체칩에 설치되어 상기 메모리어레이 및 데이터처리부에 접지전압을 공급하기 위한 접지전압단자와, 상기 반도체칩에 설치되어 상기 전원전압단자에서의 전원전압 및 상기 접지전압단자에서의 접지전압을 받아, 상기 메모리어레이에 공급되는 메모리 어레이 공급전압을 발생하는 메모리어레이 공급전압발생회로와, 상기 반도체칩에 설치되어 상기 전원전압단자에서 메모리어레이 공급전압발생회로를 통하여 접지전압단자에 흐르는 관통전류를 차단하는 관통전류차단수단을 더욱 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  34. 동일 반도체칩에 설치된 메모리어레이와 데이터 처리부를 구비하고, 상기 반도체칩에 설치되어 상기 메모리 어레이에 전원전압을 공급하기 위한 제1의 전원전압단자와, 상기 반도체칩에 설치되어 상기 데이터처리부에 전원전압을 공급하기 위한 제2의 전원전압단자와, 상기 반도체칩에 설치되어 상기 제1의 전원전압단자에서 전원전압을 받아 상기 메모리어레이에 공급되는 메모리어레이 공급전압을 발생하는 메모리어레이 공급전압발생회로를 더욱 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
KR1019940012310A 1993-06-17 1994-06-01 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 KR0137105B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP14593893 1993-06-17
JP93-145938 1993-06-17
JP93-258070 1993-10-15
JP25807093 1993-10-15

Publications (1)

Publication Number Publication Date
KR0137105B1 true KR0137105B1 (ko) 1998-04-29

Family

ID=26476915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012310A KR0137105B1 (ko) 1993-06-17 1994-06-01 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치

Country Status (2)

Country Link
US (6) US5515334A (ko)
KR (1) KR0137105B1 (ko)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838603A (en) 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
KR0145852B1 (ko) * 1995-04-14 1998-11-02 김광호 반도체메모리소자의 어드레스버퍼
JP3310174B2 (ja) * 1996-08-19 2002-07-29 東芝マイクロエレクトロニクス株式会社 半導体集積回路
US5854770A (en) * 1997-01-30 1998-12-29 Sgs-Thomson Microelectronics S.R.L. Decoding hierarchical architecture for high integration memories
GB2322042B (en) * 1997-02-05 2002-02-06 Ericsson Telefon Ab L M Radio architecture
JPH11145420A (ja) * 1997-11-07 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
US6072743A (en) * 1998-01-13 2000-06-06 Mitsubishi Denki Kabushiki Kaisha High speed operable semiconductor memory device with memory blocks arranged about the center
US5943274A (en) * 1998-02-02 1999-08-24 Motorola, Inc. Method and apparatus for amplifying a signal to produce a latched digital signal
JPH11219598A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
JPH11340421A (ja) * 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
JP3592943B2 (ja) * 1999-01-07 2004-11-24 松下電器産業株式会社 半導体集積回路及び半導体集積回路システム
US6462584B1 (en) 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Generating a tail current for a differential transistor pair using a capacitive device to project a current flowing through a current source device onto a node having a different voltage than the current source device
US6356485B1 (en) 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
JP2001101895A (ja) * 1999-09-30 2001-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2001118388A (ja) * 1999-10-18 2001-04-27 Nec Ic Microcomput Syst Ltd バッファ回路
US6392949B2 (en) * 2000-02-08 2002-05-21 International Business Machines Corporation High performance memory architecture
US6526552B1 (en) * 2000-10-25 2003-02-25 Sun Microsystems, Inc. Long line receiver for CMOS integrated circuits
DE10055001A1 (de) * 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
JP4313537B2 (ja) * 2001-02-02 2009-08-12 富士通株式会社 低振幅電荷再利用型低電力ｃｍｏｓ回路装置、加算器回路及び加算器モジュール
US7088604B2 (en) * 2001-03-15 2006-08-08 Micron Technology, Inc. Multi-bank memory
US7510475B2 (en) 2001-05-22 2009-03-31 Wms Gaming, Inc. Gaming machine with superimposed display image
US6517433B2 (en) 2001-05-22 2003-02-11 Wms Gaming Inc. Reel spinning slot machine with superimposed video image
WO2008005364A2 (en) * 2006-06-30 2008-01-10 Wms Gaming Inc. Wagering game with simulated mechanical reels
US7452276B2 (en) * 2002-02-15 2008-11-18 Wms Gaming Inc. Simulation of mechanical reels on a gaming machine
US9064372B2 (en) 2002-02-15 2015-06-23 Wms Gaming Inc. Wagering game with simulated mechanical reels having an overlying image display
US7708640B2 (en) 2002-02-15 2010-05-04 Wms Gaming Inc. Gaming machine having a persistence-of-vision display
US6751113B2 (en) * 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7170179B1 (en) * 2002-04-29 2007-01-30 Cypress Semiconductor Corp. Chip select method through double bonding
KR100437468B1 (ko) * 2002-07-26 2004-06-23 삼성전자주식회사 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치
JP2004166820A (ja) * 2002-11-18 2004-06-17 Aruze Corp 遊技機
US7972206B2 (en) * 2002-11-20 2011-07-05 Wms Gaming Inc. Gaming machine and display device therefor
JP2004166963A (ja) * 2002-11-20 2004-06-17 Aruze Corp 遊技機
JP2004166962A (ja) * 2002-11-20 2004-06-17 Aruze Corp 遊技機
US8096867B2 (en) 2002-11-20 2012-01-17 Universal Entertainment Corporation Gaming machine and display device with fail-tolerant image displaying
US6962399B2 (en) * 2002-12-30 2005-11-08 Lexmark International, Inc. Method of warning a user of end of life of a consumable for an ink jet printer
US8118674B2 (en) * 2003-03-27 2012-02-21 Wms Gaming Inc. Gaming machine having a 3D display
DE602004029352D1 (de) * 2003-05-12 2010-11-11 Koninkl Philips Electronics Nv Klemmschaltung zur bekämpfung von parasitärer kopplung
US7892094B2 (en) * 2003-05-14 2011-02-22 Universal Entertainment Corporation Gaming machine with a light guiding plate subjected to a light scattering process and having a light deflection pattern
US7077745B2 (en) 2003-05-29 2006-07-18 Wms Gaming Inc. Slot machine with win completion feature
JP2005092969A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
JP2005222855A (ja) * 2004-02-06 2005-08-18 Seiko Epson Corp レセプタクル
JP2005342342A (ja) * 2004-06-04 2005-12-15 Aruze Corp 遊技機
US20060058100A1 (en) * 2004-09-14 2006-03-16 Pacey Larry J Wagering game with 3D rendering of a mechanical device
US8556708B2 (en) * 2005-01-14 2013-10-15 Wms Gaming Inc. Wagering game with player-determined symbol function
CN100364073C (zh) * 2005-05-19 2008-01-23 孙惠珍 焊垫片的布局方法及结构
US20090131145A1 (en) * 2005-06-30 2009-05-21 Aoki Dion K Wagering Game with Overlying Transmissive Display for Providing Enhanced Game Features
US7317630B2 (en) * 2005-07-15 2008-01-08 Atmel Corporation Nonvolatile semiconductor memory apparatus
JP4618599B2 (ja) * 2005-08-29 2011-01-26 エルピーダメモリ株式会社 半導体モジュール
KR20070040505A (ko) * 2005-10-12 2007-04-17 삼성전자주식회사 표시 장치 및 이의 검사 방법
WO2007053349A1 (en) * 2005-10-31 2007-05-10 Wms Gaming Inc. Slot machine with alterable reel symbols
US8231464B2 (en) * 2005-12-19 2012-07-31 Wms Gaming Inc. Multigame gaming machine with transmissive display
JP4816912B2 (ja) * 2006-02-10 2011-11-16 大日精化工業株式会社 光フリップフロップ回路
US8403743B2 (en) * 2006-06-30 2013-03-26 Wms Gaming Inc. Wagering game with simulated mechanical reels
JP2008017945A (ja) * 2006-07-11 2008-01-31 Aruze Corp 遊技機、及び、遊技制御方法
WO2008057247A2 (en) 2006-11-02 2008-05-15 Wms Gaming Inc. Wagering game having bonus-award feature with changing state
JP4497327B2 (ja) * 2006-12-19 2010-07-07 エルピーダメモリ株式会社 半導体記憶装置
JP2008178519A (ja) * 2007-01-24 2008-08-07 Aruze Corp 遊技機
WO2009009058A2 (en) * 2007-07-11 2009-01-15 Wms Gaming Inc. Wagering game having display arrangement formed by an image conduit
US8262457B2 (en) 2007-11-01 2012-09-11 Wms Gaming Inc. Wagering game apparatus and method to provide a trusted gaming environment
US8172666B2 (en) * 2008-04-01 2012-05-08 Aruze Gaming America, Inc. Slot machine
JP2009295740A (ja) * 2008-06-04 2009-12-17 Elpida Memory Inc メモリチップ及び半導体装置
JP5521424B2 (ja) * 2009-07-28 2014-06-11 セイコーエプソン株式会社 集積回路装置、電子機器及び電子機器の製造方法
JP5453983B2 (ja) * 2009-07-28 2014-03-26 セイコーエプソン株式会社 集積回路装置及び電子機器
US20110117990A1 (en) * 2009-11-13 2011-05-19 Wilkins Kevan L Rapid bonus features using overlaid symbols
KR102219296B1 (ko) * 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
KR102583820B1 (ko) * 2018-12-26 2023-09-27 에스케이하이닉스 주식회사 데이터 송신 회로
US10921996B2 (en) 2019-03-22 2021-02-16 Micron Technology, Inc. Data lines updating for data generation

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3478275A (en) * 1966-01-21 1969-11-11 Dana Lab Inc Amplifier system with power supply control for a balanced power
NL8104914A (nl) * 1981-10-30 1983-05-16 Philips Nv Versterker met signaalafhankelijke voedingsspanningsbron.
JPS5986253A (ja) * 1982-11-02 1984-05-18 Fujitsu Ltd 半導体集積回路
US4808905A (en) * 1986-08-05 1989-02-28 Advanced Micro Devices, Inc. Current-limiting circuit
JPH01226213A (ja) * 1988-03-04 1989-09-08 Mitsubishi Electric Corp ドライバ回路
US5010303A (en) * 1989-12-08 1991-04-23 Motorola, Inc. Balanced integrated circuit differential amplifier
JPH03233743A (ja) * 1990-02-09 1991-10-17 Hitachi Ltd 記憶制御装置および記憶装置
US5321658A (en) * 1990-05-31 1994-06-14 Oki Electric Industry Co., Ltd. Semiconductor memory device being coupled by auxiliary power lines to a main power line
JPH04120930A (ja) * 1990-09-12 1992-04-21 Toyota Motor Corp 通信用バス駆動回路
US5200921A (en) * 1990-09-20 1993-04-06 Fujitsu Limited Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
JP3242101B2 (ja) * 1990-10-05 2001-12-25 三菱電機株式会社 半導体集積回路
JP2894635B2 (ja) * 1990-11-30 1999-05-24 株式会社東芝 半導体記憶装置
KR100231393B1 (ko) * 1991-04-18 1999-11-15 나시모토 류조 반도체집적회로장치
JP3229345B2 (ja) * 1991-09-11 2001-11-19 ローム株式会社 不揮発性ｉｃメモリ
JP2800502B2 (ja) * 1991-10-15 1998-09-21 日本電気株式会社 半導体メモリ装置
US5355343A (en) * 1992-09-23 1994-10-11 Shu Lee Lean Static random access memory with self timed bit line equalization
US5347183A (en) * 1992-10-05 1994-09-13 Cypress Semiconductor Corporation Sense amplifier with limited output voltage swing and cross-coupled tail device feedback
US5450036A (en) * 1993-02-23 1995-09-12 Rohm Co., Ltd. Power amplifier circuit for audio signal and audio device using the same
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)
US5428566A (en) * 1993-10-27 1995-06-27 Intel Corporation Nonvolatile memory card with ready and busy indication and pin count minimization

Also Published As

Publication number Publication date
US6038188A (en) 2000-03-14
US5680366A (en) 1997-10-21
US5642323A (en) 1997-06-24
US5818782A (en) 1998-10-06
US5719531A (en) 1998-02-17
US5515334A (en) 1996-05-07

Similar Documents

Publication Publication Date Title
KR0137105B1 (ko) 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치
US5311083A (en) Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
KR960009956B1 (ko) 반도체 소자의 감지 증폭기
KR0153603B1 (ko) 반도체 장치의 파워-업 리세트신호 발생회로
KR20060110220A (ko) 반도체집적회로장치
JP2011146102A (ja) 半導体装置及びデータ処理システム
US5805505A (en) Circuit and method for converting a pair of input signals into a level-limited output signal
KR19990082709A (ko) 메모리와논리회로를혼재하고내부버스폭을매우크게취한반도체집적회로장치
US6292413B1 (en) Semiconductor device, semiconductor memory device and semiconductor integrated circuit device
US6856555B2 (en) Leak immune semiconductor memory
JPS63234623A (ja) 半導体集積回路
JPH0529551A (ja) 半導体集積回路
KR100224051B1 (ko) 반도체 집적회로
US11621031B2 (en) Apparatuses and systems for providing power to a memory
KR100838379B1 (ko) 반도체 메모리 장치
US5926427A (en) Power line noise prevention circuit for semiconductor memory device
JP2000003600A (ja) 半導体記憶装置および半導体集積回路
JPH07161185A (ja) データ伝送回路、データ線駆動回路、増幅回路、半導体集積回路及び半導体記憶装置
KR100302424B1 (ko) 논리하이브리드메모리용반도체메모리
KR100867638B1 (ko) 전원전압 선택회로 및 이를 구비한 반도체 장치
US6665217B2 (en) Semiconductor memory device including internal power circuit having tuning function
US8027217B2 (en) Supply voltage distribution system with reduced resistance for semiconductor devices
JP3568115B2 (ja) 半導体集積回路装置および半導体集積回路装置内のレシーバ回路
JPH06132747A (ja) 半導体装置
KR100594284B1 (ko) Ｄａ 모드시 패드 사용 효율을 높이는 버스 인터페이스로직 회로를 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050121

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee