DE10307244A1

DE10307244A1 - Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren

Info

Publication number: DE10307244A1
Application number: DE10307244A
Authority: DE
Inventors: Sang-Kyun Park; Ho-Cheol Yongin Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-04-01
Filing date: 2003-02-17
Publication date: 2004-01-08
Anticipated expiration: 2023-02-18
Also published as: CN1448953A; CN100545943C; US20030185075A1; US20080205175A1; KR20030079016A; JP4637456B2; JP2003297084A; TW200305168A; KR100487522B1; TWI284905B; DE10307244B4; US7355912B2

Abstract

Die Erfindung bezieht sich auf eine automatische Vorladesteuerungsschaltung für einen Halbleiterspeicherbaustein und auf ein zugehöriges Vorladesteuerungsverfahren. DOLLAR A Erfindungsgemäß wird eine Schreibregenerationszeit in Abhängigkeit von mindestens einem Steuersignal variiert. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine vom DRAM-Typ.

Description

Die Erfindung betrifft eine automatische Vorladesteuerungsschaltung nach dem Oberbegriff des Patentanspruchs 1 oder 12 und ein zugehöriges automatisches Vorladesteuerungsvertahren.
Ein Vorladevorgang in dynamischen Speichern mit direktem Zugriff (DRAMs) kann in einer aktiven Speicherbank oder in einem aktiven Speicherchip durch Umsetzung eines Vorladebefehls ausgeführt werden. Der Vorladebefehl kann nach einem Aktivbefehl umgesetzt werden. Ein Vorladevorgang kann auch durch einen automatischen Vorladebefehl ausgeführt werden. Typischerweise wird der automatische Vorladebefehl zur gleichen Zeit wie ein Bündellesebefehl oder ein Bündelschreibbefehl umgesetzt. Dies wird üblicherweise durch einen hohen logischen Pegel erreicht, der an einem bestimmten Adressenanschluss oder an einem (AP-)Anschluss für automatisches Vorladen angelegt wird. Der automatische Vorladevorgang mit Bündelschreibbetrieb wird benutzt, um nach Ablauf einer vorgegebenen Schreibregenerationszeit (tWR) ab der letzten Dateneingabe nach einem Schreiben von Daten in einem Maß, das von der Bündellänge, die mit einem Lese-/Schreibbefehl zur Verfügung gestellt wird, indiziert ist, einen automatischen Vorladevorgang auszuführen.
Die Schreibregenerationszeit (tWR) kann als eine minimale Anzahl von Taktsignalperioden definiert sein, die benötigt werden, um einen Schreibvorgang der zuletzt eingegebenen Daten zu beenden, und wird durch eine Division der Regenerationszeitdauer durch eine Taktsignalperiodenzeit und anschließendes Aufrunden auf die nächst höhere ganze Zahl berechnet.
1 zeigt ein Blockschaltbild eines Vorladevorgangs in einem herkömmlichen synchronen dynamischen Speicher mit direktem Zugriff (SDRAM) 100. Wie aus 1 ersichtlich ist, umfasst der SDRAM-Baustein 100 ein Speicherzellenfeld 110, einen Wortleitungstreiber 120 und eine Vorladungssteuerschaltung 130. Das Speicherzellenfeld 110 empfängt ein Wortleitungssignal WL und gibt Daten DATA aus. Der Wortleitungstreiber 120 gibt das Wortleitungssignal WL in Abhängigkeit von einem Aktivsignal ACTIVE aus, das von einem Aktivbefehl ACTIVE COMMAND oder von einem Vorladebefehl PRECHARGE COMMAND erzeugt wird. Die Vorladungssteuerschaltung 130 empfängt das Aktivsignal ACTIVE, ein Schreibsignal WRITE, das von einem Schreibbefehl WRITE COMMAND erzeugt wird, ein automatisches Vorladungssignal AUTO_PRC, das von einem automatischen Vorladebefehl AUTO-PRECHARGE COMMAND erzeugt wird, und ein Taktsignal CLOCK.
Das Aktivsignal ACTIVE wird in Abhängigkeit vom Aktivbefehl ACTIVE COMMAND oder vom Vorladebefehl PRECHARGE COMMAND erzeugt. Das Aktivsignal ACTIVE wird auch von der Vorladungssteuerschaltung 130 erzeugt. Das Taktsignal CLOCK wird als Referenz für alle Abläufe im SDRAM verwendet. Alle Abläufe werden mit einer positiven Flanke des Taktsignals CLOCK synchronisiert.
2 zeigt ein erstes Zeitablaufdiagramm, das die Abläufe im herkömmlichen SDRAM-Baustein von 1 darstellt. Bei der Taktsignalperiode C1 wird der Aktivbefehl ACTIVE COMMAND angelegt, wodurch das interne Aktivsignal ACTIVE zur Bestimmung einer Betriebsaktivierung als aktives Anfangsbestimmungssignal einer Speicherzellenfeldauswahlfunktion aktiv gehalten wird. In Abhängigkeit vom Aktivsignal ACTIVE wird der Wortleitungstreiber 120 gesetzt, der als zeilenbezogene Schaltung agiert, um das Wortleitungssignal WL zu aktivieren.
Bei der Taktsignalperiode C3 wird ein Schreibbefehl WRITE COMMAND zusammen mit einem ersten Dateneingangssignal DATA1 angelegt. 2 zeigt den Fall, dass die Bündellänge vier ist (BL4), die durch eine Befehlzeitsteuerung eines Betriebsartenregistersatzes programmiert und festgelegt wird. Der Bündelschreibvorgang wird benutzt, um Daten während aufeinanderfolgenden Taktsignalperioden in nebeneinanderliegende interne Spaltenadressen, die von einem internen Spaltenadressengenerator in Abhängigkeit von der Bündellänge und einer Bündelsequenz erzeugt werden, in den SDRAM-Baustein zu schreiben. Beim Umsetzen des Schreibbefehls mit einer gültigen externen Spaltenadresse wird ein Bündelschreibvorgang initialisiert. Die Dateneingangssignale werden in der gleichen Taktsignalperiode wie der Bündelschreibbefehl für eine anfängliche Spaltenadresse zur Verfügung gestellt. Die Auswahl des internen Spaltenadressengenerators wird am Ende der Bündellänge aufgehoben, auch wenn der interne Schreibvorgang noch nicht abgeschlossen ist. In Abhängigkeit von diesem Schreibbefehl wird ein Schreibsignal WRITE aktiviert und auf einen hohen Aktivzustandspegel getrieben, das einen Schreibvorgang bestimmt. Nach dem Schreibbefehl mit einer vorbestimmten Bündellänge wird das Schreibsignal WRITE auf einen niedrigen Inaktivzustandspegel getrieben. Wenn das Aktivsignal ACTIVE gesperrt ist, dann ist das Wortleitungssignal WL ebenfalls gesperrt und der Schreibvorgang für das Speicherzellenfeld 110 wird nicht ausgeführt.
Bei der Taktsignalperiode C7 wird der Vorladebefehl PRECHARGE COMMAND angelegt. Das Aktivsignal ACTIVE wird auf den niedrigen Inaktivzustandspegel getrieben und dann wird das Wortleitungssignal WL ebenfalls auf den niedrigen Inaktivzustandspegel getrieben. Die Zeitdauer von einer Taktsignalperiode C6, bei welcher zuletzt Datensignale DATA4 eingegeben wurden, bis zur Taktsignalperiode C7, bei welcher der Vorladebefehl PRECHARGE COMMAND eingegeben wird, wird als Schreibregenerationszeit tWR bezeichnet. Datensignale DATA1 bis DATA3 werden in das Speicherzellenfeld 110 geschrieben. Es wird jedoch eine feste Schreibzeit benötigt, um die zuletzt eingegebenen Daten DATA4 zu schreiben, bevor das Wortleitungssignal WL abgeschaltet wird. Normalerweise beinhaltet diese Schreibzeit eine Zeitspanne, die benötigt wird, einen nicht dargestellten Dateneingangspuffer, eine Datenleitung und eine nicht dargestellte Bitleitung zu passieren, die einen ohmschen Widerstand und/oder eine kapazitive Belastung haben. Es wird angenommen, dass als Minimum 10 ns benötigt werden, um den Schreibvorgang der letzten Daten DATA4 abzuschließen.
3A zeigt ein zweites Zeitablaufdiagramm, das einen herkömmlichen Vorladevorgang des in 1 dargestellten SDRAM-Bausteins darstellt. 3A stellt einen Hochfrequenzvorgang dar, bei dem die Taktsignalperiode tCC kleiner als 10 ns ist. Die minimale Schreibzeit von 10 ns ist länger als eine Taktsignalperiode, so dass die tWR auf zwei Taktsignalperioden festzulegen ist.
3B zeigt ein drittes Zeitablaufdiagramm, das einen herkömmlichen Vorladevorgang des in 1 dargestellten SDRAM-Bausteins darstellt.
3B stellt einen Niederfrequenzvorgang dar, bei dem die Taktsignalperiode tCC größer als 10 ns ist. Die minimale Schreibzeit von 10 ns ist kürzer als eine Taktsignalperiode, so dass die tWR auf eine Taktsignalperiode festzulegen ist. Wie aus 3B ersichtlich ist, ist die Taktsignalperiode C7 redundant, wodurch die Leistung des SDRAM-Bausteins verkleinert wird.
3C zeigt ein viertes Zeitablaufdiagramm, das einen herkömmlichen automatischen Vorladevorgang des in 1 dargestellten SDRAM-Bausteins darstellt. Bei einer Taktsignalperiode C3 wird ein Schreibbefehl WRITE COMMAND zusammen mit einem automatischen Vorladebefehl AUTO-PRECHARGE COMMAND angelegt. Der automatische Vorladevorgang beginnt mit der Taktsignalperiode C8. 3C stellt einen Hochfrequenzvorgang dar, bei dem die Taktsignalperiode tCC kleiner als 10 ns ist. Die minimale Schreibzeit von 10 ns ist länger als eine Taktsignalperiode, so dass die tWR auf zwei Taktsignalperioden festzulegen ist.
3D zeigt ein fünftes Zeitablaufdiagramm, das einen herkömmlichen automatischen Vorladevorgang des in 1 dargestellten SDRAM-Bausteins darstellt. 3D stellt einen Niederfrequenzvorgang dar, bei dem die Taktsignalperiode tCC größer als 10 ns ist. Die minimale Schreibzeit von 10 ns ist kürzer als eine Taktsignalperiode, so dass die tWR auf eine Taktsignalperiode festzulegen ist. Wie aus 3D ersichtlich ist, ist die Taktsignalperiode C7 redundant, wodurch die Leistung des SDRAM-Bausteins verkleinert wird.
SDRAM-Bausteine mit anderen herkömmlichen automatischen Vorladevorgängen werden in den Patentschriften US 6.343.040 , US 6.215.711 , US 5.748.560 und US RE36.532 beschrieben.
Die Aufgabe der Erfindung ist es, eine automatische Vorladesteuerungsschaltung und ein zugehöriges automatisches Vorladesteuerungsverfahren anzugeben, welche die Leistung eines zugehörigen Halbleiterspeicherbausteins verbessert.
Die Erfindung löst diese Aufgabe durch Bereitstellung einer automatischen Vorladeschaltung für einen Halbleiterspeicherbaustein mit den Merkmalen des Anspruches 1 oder 12 und eines automatischen Vorladesteuerungsverfahrens mit den Merkmalen des Anspruches 19 oder 30.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockschaltbild eines Vorladevorgangs in einem herkömmlichen synchronen dynamischen Speicherbaustein mit direktem Zugriff (SDRAM);
2 ein erstes Zeitablaufdiagramm, das die Abläufe im herkömmlichen SDRAM-Baustein von 1 darstellt;
3A ein zweites Zeitablaufdiagramm, das einen herkömmlichen Vorladevorgang des SDRAM-Bausteins von 1 bei einer hohen Frequenz darstellt;
3B ein drittes Zeitablaufdiagramm, das einen herkömmlichen Vorladevorgang des SDRAM-Bausteins von 1 bei einer niedrigen Frequenz darstellt;
3C ein viertes Zeitablaufdiagramm, das einen herkömmlichen automatischen Vorladevorgang des SDRAM-Bausteins von 1 bei einer hohen Frequenz darstellt;
3D ein fünftes Zeitablaufdiagramm, das einen herkömmlichen automatischen Vorladevorgang des SDRAM-Bausteins von 1 bei einer niedrigen Frequenz darstellt;
4 ein Blockschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen synchronen dynamischen Speicherbausteins mit direktem Zugriff (SDRAM);
5A ein Zeitablaufdiagramm, das einen erfindungsgemäßen automatischen Vorladevorgang im SDRAM-Baustein von 4 darstellt;
5B ein Zeitablaufdiagramm, das einen erfindungsgemäßen automatischen Vorladevorgang bei einer niedrigen Frequenz im SDRAM-Baustein von 4 darstellt;
6 ein Schaltbild eines erfindungsgemäßen Ausführungsbeispiels einer automatischen Vorladesteuerungsschaltung des SDRAM-Bausteins von 4;
7 ein Zeitablaufdiagramm, das einen automatischen Vorladevorgang gemäß einem anderen Ausführungsbeispiel der Erfindung darstellt;
8 ein Schaltbild eines anderen erfindungsgemäßen Ausführungsbeispiels der automatischen Vorladesteuerungsschaltung von 4;
9 ein Schaltbild einer Verzögerungseinheit in einem Ausführungsbeispiel der Erfindung; und
10 ein Schaltbild einer Ausführungsalternative eines ersten und eines zweiten Pfades der automatischen Vorladesteuerungsschaltung nach 6 oder 8.
Nachfolgend werden praktische Ausführungsbeispiele der Erfindung anhand der 4 bis 10 näher beschrieben, wobei in den Ausführungsbeispielen ein Startpunkt für einen automatischen Vorladevorgang in Abhängigkeit von Frequenz und/oder Latenz variieren kann.
4 zeigt ein Blockschaltbild eines synchronen dynamischen Speicherbausteins mit direktem Zugriff (SDRAM-Baustein) 400. Der SDRAM-Baustein 400 umfasst ein Speicherzellenfeld 110, einen Wortleitungstreiber 120 und eine automatische Vorladesteuerungsschaltung 430. Der SDRAM-Baustein 400 ist in der Lage, Befehle zu empfangen, die von extern eingegeben werden. Diese Befehle können einen Aktivbefehl ACTIVE COMMAND, einen Vorladebefehl PRECHARGE COMMAND, einen Schreibbefehl WRITE COMMAND, einen automatischen Vorladebefehl AUTO-PRECHARGE COMMAND, einen Taktsignalbefehl CLOCK COMMAND und einen Betriebsartenregistersetzbefehl MODE REGISTER SETTING (MRS) COMMAND umfassen.
Der SDRAM-Baustein 400 kann eines oder mehrere der Signale aus diesen Befehlen erzeugen, die von extern an eines oder mehrere der Elemente des SDRAM-Bausteins 400 angelegt werden. Beispielsweise kann der SDRAM-Baustein 400 ein Aktivsignal ACTIVE in Abhängigkeit vom Aktivbefehl ACTIVE COMMAND und/oder vom Vorladebefehl PRECHARGE COMMAND erzeugen und an den Wortleitungstreiber 120 und/oder an die automatische Vorladesteuerungsschaltung 430 anlegen. Der SDRAM-Baustein 400 kann auch ein Schreibsignal WRITE in Abhängigkeit vom Schreibbefehl WRITE COMMAND erzeugen und an die automatische Vorladesteuerungsschaltung 430 anlegen. Er kann außerdem ein automatisches Vorladesignal AUTO_PRC in Abhängigkeit vom automatischen Vorladebefehl AUTO-PRECHARGE COMMAND erzeugen und an die automatische Vorladesteuerungsschaltung 430 anlegen und er kann ein Latenzsignal LATENCY in Abhängigkeit vom Betriebsartenregistersetzbefehl MRS COMMAND erzeugen und an die automatische Vorladesteuerungsschaltung 430 anlegen.
Der Wortleitungstreiber 120 erzeugt ein Wortleitungssignal WL und legt es an das Speicherzellenfeld 110 an. Das Speicherzellenfeld 110 liest Daten DATA ein und gibt Daten DATA aus.
Das Latenzsignal LATENCY kann Informationen über eine Betriebsfrequenz eines Halbleiterspeicherbausteins, wie eines DRAM-Bausteins oder eines SDRAM-Bausteins, enthalten und ist gewöhnlich aus Informationen über eine Spaltenadressenabtastlatenz (CAS-Latenz) CL aufgebaut. Tabelle 1 zeigt beispielhafte Beziehungen zwischen der CL, der Frequenz und der Schreibregenerationszeit (tWR). Tabelle 1
Bei einem Ausführungsbeispiel der Erfindung können automatische Vorladevorgänge mit einem automatischen Vorladestartpunkt durchgeführt werden, der in Abhängigkeit vom Latenzsignal LATENCY und vom Betriebsartenregistersetzbefehl MRS COMMAND verändert werden kann. Die erfindungsgemäße automatische Vorladesteuerungsschaltung 430 reagiert auf das Latenzsignal LATENCY, das bei einer hohen Taktfrequenz auf einen ersten logischen Pegel und bei einer niedrigen Taktfrequenz auf einen zweiten logischen Pegel festgelegt ist. Beispielsweise ist der Startpunkt des automatischen Vorladevorgangs, wenn CL zwei ist, der nächste Takt nach der letzten Eingabe von Daten DATA4, wie es in 5B dargestellt ist. Wenn CL drei ist, dann ist der Startpunkt des automatischen Vorladevorgangs der zweite Takt nach der letzten Eingabe von Daten DATA4, wie in 5A dargestellt ist.
6 zeigt ein detailliertes Ausführungsbeispiel der erfindungsgemäßen automatischen Vorladesteuerungsschaltung 430 aus 4. Die in 6 dargestellte Schaltung ist eine mögliche Ausführungsform zur Realisierung eines erfindungsgemäßen automatischen Vorladevorgangs im Zusammenhang mit verschiedenartigen Ausführungsformen der Erfindung. Wie in 6 dargestellt ist, umfasst die automatische Vorladesteuerungsschaltung 430 einen ersten Schaltungspfad 510, einen zweiten Schaltungspfad 520, eine automatische Vorladebetriebsauswahlschaltung 530, eine automatische Vorladefreigabeschaltung 540, einen automatischen Vorladepuls(AP)-Signalgenerator 550 und einen Rückkopplungssignalgenerator 560.
Wie aus 4 und 6 ersichtlich ist, sind das Schreibsignal WRITE, das automatische Vorladesignal AUTO_PRC, das Latenzsignal LATENCY, das Aktivsignal ACTIVE und das Taktsignal CLOCK alles Eingangssignale der automatischen Vorladesteuerungsschaltung 430. Wie aus 6 des weiteren ersichtlich ist, umfasst der erste Schaltungspfad 510 einen Inverter 502 zum Empfangen und Invertieren des Schreibsignals WRITE, einen Schalter 506, der vom Taktsignal CLOCK getriggert wird, und eine Zwischenspeicherschaltung 508, die als Register arbeitet, und gibt in Abhängigkeit vom Taktsignal CLOCK ein Ausgangssignal P1 aus. Der Schalter 506 wird von einer abfallenden Flanke des Taktsignals CLOCK getriggert.
Der zweite Schaltungspfad 520 umfasst den ersten Schaltungspfad 510, zwei Inverter 512, 519, einen Schalter 514, der durch das Taktsignal CLOCK getriggert wird, eine Zwischenspeicherschaltung 516, die als Register arbeitet, und ein NAND-Gatter 518, welches das Latenzsignal LATENCY und das von der Zwischenspeicherschaltung 516 zwischengespeicherte Signal empfängt. Der zweite Schaltungspfad 520 erzeugt in Abhängigkeit vom Taktsignal CLOCK ein Ausgangssignal P2. Der Schalter 514 wird von einer ansteigenden Flanke des Taktsignals CLOCK getriggert.
Automatische Vorladevorgänge verzögern das Schreibsignal WRITE im Zusammenhang mit der Bündellänge um eine festgelegte Anzahl von Taktsignalperioden entsprechend der tWR und erzeugen ein automatisches Vorladesteuersignal AP durch eine Kombination der verzögerten Signale vom ersten Schaltungspfad 510 und/oder vom zweiten Schaltungspfad 520 und dem Schreibsignal WRITE.
Der automatische Vorladepuls(AP)-Signalgenerator 550 umfasst ein NOR-Gatter 552, welches die verzögerten Signale vom ersten Schaltungspfad 510 und/oder vom zweiten Schaltungspfad 520 und das Schreibsignal WRITE empfängt, ein NAND-Gatter 554, welches ein Ausgangssignal des NOR-Gatters 552 und ein Freigabesignal EN von der automatischen Vorladefreigabeschaltung 540 empfängt, und einen Inverter 556, der das Ausgangssignal des NAND-Gatters 554 invertiert, um das automatische Vorladepulssignal AP zu erzeugen.
Die automatische Vorladebetriebsauswahlschaltung 530 umfasst einen Inverter 532, der das Schreibsignal WRITE invertiert, und einen Schalter 538, der durch ein Summensignal getriggert wird, das von einem NOR-Gatter 534 erzeugt wird. Das NOR-Gatter 534 empfängt das invertierte Schreibsignal /WRITE, das Taktsignal CLOCK und ein Eingangssignal von der automatischen Vorladefreigabeschaltung 540. Wenn alle Eingangssignale am NOR-Gatter 534 auf einem niedrigen Pegel sind, wird der Schalter 538 leitend geschaltet und überträgt das automatische Vorladesignal AUTO_PRC zu einer invertierenden Zwischenspeicherschaltung 542 in der automatischen Vorladefreigabeschaltung 540.
Die automatische Vorladefreigabeschaltung 540 umfasst eine Zwischenspeicherschaltung 546 zum Zwischenspeichern des Aktivsignals ACTIVE und zum Erzeugen eines Ausgangssignals /ACTIVE und einen NMOS-Transistor 548, dessen Gate-Anschluss mit dem Ausgangssignal /ACTIVE der Zwischenspeicherschaltung 546 verbunden ist und der zwischen einer Massespannung VSS und der zweiten Zwischenspeicherschaltung 542 eingeschleift ist, die das automatische Vorladesignal AUTO_PRC zwischenspeichert, das vom Schalter 538 übertragen wird, und erzeugt über den Inverter 544 ein Freigabesignal EN.
Der Rückkopplungssignalgenerator 560 umfasst einen NMOS-Transistor 562, dessen Gate-Anschluss mit dem Vorladepulssignal AP verbunden ist, das vom automatischen Vorladepulssignalgenerator 550 erzeugt wird und der an die Massespannung VSS angekoppelt ist. Wenn das Vorladepulssignal AP einen hohen Pegel hat, wird der NMOS-Transistor 562 leitend geschaltet und das Aktivsignal ACTIVE geht auf einen niedrigen Pegel.
5A zeigt ein Zeitablaufdiagramm, das einen Ablauf eines beispielhaften erfindungsgemäßen automatischen Vorladevorgangs darstellt, der unter den nachfolgenden Bedingungen ausgeführt wird: Die Taktfrequenz ist größer als 100 MHz, die Bündellänge beträgt vier und CL ist drei. Während einer Taktperiode C1 eines Einschaltvorgangs wird das Befehlssignal MRS COMMAND an den SDRAM-Baustein 400 angelegt und veranlasst diesen, in einer Betriebsart zu arbeiten, bei der CL drei ist, wie in 5A dargestellt.
Ein nicht dargestelltes Betriebsartenregister kann Daten zum Steuern der verschiedenen Betriebsarten des SDRAM 400 speichern. Das Betriebsartenregister programmiert die CL, einen Bündeltyp, die Bündellänge, eine Testbetriebsart und verschiedenartige herstellerspezifische Optionen, die den SDRAM-Baustein für verschiedene Anwendungen nützlich machen. Ein Vorgabewert des Betriebsartenregisters ist typischerweise nicht definiert, deshalb wird das Betriebsartenregister nach dem Einschaltvorgang beschrieben, um das SDRAM 400 zu betreiben.
Zwei Taktsignale werden typischerweise benötigt, um den Schreibvorgang in das Betriebsartenregister abzuschließen. Der Inhalt des Betriebsartenregisters kann dadurch verändert werden, dass die gleichen Befehls- und Taktsignalperiodenanforderungen während des Betriebs benutzt werden, solange alle Speicherbänke in einem Leerlaufzustand sind. Das Betriebsartenregister kann nach einem Einschaltvorgang und vor einem Normalbetrieb programmiert werden. Zusätzlich kann der Inhalt des Betriebsartenregisters auch während des Normalbetriebs verändert werden.
5A zeigt den Betriebsfall, in dem das Latenzsignal LATENCY auf einem hohen Pegel ist. Das Latenzsignal LATENCY ist auf einem hohen Pegel, wenn die Frequenz beispielsweise größer als 100 MHz ist, d. h. tCC ist kleiner als 10 ns. Während einer Betriebsart wird bei einer Taktsignalperiode C3 der Aktivbefehl ACTIVE COMMAND angelegt, der das Aktivsignal ACTIVE erzeugt und dann das Wortleitungssignal WL auf einen hohen Pegel freischaltet, d. h. in einen aktiven Zustand versetzt. Der Schreibbefehl WRITE COMMAND wird zusammen mit dem automatischen Vorladebefehl AUTO-PRECHARGE COMMAND bei einer Taktsignalperiode C5 zwei Taktsignalperioden nach dem Aktivbefehl ACTIVE COMMAND angelegt. Das Schreibsignal WRITE wird dann auf einen hohen Pegel aktiviert. Nach der Eingabe von Bündeldaten DATA1 bis DATA4 geht das Schreibsignal WRITE auf einen niedrigen Pegel, d. h. in einen inaktiven Zustand.
In Abhängigkeit von einer nächsten ansteigenden Flanke des Taktsignals CLOCK nach dem Übergang des Schreibsignals auf einen niedrigen Pegel geht das Vorladepulssignal AP auf einen hohen Pegel. Das Vorladepulssignal AP schaltet den NMOS-Transistor 562 in einen leitenden Zustand und dann geht das Aktivsignal ACTIVE auf einen niedrigen Pegel. Der Ausgang der Zwischenspeicherschaltung 546 geht auf einen hohen Pegel und schaltet dann den NMOS-Transistor 548 in einen leitenden Zustand. Der Eingang der Zwischenspeicherschaltung 542 geht auf einen niedrigen Pegel und dann geht das Freigabesignal EN auf einen niedrigen Pegel. Das Vorladepulssignal AP geht dann ebenfalls auf einen niedrigen Pegel. Wie aus 5A ersichtlich ist, ist das Vorladepulssignal AP ein Pulssignal in Form eines Ausgangssignals eines monostabilen Multivibrators. In Reaktion darauf, dass das Aktivsignal ACTIVE auf niedrigen Pegel geht, geht dann auch das Wortleitungssignal WL auf niedrigen Pegel. Wie aus 5A weiter ersichtlich, ist der Startpunkt des automatischen Vorladevorgangs bei einer Taktsignalperiode C10, das ist die nächste Taktsignalperiode nach der letzten Eingabe von Daten DATA4. Der automatische Vorladevorgang fährt außerdem damit fort, die freigegebene Wortleitung WL im SDRAM-Baustein 400 intern zu deaktivieren.
5B zeigt einen Betriebsfall, in dem das Latenzsignal LATENCY auf einem niedrigen Pegel ist. Das Latenzsignal LATENCY ist auf einem niedrigen Pegel, wenn die Frequenz beispielsweise kleiner als 100 MHz ist, d. h. tCC ist größer als 10 ns. Das in 5B dargestellte Zeitablaufdiagramm zeigt einen Ablauf eines beispielhaften erfindungsgemäßen automatischen Vorladevorgangs, der unter den nachfolgenden Bedingungen ausgeführt wird: Die Taktfrequenz ist kleiner als 100 MHz, die Bündellänge beträgt vier und CL ist eins oder zwei. Die meisten Vorgän ge von 5B sind die gleichen wie die Vorgänge von 5A. Weil in diesem Fall die CL eins oder zwei ist, wird das Latenzsignal LATENCY von dem Befehlssignal MRS COMMAND auf einen niedrigen Pegel gesetzt. Weil die Taktsignalperiode länger als die Schreibzeit von 10 ns ist, kann die tWR auf die Länge einer Taktsignalperiode gesetzt werden. Deshalb unterscheiden sich die dargestellten Zeitablaufdiagramme der 5A und 5B beim Startpunkt des automatischen Vorladevorgangs; in 5B ist dies die Taktsignalperiode C9, in 5A hingegen die Taktsignalperiode C10. Bei dem in 5B dargestellten Zeitablauf wird das Signal P2 als Folge eines niedrigen Pegels des Latenzsignals LATENCY auf einen niedrigen Pegel gesetzt. Deshalb wird das Vorladepulssignal AP, wenn das Signal P1 in Abhängigkeit vom Taktsignal CLOCK auf einem niedrigen Pegel ist, auf einen hohen Pegel freigeschaltet, wie es in 5B dargestellt ist.
Wenn man die 5A und 5B der vorliegenden Erfindung mit dem herkömmlichen Ablauf nach den 3A bis 3C vergleicht, sind die Vorteile der erfindungsgemäßen Ausführungsformen klar ersichtlich. Bei den erfindungsgemäßen Ausführungsformen werden im Hochfrequenzbetrieb im Grunde genommen die gleichen Vorgänge wie bei den herkömmlichen Ausführungsformen ausgeführt; beide beginnen den automatischen Vorladevorgang in der ersten zur Verfügung stehenden Taktsignalperiode.
Der Unterschied wird jedoch beim Niederfrequenzbetrieb sichtbar. Vergleicht man die 5B mit den 3B und 3D, so erkennt man, dass bei den 3B und 3D die Taktsignalperiode C7 ungenutzt bleibt, wodurch die Effektivität des SDRAM-Bausteins reduziert wird. Im Gegensatz dazu bleibt im Niederfrequenzbetrieb gemäß 5B die Taktsignalperiode C9 nicht ungenutzt, wodurch die Effektivität des SDRAM-Bausteins 400 verbessert wird. Dies resultiert zum Teil aus der Verwendung der automatischen Vorladesteuerungsschaltung, welche die Speicherschreibregenerationszeit tWR für den Speicherbaustein variiert, bei spielsweise in Abhängigkeit von der Frequenz und/oder der Latenz des Speicherbausteins. Durch das Variieren der Speicherschreibregenerationszeit tWR und dadurch auch des Startpunkts des automatischen Vorladevorgangs, beispielsweise in Abhängigkeit von der Frequenz und/oder der Latenz des Speicherbausteins, wird die Gesamteffektivität des Speicherbausteins verbessert.
8 zeigt eine weitere beispielhafte Realisierung 700 der automatischen Vorladesteuerungsschaltung 430 aus 4 im Detail. Das Ausführungsbeispiel nach 8 ist ähnlich zu dem Ausführungsbeispiel nach 6 und gleiche Elemente sind mit Bezugszeichen versehen, so dass hier auf eine nochmalige ausführliche Beschreibung dieser gleichen Elemente verzichtet werden kann.
Das Ausführungsbeispiel nach 8 unterscheidet sich durch den Aufbau des zweiten Schaltungspfades vom Ausführungsbeispiel nach 6. Es sind eine oder mehrere Verzögerungseinheiten 716 nach einem Inverter 714 statt des Inverters 519 hinzugefügt und der Inverter 512 sowie der Schalter 514 und die Zwischenspeicherschaltung 516 aus 6 sind nicht vorhanden. Eine beispielhafte Realisierung der Verzögerungseinheit 716 ist in 9 dargestellt und umfasst Inverter 802 und 808, einen Widerstand 804 und einen Kondensator 806.
Das in 7 dargestellte Zeitablaufdiagramm zeigt einen Ablauf eines automatischen Vorladevorgangs dieser anderen beispielhaften Ausführungsform der Erfindung, der unter den nachfolgenden Bedingungen ausgeführt wird: Die Taktfrequenz ist größer als 100 MHz, die Bündellänge beträgt vier und CL ist drei. Eine Verzögerungszeit der Verzögerungseinheit 716 ist Δt, wie in 7 dargestellt. Diese weitere Verzögerungszeit Δt sichert zusätzlich, das der Schreibvorgang der zuletzt eingegebenen Daten DATA4 vollständig ausgeführt wird. Die minimale Verzögerungszeit für den Schreibvorgang der zuletzt eingegebenen Da ten DATA4 kann bei einem Hochfrequenzbetrieb, bei dem DL drei ist, hinzugefügt werden.
Wie oben bereits beschrieben wurde, können im Zusammenhang mit den in den 5A bis 6 dargestellten Ausführungsformen eine oder mehrere der erfindungsgemäßen Ausführungsbeispiele benutzt werden, um die Schreibregenerationszeit tWR so zu bestimmen, dass sie über den gesamten interessanten Frequenzbereich nur eine Taktsignalperiode lang ist, beispielsweise für den in Tabelle 1 dargestellten Frequenzbereich.
10 zeigt ein weitere beispielhafte Schaltung 1000, die eine Abwandlung des ersten Schaltungspfads 510 und des zweiten Schaltungspfads 520 der in den 6 und 8 dargestellten Realisierungen der automatischen Vorladesteuerungsschaltung 430, 700 darstellt. Wie aus den 6 und 8 ersichtlich ist, ist dort die Anzahl der dargestellten Schaltungspfade und damit die Anzahl der Schaltungspfadeingänge des NOR-Gatters 552 zwei, die Anzahl ist jedoch in anderen Ausführungsformen nicht auf zwei begrenzt ist und kann beliebig sein.
Die 10 zeigt eine Modifikation des ersten Schaltungspfads 510 und des zweiten Schaltungspfad 520 der automatischen Vorladesteuerungsschaltung 430, 700 von 6 und 8, die eine Mehrzahl von zugeführten Latenzsignalen LATENCY empfängt und ein einziges Ausgangssignal MP in Abhängigkeit vom ausgewählten Latenzsignal LATENCY erzeugt. Wie aus 10 ersichtlich ist, ist die Frequenz um so höher, je länger die Latenz ist.
Die Pfadschaltung 1000, die N Latenzsignale LATENCY empfängt, umfasst eine Kaskade von N Schaltungen 1010, 1020, 1030 und 1040, wobei N eine ganze Zahl größer 1 ist. Bei dem in 10 dargestellten Ausführungsbeispiel ist exemplarisch N=4 für die dargestellte Pfadschaltung 1000.
Eines der Latenzsignale LATENCY1 bis LATENCY4 ist auf einen hohen Pegel gesetzt, während die anderen auf einen niedrigen Pegel gesetzt sind, in Abhängigkeit davon, welche der Taktfrequenzbedingungen aktuell im SDRAM-Baustein 400 benutzt werden.
Wie oben bereits beschrieben wurde, empfängt die Pfadschaltung 1000 das Schreibsignal WRITE, das Taktsignal CLOCK und die Latenzsignale LATENCY1 bis LATENCY4. Die Pfadschaltung 1000 umfasst zwei Inverter 1002 und 1004 zum Invertieren des Schreibsignals WRITE bzw. des Taktsignals CLOCK und vier Kaskadenschaltungen 1010, 1020, 1030 und 1040 in Reihe. Die vierte Schaltung 1010 umfasst ein NAND-Gatter 1012 zum Empfangen des invertierten Schreibsignals /WRITE und des Latenzsignals LATENCY4 und überträgt das Ausgangssignal des NAND-Gatters 1012 zu einem Inverter 1014. Der Ausgang des Inverters 1014 wird über einen Schalter 1016 zu einer Zwischenspeicherschaltung 1018 übertragen. Der Schalter 1016 wird von einer abfallenden Flanke des invertierten Taktsignals /CLOCK getriggert. Das Ausgangssignal des Zwischenspeichers 1018 wird als Ausgangssignal PL1 zu einem NAND-Gatter 1024 der dritten Schaltung 1020 übertragen. Die Zwischenspeicherschaltung 1018 wird von der ansteigenden Flanke des Taktsignals CLOCK getriggert.
Das NAND-Gatter 1024 der dritten Schaltung 1020 empfängt auch das Ausgangssignal eines NAND-Gatters 1022, das eine NAND-Verknüpfung des invertierten Schreibsignals /WRITE und des Latenzsignals LATENCY3 ausführt. Die restlichen Elemente 1026, 1028 der dritten Schaltung sind gleich den Elementen 1016, 1018 der oben beschriebenen vierten Schaltung 1010. Ein Ausgangssignal PL2 wird von der dritten Schaltung 1020 an die zweite Schaltung 1030 ausgegeben, die auch ein Ergebnissignal der NAND-Verknüpfung des invertierten Schreibsignals /WRITE und des Latenzsignals LATENCY2 empfängt.
Ein Ausgangssignal PL3 wird von der zweiten Schaltung 1030 an die erste Schaltung 1040 ausgegeben, die auch ein Ergebnissignal einer NAND-Verknüpfung des invertierten Schreibsignals /WRITE und des Latenzsignals LATENCY1 empfängt. Ein Ausgangssignal MP wird von der ersten Schaltung 1040 ausgegeben. Das Ausgangssignal MP zeigt die aktuelle Betriebsfrequenz des SDRAM-Bausteins 400 an, wobei die Latenz von dieser Betriebsfrequenz abhängt, und wird an einen Eingang des NOR-Gatters 552 aus 6 oder 8 angelegt, um die passende Taktsignalperiode für den Start des automatischen Vorladevorgangs bei der aktuellen Betriebsfrequenz zu bestimmen. Bezugnehmend auf 10 wird beim Betrieb, wenn das Latenzsignal LATENCY1 auf einem hohen Pegel ist und die Latenzsignale LATENCY2 bis LATENCY4 auf einem niedrigen Pegel sind, die abfallende Flanke des Schreibsignals WRITE zum Ausgangssignal MP durch einen Schalter 1046 übertragen.
Analog wird, wenn das Latenzsignal LATENCY2 auf einem hohen Pegel ist und die Latenzsignale LATENCY1, LATENCY 3 und LATENCY4 auf einem niedrigen Pegel sind, die abfallende Flanke des Schreibsignals WRITE zum Ausgangssignal MP durch die Schalter 1036, 1039 und 1046 übertragen. In anderen Worten ausgedrückt, wird im Falle des Latenzsignals LATENCY2 das Schreibsignal WRITE um zwei Taktsignale verzögert und übertragen.
Analog wird, wenn das Latenzsignal LATENCY3 auf einem hohen Pegel ist und die Latenzsignale LATENCY1 , LATENCY2 und LATENCY4 auf einem niedrigen Pegel sind, die abfallende Flanke des Schreibsignals WRITE zum Ausgangssignal MP durch die Schalter 1026, 1029, 1036, 1039 und 1046 übertragen. In anderen Worten ausgedrückt, wird im Falle des Latenzsignals LATENCY3 das Schreibsignal WRITE um drei Taktsignale verzögert und übertragen.
Analog wird, wenn das Latenzsignal LATENCY4 auf einem hohen Pegel ist, und die Latenzsignale LATENCY1 bis LATENCY3 auf einem niedri gen Pegel sind, die abfallende Flanke des Schreibsignals WRITE zum Ausgangssignal MP durch die Schalter 1016, 1019, 1026, 1029, 1036, 1039 und 1046 übertragen. In anderen Worten ausgedrückt, wird im Falle des Latenzsignals LATENCY4 das Schreibsignal WRITE um vier Taktsignale verzögert und übertragen.
Wie oben beschrieben, wird die Schreibzeit für einen vorgegebenen Speicherbaustein festgelegt. Jedoch ist, wie oben im Zusammenhang mit den verschiedenen Ausführungsbeispielen der vorliegenden Erfindung beschrieben wurde, die Periodendauer des externen Eingangstaktsignals variabel und die Schreibregenerationszeit tWR und/oder die Anzahl der Taktsignalperioden für die gegebene Frequenz oder den gegebenen Frequenzbereich passend einstellbar.
Zudem können, wie oben im Zusammenhang mit den verschiedenen Ausführungsbeispielen der vorliegenden Erfindung beschrieben wurde, die Schreibregenerationszeit tWR richtig eingestellt und die Daten damit genau geschrieben werden, sogar wenn der Speicherbaustein 400 mit einer hohen Frequenz betrieben wird.
Zudem kann, wie oben im Zusammenhang mit den verschiedenen Ausführungsbeispielen der vorliegenden Erfindung beschrieben wurde, die Schreibregenerationszeit tWR auf die Zeitdauer von einer Taktsignalperiode eingestellt werden, wenn der Speicherbaustein 400 mit einer niedrigen Frequenz betrieben wird, wodurch die Leistung des Halbleiterspeicherbausteins 400 verbessert wird.
Außerdem können die zahlreichen oben beschriebenen Ausführungsbeispiele der Erfindung auf unterschiedliche Art und Weise modifiziert werden. Beispielsweise kann der SDRAM-Baustein 400 auch ein anderer DRAM-Baustein oder ein anderer Halbleiterbaustein sein.
Zudem kann, obwohl die verschiedenen Ausführungsbeispiele im Zusammenhang mit einem automatischen Vorladevorgang beschrieben wurden, die Erfindung auch mit einem Vorladevorgang, wie er im Zusammenhang mit den 2, 3A und 3B beschrieben wurde, angewendet werden.

Claims

Automatische Vorladesteuerungsschaltung für einen Halbleiterspeicherbaustein (400), dadurch gekennzeichnet, dass eine Schreibregenerationszeit (tWR) in Abhängigkeit von mindestens einem Steuersignal variierbar ist.
Automatische Vorladesteuerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Schreibregenerationszeit (tWR) durch eine Änderung einer Anzahl von Taktsignalperioden in Abhängigkeit von mindestens einem Steuersignal variierbar ist.
Automatische Vorladesteuerungsschaltung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das mindestens eine Steuersignal Taktfrequenzinformationen umfasst.
Automatische Vorladesteuerungsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das mindestens eine Steuersignal Latenzinformationen (LATENCY) umfasst.
Automatische Vorladesteuerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Schreibregenerationszeit (tWR) proportional zu den Latenzinformationen (LATENCY) ist.
Automatische Vorladesteuerungsschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die automatische Vorladesteuerungsschaltung (430) ein Taktsignal (CLOCK), ein Schreibsignal (WRITE), ein automatisches Vorladesignal (AUTO_PRC), ein Aktivsignal (ACTIVE) und das mindestens ein Steuersignal empfängt und ein automatisches Vorladepulssignal (AP) erzeugt, das einen Startpunkt für einen automatischen Vorladevorgang identifiziert.
Automatische Vorladesteuerungsschaltung nach Anspruch 6, gekennzeichnet durch eine Steuerschaltung (530), die das Schreibsignal (WRITE) und das mindestens eine Steuersignal empfängt und den Startpunkt für den automatischen Vorladevorgang in Abhängigkeit von dem mindestens einen Steuersignal ausgewählt, das die Latenzinformationen (LATENCY) und/oder die Taktfrequenzinformationen enthält.
Automatische Vorladesteuerungsschaltung nach Anspruch 6 oder 7, gekennzeichnet durch eine automatische Vorladefreigabeschaltung (540) zum Empfangen des automatischen Vorladepulssignals (AP) und zum Deaktivieren des Aktivsignals (ACTIVE), wodurch der automatische Vorladevorgang gestartet wird.
Automatische Vorladesteuerungsschaltung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die Latenzinformation (LATENCY) eine CAS-Latenzinformation beinhaltet.
Automatische Vorladesteuerungsschaltung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das wenigstens eine Steuersignal von einem externen Betriebsartenregistersetzbefehl (MRS COMMAND) erzeugt wird.
Automatische Vorladesteuerungsschaltung nach Anspruch 10, dadurch gekennzeichnet, dass der Betriebsartenregistersetzbefehl (MRS COMMAND) eine Betriebsarteninformation und/oder eine Bündeltypinformation und/oder eine Bündellängeninformation umfasst.
Automatische Vorladesteuerungsschaltung für einen Halbleiterspeicherbaustein (400), gekennzeichnet durch – eine Steuerschaltung (510, 520, 710, 720, 1000), die ein Schreibsignal (WRITE), ein Taktsignal (CLOCK) und wenigstens ein Steuersignal (LATENCY) empfängt, das eine Taktfrequenzinformation und/oder eine Latenzinformation umfasst, und die wenigstens ein Pfadsignal (P1, P2, MP) erzeugt, – einen automatischen Vorladepulssignalgenerator (550) zum Empfangen des wenigstens einen Pfadsignals (P1, P2, MP), des Schreibsignals (WRITE) und eines Freigabesignals (EN) und zum Erzeugen eines automatischen Vorladepulssignals (AP), das einen Startpunkt für einen automatischen Vorladevorgang identifiziert, und – eine automatische Vorladebetriebsartfreigabeschaltung (540) zum Empfangen des Taktsignals (CLOCK), eines automatischen Vorladesignals AUTO_PRC, eines Aktivsignals (ACTIVE) und eines automatischen Vorladepulssignals (AP) und zum Erzeugen des Freigabesignals (EN).
Automatische Vorladesteuerungsschaltung nach Anspruch 12, dadurch gekennzeichnet, dass die automatische Vorladebetriebsartfreigabeschaltung (540) folgende Elemente umfasst: – einen Rückkopplungssignalgenerator (560) zum Empfangen des automatischen Vorladepulssignals (AP) und zum Ausgeben eines Rückkopplungssignals, welches das Aktivsignal (ACTIVE) sperrt und dadurch den automatischen Vorladevorgang startet, und – eine automatische Vorladebetriebsauswahlschaltung (530) zum Weiterleiten des automatischen Vorladesignals (AUTO_PRC) in Abhängigkeit vom Taktsignal (CLOCK), dem Schreibsignal (WRITE) und dem Aktivsignal (ACTIVE), – wobei die automatische Vorladebetriebsartfreigabeschaltung (540) das Aktivsignal (ACTIVE) und das automatische Vorladesignal (AUTO_PRC) empfängt und das Freigabesignal (EN) an den automatischen Vorladepulssignalgenerator (550) weiterleitet.
Automatische Vorladesteuerungsschaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Steuerschaltung (510, 520, 710, 720, 1000) folgende Elemente umfasst: – einen ersten Schaltungspfad (510, 710), der einen ersten Schalter (506, 706), der das Schreibsignal (WRITE) empfängt und vom Taktsignal (CLOCK) getriggert wird, und eine erste Zwischenspeicherschaltung (508, 708) umfasst und der ein erstes Pfadsignal (P1) erzeugt, und – einen zweiten Schaltungspfad (520), der den ersten Schalter (506, 706) und die erste Zwischenspeicherschaltung (508, 708) des ersten Schaltungspfads (510, 710) und zusätzlich einen zweiten Schalter (514), der vom Taktsignal (CLOCK) getriggert wird, eine zweite Zwischenspeicherschaltung (516), die ein Zwischenspeichersignal ausgibt, und eine Logikschaltung (518), die das Zwischenspeichersignal und das wenigstens eine Steuersignal empfängt, umfasst und der ein zweites Pfadsignal (P2) erzeugt.
Automatische Vorladesteuerungsschaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Steuerschaltung (510, 520, 710, 720, 1000) folgende Elemente umfasst: – wenigstens einen ersten Schaltungspfad (510, 710) mit einem Schalter (506, 706), der vom Taktsignal (CLOCK) getriggert wird, und einer Zwischenspeicherschaltung (508, 708) zum Erzeugen eines ersten Pfadsignals (P1) und – einen zweiten Schaltungspfad (720), der den Schalter (506, 706) und die Zwischenspeicherschaltung (508, 708) des ersten Schaltungspfads (510, 710) und zusätzlich eine Logikschaltung (712), die ein Signal von der Zwischenspeicherschaltung (508, 708) und das wenigstens eine Steuersignal empfängt, und eine Verzögerungseinheit (716), die das erste Pfadsignal (P1) verzögert, umfasst und der ein zweites Pfadsignal (P2) erzeugt.
Automatische Vorladesteuerungsschaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Verzögerungseinheit (716) einen Inverter (802, 808), einen Widerstand (804) und einen Kondensator (806) zum Ausgeben des zweiten Pfadsignals (P2) umfasst.
Automatische Vorladesteuerungsschaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Steuerschaltung (1000) eine Kaskade von Schaltungen (1010, 1020, 1030, 1040) umfasst, die in Reihe geschaltet sind, wobei jede Schaltung (1010, 1020, 1030, 1040) das Schreibsignal (WRITE), das Taktsignal (CLOCK) und das wenigstens eine Steuersignal empfängt, und das Schreibsignal in Abhängigkeit von dem wenigstens einen Steuersignal mit unterschiedlichen Verzögerungswerten verzögert und wenigstens ein Pfadsignal (MP) ausgibt.
Automatische Vorladesteuerungsschaltung nach Anspruch 17, dadurch gekennzeichnet, dass die erste Schaltung (1010) der Kaskade ein NAND-Gatter (1012), einen Inverter (1014), einen Schalter (1016), eine Zwischenspeicherschaltung (1018) und einen Schalter (1019) umfasst und ein Pfadsignal erzeugt und an eine nachfolgende Schaltung (1020) ausgibt, wobei die eine oder mehreren nachfolgenden Schaltungen (1020, 1030) der Kaskade jeweils zwei NAND-Gatter (1022, 1024, 1032, 1034), zwei Schalter (1026, 1029, 1036, 1039) und einen Zwischenspeicher (1028, 1038) umfassen und ein Pfadsignal (P2, P3) an die nachfolgende Schaltung (1030, 1040) ausgeben und wobei eine letzte Schaltung (1040) der Kaskade zwei NAND-Gatter (1042, 1044), einen Schalter (1046) und eine Zwischenspeicherschaltung (1048) umfasst.
Automatisches Vorladesteuerungsverfahren für einen Halbleiterspeicherbaustein (400), dadurch gekennzeichnet, dass eine Schreibregenerationszeit (tWR) in Abhängigkeit von mindestens einem Steuersignal variiert wird.
Automatisches Vorladesteuerungsverfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Schreibregenerationszeit (tWR) durch Verändern einer Anzahl von Taktsignalperioden in Abhängigkeit von mindestens einem Steuersignal variiert wird.
Automatisches Vorladesteuerungsverfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass das mindestens eine Steuersignal Taktfrequenzinformationen umfasst.
Automatisches Vorladesteuerungsverfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass das mindestens eine Steuersignal Latenzinformationen (LATENCY) umfasst.
Automatisches Vorladesteuerungsverfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Schreibregenerationszeit (tWR) proportional zu den Latenzinformationen (LATENCY) ist.
Automatisches Vorladesteuerungsverfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein Taktsignal (CLOCK), ein Schreibsignal (WRITE), ein automatisches Vorladesignal (AUTO_PRC), ein Aktivsignal (ACTIVE) und das mindestens eine Steuersignal empfangen werden und ein automatisches Vorladepulssignal (AP) erzeugt wird, das einen Startpunkt für einen automatischen Vorladevorgang identifiziert.
Automatisches Vorladesteuerungsverfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass das Schreibsignal (WRITE) und das mindestens eine Steuersignal empfangen werden und der Startpunkt für den automatischen Vorladevorgang in Abhängigkeit von der in dem mindestens einen Steuersignal enthaltenen Latenzinformation (LATENCY) und/oder Taktsignalfrequenzinformation ausgewählt wird.
Automatisches Vorladesteuerungsverfahren nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass ein automatisches Vorladepulssignals (AP) empfangen und das Aktivsignal (ACTIVE) gesperrt werden, wodurch der automatische Vorladevorgang gestartet wird.
Automatisches Vorladesteuerungsverfahren nach einem der Ansprüche 22 bis 26, dadurch gekennzeichnet, dass die Latenzinformation (LATENCY) eine CAS-Latenzinformation ist.
Automatisches Vorladesteuerungsverfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das wenigstens eine Steuersignal von einem externen Betriebsartenregistersetzbefehl (MRS COMMAND) erzeugt wird.
Automatisches Vorladesteuerungsverfahren nach Anspruch 28, dadurch gekennzeichnet, dass der Betriebsartenregistersetzbefehl (MRS COMMAND) eine Betriebsartinformation und/oder eine Bündeltypinformation und/oder eine Bündellängeninformation umfasst.
Automatisches Vorladesteuerungsverfahren für einen Halbleiterspeicherbaustein (400), gekennzeichnet durch – einen automatischen Vorladesteuerungsschritt zum Empfangen eines Schreibsignals (WRITE), eines Taktsignals (CLOCK) und wenigstens eines Steuersignals (LATENCY), das eine Taktfrequenzinformation und/oder eine Latenzinformation umfaßt, und der wenigstens ein Pfadsignal (P1, P2, MP) ausgibt, – einen automatischen Vorladepulssignalerzeugungsschritt zum Empfangen des wenigstens einen Pfadsignals (P1, P2, MP), des Schreibsignals (WRITE) und eines Freigabesignals (EN) und zum Erzeugen eines automatischen Vorladepulssignals (AP), das einen Startpunkt für einen automatischen Vorladevorgang identifiziert, und – einen automatischen Vorladebetriebsartfreigabeschritt zum Empfangen des Taktsignals (CLOCK), eines automatischen Vorladesignals AUTO_PRC, eines Aktivsignals (ACTIVE) und eines automatischen Vorladepulssignals (AP) und zum Erzeugen des Freigabesignals (EN).
Automatisches Vorladesteuerungsverfahren nach Anspruch 30, weiter dadurch gekennzeichnet, dass der automatische Vorladebetriebsartfreigabeschritt folgende Teilschritte umfasst: – einen Rückkopplungssignalerzeugungsschritt zum Empfangen des automatischen Vorladepulssignals (AP) und zum Ausgeben eines Rückkopplungssignals, welches das Aktivsignal (ACTIVE) sperrt und dadurch den automatischen Vorladevorgang startet, – einen automatischen Vorladebetriebsauswahlschritt zum Weiterleiten des automatischen Vorladesignals (AUTO_PRC) in Abhängigkeit vom Taktsignal (CLOCK), dem Schreibsignal (WRITE) und dem Aktivsignal (ACTIVE) und – einen automatischen Vorladefreigabeschritt, der das Aktivsignal (ACTIVE) und das automatische Vorladesignal (AUTO_PRC) empfängt und das Freigabesignal (EN) im automatischen Vorladepulssignalerzeugungsschritt weiterleitet.
Automatisches Vorladesteuerungsverfahren nach Anspruch 30 oder 31, dadurch gekennzeichnet, dass der automatische Vorladesteuerungsschritt folgende Teilschritte umfasst: – Erzeugen eines ersten Pfadsignals (P1) durch Empfangen und Verarbeiten des Schreibsignals (WRITE), getriggert vom Taktsig nal (CLOCK), durch einen ersten Schalter und eine erste Zwischenspeicherschaltung (508, 708) und – Erzeugen eines zweiten Pfadsignals (P2) durch Empfangen und Verarbeiten des Schreibsignals (WRITE), getriggert vom Taktsignal (CLOCK), durch den ersten Schalter, die erste Zwischenspeicherschaltung (508, 708), einen zweiten Schalter, eine zweite Zwischenspeicherschaltung und eine Logikschaltung.
Automatisches Vorladesteuerungsverfahren nach Anspruch 30 oder 31, dadurch gekennzeichnet, dass der automatische Vorladesteuerungsschritt folgende Teilschritte umfasst: – Erzeugen eines ersten Pfadsignals (P1) durch Empfangen und Verarbeiten des Schreibsignals (WRITE), getriggert vom Taktsignal (CLOCK), durch einen Schalter und eine Zwischenspeicherschaltung (508, 708) und – Erzeugen eines zweiten Pfadsignals (P2) durch Empfangen und Bearbeiten des Schreibsignals (WRITE), getriggert vom Taktsignal (CLOCK), durch den Schalter, die Zwischenspeicherschaltung (508, 708) und eine Logikschaltung, die ein Signal der Zwischenspeicherschaltung und das wenigstens eine Steuersignal empfängt, und durch eine Verzögerungseinheit, die das erste Pfadsignal verzögert und das zweite Pfadsignal erzeugt.
Automatisches Vorladesteuerungsverfahren nach Anspruch 33, dadurch gekennzeichnet, dass die Verzögerungseinheit (716) einen Inverter (802, 808), einen Widerstand (804) und einen Kondensator (806) zum Ausgeben des zweiten Pfadsignals (P2) umfasst.
Automatisches Vorladesteuerungsverfahren nach einem der Anspruch 30 oder 31, dadurch gekennzeichnet, dass der automatische Vorladesteuerungsschritt folgende Teilschritte umfasst: – Empfangen des Schreibsignals (WRITE), des Taktsignals (CLOCK) und des wenigstens einen Steuersignals in jeder Schaltung einer Kaskade von Schaltungen, die in Reihe geschaltet sind, – Verzögern des Schreibsignals (WRITE) in jeder Schaltung der Kaskade in Abhängigkeit von dem wenigstens einen Steuersignal mit unterschiedlichen Verzögerungswerten und - Ausgabe von wenigstens einem Pfadsignal (MP).
Automatisches Vorladesteuerungsverfahren nach Anspruch 35, dadurch gekennzeichnet, dass eine erste Schaltung (1010) der Kaskade ein NAND-Gatter (1012), einen Inverter (1014), einen Schalter (1016), eine Zwischenspeicherschaltung (1018) und einen Schalter (1019) umfasst und ein Pfadsignal erzeugt und an eine nachfolgende Schaltung (1020) ausgibt, wobei die eine oder mehreren nachfolgenden Schaltungen (1020, 1030) der Kaskade jeweils zwei NAND-Gatter (1022, 1024, 1032, 1034), zwei Schalter (1026, 1029, 1036, 1039) und einen Zwischenspeicher (1028, 1038) umfassen und ein Pfadsignal (P2, P3) an die nachfolgende Schaltung (1030, 1040) ausgeben und wobei eine letzte Schaltung (1040) der Kaskade zwei NAND-Gatter (1042, 1044), einen Schalter (1046) und eine Zwischenspeicherschaltung (1048) umfasst.