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Hintergrund der Erfindung
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Die vorliegende Erfindung betrifft ein Verfahren zum Testen der Betriebsbrauchbarkeit von Bitleitungen, Leseverstärkern und Vorladungsschaltkreisen in einer DRAM-Speichervorrichtung.
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Speicher mit wahlfreiem Zugriff werden üblicherweise als der Hauptcomputerspeicher zum Speichern von Anweisungen und Daten für schnellen Zugriff durch die Verarbeitungseinheiten verwendet. In diesen Vorrichtungen mit wahlfreiem Zugriff sind die Speicherelemente in einer Matrix organisiert, die manchmal auch Speicherzellarray genannt wird, die kurze Zugriffszeiten erleichtert, welche unabhängig von der Position der Daten sind. Ein Speicherzellarray ist aus einer Vielzahl von Bitleitungen und einer Vielzahl von sich kreuzenden Wortleitungen aufgebaut. An den Kreuzungspunkten sind Speicherzellen für die aktuelle Speicherung der binären Zustände 0 und 1 angeordnet, welche durch logisch niedrige und hohe Spannungspotenziale wiedergegeben werden.
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RAM-Vorrichtungen sind in flüchtige und nichtflüchtige RAM klassifiziert. Das flüchtige RAM weist ein statisches RAM (SRAM) auf und verwendet auf FLIP-FLOP basierende Latches als Speicherelemente oder Speicherzellen, wohingegen das so genannte dynamische RAM (DRAM) einen sehr kleinen Kondensator mit zwei unterschiedlichen Ladungszustandshöhen benutzt, um binäre Information darzustellen.
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1 zeigt einen beispielhaften DRAM-Speicherchip gemäß dem Stand der Technik. Der Speicherchip M weist Folgendes auf: ein Speicherzellarray MCA, einen Zeilenadressdekoder RAD, einen Spaltenadressdekoder CAD, eine Steuerung CT, einen Aktivstromgenerator AG und einen Standbystromgenerator ST. Das Speicherzellarray MCA weist eine Vielzahl von Bitleitungen BL und eine Vielzahl von Wortleitungen WL auf, von denen jeweils nur eine als ein Beispiel gezeigt ist. An den Kreuzungspunkten der Wort- und Bitleitungen ist eine Speicherzelle MC angeordnet, welche einen Zugriffstransistor T und einen Speicherkondensator CS aufweist. Der Zugriffs- oder Auswahltransistor T ist als ein Schalter implementiert, der von einem Signal auf der Wortleitung gesteuert wird, und den Speicherkondensator CS zwischen der jeweiligen Bitleitung BL und einem Bezugspotenzial GND verbindet, welches hier als Masse ausgewählt ist.
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Der Zeilenadressdekoder RAD ist mit den Wortleitungen zur Auswahl der Wortleitungen verbunden und besitzt für jede Wortleitung einen jeweiligen Wortleitungstreiber WLD. Der Spaltenadressdekoder CAD ist an die Bitleitungen angeschlossen und weist einen Leseverstärker und eine Vorladungsschaltung SA für jede Bitleitung zum Lesen von Daten aus den Speicherzellen und zum Schreiben von Daten in die Speicherzellen auf.
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Der Aktivstromgenerator AG oder der Standbystromgenerator SG dient als eine Leistungsversorgungsquelle für die Leseverstärker und Vorladungsschaltungen SA. Die Steuerung CT ist über eine Vielzahl von Leitungen mit einem Steuereingang IC und einem Adresseneingang IA und einem Datenein- und ausgang BD des DRAM-Speicherchips M zum Empfang von jeweils Steuer-, Adressen- und Datensignalen C, A, D verbunden. Die Steuerung CT sendet Zeilenadressensignale RA an den Zeilenadressdekoder RAD und Spaltenadressensignale CA und Datensignale D an den Spaltenadressdekoder CAD. Weiterhin ist die Steuerung CT zur Steuerung des Aktivstromgenerators AG durch ein entsprechendes Leistungssteuersignal PC ausgebildet.
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Der Aktivstromgenerator AG ist dazu geeignet, den Leseverstärkern und Vorladungsschaltungen SA relativ hohe Leistung zur Verfügung zu stellen, wenn ein Lese- oder Schreibvorgang begonnen wird. Nach einem vorher festgelegten Zeitabschnitt sendet der Aktivstromgenerator AG ein Zeitsteuersignal TS an den Standbystromgenerator SG zur Übernahme der Leistungsversorgung für die Leseverstärker und Vorladungsschaltungen SA. Der Standbystromgenerator SG liefert eine relativ niedrige, aber ausreichende Leistung an die Leseverstärker und Vorladungsschaltungen SA, wenn in dem Speicherchip M kein Lese- oder Schreibvorgang aktiv ist.
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2 zeigt ein vereinfachtes Zeitablaufdiagramm der Umschaltung zwischen dem Aktivstrom- und dem Standbystromgenerator AG, SG, und die Spannungseigenschaften während eines beispielhaften Lesevorgangs aus einer Speicherzelle MC auf einer Bitleitung BL. Die obere Kurve zeigt die zeitliche Entwicklung der Spannung VBL, VBLB auf einer Bitleitung in Bezug auf Masse, und die untere Kurve zeigt die entsprechende zeitliche Entwicklung einer Spannung auf einer komplementären Bitleitung BLB. Die Spannungen sind in Bezug auf die Sollspannung VBLH korrespondierend zu einem logischen High-Pegel normiert. In modernen Speicherchips beträgt VBLH beispielsweise 1,8 Volt.
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Im Zeitpunkt t0 werden ein Lesebefehl, Adressen- und Steuersignale auf die Speicherchipeingänge IC, IA, BD aufgebracht und versetzen den Chip in einen aktiven Zustand. Das bedeutet, dass der Aktivstromgenerator AG von einem entsprechenden Leistungssteuersignal PC von der Steuerung CT eingeschaltet wird. Üblicherweise vergeht eine kurze Verzögerungszeit t1, bis der zugehörige Wortleitungstreiber WLD eine Wortleitung auswählt und der Auswahltransistor T eine Verbindung zwischen dem Speicherkondensator CS und der ausgewählten Bitleitung BL herstellt. Während eines Zeitintervalls t2-t1 wird die in dem Speicherkondensator CS gespeicherte Ladung zwischen der Eigenkapazität der Bitleitung und dem Speicherkondensator aufgeteilt.
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Zwischen den Zeitpunkten t2 und t3 verstärkt ein zugehöriger Leseverstärker die sich ändernde Spannung, welche von der zusätzlichen Ladung auf der Bitleitung erzeugt wird, und bringt sie auf den Sollwert VBLH. Der analoge Vorgang tritt für eine komplementäre Bitleitung auf, wobei im Fall einer eingeschriebenen 1 oder eines logisch hohen Pegels in der korrespondierenden komplementären Speicherzelle die Spannung der komplementären Bitleitung durch die Aufteilung von gespeicherter Ladung in den korrespondierenden Speicherkondensator abfällt und auf 0-Pegel verstärkt wird. Die Spannungen auf der Bitleitung BL und komplementären Bitleitung BLB stellen dann einen logisch hohen Pegel dar.
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In Speicherchips gemäß dem Stand der Technik schaltet sich der Aktivstromgenerator AG selbst nach einer abgelaufenen Zeit t4 nach Aktivierung aus und schaltet gleichzeitig den Standbystromgenerator SG zur Versorgung der Leseverstärkers und Vorladungsschaltungen mit Leistung ein. Der Zeitpunkt t4 liegt üblicherweise in dem Bereich von 100 Nanosekunden nach Aktivierung. Die Leistungsversorgung der Leseverstärker und Vorladungsschaltungen kann auf den Standbystromgenerator mit niedriger Leistung umgeschaltet werden, da Leistung insbesondere während der Verstärkungsphase zwischen t1 und t3 verbraucht wird. Wenn die Aktivleistungsgeneratoren nach t4 ausgeschaltet werden – hauptsächlich auf Grund von Leckagen zwischen benachbarten Bitleitungen oder anderen akzeptierbaren Fehlern – nimmt die Spannung auf der Bitleitung ab bis ein Vorladungsvorgang ausgeführt wird. Während einer Vorladung ist die jeweilige Wortleitung deaktiviert, das heißt, der Auswahltransistor entkoppelt den Speicherkondensator so von der Bitleitung, dass die aktuelle Spannung in t5 oder die korrespondierende Ladung in dem Speicherkondensator CS in der Speicherzelle gespeichert wird. Gleichzeitig wird die Spannung auf der Bitleitung auf exakt eine Hälfte der nominellen hohen Bitleitungsspannung VBLH vorgeladen. Diese Zeit t5 wird auf ungefähr 80 Mikrosekunden eingestellt, welche Industriestandards für DRAM-Speicher entsprechen.
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Vor einer Auslieferung von Speicherchips an Kunden müssen Prüfungen ihrer einwandfreien Funktion durchgeführt werden. Es ist insbesondere wichtig, die Betriebsbrauchbarkeit aller Bitleitungen und ihrer jeweiligen Leseverstärker und Vorladungsschaltungen zu testen. Dieses erfolgt gewöhnlich dadurch, dass ein Zustand in die Speicherzelle eingeschrieben und eine signifikante Zeit gewartet wird, nachdem der Aktivstromgenerator ausgeschaltet ist. Dann wird zu einem Zeitpunkt t5 eine Vorladung ausgeführt, und danach werden die in die jeweilige Speicherzelle eingeschriebenen Daten ausgelesen und mit den Testdaten verglichen. Wenn der Bitleitungs-Leseverstärker und die Vorladungsschaltung korrekt funktionieren, sind sowohl die Testdaten als auch die ausgelesenen Daten gleich. Sollte es jedoch irgendeine signifikante und unerwünschte Leckage zwischen Bitleitungen geben, oder Leseverstärker sind fehlerhaft, so unterscheiden sich die eingeschriebenen Testdaten und ausgelesenen Daten von einander.
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Jedoch weist dieses Verfahren zum Testen der Betriebsbrauchbarkeit der Bitleitungsinfrastruktur in einem Speicherchip nach dem Stand der Technik einen Hauptnachteil auf: für jede zu prüfende Bitleitung muss ein minimaler Zeitaufwand von t4 investiert werden, bis die Abnahme der Spannung auf einer Bitleitung durch wiederholtes Auslesen der Testdaten abgetastet werden kann. Da ein solches übermäßig langes Testen den Durchsatz einer DRAM-Speichervorrichtungsproduktion verschlechtert, sind schnellere Testverfahren erwünscht.
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Aus der
US 6 587 978 B1 ist bekannt, einen DRAM-Baustein zu testen, indem ein Schreib-Lese-Test in einem Testmodus durchgeführt wird, in dem das Timing eines internen Steuersignals verändert wird. Dabei wird auf einer Schaltplatte on-board eine elektronische Testeinrichtung verbaut, welche einen ersten und einen zweiten Schaltkreis zum Erzeugen interner Signale aufweist.
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Kurze Zusammenfassung der Erfindung
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Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein sehr schnelles Verfahren zum Testen der Betriebsbrauchbarkeit von Bitleitungen, Leseverstärkern und Vorladungsschaltungen in einer DRAM-Speichervorrichtung zu schaffen, wodurch ein Durchsatz von geprüften Speicherchips in einer Produktion erhöht wird.
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Es ist weiterhin eine Aufgabe der Erfindung, eine DRAM-Speichervorrichtung zu schaffen, welche zur Ausführung eines schnellen Tests der Betriebsbrauchbarkeit ihrer Bitleitungen, Leseverstärker und Vorladungsschaltungen geeignet ist.
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Eine Aufgabe der Erfindung wird durch ein Verfahren mit den Verfahrensschritten gemäß Anspruch 1 gelöst.
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Gemäß einem Verfahren zum Testen der Betriebsbrauchbarkeit von Bitleitungsleseverstärkern und Vorladungsschaltungen in einer DRAM-Speichervorrichtung mit den folgenden Verfahrensschritten ist vorgesehen:
- (a) Einstellen einer DRAM-Speichervorrichtung in einen Testmodus;
- (b) Aufbringen eines Schreibbefehls auf die DRAM-Speichervorrichtung zum Einschreiben eines vorher festgelegten Testdatenwerts in eine Speicherzelle, welche mit einer Bitleitung verbunden ist, und gleichzeitiges Einschalten eines Aktivstromgenerators zum Liefern von Leistung an einen Leseverstärker und eine Vorladungsschaltung, die mit der Bitleitung in Verbindung stehen;
- (c) Ausschalten des Aktivstromgenerators und Schalten eines Standbystromgenerators auf den Leseverstärker und die Vorladungsschaltung der Bitleitung in einem steuerbaren Schaltzeitpunkt, wobei der Schaltzeitpunkt in Bezug auf einen Schaltzeitpunkt in einem normalen Betriebsmodus vorzeitiger ist;
- (d) Durchführen eines Vorladungsvorgangs auf der Bitleitung durch Schließen einer mit der Speicherzelle verbundenen Wortleitung und Aufbringen einer Vorladungsspannung auf die Bitleitung durch die zugehörige Vorladungsschaltung;
- (e) Auslesen des in der Speicherzelle gespeicherten Datenwerts.
- (f) Vergleichen des ausgelesenen Datenwerts mit dem vorher festgelegten Testdatenwert.
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Es ist ein Vorteil des erfindungsgemäßen Verfahrensschritts, dass das Umschalten zwischen dem Aktivstromgenerator und dem Standbystromgenerator zur Versorgung der Leseverstärker und Vorladungsschaltungen steuerbar ausgebildet ist und kürzer als die normale Zeit t4 als im Stand der Technik ist.
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Vorzugsweise werden die Verfahrensschritte für jede Bitleitung in der DRAM-Speichervorrichtung ausgeführt. Daher kann der gesamte Speicherchip oder die gesamte Speichervorrichtung wirkungsvoll getestet werden, ohne dass große Verzögerungszeiten auf Grund der festen Umschaltzeiten wie im Stand der Technik vorkommen.
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Gemäß einer Ausführungsform der Erfindung wird der Schaltzeitpunkt zur Umschaltung von dem Aktivstromgenerator auf den Standbystromgenerator zum Umschalten eingestellt, bevor eine Spannung auf der Bitleitung eine von einer Verstärkung durch den Leseverstärker herrührende nominelle logisch hohe Spannung erreicht hat. In dieser Ausgestaltung des erfindungsgemäßen Verfahrens wird der Standbystromgenerator zur Versorgung des Leseverstärkers mit Leistung auch während des Verstärkungsvorgangs der anfänglich kleinen Spannungsdifferenz zwischen einer halben und der aktuellen Spannung auf der Bitleitung verwendet, die von der Ladungsaufteilung oder der zusätzlichen Ladung von dem Speicherkondensator auf der Bitleitung in Bezug auf die nominelle hohe Bitleitungsspannung herrührt.
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Gemäß einer weiteren Ausführungsform der Erfindung wird der Schaltzeitpunkt zur Umschaltung von dem Aktivstromgenerator auf den Standbystromgenerator zum Umschalten eingestellt, nachdem eine Spannung auf der Bitleitung eine von einer Verstärkung durch den Leseverstärker herrührende nominelle logisch hohe Spannung erreicht hat.
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In einer Weiterentwicklung des erfindungsgemäßen Verfahrens ist ein Verfahren zum Kalibrieren der Zeitmaßstäbe für einen Test der Betriebsbrauchbarkeit von Bitleitungen, Leseverstärkern und Vorladungsschaltungen in einer DRAM-Speichervorrichtung mit den folgenden Verfahrensschritten vorgesehen:
- (a) Einstellen einer fehlerfreien DRAM-Speichervorrichtung in einen Testmodus;
- (b) Aufbringen eines Schreibbefehls auf die DRAM-Speichervorrichtung zum Einschreiben eines vorher festgelegten Testdatenwerts in eine Speicherzelle, welche mit einer Bitleitung verbunden ist, und gleichzeitiges Einschalten eines Aktivstromgenerators zum Liefern von Leistung an einen Leseverstärker und eine Vorladungsschaltung, die mit der Bitleitung in Verbindung stehen;
- (c) Ausschalten des Aktivstromgenerators und Schalten eines Standbystromgenerators auf den Leseverstärker und die Vorladungsschaltung der Bitleitung in einem steuerbaren Schaltzeitpunkt, wobei der Schaltzeitpunkt in Bezug auf einen Schaltzeitpunkt in einem normalen Betriebsmodus vorzeitiger ist;
- (d) kontinuierliches Messen der Spannung auf der Bitleitung und Vergleichen der gemessenen Spannung mit einer Referenzspannung und gleichzeitiges Messen der verstrichenen Zeit;
- (e) Speichern der verstrichenen Zeit, wenn die gemessene Spannung unter die Referenzspannung abfällt, zum Festlegen eines minimalen Schaltzeitpunkts.
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Die Idee besteht darin, dass man, wenn eine korrekt funktionierende DRAM-Speichervorrichtung verfügbar ist, festlegen kann, bei welcher Spannung auf den Bitleitungen die logischen Zustände nach einem Vorladungsvorgang noch identifiziert werden können, das heißt, nachdem eine abnehmende Spannung auf der Bitleitung, wenn der Aktivstromgenerator ausgeschaltet ist, eine Spannung oder entsprechender Zeitpunkt festgelegt werden kann, unter welchem die korrespondierende Spannung, die in eine Speicherzelle in einem Vorladungsvorgang geschrieben worden ist, nicht länger verlässlich ist. Wenn der zugehörige Zeitpunkt aus dem Kalibrierverfahren bekannt ist, kann der geeignete Zeitpunkt für den Lese- und Vorladungsvorgang bei dem aktuellen Testverfahren ausgewählt und deshalb die Testzeit auf ein Minimum optimiert werden.
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Die erfindungsgemäße DRAM-Speichervorrichtung weist Folgendes auf:
- (a) mindestens ein Array von Speicherzellen, wobei jede Speicherzelle mit einer Bitleitung und einer Wortleitung verbunden ist, wobei jede der Bitleitungen mit einem Leseverstärker und einer Vorladungsschaltung verbunden ist;
- (b) einen steuerbaren Aktivstromgenerator zur Lieferung von Leistung an die Leseverstärker und Vorladungsschaltungen für einen Zeitabschnitt, der durch einen Zeitpunkt, an welchem ein Befehl für einen Lese- oder Schreibvorgang auf die DRAM-Speichervorrichtung aufgebracht wird, und durch einen zugewiesenen Schaltzeitpunkt begrenzt ist;
- (c) einen steuerbaren Standbystromgenerator zur Lieferung von Leistung an die Leseverstärker und Vorladungsschaltungen nach dem Schaltzeitpunkt;
- (d) eine Steuerschaltung zum Empfang von externen Daten-, Adressen- und Steuersignalen und zur Steuerung des Aktivstromgenerators und des Standbystromgenerators; wobei die Steuerschaltung zur Steuerung des Zeitpunkts zum Schalten des jeweiligen Leistungsgenerators auf die Leseverstärker und die Vorladungsschaltungen in Abhängigkeit von einem externen Testmodussignal zur Reduzierung der Gesamttestzeit bei einem Test der Betriebsbrauchbarkeit der Bitleitungen, Leseverstärker und Vorladungsschaltungen ausgebildet ist.
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Es ist ein Hauptvorteil der erfindungsgemäßen DRAM-Speichervorrichtung, dass der Schaltzeitpunkt individuell von der Steuerschaltung während eines Testmodus gesteuert werden kann. Deshalb ist es nicht notwendig, eine feste Zeitverzögerung zwischen einem Ein- und Ausschalten des Aktivstromgenerators in den Teststeuerungen einzubringen.
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Daher ist der Schaltzeitpunkt in einem normalen Betriebsmodus der DRAM-Speichervorrichtung fest eingestellt, und die Steuerschaltung ist dazu ausgebildet, das Zeitintervall in einem Testmodus der DRAM-Speichervorrichtung zu verkleinern.
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In einer vorteilhaften Ausgestaltung weist die DRAM-Speichervorrichtung zusätzlich Folgendes auf: einen Spaltenadressdekoder, der mit den Leseverstärkern und Vorladungsschaltungen zum Lesen von Daten aus den Speicherzellen und zum Einschreiben von Daten in die Speicherzellen verbunden ist; einen Zeilenadressdekoder, der mit den Wortleitungen zur Auswahl einer Wortleitung verbunden ist, und der für jede Wortleitung einen jeweiligen Wortleitungstreiber besitzt; wobei die Steuerschaltung weiterhin zur Steuerung eines Zeitablaufplans für einen Vorladungsvorgang auf einer Bitleitung ausgebildet ist.
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Vorzugsweise weist die DRAM-Speichervorrichtung eine Vielzahl von Speicherzellarrays auf, von denen jedes einen von der Steuerschaltung gesteuerten zugeordneten Aktivstromgenerator besitzt. Es ist häufig vorteilhaft, DRAM-Speicher in so genannten Speicherbanken bzw. Memorybanks zu organisieren, welche im Prinzip unabhängig zugreifbar sind. Dieses ermöglicht eine flexible Anordnung von Leistungserzeugern was Aktivstromgeneratoren und Standbystromgeneratoren betrifft.
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Vorzugsweise weist die Steuerschaltung eine nichtflüchtige Speichervorrichtung zur Speicherung von Zeitdaten für die Schaltzeitpunkte und den Ablaufplan der Vorladungsvorgänge für jede Bitleitung zur Sicherstellung der Betriebsbrauchbarkeit der Bitleitungen in dem normalen Betriebsmodus der DRAM-Speichervorrichtung auf. Insbesondere, wenn sehr große Speicherarrays in einer DRAM-Speichervorrichtung betroffen sind, können die optimalen Schaltzeitpunkte und Zeiten für Vorladungsvorgänge nach einem Umschalten von einem Aktivstromgenerator auf einen Standbystromgenerator für jede Speicherbank unterschiedlich sein. Dieses kann deshalb auftreten, da die Verzögerungszeit oder Laufzeit der korrespondierenden Signale auf Grund von unterschiedlichen Distanzen auf dem Chip unterschiedlich ist.
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Der DRAM-Speicher weist vorzugsweise für jede Bitleitung eine komplementäre Bitleitung auf. Es ist weiterhin ein Vorteil, wenn die DRAM-Speichervorrichtung ein programmierbares Modusregister zur Einstellung des Betriebsmodus der DRAM-Speichervorrichtung besitzt. Das letztere Modusregister kann durch die externen Steuerdaten und Adresseneingabe der erfindungsgemäßen DRAM-Speichervorrichtung leicht zugreifbar sein.
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Weitere Vorteile, Erweiterungen und Implementierungen der Erfindung sind ein Gegenstand der detaillierten Beschreibung der Erfindung und der beigefügten Ansprüche im Zusammenhang mit dem unterschiedlichen Gebrauch der Figuren.
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Kurze Beschreibung der verschiedenen Ansichten der Zeichnungen
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1 zeigt einen DRAM-Speicherchip gemäß dem Stand der Technik;
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2 zeigt den Zeitsteuerablauf und die Spannungseigenschaften eines Lesezugriffs auf eine Bitleitung gemäß dem Speicherchip nach dem Stand der Technik aus 1;
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3 zeigt ein Blockdiagramm einer Implementierung der erfindungsgemäßen DRAM-Speichervorrichtung;
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4 zeigt alternative erfindungsgemäße Zeitsteuerabläufe zur Umschaltung der Leistungsgeneratoren gemäß dem erfindungsgemäßen Verfahren zum Testen der Betriebsbrauchbarkeit von Bitleitungen.
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Detaillierte Beschreibung der Erfindung
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3 zeigt ein schematisches Blockdiagramm eines erfindungsgemäßen DRAM-Speicherchips 1.
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Die Speichervorrichtung weist Folgendes auf: vier Speicherbänke oder Speicherzellarrays 2, 3, 4, 5; einen Standbystromgenerator 6; vier Aktivstromgeneratoren 7, 8, 9, 10, von denen jeder mit einem der Speicherzellarrays 2, 3, 4, 5 in Verbindung steht; und eine Steuerschaltung 11 zum Empfang von externen Datenadress- und Steuersignalen C, A, D und zur Steuerung der Aktivstromgeneratoren 7, 8, 9, 10 und eines Standbystromgenerators 6.
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Jede Speicherbank oder jedes Speicherzellarray 2, 3, 4, 5 besitzt eine Vielzahl von Wortleitungen und Bitleitungen WL, BL, von denen nur eine als eine beispielhafte davon in den Speicherbänken 2 dargestellt ist. An jedem Kreuzungspunkt der Bit- und Wortleitungen BL, WL ist eine Speicherzelle 12 angeordnet. Die Speicherzellarrays 2, 3, 4, 5 weisen Spaltenadressdekoder 13 und Zeilenadressdekoder 14 auf, wobei die Spaltenadressdekoder 13 Leseverstärker und Vorladungsschaltungen 15 zum Lesen von Daten aus der angeschlossenen Speicherzelle 12 und zum Einschreiben von Daten in dieselbe aufweisen; und ein Adressdekoder 14 weist einen Wortleitungstreiber 16 für jede Wortleitung WL auf.
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Die Steuerschaltung 11 ist an den Standbystromgenerator 6 und die Aktivstromgeneratoren 7, 8, 9, 10 zur Übertragung von Steuersignalen C1, C2, C3, C4, C5, C6 angeschlossen. Weiterhin ist jeder Aktivstromgenerator 7, 8, 9, 10 mit seiner zugeordneten Speicherbank 2, 3, 4, 5 zur Lieferung von Leistung an die jeweiligen Leseverstärker und Vorladungsschaltungen 15 verbunden. Der zentrale Standbystromgenerator 6 ist ebenfalls an die Speicherbänke 2, 3, 4, 5 zur Lieferung von Leistung zu den jeweiligen Leseverstärkern und Vorladungsschaltungen angeschlossen. Die Steuerschaltung 11 beinhaltet eine nichtflüchtige Speichervorrichtung 17 zur Speicherung beispielsweise von Zeitsteuerablaufdaten und Schaltzeitpunktdaten für die unterschiedlichen Speicherbänke 2, 3, 4, 5 und die jeweiligen Bitleitungen BL. Die DRAM-Speichervorrichtung 1 kann auch Modusregister aufweisen, in welche Konfigurationskodierungen zur Einstellung des Betriebsmodus der Vorrichtung eingeschrieben werden.
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Im Folgenden werden das erfindungsgemäße Verfahren zum Testen der Betriebsbrauchbarkeit der Bitleitungen, Leseverstärker und Vorladungsschaltungen mit Bezugnahme auf eine beispielhafte Speicherbank 2, ihr zugeordneter Aktivstromgenerator 8, der Standbystromgenerator 6 und die Steuerschaltung 11 nach 3 im Zusammenhang mit 4A und 4B beschrieben.
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Wenn der Testmodus initiiert wird, werden Steuersignale C an die DRAM-Speichervorrichtung 1 zur Einstellung der DRAM-Speichervorrichtung 1 in einen Testmodus gesandt. Dieses kann durch Einschreiben von Konfigurationsdaten in vorgesehene Modusregister stattfinden, die zugreifbar sein können, indem bestimmte Adress- und Datensignale an die Adressen- und Steuereingänge der DRAM-Vorrichtung 1 angekoppelt werden.
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Dann wird zuerst ein Schreibbefehl an die DRAM-Speichervorrichtung 1 zum Schreiben eines vorher festgelegten Testdatenwerts in eine Speicherzelle 12 gegeben, welche mit einer bestimmten Bitleitung BL und einer bestimmten Wortleitung WL verbunden ist. Der Testdatenwert kann zum Beispiel ein logischer Ein-Bit-Zustand sein. Gleichzeitig wird der zugeordnete Aktivstromgenerator 8 zur Lieferung von Leistung zu dem jeweiligen Leseverstärker und der Vorladungsschaltung 15 eingeschaltet, der/die mit einer Bitleitung BL verbunden ist. Durch den Schreibbefehl wird eine bestimmte Ladungsmenge in dem zugehörigen Speicherkondensator der Speicherzelle 12 gespeichert. Dieser Speicherkondensator ist auch von der Bitleitung entkoppelt, indem ein zugehöriger Auswahltransistor in einen Isolierzustand gebracht ist. Der Vorgang einer Speicherung von jeweils einer Ladung oder einer Bit-Information in einer Speicherzelle ist vom Stand der Technik her wohlbekannt und findet analog zu dem in 1 erläuterten Vorgang statt.
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Analog zu einem Lesevorgang in einem normalen Betriebsmodus, wird nun ein zugehöriger Auswahltransistor in einen leitenden Zustand gebracht und verbindet dadurch den zugehörigen Speicherkondensator der Speicherzelle 12 mit der Bitleitung.
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Dann findet ein Ladungsverteilungsvorgang von dem Zeitpunkt t1 an derart statt, dass das Potenzial auf der Bitleitung BL auf Grund der zusätzlichen Ladung von einem Speicherkondensator ansteigt. Zwischen den Zeitpunkten t1 und t2, wird der Ladungsverteilungsvorgang an der Bitleitung von dem zugehörigen Leseverstärker 15 auf Grund der Ansprechzeit nach einem Aktivbefehl noch nicht erhöht. Zu einem Zeitpunkt t2 setzt die Verstärkung des zugehörigen Leseverstärkers in der Verstärkungs- und Vorladungsschaltung 15 ein und vergrößert das Spannungspotenzial auf der Bitleitung BL auf den nominellen logisch hohen Bitleitungspegel VBLH. Wie in 2 werden beide Spannungseigenschaften VBL, VBLB der Bitleitung BL und der korrespondierenden komplementären Bitleitung BLB gezeigt. Im Folgenden wird der Begriff Bitleitung synonym für das System einer Bitleitung und einer komplementären Bitleitung verwendet, und das diffenzielle Signal, das aus VBL und VBLB zusammengesetzt ist, wird darauf bezogen. Üblicherweise sind die jeweiligen Signale symmetrisch in Bezug auf eine Hälfte der nominellen hohen Spannung VBLH.
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Die Steuerschaltung 11 ist zu einer flexiblen Einstellung des Schaltzeitpunkts angepasst, an welchem der Aktivstromgenerator 8 ausgeschaltet wird. Und der Leseverstärker und die Vorladungsschaltung 15 erhalten vom Zeitpunkt t4 an ihre Leistung von dem Standbystromgenerator 6. Der Schaltzeitpunkt t4 wird früher gewählt als der Zeitpunkt in einem normalen Betriebsmodus der DRAM-Speichervorrichtung 1. Im Vergleich zu dem Standardtestverfahren ist die ”Leerlauf-” zeit zwischen t2 und t4 bedeutend verringert.
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Da der Standbystromgenerator 6 weniger Leistung als der vorher aktive Aktivstromgenerator 8 liefert, nimmt das Potenzial auf der Bitleitung BL ab. Als nächstes wird zu einem Zeitpunkt t5 ein Vorladungsvorgang auf der Bitleitung BL durchgeführt, indem die zugeordnete Wortleitung WL geschlossen wird, das heißt, indem die Speicherzelle 12 von der Bitleitung. entkoppelt wird, wozu der zugehörige Auswahltransistor in isolierten Zustand gebracht wird. Dann wird auf die Bitleitung von der zugeordneten Vorladungsschaltung 15 eine Vorladungsspannung aufgebracht, welche das Potenzial der zugehörigen Bitleitung wieder exakt auf eine Hälfte des Pegels des nominellen logisch hohen Bitleitungsspannungspotenzials VBLH bringt.
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Die Steuerschaltung 11 liest dann in einem normalen Lesevorgang den in der Speicherzelle 12 gespeicherten Datenwert aus. Die in der Speicherzelle 12 gespeicherte Ladung korrespondiert zu der Ladung auf der Bitleitung zu dem Zeitpunkt t5. Dies bedeutet, dass die Ladung in der Speicherzelle 12 zu dem Zeitpunkt t5 gewöhnlich nicht zu einer Ladung korrespondiert, die in dem Speicherkondensator in einem normalen Betrieb des DRAM-Speicherchips induziert wird, welche nahe an dem nominellen logisch hohen Bitleitungsspannungspotenzial VBLH liegt.
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Die Ladung in dem Speicherkondensator kann jedoch ausreichend genug sein, um zwischen logischen Zuständen zu unterscheiden, wenn ein Lesevorgang ausgeführt wird. Deshalb wird in einem nächsten Verfahrensschritt der in der Speicherzelle gespeicherte Datenwert nach dem Zeitpunkt t5 ausgelesen. Durch Vergleichen des ausgelesenen Datenwerts mit einem vorher festgelegten Testdatenwert, welcher zum Beispiel eine logische Eins war, kann eine Betriebsbrauchbarkeit der Bitleitungen, Leseverstärker und Vorladungsschaltungen ermittelt werden. Wenn der ausgelesene Datenwert zu dem eingeschriebenen Testdatenwert korrespondiert, wird die zu der Bitleitung BL zugehörige Speicherzelle als funktionstüchtig angesehen. Wenn sich jedoch die beiden Datenwerte unterscheiden, ist ein Fehler in der Bitleitung BL oder der zugehörigen Schaltung vorhanden, und deshalb funktionieren die Leseverstärker und Vorladungsschaltungen 15 nicht korrekt.
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Zur Einstellung des Zeitablaufs zum Umschalten von dem Aktivstromgenerator 8 auf den Standbystromgenerator 6 und zum Durchführen des Vorladungsvorgangs und Auslesens kann ein erfindungsgemäßes Verfahren zum Kalibrieren der Zeitmaßstäbe eingesetzt werden.
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In dem Verfahren zum Kalibrieren der Zeitmaßstäbe wird die DRAM-Speichervorrichtung in einen Testmodus eingestellt. Dann wird ein vorher festgelegter Testdatenwert in die Speicherzelle eingeschrieben, die mit einer bekannten Bitleitung verbunden ist, und gleichzeitig wird ein Aktivstromgenerator zur Lieferung von Leistung zu einem Leseverstärker und einer Vorladungsschaltung, die zu der Bitleitung gehören, eingeschaltet. Zu einem steuerbaren Schaltzeitpunkt wird der Aktivstromgenerator 8 ausgeschaltet, und ein Standbystromgenerator 6 wird auf den Leseverstärker und die Vorladungsschaltung 15 der korrespondierenden Bitleitung BL aufgeschaltet. Der Schaltzeitpunkt ist mit Bezug auf den Schaltzeitpunkt in einem normalen Betriebsmodus früher vorgesehen.
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Dann wird die Spannung der Bitleitung BL kontinuierlich gemessen und mit einer Referenzspannung verglichen. Die Referenzspannung ist üblicherweise die Spannung, bei welcher logische Zustände noch unterschieden werden können. Deshalb korrespondiert die Referenzspannung zu einer Spannung auf einer Bitleitung, die ausreichend ist, um genügend Ladung in einem Speicherkondensator zu erzeugen, welche zu einer ausreichend hohen Spannung auf einer Bitleitung in einem Lesevorgang zur verlässlichen Abtastung des logischen Zustands führt. Da die vergangene bzw. verstrichene Zeit gleichzeitig gemessen wird, ist der Zeitpunkt, in welchem die gemessene Spannung auf der Bitleitung gleich der Referenzspannung ist, eine nutzbare obere Grenze von einem Zeitpunkt t5 in einem Testmodus.
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4B zeigt einen besonderen Zeitablauf für das erfindungsgemäße Verfahren zum Testen der Betriebsbrauchbarkeit von Bitleitungen, Leseverstärkern und Vorladungsschaltungen.
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Nachdem die DRAM-Speichervorrichtung in einen Testmodus eingestellt und der vorher festgelegte Testdatenwert in eine Speicherzelle eingeschrieben worden ist, wird der zugehörige Aktivstromgenerator 8 eingeschaltet, um den mit der Bitleitung BL in Verbindung stehenden jeweiligen Leseverstärkern und Vorladungsschaltungen 15 Leistung zu liefern. Gemäß 4B wird der Aktivstromgenerator 8 jedoch schon in einem Zeitpunkt t4 ausgeschaltet, bevor die Spannung auf der Bitleitung BL eine normale logisch hohe Spannung auf Grund der Verstärkung durch den Leseverstärker 15 erreicht hat, das heißt, die Verstärkung wird von dem Leseverstärker mit dem Standbystromgenerator 6 als Leistungsversorgung durchgeführt. Auch wird vor Erreichen der nominellen logisch hohen Spannung VBLH auf der Bitleitung BL der Vorladungsvorgang ausgeführt und der in der Speicherzelle gespeicherte Datenwert ausgelesen. Die Auswahl von Schalt- und Vorladungszeitpunkten wie in 4B reduziert weiterhin die Gesamttestzeit. Die Zeit zwischen t0 und t5 kann auf ungefähr 100 Nanosekunden eingestellt werden, verglichen mit über 80 Mikrosekunden nach dem Stand der Technik.
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Der Hauptvorteil des erfindungsgemäßen Verfahrens zum Testen der Betriebsbrauchbarkeit von Bitleitungen, Leseverstärkern und Vorladungsschaltungen besteht darin, dass es äußerst zeiteffizient ist. Da das Umschalten zwischen Aktivstromgeneratoren und Standbystromgeneratoren flexibel eingestellt werden kann, und insbesondere der Schaltzeitpunkt t4 nahe an den Zeitpunkt eingestellt werden kann, in welchem die Spannung von der Bitleitung eine normale logisch hohe Spannung erreicht hat, oder sogar vor diesen Zeitpunkt, ist das Verfahren äußerst schnell. Dieser Effekt wird außerdem verstärkt, da die Verfahrensschritte des Verfahrens zum Testen der Betriebsbrauchbarkeit üblicherweise für jede Bitleitung in einer DRAM-Speichervorrichtung ausgeführt werden müssen. Deshalb wird die Gesamttestzeit in Bezug auf Zeitabläufe nach dem Stand der Technik signifikant herabgesetzt.
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Bezugszeichenliste
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- M
- DRAM-Speicherchip
- IC
- Steuereingang
- IA
- Adresseneingang
- BD
- Datenein- und ausgang
- C
- Steuersignale
- A
- Adressensignale
- C
- Steuersignale
- D
- Datensignale
- PC
- Leistungssteuersignale
- CT
- Steuerschaltung
- RA
- Zeilenadressensignale
- CA
- Spaltenadressensignale
- AT
- Aktivstromgenerator
- SG
- Standbystromgenerator
- TS
- Steuersignal
- CAD
- Spaltenadressdekoder
- SA
- Leseverstärker und Vorladungsschaltung
- WLD
- Wortleitungstreiber
- RAD
- Zeilenadressdekoder
- MCA
- Speicherzellarray
- WL
- Wortleitung
- BL
- Bitleitung
- T
- Auswahltransistor
- CS
- Speicherkondensator
- MC
- Speicherzelle
- GND
- Masse
- 1
- DRAM-Speichervorrichtung
- 2, 3, 4, 5
- Speicherzellarrays
- 6
- Standbystromgenerator
- 7, 8, 9, 10
- Aktivstromgenerator
- 11
- Steuerschaltung
- 12
- Speicherzelle
- 13
- Spaltenadressdekoder
- 14
- Zeilenadressdekoder
- 15
- Leseverstärker und Vorladungsschaltung
- 16
- Wortleitungstreiber
- 17
- Speichervorrichtung
