DE69934637T2

DE69934637T2 - Ferroelektrischer Speicher und seine Testverfahren

Info

Publication number: DE69934637T2
Application number: DE69934637T
Authority: DE
Inventors: Chikai c/o Fujitsu Limited Kawasaki-shi Ono; c/o Fujitsu Limited Hirokazu Kawasaki-shi Yamazaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1998-08-25
Filing date: 1999-04-23
Publication date: 2007-05-03
Anticipated expiration: 2019-04-24
Also published as: JP3780713B2; US6229728B1; EP0986066A3; KR100326991B1; KR20000016863A; DE69934637D1; EP0986066A2; JP2000067597A; EP0986066B1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen einen ferroelektrischen Speicher und ein Verfahren zum Testen eines ferroelektrischen Speichers.
2. Beschreibung der verwandten Technik
1 ist ein Schaltungsdiagramm einer Speicherzelle vom Ein-Transistor/Ein-Kondensator-Typ, die ein Beispiel für Speicherzellen eines ferroelektrischen Speichers ist. In 1 bezeichnet WL eine Wortleitung, bezeichnet PL eine Plattenleitung, bezeichnet BL ein Bitleitung, bezeichnet Cbit einen parasitären Kondensator, kennzeichnet 1 einen ferroelektrischen Kondensator und kennzeichnet 2 einen n-Kanal-MOS-(nMOS)-Transistor, der als Schaltelement fungiert.
Daten werden in die Speicherzelle wie folgt geschrieben. Die Wortleitung WL wird selektiert, und dadurch wird der nMOS-Transistor 2 eingeschaltet. Dann wird ein elektrisches Feld unter Verwendung der Bitleitung BL und der Plattenleitung PL auf den ferroelektrischen Kondensator 1 angewendet.
Wenn zum Beispiel Daten "1" in die Speicherzelle geschrieben werden, wird ein Potential VBL der Bitleitung BL in dem Zustand, wenn der nMOS-Transistor 2 in dem EIN-Zustand ist, höher gesetzt als ein Potential VPL der Plattenleitung PL. Daher verbleibt eine remanente Polarisation, die in der Figur von der Bitleitung BL nach unten hin zu der Plattenleitung PL orientiert ist. Wenn im Gegensatz dazu Daten "0" in die Speicherzelle geschrieben werden, wird das Potential VBL der Bitleitung BL in dem Zustand, wenn der nMOS-Transistor 2 in dem EIN-Zustand ist, niedriger gesetzt als das Potential VPL der Plattenleitung PL. Folglich ver bleibt eine remanente Polarisation, die in der Figur von der Plattenleitung PL nach oben hin zu der Bitleitung BL orientiert ist.
Die obige Speicheroperation kann als Hysteresecharakteristik des ferroelektrischen Kondensators 1 dargestellt werden, die in 2 gezeigt ist. Die horizontale Achse des Graphen von 2 bezeichnet eine Spannung V, die über den ferroelektrischen Kondensator 1 angewendet wird und so definiert ist, dass V = VPL – VBL ist. Die vertikale Achse des Graphen bezeichnet die Polarisation. Die Plus-Seite der vertikalen Achse ist als aufwärtige Polarisation definiert, und die Minus-Seite derselben ist als abwärtige Polarisation definiert.
Somit verbleibt eine remanente Minus-Polarisation-Ps, wenn das elektrische Feld, das über den ferroelektrischen Kondensator 1 angewendet wird, Null ist (wenn VPL = VBL ist), entsprechend einem Zustand, wenn Daten "1" gespeichert werden, und eine remanente Plus-Polarisation Ps entspricht einem Zustand, wenn Daten "0" gespeichert werden.
Daten werden aus der in 1 gezeigten Speicherzelle wie folgt gelesen. Die Bitleitung BL wird auf 0 V vorgeladen, um in einen Zustand mit hoher Impedanz versetzt zu werden. Als nächstes wird die Wortleitung WL selektiert, um den nMOS-Transistor 2 einzuschalten. Dann wird das Potential der Plattenleitung PL auf eine Energiezufuhrspannung VCC von 0 V verändert. Daher wird eine Ladung, die von dem Zustand der Polarisation des ferroelektrischen Kondensators 1 abhängt, von dem ferroelektrischen Kondensator 1 zu der Bitleitung BL bewegt. Somit wird die Originalladung in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 1 und dem parasitären Kondensator Cbit gespeichert werden.
Folglich erscheint ein Potential VBL0 oder VBL1, das von den gespeicherten Daten "0" oder "1" abhängt, auf der Bitleitung BL.
3 ist ein Graph der Pegel der Potentiale VBL0 und VBL1 der Bitleitung BL. Wenn die in 1 gezeigte Speicherzelle Daten "0" speichert, kann das Potential VBL0 der Bitleitung BL von dem Kreuzungspunkt erhalten werden, an dem die Kurve der Hysteresecharakteristik des ferroelektrischen Kondensators 1 und eine Lastlinie L0 des parasitären Kondensators Cbit der Bitleitung BL einander kreuzen.
Wenn die in 1 gezeigte Speicherzelle im Gegensatz dazu Daten "1" speichert, kann das Potential VBL1 der Bitleitung BL von dem Kreuzungspunkt erhalten werden, an dem die Kurve der Hysteresecharakteristik des ferroelektrischen Kondensators 1 und eine Lastlinie L1 des parasitären Kondensators Cbit der Bitleitung BL einander kreuzen.
Wenn die gespeicherten Daten "0" lauten, wird der polarisierte Zustand des ferroelektrischen Kondensators 1 beibehalten, nachdem die Daten ausgelesen sind. Wenn im Gegensatz dazu die gespeicherten Daten "1" lauten, wird die Polarisation des ferroelektrischen Kondensators 1 invertiert, so dass ein Neuschreiben der Daten erforderlich ist. Das Datenschreiben kann durch einen Leseverstärker wie in einem DRAM (Dynamic Random Access Memory) automatisch ausgeführt werden.
4 ist ein Schaltungsdiagramm eines Teils eines Zellenarrays eines herkömmlichen ferroelektrischen Speichers, der mit Speicherzellen vom Ein-Kondensator/Ein-Transistor-Typ versehen ist. In 4 bezeichnen WLon und WLen jeweilig Wortleitungen, bezeichnet PLcn eine Plattenleitung, bezeichnen BLn bzw. /BLn jeweilig Bitleitungen, kennzeichnen 3 und 4 jeweilig Speicherzellen, kennzeichnen 5 und 6 jeweilig ferroelektrische Kondensatoren, die als Aufzeichnungsmedien dienen, und kennzeichnen 7 und 8 jeweilig nMOS-Transistoren, die als Schaltelemente dienen. Ferner bezeichnen RWLo und RWLe jeweilig Wortleitungen, bezeichnet RPLc eine Plattenleitung, kennzeichnet 9 eine Referenzzelle, die ein Referenzpotential Vref an die Bitleitung /BLn ausgibt, kennzeichnet 10 eine Referenzzelle, die ein Referenzpotential Vref an die Bitleitung BLn ausgibt, und kennzeichnet 11 einen Leseverstärker, der die Potentialdifferenz zwischen den Bitleitungen BLn und /BLn verstärkt und somit die gespeicherten Daten detektiert, die von der selektierten Speicherzelle ausgelesen werden.
Die gespeicherten Daten, die auf die Bitleitung BLn ausgelesen werden, werden mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 9 an die Bitleitung /BLn ausgegeben wird, und der logische Wert derselben wird bestimmt. Die gespeicherten Daten, die auf die Bitleitung /BLn ausgelesen werden, werden mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 10 an die Bitleitung BLn ausgegeben wird, und so wird ihr logischer Wert bestimmt.
5 ist ein Schaltungsdiagramm der herkömmlichen Referenzzelle. In 5 bezeichnet RWL eine Wortleitung, bezeichnet RPL eine Plattenleitung, bezeichnet BL eine Bitleitung, bezeichnet Cbit einen parasitären Kondensator der Bitleitung BL, kennzeichnet 12 einen ferroelektrischen Kondensator mit einem größeren Bereich als beim ferroelektrischen Kondensator der Speicherzelle und kennzeichnet 13 einen nMOS-Transistor, der als Schaltelement dient.
Wenn die in 5 gezeigte Referenzzelle verwendet wird und Daten "0" in den ferroelektrischen Kondensator 12 geschrieben sind, verbleibt eine aufwärtige remanente Polarisation, die in der Figur aufwärts orientiert ist. Wenn das Referenzpotential Vref erzeugt wird, wird die Bitleitung BL auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Dann wird die Wortleitung RWL selektiert und wird der nMOS-Transistor 13 eingeschaltet. Daher wird die Plattenleitung PL von 0 V auf das Energiezufuhrpotential VCC gesetzt.
Bei der obigen Operation wird eine Ladung, die von der Größe der remanenten Polarisation des ferroelektrischen Kondensators 12 abhängt, von dem ferroelektrischen Kondensator 12 zu der Bitleitung BL bewegt. Daher wird die gesamte Ladung in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 12 und dem parasitären Kondensator Cbit der Bitleitung BL gespeichert werden. Folglich erscheint das Referenzpotential Vref auf der Bitleitung BL.
6 ist ein Graph, der den Pegel des Referenzpotentials Vref zeigt, das durch die in 5 gezeigte Referenzzelle ausgegeben wird. Der Pegel der Referenzzelle Vref kann von dem Kreuzungspunkt erhalten werden, an dem die Kurve der Hysteresecharakteristik des ferroelektrischen Kondensators 12 und eine Lastlinie RL0 des parasitären Kondensators Cbit der Bitleitung BL einander kreuzen.
7 zeigt eine andere Konfiguration der Referenzzelle. In 7 bezeichnet RWL eine Wortleitung, bezeichnet RPL eine Plattenleitung, bezeichnet BL eine Bitleitung, bezeichnet Cbit einen parasitären Kondensator der Bitleitung BL, kennzeichnet 14 einen ferroelektrischen Kondensator mit einem größeren Bereich als beim ferroelektrischen Kondensa tor der Speicherzelle, kennzeichnet 15 einen nMOS-Transistor, der als Schaltelement dient, kennzeichnet 16 einen p-Kanal-(pMOS)-Transistor, der als Schaltelement dient, ist 17 eine VCC-Leitung und bezeichnet PCL eine Vorladesteuerschaltung.
Wenn die in 7 gezeigte Referenzzelle verwendet wird, wird der pMOS-Transistor 16 durch das Steuern der Vorladesteuerleitung PCL während eines nichtselektierten Zustandes in dem Ein-Zustand gehalten. Daher wird ein Knoten 18 auf das Energiezufuhrpotential VCC vorgeladen, und eine abwärtige remanente Polarisation in der Figur wird in dem parasitären Kondensator 14 erzeugt.
Wenn die Referenzspannung Vref erzeugt wird, wird die Bitleitung BL auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Ferner wird der pMOS-Transistor 16 ausgeschaltet, und die Wortleitung RWL wird selektiert, wobei die Plattenleitung RPL auf 0 V gehalten wird. Daher wird der nMOS-Transistor 15 eingeschaltet. Somit wird eine Ladung, die von der Größe der Polarisation des ferroelektrischen Kondensators 14 abhängt, von dem ferroelektrischen Kondensator 14 zu der Bitleitung BL bewegt. Daher wird die Originalladung in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 14 und dem parasitären Kondensator Cbit der Bitleitung BL gespeichert werden. So wird das Referenzpotential Vref auf der Bitleitung BL erzeugt.
8 ist ein Graph, der den Pegel des Referenzpotentials Vref zeigt, das durch die in 7 gezeigte Referenzzelle erzeugt wird. Der Pegel des Referenzpotentials Vref kann von dem Kreuzungspunkt erhalten werden, an dem die Kurve der Hysteresecharakteristik des ferroelektrischen Kondensators 14 und eine Lastlinie RL1 des parasitären Kondensators Cbit der Bitleitung BL einander kreuzen.
9 zeigt eine ideale Beziehung zwischen der Referenzpotentialausgabe von der Referenzzelle, dem Potential VBL1 der Bitleitung BL, das erhalten wird, wenn "1" von der Speicherzelle gelesen wird, und dem Potential VBL0 der Bitleitung BL, das erhalten wird, wenn "0" von der Speicherzelle gelesen wird.
Jedoch ist, wie in 10 gezeigt, der tatsächliche Pegel des Potentials VBL1 in einem Bereich gestreut, der durch die Schraffierung gekennzeichnet ist, und der tatsächliche Pegel des Potentials VBL0 ist in einem Bereich gestreut, der durch die Schraffierung gekennzeichnet ist. Die obige Streuung der Potentiale VBL1 und VBL0 hängt von der Charakteristik der Speicherzelle ab.
In dem herkömmlichen ferroelektrischen Speicher, der mit den Ein-Transistor/Ein-Kondensator-Speicherzellen versehen ist, gibt es kein Mittel zum Prüfen von Toleranzen der Potentiale VBL1 und VBL0 der Bitleitung BL bezüglich des Referenzpotentials Vref. Daher ist es sehr schwierig zu bestimmen, ob die Produkte, die eine Versandinspektion durchlaufen haben, Toleranzen der Potentiale VBL1 und VBL0 haben, die die jeweiligen schlechtesten Toleranzen überschreiten. Folglich können Produkte mit geringer Zuverlässigkeit versandt werden. Ferner ist es schwierig zu bestimmen, ob fehlerhafte Produkte, die bei der Versandinspektion zurückgewiesen wurden, aus einem Fehler der Toleranzen oder einem anderen Faktor resultieren, wie beispielsweise aus einem Problem im Produktionsprozess, und somit eine Fehleranalyse effektiv auszuführen.
EP-A-0 759 620, worauf die Präambel des unabhängigen Anspruchs 1 basiert, beschreibt ferroelektrische Speichervorrichtungen, offenbart aber nicht die Steuerung der Plattenleitung der Referenzzellen als Antwort auf ein extern angewendetes Steuerpotential. EP 0 724 265 A2 beschreibt einen ferroelektrischen Speicher mit wahlfreiem Zugriff, bei dem keine Referenzzellen verwendet werden, sondern vielmehr zwei Zellen pro Bit zum Speichern des Bitwertes und des invertierten Bitwertes.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, einen ferroelektrischen Speicher und ein Verfahren zum Testen desselben vorzusehen, wobei die obigen Nachteile eliminiert werden.
Ein spezifischeres Ziel der vorliegenden Erfindung ist das Vorsehen eines äußerst zuverlässigen ferroelektrischen Speichers und eines Verfahrens zum mühelosen effektiven Testen solch eines ferroelektrischen Speichers.
Diese Ziele werden durch die Merkmale der unabhängigen Ansprüche erreicht.
Weiterentwicklungen der Erfindung sind in den Unteransprüchen definiert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen deutlicher hervor, in denen:
1 ein Schaltungsdiagramm einer Ein-Transistor/Ein-Kondensator-Speicherzelle ist;
2 ein Graph einer Hysteresecharakteristik eines ferroelektrischen Kondensators ist, der in 1 verwendet wird;
3 ein Graph von Pegeln von Potentialen VBL0 und VBL1 einer Bitleitung von 1 ist;
4 ein Schaltungsdiagramm eines Teils eines Speicherzellenarrays eines herkömmlichen ferroelektrischen Speichers ist, der mit Ein-Transistor/Ein-Kondensator-Speicherzellen versehen ist;
5 ein Schaltungsdiagramm einer Konfiguration einer Referenzzelle ist;
6 ein Graph des Pegels eines Referenzpotentials ist, das durch die in 5 gezeigte Referenzzelle erzeugt wird;
7 ein Schaltungsdiagramm einer anderen Konfiguration der Referenzzelle ist;
8 ein Graph des Pegels des Referenzpotentials ist, das durch die in 7 gezeigte Referenzzelle erzeugt wird;
9 ein Diagramm ist, das eine Beziehung zwischen dem Referenzpotential, dem Bitleitungspotential VBL1 und dem Bitleitungspotential VBL0 zeigt;
10 ein Diagramm von Streuungen der Bitleitungspotentiale VBL1 und VBL0 ist;
11 ein Schaltungsdiagramm eines ferroelektrischen Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
12 ein Graph ist, der eine Beziehung zwischen einem Steuerpotential Vex und einem Referenzpotential Vref in der ersten Ausführungsform der vorliegenden Erfindung zeigt;
13 ein anderer Graph ist, der die Beziehung zwischen dem Steuerpotential Vex und dem Referenzpotential Vref in der ersten Ausführungsform der vorliegenden Erfindung zeigt;
14 ein Schaltungsdiagramm eines ferroelektrischen Speichers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
15 ein Graph ist, der eine Beziehung zwischen dem Steuerpotential Vex und dem Referenzpotential Vref in der zweiten Ausführungsform der vorliegenden Erfindung zeigt; und
16 ein anderer Graph ist, der die Beziehung zwischen dem Steuerpotential Vex und dem Referenzpotential Vref in der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
11 ist ein Schaltungsdiagramm eines ferroelektrischen Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf 11 bezeichnen die Symbole WLon und WLen jeweilig Wortleitungen, bezeichnet RPLc eine Plattenleitung, kennzeichnen 26 und 27 Referenzzellen, die jeweilig das Referenzpotential Vref erzeugen, kennzeichnen BLn und /BLn jeweilig Bitleitungen und kennzeichnen 20 und 21 jeweilig Speicherzellen. Ferner kennzeichnen die Bezugszeichen 22 und 23 jeweilig ferroelektrische Kondensatoren und kennzeichnen 24 und 25 jeweilig nMOS-Transistoren, die als Schaltelemente dienen.
Ferner bezeichnen RWLo und RWLe jeweilig Wortleitungen, bezeichnet RPLc eine Plattenleitung, bezeichnen 26 und 27 jeweilig Referenzzellen, die jeweilig das Referenzpotential Vref erzeugen, kennzeichnen 28 und 29 jeweilig ferroelektrische Kondensatoren 28 und 29, die einen größeren Bereich als die ferroelektrischen Kondensatoren 22 und 23 haben, und kennzeichnen 30 und 31 jeweilig nMOS-Transistoren, die als Schaltelemente dienen.
Bezugszeichen 32 kennzeichnet ein Kissen, auf das ein Steuerpotential Vex zum Steuern des Referenzpotentials Vref von außerhalb der in 11 gezeigten Schaltung angewendet wird. Bezugszeichen 33 kennzeichnet eine Plattenleitungsantriebsschaltung, die die Plattenleitung RPLc antreibt. Das Kissen 32 und die Plattenleitungsantriebsschaltung 33 bilden eine Referenzpotentialsteuerschaltung.
Bezugszeichen 34 kennzeichnet einen pMOS-Transistor, wie etwa einen p-Kanal-Feldeffekttransistor mit isoliertem Gate, der als Antwort auf ein Plattenleitungsantriebssteuersignal PDC ein-/ausgeschaltet wird. Die Source des pMOS-Transistors 34 ist mit dem Kissen 32 verbunden, und sein Drain ist mit der Plattenleitung PLc verbunden. Bezugszeichen 35 kennzeichnet einen nMOS-Transistor wie beispielsweise einen n-Kanal-Feldeffekttransistor mit isoliertem Gate, der als Antwort auf das Plattenleitungsantriebssteuersignal PDC ein-/ausgeschaltet wird.
Bezugszeichen 36 kennzeichnet einen Leseverstärker, der die Potentialdifferenz zwischen den Bitleitungen BL und /BL verstärkt und dadurch Daten detektiert, die von der Speicherzelle auf die Bitleitung BL oder /BL gelesen werden.
Die Source des pMOS-Transistors 34 ist mit dem Kissen 32 verbunden, und die Source des nMOS-Transistors 35 ist mit Erde verbunden. Der pMOS-Transistor 34 und der nMOS-Transistor 35 führen eine komplementäre Operation aus.
In dem ferroelektrischen Speicher der ersten Ausführungsform der vorliegenden Erfindung werden Daten, die von einer Speicherzelle, die in einer ungeradzahligen Reihe angeordnet ist, auf die Bitleitung BLn gelesen werden, mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 26 an die Bitleitung /BLn ausgegeben wird, und so detektiert. Daten, die von einer Speicherzelle, die in einer geradzahligen Reihe angeordnet ist, auf die Bitleitung /BLn gelesen werden, werden mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 27 an die Bitleitung BLn ausgegeben wird, und dadurch detektiert.
In dem Fall, wenn das Referenzpotential Vref von der Referenzzelle 26 an die Bitleitung /BLn ausgegeben wird, wird "0" in den ferroelektrischen Kondensator 28 geschrieben. In diesem Zustand wird die Bitleitung /BLn auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Dann wird die Wortleitung RWLo selektiert, und dadurch wird der nMOS-Transistor 30 eingeschaltet. Ferner wird das Plattenleitungsantriebssteuersignal PDC auf den niedrigen Pegel gesetzt, und der pMOS-Transistor 34 und die nMOS-Transistoren werden ein- bzw. ausgeschaltet. Daher wird die Plattenleitung RPLc von 0 V auf das Steuerpotential Vex gesetzt.
Daher wird eine Ladung, die von dem Steuerpotential Vex und dem Betrag der remanenten Polarisation in dem ferroelektrischen Kondensator 28 abhängt, von dem ferroelektrischen Kondensator 28 zu der Bitleitung /BLn bewegt. Somit wird die Originalladung in Teile geteilt, die in dem ferroelektrischen Kondensator 28 bzw. der parasitären Kapazität Cbit der Bitleitung /BLn gespeichert werden, und auf der Bitleitung /BLn wird das Referenzpotential Vref erzeugt.
In dem Fall, wenn das Referenzpotential Vref von der Referenzzelle 27 an die Bitleitung BLn ausgegeben wird, wird "0" in den ferroelektrischen Kondensator 29 geschrieben. In diesem Zustand wird die Bitleitung BLn auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Dann wird die Wortleitung RWLe selektiert, und somit wird der nMOS-Transistor 31 eingeschaltet. Ferner wird das Plattenleitungsantriebssteuersignal PDC auf den niedrigen Pegel gesetzt, und der pMOS-Transistor 34 und der nMOS-Transistor 35 werden ein- bzw. ausgeschaltet. So wird die Plattenleitung RPLc von 0 V auf das Steuerpotential Vex gesetzt.
Somit wird eine Ladung, die von dem Steuerpotential Vex und dem Betrag einer remanenten Polarisation in dem ferroelektrischen Kondensator 29 abhängt, von dem ferroelektrischen Kondensator 29 zu der Bitleitung BLn bewegt. Folglich wird die Originalladung in Teile geteilt, die in dem ferroelektrischen Kondensator 29 bzw. dem parasitären Kondensator Cbit der Bitleitung BL gespeichert werden. Daher wird das Referenzpotential Vref auf der Bitleitung BLn erzeugt.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung ist es möglich, wie oben beschrieben, das Referenzpotential Vref durch Verändern des Steuerpotentials Vex zu ändern. Wenn zum Beispiel Vex1 > Vex2 ist, ist es möglich, wie in 12 gezeigt, die Referenzspannung Vrefl höher als die Referenzspannung Vref2 zu machen. 13 zeigt eine Beziehung zwischen der Referenzspannung Vref und dem Steuerpotential Vex.
Durch Verändern des Steuerpotentials Vex für jede Speicherzelle wird das Referenzpotential Vref geändert. Daher können zu der Zeit des Datenlesens die Toleranzen des Poten tials der Bitleitung, zu der die Daten gelesen werden, inspiziert werden.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung ist es möglich, Produkte mit geringer Zuverlässigkeit unter denen zu detektieren, die eine gegebene Inspektion durchlaufen haben, und zu verhindern, dass die Produkte mit der niedrigen Zuverlässigkeit versandt werden. Somit sind die versandten Produkte äußerst zuverlässig. Ferner kann bestimmt werden, ob die Produkte mit geringer Zuverlässigkeit, die durch die obige Prozedur detektiert wurden, einen Toleranzfehler oder einen anderen Faktor wie etwa ein Problem in dem Produktionsprozess aufweisen, und die Fehleranalyse kann effektiv ausgeführt werden.
Wenn die Referenzpotentialsteuerschaltung, die aus dem Kissen 32 und der Plattenleitungsantriebsschaltung 33 hergestellt ist, zusammen mit den anderen Schaltungen des ferroelektrischen Speichers vom Ein-Transistor/Ein-Kondensator-Typ hergestellt wird, können die Toleranzen der Potentiale der Bitleitungen, die zu der Zeit des Lesens von Daten erhalten werden, in dem Zustand eines Wafers inspiziert werden, nachdem alle Schaltungen darauf gebildet sind.
Bei den Produkten, die die Toleranzinspektion bezüglich des Lesens von Daten auf die Bitleitungen durchlaufen haben, kann das Kissen 32 mit der VCC-Energiezufuhrleitung verbunden werden. Daher kann die Plattenleitungsantriebsschaltung 33 als reguläre Plattenleitungsantriebsschaltung verwendet werden, und der Chipbereich kann effektiv genutzt werden.
Nun folgt eine Beschreibung einer zweiten Ausführungsform der vorliegenden Erfindung.
14 ist ein Schaltungsdiagramm eines ferroelektrischen Speichers gemäß der zweiten Ausführungsform der vor liegenden Erfindung. In 14 sind Teile und Signale, die dieselben wie jene in den zuvor beschriebenen Figuren sind, mit denselben Bezugszeichen versehen. Bezugszeichen 40 und 41 bezeichnen jeweilig Speicherzellen, 42 und 43 bezeichnen jeweilig ferroelektrische Kondensatoren, die als Aufzeichnungsmedien dienen, und 44 und 45 bezeichnen jeweilig nMOS-Transistoren, die als Schaltelemente dienen. Bezugszeichen 46 und 47 bezeichnen jeweilig Referenzzellen, die jeweilig die Referenzpotentiale Vref ausgeben, und 48 und 49 bezeichnen jeweilig ferroelektrische Kondensatoren, die einen größeren Bereich als die ferroelektrischen Kondensatoren 42 und 43 haben. Bezugszeichen 50 und 51 bezeichnen jeweilig nMOS-Transistoren, die als Schaltelemente dienen.
Bezugszeichen 52 ist ein Kissen, auf das die Steuerspannung Vex zum Steuern der Referenzpotentiale Vref von außerhalb der in 14 gezeigten Schaltung angewendet wird. Bezugszeichen 53 und 54 bezeichnen jeweilig pMOS-Transistoren, die Vorladeschaltungen bilden. Die Source des pMOS-Transistors 53 ist mit dem Kissen 52 verbunden, und dessen Drain ist mit einem Knoten 55 verbunden. Das Gate des pMOS-Transistors 53 ist mit einer ungeradzahligen Vorladesteuerleitung PCLo verbunden. Der pMOS-Transistor 53 wird als Antwort auf das über die Vorladesteuerleitung PCLo übertragene Vorladesteuersignal ein-/ausgeschaltet.
Die Source des pMOS-Transistors 54 ist mit dem Kissen 52 verbunden, und dessen Drain ist mit einem Knoten 56 verbunden. Das Gate des pMOS-Transistors 54 ist mit einer geradzahligen Vorladesteuerleitung PCLe verbunden. Der pMOS-Transistor 54 wird als Antwort auf das über die Vorladesteuerleitung PCLe übertragene Vorladesteuersignal ein-/ausgeschaltet.
Das Kissen 52 und der pMOS-Transistor 53 bilden eine Referenzpotentialsteuerschaltung, die der Bitleitung /BLn zugeordnet ist. Das Kissen 52 und der pMOS-Transistor 54 bilden eine Referenzpotentialsteuerschaltung, die der Bitleitung BLn zugeordnet ist.
Bezugszeichen 57 ist ein Leseverstärker, der die Potentialdifferenz zwischen den Bitleitungen BLn und /BLn verstärkt und dadurch Daten detektiert, die von der Speicherzelle auf die Bitleitungen BLn und /BLn gelesen werden.
Die Daten, die von einer Speicherzelle, die in einer ungeradzahligen Reihe angeordnet ist, wie etwa der Speicherzelle 40, auf die Bitleitung BLn gelesen werden, werden mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 46 an die Bitleitung /BLn ausgegeben wird, und dadurch detektiert. Die Daten, die von einer Speicherzelle, die in einer geradzahligen Reihe angeordnet ist, wie etwa der Speicherzelle 40, auf die Bitleitung /BLn gelesen werden, werden mit dem Referenzpotential Vref verglichen, das von der Referenzzelle 47 an die Bitleitung BLn ausgegeben wird, und dadurch detektiert.
Wenn das Referenzpotential Vref von der Referenzzelle 46 an die Bitleitung /BLn ausgegeben wird, wird der pMOS-Transistor 53 durch das Vorladesteuersignal, das über die Vorladesteuerleitung PCLo übertragen wird, während des nichtselektierten Zustandes in dem EIN-Zustand gehalten. Daher wird der Knoten 55 auf das Steuerpotential Vex vorgeladen. Nachdem die Bitleitung /BLn auf 0 V vorgeladen ist, wird sie in den Zustand mit hoher Impedanz versetzt, und der pMOS-Transistor 53 wird durch das Vorladesteuersignal ausgeschaltet, das über die Vorladesteuerleitung PCLo übertragen wird. Dann wird die Wortleitung RWLo selektiert, und so wird der nMOS-Transistor 50 eingeschaltet, während die Plattenleitung RPLc auf 0 V gehalten wird.
Als Resultat wird eine Ladung, die von der Steuerspannung Vex und der Größe der Polarisation des ferroelektrischen Kondensators 48 abhängt, von dem ferroelektrischen Kondensator 48 zu der Bitleitung /BLn bewegt. Daher wird die Originalladung in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 48 und dem parasitären Kondensator Cbit der Bitleitung /BLn gespeichert werden. Daher wird die Referenzspannung Vref auf der Bitleitung /BLn erzeugt.
Wenn das Referenzpotential Vref von der Referenzzelle 47 an die Bitleitung BLn ausgegeben wird, wird der pMOS-Transistor 54 durch das Vorladesteuersignal wegen des nichtselektierten Zustandes in dem EIN-Zustand gehalten, das über die Vorladesteuerleitung PCLe übertragen wird. Dann wird der Knoten 55 auf das Steuerpotential Vex vorgeladen.
In dem obigen Zustand wird die Bitleitung BLn auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Ferner wird der pMOS-Transistor 54 durch das Vorladesteuersignal ausgeschaltet, das über die Vorladesteuerleitung PCLe übertragen wird. Die Wortleitung RWLe wird selektiert, und der nMOS-Transistor 51 wird EINgeschaltet, während die Plattenleitung RPLc auf 0 V gehalten wird.
Daher wird eine Ladung, die von der Steuerspannung Vex und der Größe der Polarisation in dem ferroelektrischen Kondensator 49 abhängt, von dem ferroelektrischen Kondensator 49 zu der Bitleitung BLn bewegt. Das heißt, die Originalladung wird in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 48 und dem parasitären Kondensator Cbit der Bitleitung /BLn gespeichert werden. So wird das Referenzpotential Vref auf der Bitleitung /BLn erzeugt.
Wenn die Referenzspannung Vref von der Referenzzelle 47 an die Bitleitung BLn ausgegeben wird, ist der pMOS-Transistor 54 durch das Vorladesteuersignal, das über die Vorladesteuerleitung PCLe übertragen wird, in dem EIN-Zustand.
Ferner wird der Knoten 56 auf die Steuerspannung Vex vorgeladen.
Die Bitleitung BLn wird auf 0 V vorgeladen und in den Zustand mit hoher Impedanz versetzt. Ferner wird der pMOS-Transistor 54 durch das Vorladesteuersignal ausgeschaltet, das über die Vorladesteuerleitung PCLe übertragen wird. Dann wird die Wortleitung RWLe selektiert, und der nMOS-Transistor 51 wird eingeschaltet, während die Plattenleitung RPLc auf 0 V gehalten wird.
Als Resultat wird eine Ladung, die von der Steuerspannung Vex und der Größe der Polarisation des ferroelektrischen Kondensators 49 abhängt, von dem ferroelektrischen Kondensator 49 zu der Bitleitung BLn bewegt. Somit wird die Originalladung in Teile geteilt, die jeweilig in dem ferroelektrischen Kondensator 49 und dem parasitären Kondensator Cbit der Bitleitung BLn gespeichert werden. So wird das Referenzpotential auf der Bitleitung BLn erzeugt.
Gemäß der zweiten Ausführungsform der vorliegenden Erfindung kann die Referenzspannung Vref durch Verändern der Steuerspannung Vex geändert werden. Wenn zum Beispiel Vex1 > Vex2 ist, ist es möglich, wie in 15 gezeigt, die Referenzspannung Vref1 höher als die Referenzspannung Vref2 zu machen. 16 zeigt eine Beziehung zwischen der Steuerspannung Vex und der Referenzspannung Vref.
Durch Verändern des Steuerpotentials Vex für jede Speicherzelle wird das Referenzpotential Vref geändert. Daher können zu der Zeit des Datenlesens die Toleranzen des Poten tials der Bitleitung, auf die die Daten gelesen werden, inspiziert werden.
Gemäß der zweiten Ausführungsform der vorliegenden Erfindung ist es möglich, Produkte mit geringer Zuverlässigkeit unter jenen zu detektieren, die eine gegebene Inspektion durchlaufen haben, und zu verhindern, dass die Produkte mit geringer Zuverlässigkeit versandt werden. Somit sind die versandten Produkte äußerst zuverlässig. Ferner ist es möglich zu bestimmen, ob die Produkte mit der geringen Zuverlässigkeit, die durch die obige Prozedur detektiert wurden, einen Toleranzfehler oder einen anderen Faktor wie etwa ein Problem in dem Produktionsprozess aufweisen, und die Fehleranalyse kann effektiv ausgeführt werden.
Wenn die Referenzpotentialsteuerschaltungen, die durch die Vorladeschaltungen gebildet werden, zusammen mit den anderen Schaltungen des ferroelektrischen Speichers vom Ein-Transistor/Ein-Kondensator-Typ produziert werden, können die Toleranzen der Potentiale der Bitleitungen, die zu der Zeit des Datenlesens erhalten werden, im Zustand eines Wafers inspiziert werden, nachdem alle Schaltungen auf ihm gebildet sind.
Bei den Produkten, die die Toleranzinspektion bezüglich des Lesens der Daten auf die Bitleitungen durchlaufen haben, kann das Kissen 57 mit der VCC-Energiezufuhrleitung verbunden werden. Daher können die Vorladeschaltungen, die als Referenzpotentialsteuerschaltungen fungieren, als reguläre Vorladeschaltungen verwendet werden, und der Chipbereich kann effektiv genutzt werden.
Die vorliegende Erfindung ist nicht auf die speziell offenbarten Ausführungsformen begrenzt, und Veränderungen und Abwandlungen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
Die vorliegende Anmeldung basiert auf der japanischen Prioritätsanmeldung Nr. 10-237860, die am 25. August 1998 eingereicht wurde.

Claims

Ferroelektrischer Speicher mit: ersten und zweiten Bitleitungen, mit denen Speicherzellen verbunden sind; einer ersten Referenzzelle (26; 46), die mit der zweiten Bitleitung verbunden ist und ein Referenzpotential (Vref) an die zweite Bitleitung ausgibt, wenn die Speicherzellen selektiert werden, die mit der ersten Bitleitung verbunden sind; einer zweiten Referenzzelle (27; 47), die mit der ersten Bitleitung verbunden ist und das Referenzpotential (Vref) an die erste Bitleitung ausgibt, wenn die Speicherzellen selektiert werden, die mit der zweiten Bitleitung verbunden sind; einem Leseverstärker (36), der eine Potentialdifferenz zwischen den ersten und zweiten Bitleitungen verstärkt und Daten detektiert, die von einer selektierten Speicherzelle an eine der ersten und zweiten Bitleitungen ausgegeben werden; dadurch gekennzeichnet, dass der ferroelektrische Speicher eine Referenzpotentialsteuerschaltung (32, 33) umfasst, die das Referenzpotential (Vref) der ersten und zweiten Referenzzellen steuert, indem sie ihre Plattenleitungsspannung als Antwort auf ein extern angewendetes Steuerpotential (Vex) steuert.
Ferroelektrischer Speicher nach Anspruch 1, bei dem: die erste Referenzzelle (26; 46) einen ersten ferroelektrischen Kondensator umfasst, der eine erste Elektrode hat, die mit einer Plattenleitung (RPLc) verbunden ist, und ein erstes Schaltelement (30), von dem ein Ende mit einer zweiten Elektrode des ersten ferroelektrischen Kondensators verbunden ist und ein anderes Ende mit der zweiten Bitleitung verbunden ist; die zweite Referenzzelle (27; 47) einen zweiten ferroelektrischen Kondensator umfasst, der eine erste Elektrode hat, die mit der Plattenleitung (RPLc) verbunden ist, und ein zweites Schaltelement (31), von dem ein Ende mit einer zweiten Elektrode des zweiten ferroelektrischen Kondensators verbunden ist und ein anderes Ende mit der ersten Bitleitung verbunden ist; und die Referenzpotential-(Vref)-Steuerschaltung ein Kissen umfasst, auf das ein Steuerpotential angewendet wird, ein drittes Schaltelement (34), von dem ein Ende mit dem Kissen verbunden ist und ein anderes Ende mit der Plattenleitung (RPLc) verbunden ist, und ein viertes Schaltelement (35), von dem ein Ende mit der Plattenleitung (RPLc) verbunden ist und ein anderes Ende mit Erde verbunden ist, welche dritten und vierten Schaltelemente eine komplementäre Operation ausführen.
Ferroelektrischer Speicher nach Anspruch 2, bei dem: das dritte Schaltelement (34) einen p-Kanal-Feldeffekttransistor umfasst, mit einer Source, die mit dem Kissen verbunden ist, einem Drain, das mit der Plattenleitung (RPLc) verbunden ist, und einem Gate, auf das ein Plattenleitungs-(RPLc)-Steuersignal angewendet wird; und das vierte Schaltelement (35) einen n-Kanal-Feldeffekttransistor umfasst, mit einem Drain, das mit der Plattenlei tung (RPLc) verbunden ist, einer Source, die mit Erde verbunden ist, und einem Gate, auf das das Plattenleitungssteuersignal (PDC) angewendet wird.
Ferroelektrischer Speicher nach Anspruch 1, bei dem: die erste Referenzzelle (26; 46) einen ersten ferroelektrischen Kondensator umfasst, der eine erste Elektrode hat, die mit einer Plattenleitung (RPLc) verbunden ist, und ein erstes Schaltelement (30), von dem ein Ende mit einer zweiten Elektrode des ersten ferroelektrischen Kondensators (28) verbunden ist und ein anderes Ende mit der zweiten Bitleitung (/BLn) verbunden ist; die zweite Referenzzelle (27; 47) einen zweiten ferroelektrischen Kondensator umfasst, der eine erste Elektrode hat, die mit der Plattenleitung (RPLc) verbunden ist, und ein zweites Schaltelement (31), von dem ein Ende mit einer zweiten Elektrode des zweiten ferroelektrischen Kondensators (29) verbunden ist und ein anderes Ende mit der ersten Bitleitung (BLn) verbunden ist; und die Referenzpotential-(Vref)-Steuerschaltung erste und zweite Referenzpotentialsteuerschaltungen umfasst, wobei die erste Referenzpotentialsteuerschaltung ein Kissen umfasst, auf das das Steuerpotential angewendet wird, und ein drittes Schaltelement (34), von dem ein Ende mit dem Kissen verbunden ist und ein anderes Ende mit der zweiten Elektrode des ersten ferroelektrischen Kondensators verbunden ist und das durch ein Vorladesteuersignal gesteuert wird, die zweite Referenzpotentialsteuerschaltung das Kissen umfasst, und ein viertes Schaltelement (35), von dem ein Ende mit dem Kissen verbunden ist und ein anderes Ende mit der zweiten Elektrode des zweiten ferroelektrischen Kondensators verbunden ist und das durch das Vorladesteuersignal gesteuert wird.
Ferroelektrischer Speicher nach Anspruch 4, bei dem: das dritte Schaltelement (34) einen ersten p-Kanal-Feldeffekttransistor umfasst, der eine Source hat, die mit dem Kissen (32) verbunden ist, ein Drain, das mit der zweiten Elektrode des ersten ferroelektrischen Kondensators verbunden ist und der durch das Vorladesteuersignal gesteuert wird; und das vierte Schaltelement einen zweiten p-Kanal-Feldeffekttransistor umfasst, der eine Source hat, die mit dem Kissen verbunden ist, ein Drain, das mit der zweiten Elektrode des zweiten ferroelektrischen Kondensators verbunden ist und der durch das Vorladesteuersignal gesteuert wird.
Verfahren zum Testen eines ferroelektrischen Speichers mit ersten und zweiten Bitleitungen, mit denen Speicherzellen verbunden sind; einer ersten Referenzzelle (26; 46), die mit der zweiten Bitleitung verbunden ist und ein Referenzpotential (Vref) an die zweite Bitleitung ausgibt, wenn die Speicherzellen selektiert werden, die mit der ersten Bitleitung verbunden sind; einer zweiten Referenzzelle (27; 47), die mit der ersten Bitleitung verbunden ist und das Referenzpotential (Vref) an die erste Bitleitung ausgibt, wenn die Speicher zellen selektiert werden, die mit der zweiten Bitleitung verbunden sind; bei dem Daten, die aus einer Speicherzelle gelesen werden, durch eine Potentialdifferenz zwischen einem Paar von Bitleitungen detektiert werden, während einer von dem Paar von Bitleitungen ein Referenzpotential (Vref) zugeführt wird und die Daten auf die andere von dem Paar von Bitleitungen gelesen werden, welches Verfahren die Schritte umfasst zum Steuern der Referenzspannungen der ersten und zweiten Referenzzellen durch Steuern ihrer Plattenleitungsspannung als Antwort auf ein extern angewendetes Steuerpotential (Vex).
Ferroelektrischer Speicher nach Anspruch 1, bei dem die Steuerschaltung die Plattenleitungsspannung, die auf die Referenzzelle angewendet wird, als Antwort auf ein extern angewendetes Steuersignal ändert.