DE60315340T2

DE60315340T2 - 2t2c signal margin test unter verwendung eines definierten ladungsaustauschs zwischen komplementären bitleitungen

Info

Publication number: DE60315340T2
Application number: DE60315340T
Authority: DE
Inventors: Hans-Oliver Joachim; Michael Jacob
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2002-11-20
Filing date: 2003-11-11
Publication date: 2008-05-08
Anticipated expiration: 2023-11-12
Also published as: EP1563510B1; EP1563510B8; EP1563510A1; US6876590B2; US20040095821A1; WO2004047115A8; AU2003278683A1; DE60315340D1; WO2004047115A1; AU2003278683A8

Description

Diese Offenlegung steht in Beziehung zu den folgenden, gleichzeitig eingereichten Anträgen, die alle der Infineon Technologies AG zugeordnet werden sollen.
'2T2C Signalfenster-Testmodus, der Widerstandselemente nutzt' an Michael Jacob und andere, Veröffentlichungsnummer WO2004/047118 AS, Anwaltsreferenznummer FP 1783; '2T2C Signalfenster-Testmodus, der unterschiedliche Voraufladungsniveaus für BL und /BL nutzt' an Michael Jacob und andere, Veröffentlichungsnummer WO2004/047116 AS, Anwaltsreferenznummer FP 1806; und '2T2C Signalfenster-Testmodus, der definierte Ladungen und Entladungen von BL und /BL nutzt', an Hans-Oliver Joachim und andere, Veröffentlichungsnummer WO2004/047115 AS, Anwaltsreferenznummer FP 1808.
Gebiet der Erfindung
Die hier vorliegende Erfindung betrifft die Implementierung von Schaltkreisen für das Testen von Signalfenstern in Speicherzellen, die in einer 2T2C Konfiguration betrieben werden.
Hintergrund der Erfindung
In Halbleiterspeichern sind Zuverlässigkeitsfragen mit zunehmender Speichergröße, kleineren Bestandteilgrößen und geringeren Betriebsspannungen zunehmend kompliziert geworden. Das Verständnis des Lesevorganges von Zellsignalen, des Signals einer Speicherzelle und der einschränkenden Faktoren hat an Wichtigkeit gewonnen. Eine besonders wichtige Eigenschaft bei der Feststellung der Zuverlässigkeit von Halbleiterspeichern ist das Signalfenster. In einer 2T2C Speicherzellenkonfiguration ist das Signalfenster ein Maß des von dem Leseverstärker gemessenen Null-gegen-Eins Signals. Es ist besonders vorteilhaft, das Signalfenster auf der Produktebene messen zu können. Das Ergebnis eines Signalfenstertests auf Produktebene kann dazu verwendet werden, die Zuverlässigkeit zu optimieren und – ebenso wie das Design des Leseverstärkers und die Bitleitungsarchitektur – das Auslesen von dynamischen Speicherzellen zu optimieren. Des Weiteren kann eine Testfolge für Signalfenster auf Produktebene dazu beitragen, volle Produktfunktionalität über die gesamte Lebensdauer der Komponente sicherzustellen und dabei alle Alterungseffekte in Betracht zu ziehen.
Unter den Halbleiterspeichers der jüngeren Vergangenheit haben Ferroelektrische Direktzugriffsspeicher (FeRAMs) auf Grund ihrer geringen Stromspannung und ihrer Hochgeschwindigkeitsoperationen sowie ihrer Nichtflüchtigkeit viel Aufmerksamkeit auf sich gezogen. 1 zeigt eine dem neuesten Stand der Technik entsprechende FeRAM Speicherzelle in einer 2T2C Konfiguration. Die 2T2C Konfiguration benutzt zwei Transistoren und zwei Kondensatoren pro Bit. Die 2T2C Konfiguration ist vorteilhaft, weil sie die Rauschunterdrückung zwischen den Transistoren erlaubt. Zwei Speicherkondensatoren (Cferro) sind auf einer Seite an eine gemeinsame Zuleitung (PL) angeschlossen und auf der anderen Seite an ein Paar Bitleitungen (BL, /BL) über zwei Auswahltransistoren (TS). Die beiden Transistoren werden gleichzeitig von einer gemeinsamen Wortleitung (WL) ausgewählt. Eine zweckgebundene Bitleitungskapazität (CBL) ist mit jeder der Bitleitungen verbunden. Diese Bitleitungskapazität ist für den Lesevorgang der Speicherzelle notwendig. Das Differentiallesesignal auf dem Bitleitungspaar wird in einem angeschlossenen Leseverstärker evaluiert. Die Polarisation wird in den zwei Speicherkondensatoren einer 2T2C Speicherkonfiguration immer in zwei direkt entgegengesetzten Zuständen erhalten.
Die während des Lesevorganges auf den Bitleitungen anliegenden Signale werden in 2 dargestellt. 2 und 4 der hier vorliegenden Offenlegung beinhaltet auch ein Diagramm eines auf BL /BL anliegenden Lesesignals gegen Zeit. In diese Diagrammen repräsentiert eine Linie das Lesesignal auf BL und eine repräsentiert das Lesesignal auf /BL. Welches Signal von welcher der beiden Linien repräsentiert wird, hängt davon ab, ob das Lesesignal auf BL oder das Lesesignal auf /BL größer ist. Zuerst sind beide Bitleitungen BL und /BL im Voraus auf dasselbe Niveau aufgeladen (z.B. 0 V in der Abbildung). Zuerst, wird zum Zeitpunkt t0 die Platte aktiviert und ein Lesesignal erscheint auf der Bitleitung, entsprechend des Kapazitätsverhältnisses C_ferro/C_BL. Die effektive Kapazität des ferroelektrischen Kondensators hängt von seinem Polarisationsstatus vor dem Lesevorgang ab. Zum Zeitpunkt t1 sind die vollen Lesesignale in den zwei Bitleitungen entwickelt. Zum Zeitpunkt t2 wird der Leseverstärker aktiviert und die Bitleitungssignale werden auf die vollen Bitleitungsspannungen angehoben. Zum Zeitpunkt t3 wird der Leseverstärker deaktiviert und der Zugriffzyklus endet zum Zeitpunkt t4.
Eine gute Lösung für die Bestimmung des Signalfensters in FeRAM Speicherzellen, die einen einzelnen Transistor und Kondensator (1T1C) verwenden, ist die Abtastung der Referenzbitleitungsspannung. Eine Methode nach dem Stand der Technik für die Bestimmung des Signalfensters in 2T2C FeRAM Speicherzellen ist die Verschiebung des Bitleitungsniveaus durch die Kopplung von Kondensatoren. Diese Methode ist jedoch nicht zufrieden stellend, da sie einen zusätzlichen Kondensator benötigt.
Es wäre daher wünschenswert, eine Schaltung mit einer Testmodussektion für die Erleichterung einer Produkttestsequenz für Signalfenster im schlimmsten Falle bereitzustellen. Es wäre ebenfalls wünschenswert, eine derartige Schaltung für die Verwendung mit Halbleiterspeichern in einer 2T2C Konfiguration zu entwerfen, ohne die Notwendigkeit eines zusätzlichen Kondensators in der Schaltung.
Zusammenfassung der Erfindung
Die hier vorliegende Erfindung stellt eine Testmoduskonfiguration für Halbleiterspeicher entsprechend Anspruch 1 und eine Methode entsprechend Anspruch 11 zur Erleichterung einer Produkttestsequenz für Signalfenster im schlimmsten Falle zur Verfügung, um volle Produktfunktionalität für die gesamt Lebensdauer der Komponente sicherzustellen und dabei alle Alterungswirkungen in Betracht zu ziehen. Die Erfindung funktioniert gut bei Halbleiterspeichern, die eine 2T2C Konfiguration haben.
Kurze Beschreibung der Abbildungen
Weitere bevorzugte Eigenschaften der Erfindung werden im Folgenden um eines Beispieles willen nur mit Bezug auf die folgenden Abbildungen beschrieben, in denen:
1 eine 2T2C Speicherkonfiguration nach dem Stand der Technik illustriert.
2 die Signale auf den Bitleitungen während des Lesezugrifftaktes in dem Schaltkreis des Standes der Technik der 1 graphisch darstellt.
3 eine Speicherkonfiguration der vorliegenden Erfindung illustriert, welche eine Transistor zum Austausch einer Ladung zwischen BL und /BL aufweist.
4 die Signale auf den Bitleitungen zusammen mit dem Signal VCE während eines Lesezugrifftaktes für den Schaltkreis von 3 graphisch darstellt.
Detaillierte Beschreibung der Ausführungen
3 illustriert ein Schaltungsdiagramm einer Speicherzelle 10 entsprechend der Erfindung. Die Schaltung der 3 unterscheidet sich von der Schaltung auf dem Stand der Technik in 1 dadurch, dass ein Transistor TCE 24 die Bitleitung /BL 16' mit der Bitleitung 16 verbindet. Der Transistor TCE 24 ist an den Bitleitungen /BL 16 und BL 16 an solchen Punkten angebracht, dass die Bitleitungskondensatoren CBL 14', 14 sich zwischen den Verbindungspunkten und der Erdung befinden.
Der Transistor wird an seinem Gate durch die Signaleinspeisung VCE 20 aktiviert. Die Signaleinspeisung VCE 20 wird während des normalen Betriebes inaktiv gehalten (wobei der Transistor VCE 20 ausgeschaltet ist) und die Schaltung ist der in 1 dargestellten Schaltung elektrisch ähnlich. Während des Tests kann das Signal VCE 20 aktiviert werden, und dadurch eine Ladung zwischen den Bitleitungen BL 16 und /BL 16' übertragen.
Die Speicherzelle 10 in 3 stellt eine Testmodusschaltung für das Testen von Signalfenstern zur Verfügung. Um die Speicherzelle 10 zu testen, werden zuerst Daten in die Speicherzelle 10 geschrieben und danach werden die Daten ausgelesen und mit den erwarteten (d.h. geschriebenen) Daten verglichen. Das 2T2C Signalfenster kann durch die selektive Reduzierung des Unterschiedes zwischen einem '0' Signal auf einer Bitleitung und einem '1' Signal auf der anderen Bitleitung geprüft werden. Das wird von der vorliegende Erfindung dadurch erreicht, dass ein definierter Ladungsaustausch zwischen den Bitleitungen BL 16 und /BL 16' durchgeführt wird, nachdem sich die Lesesignale entwickelt haben. In einer Implementierung verbindet der Transistor TCE 24 die Bitleitungen BL 16 und /BL 16' wie in 3 dargestellt. Über die Anpassung des Kontrollsignals VCE 20 (Gate Quellspannung) und die Zeit, zu der das Gate geöffnet wird, wird der Fluss eines definierten Ladungsbetrages von der Bitleitung mit dem '1' Signal zu der Bitleitung mit dem '0' Signal erlaubt, womit gleichzeitig '1' reduziert und '0' erhöht wird, wie in 4 dargestellt.
Der Effekt dieses Testmodus ist, dass der Unterschied zwischen dem '0' Signal auf der Bitleitung /BL 16' (siehe 3) und dem '1' Signal auf der Bitleitung BL 16 (wiederum, siehe 3) – nach der Entwicklung des Signals auf den Bitleitungen (nach der Aktivierung einer gemeinsamen Zuleitung PL 18 und unmittelbar vor der Aktivierung des Leseverstärkers 21) – geringer ist als bei dem normalen Lesevorgang. Das Resultat dieses Testmodus ist ein reduziertes Lesesignal (d.h. der Unterschied zwischen den beiden Bitleitungssignalen), welches das Fenster für den Speicherungsvorgang des Chips verringert (die Testbedingungen im schlechtesten Falle).
Die entsprechenden Bitleitungssignale 16, 16' werden in 4 illustriert. Der Linienzug 30 repräsentiert das Signal VCE 30 für die Aktivierung des Transistors TCE 24. Die Linienzüge 32 und 34 repräsentieren die Signalniveaus auf den Bitleitungen BL 16 bzw. /BL 16'. In diesem Beispiel wird angenommen, dass die Bitleitung /BL 16' die Bitleitung mit dem niedrigeren Lesesignal ist. Die Bitleitungen BL 16 und /BL 16' werden auf ein bestimmtes Niveau voraufgeladen (z.B. 0 V in der Abbildung) und zu dem Zeitpunkt t0 wird die gemeinsame Zuleitung (PL) 18 aktiviert und ein Lesesignal erscheint auf den Bitleitungen, entsprechend des Kapazitätsverhältnisses Cferro/CBL. Hier ist Cferro die Kapazität der Speicherkondensatoren Cferro 17 und Cferro 17', die auf der einen Seite mit der Zuleitung 18 verbunden sind und auf der anderen Seite über zwei Auswahltransistoren (TS) 19, 19' mit dem Paar von Bitleitungen (BL 16, /BL 16'). CBL ist die Kapazität der dedizierten Bitleitungskondensatoren (CBL) 14, 14', die mit jeder der Bitleitungen verbunden sind. Zum Zeitpunkt t1 sind die vollen Lesesignale auf den zwei Bitleitungen 16, 16' entwickelt. Das Signal VCE 30 wird aktiviert und schaltet den Transistor TCE 24 ein und macht einen Ladungsübertragungspfad zwischen die Bitleitungen BL 16 und /BL 16' auf. Im Allgemeinen kann das Signal VCE 30 während der Zeit nach der Entwicklung des Signals auf den Bitleitungen aktiviert werden (bald nach der Aktivierung der gemeinsamen Zuleitung PL 18) und kann unmittelbar vor der Aktivierung des Leseverstärkers 21 wieder deaktiviert werden. Der Aktivierungszeitraum des Signals VCE 30 und des entsprechenden Zeitraumes, während dessen der Transistor TCE 24 eingeschaltet ist, sollte sich zumindest teilweise mit dem Zeitraum zwischen der Aktivierung der gemeinsamen Zuleitung PL 18 zum Zeitpunkt t0 und dem Zeitpunkt t2 der Aktivierung des Leseverstärkers 21 überschneiden. Die Ladung auf der Bitleitung mit dem höheren Lesesignal wird verringert, während die Ladung auf der Bitleitung mit dem niedrigeren Lesesignal erhöht wird, was in einem verringerten Signal auf dieser Bitleitung zum Zeitpunkt t2 führt, wenn der Leseverstärker 21 aktiviert wird und die Bitleitungssignale auf die volle Bitleitungsspannung verstärkt werden. Als Ergebnis wird das differentielle Lesesignal, d.h. der Unterschied zwischen den beiden Bitleitungssignalen, entsprechend verringert, wodurch das Fenster für den Speichervorgang des Chips verringert wird (die Testbedingungen im schlechtesten Falle). Zum Zeitpunkt t3 wird der Leseverstärker deaktiviert und der Zugriffstakt endet zum Zeitpunkt t4.
Das größere Signal, auf der Bitleitung BL 16, wird daher reduziert, während das niedrigere Signal, auf der Bitleitung /BL 16', erhöht wird, und der Unterschied zwischen dem höheren und dem niedrigeren Bitleitungssignal wird für diesen Test kleiner. Die Größe des 'Signalfensters' kann über das Zeitfenster kontrolliert werden, während dessen der Transistor TCE 24 eingeschaltet ist.
Ein Beispiel des Prozesses für das Testen des analogen Wertes des Signalfensters wird durch die folgenden Schritte illustriert:

1. Daten im normalen Betrieb in die Speicherzelle schreiben und dann von dort auslesen (ohne den Transistor TSM 24 zu aktivieren). Wenn das Differentiallesesignal zu klein ist, schlägt der Vergleich der gelesenen Daten mit den geschriebenen Daten fehl und zeigt dadurch an, dass der Schaltkreis kein Signalfenster hat. Wenn das Differentiallesesignal groß genug ist, wird Schritt 2 ausgeführt.
2. Daten im normalen Betrieb in die Speicherzelle schreiben und dann von dort auslesen, wobei das Zeitfenster des Transistors 24 auf einen kleinen Signalfensterwert (SM0) gesetzt wird, um ein bisschen der Ladung von den Bitleitungen abzuleiten. Wenn das Differentiallesesignal zu klein ist, schlägt der Vergleich der gelesenen Daten mit den geschriebenen Daten fehl und zeigt dadurch an, dass der Schaltkreis kein Signalfenster hat. Wenn das Differentiallesesignal groß genug ist, wird Schritt 3 ausgeführt.
3. Daten im normalen Betrieb in die Speicherzelle schreiben und dann von dort auslesen, wobei das Zeitfenster des Transistors 24 auf einen etwas größeren Wert entsprechend einem ersten Signalfensterwert (SM1) gesetzt wird, um ein bisschen der Ladung von den Bitleitungen abzuleiten. Wenn das Differentiallesesignal zu klein ist, schlägt der Vergleich der gelesenen Daten mit den geschriebenen Daten fehl und zeigt dadurch an, dass der Schaltkreis ein Signalfenster entsprechend SM0 hat. Wenn das Differentiallesesignal groß genug ist, wird Schritt 4 ausgeführt.
4. Daten im normalen Betrieb in die Speicherzelle schreiben und dann von dort auslesen, wobei das Zeitfenster des Transistors 24 auf einen noch größeren Wert entsprechend einem zweiten Signalfensterwert (SM2) gesetzt wird, um mehr der Ladung von den Bitleitungen abzuleiten. Wenn das Differentiallesesignal zu klein ist, schlägt der Vergleich der gelesenen Daten mit den geschriebenen Daten fehl und zeigt dadurch an, dass der Schaltkreis ein Signalfenster entsprechend SM1 hat. Wenn das Differentiallesesignal groß genug ist, wird der Test weitergeführt, bis der Vergleich fehlschlägt.

In einer weiteren, alternativen Ausführung wird das Potential VCE 20 intern in dem Chip (in demselben Chip) generiert oder wird extern zur Verfügung gestellt.
In einer weiteren, alternativen Ausführung wird eine ausgeklügeltere, konstant Stromsenke/-quelle anstatt eines Transistors TCE implementiert, was eine genauere Kontrolle über die Höhe der Ladung ermöglicht, die zwischen BL und /BL ausgetauscht wird.
Obwohl die Erfindung daher im Vorstehenden auf der Basis bestimmter Ausführungen beschrieben worden ist, sind im Rahmen der Ansprüche viele Variationen möglich, wie dem sachkundigen Leser klar sein wird.

Claims

Eine Testmoduskonfiguration für Halbleiterspeicher, bestehend aus: einem ersten Kondensator (17) zur Speicherung digitaler Daten, welcher eine Zellenzuleitung (18) mit einer ersten Bitleitung (16) über einen ersten Auswahltransistor (19) verbindet, wobei der erste Auswahltransistor (19) durch eine Verbindung zu einer Wortleitung (WL) aktiviert wird; einem zweiten Kondensator (17') zur Speicherung digitaler Daten, welcher die Zellenzuleitung mit einer zweiten Bitleitung (16') über einen zweiten Auswahltransistor (19') verbindet, wobei der zweite Auswahltransistor durch eine Verbindung zu der Wortleitung aktiviert wird; einen Leseverstärker (21), verbunden mit der ersten und zweiten Bitleitung, zur Messung eines Differentiallesesignals auf der ersten und zweiten Bitleitung; ein Ladungspfad (24) für die Übertragung einer Ladung zwischen der ersten und der zweiten Bitleitung, um das Differentiallesesignal zu reduzieren; und dadurch charakterisiert, dass Hilfsmittel zur Aktivierung des Ladungspfades für die Übertragung der Ladung zwischen der ersten und zweiten Bitleitung angeordnet sind, für einen Zeitraum, der sich zumindest teilweise mit dem Zeitraum zwischen der Aktivierung der Zuleitung in einem Zugriffstakt während eines Tests und der Aktivierung des Leseverstärkers in dem vorgenannten Zugriffstakt überschneidet.
Die Testmoduskonfiguration für Halbleiterspeicher nach Anspruch 1, in der die erste Bitleitung ein niedrigeres Lesesignal hat als die zweite Bitleitung und in der eine Ladung über einen Ladungspfad von der zweiten Bitleitung zu der ersten Bitleitung übertragen wird.
Die Testmoduskonfiguration für Halbleiterspeicher nach Anspruch 1, in der der Ladungspfad eine Ladung überträgt und die Übertragung einer Ladung in Reaktion auf ein für den vorgenannten Zeitraum aktiviertes Signal beendet.
Die Testmoduskonfiguration für Halbleiterspeicher nach Anspruch 1, in der der Ladungspfad ein dritter Transistor ist, der in Reaktion auf ein Signal ein- und ausgeschaltet wird.
Die Testmoduskonfiguration für Halbleiterspeicher nach Anspruch 4, in der das Signal intern im Chip generiert wird.
Die Testmoduskonfiguration für Halbleiterspeicher nach Anspruch 4, in der das Signal in ein Gate des dritten Transistors eingespeist wird und in der der Transistor einen Drain-Anschluss hat und eine Quelle, die mit der ersten und der zweiten Bitleitung verbunden ist.
Ein Ferroelektrischen Random Access Speicher, der die Testmoduskonfiguration für Halbleiterspeicher des Anspruches 1 besitzt.
Die Testmoduskonfiguration für Halbleiterspeicher des Anspruches 1, in dem der erste und der zweite Kondensator ferroelektrische Kondensatoren sind.
Die Testmoduskonfiguration für Halbleiterspeicher des Anspruches 4, die des Weiteren einen Bitleitungskondensator einschließt, angeschlossen zwischen dem dritten Transistor und der Erdung.
Die Testmoduskonfiguration für Halbleiterspeicher des Anspruches 1, in der der Ladungspfad eine konstante Stromsenke oder -quelle ist.
Eine Methode zum Testen eines Halbleiterspeichers, bestehend aus den Schritten: Voraufladung der ersten und zweiten Bitleitung (16, 16'); Aktivierung einer Zellenzuleitung (18) zur Produzierung eines Lesesignals auf der ersten und zweiten Bitleitung, welches digitale Daten repräsentiert, die von einem mit der Zuleitung verbundenen Paar Kondensatoren (17, 17') gespeichert werden, wobei jeder der besagten Kondensatoren mit jeweils einer der besagten ersten und zweiten Bitleitungen über einen der ersten und zweiten Transistoren (19, 19') verbunden sind; Aktivierung eines dritten Transistors (24), der für eine Zeitspanne zwischen der ersten und zweiten Bitleitung verbunden ist, um eine Ladung zwischen der ersten und der zweiten Bitleitung zu übertragen; Aktivierung eines Leseverstärkers (21), der mit der ersten und er zweiten Bitleitung verbunden ist, und dadurch die Lesesignale auf der ersten und auf der zweiten Bitleitung verstärkt; und die Bestimmung eines reduzierten Differentiallesesignals auf der ersten und der zweiten Bitleitung auf Grund des veränderten Betrages der Ladung auf der ersten und der zweiten Bitleitung; charakterisiert dadurch, dass die besagte Zeitspanne zumindest teilweise einen Zeitraum zwischen der besagten Aktivierung der Zellenzuleitung in einem Zugriffstakt während des Tests überschneidet und der besagten Aktivierung des Leseverstärkers während des besagten Zugriffstaktes.