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ERFINDUNGSGEBIET
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Die
vorliegende Erfindung betrifft ferroelektrische integrierte Speicherschaltungen
(ICs). Die Erfindung betrifft insbesondere das Erhöhen des
Lesesignals in ferroelektrischen Speicher-ICs.
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ALLGEMEINER
STAND DER TECHNIK
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Für den Einsatz
in ferroelektrischen Halbleiterspeicherbauelementen sind ferroelektrische
Metalloxid-Keramikmaterialien
wie etwa Bleizirkonat-Titanat (PZT) untersucht worden. Es können auch
andere ferroelektrische Materialien wie etwa Strontium-Bismut-Tantalat (SBT) verwendet
werden. 1 zeigt eine herkömmliche
ferroelektrische Speicherzelle 105 mit einem Transistor 130 und
einem ferroelektrischen Kondensator 140. Der Kondensator
umfaßt
eine zwischen einer ersten und einer zweiten Elektrode 141 und 142 geschichtete
ferroelektrische Metall-Keramikschicht. Die Elektroden werden in
der Regel aus einem Edelmetall wie etwa Platin ausgebildet. Die
Elektrode 142 ist an eine Plattenleitung 170 gekoppelt,
und die Elektrode 141 ist an den Transistor gekoppelt,
der je nach dem Zustand (aktiv oder inaktiv) einer an die Transistorgateelektrode
gekoppelten Wortleitung 150 den Kondensator selektiv an
eine Bitleitung 160 koppelt oder von dieser trennt. Zur Ausbildung
eines Arrays sind mehrere Zellen durch PLs, BLs und WLs miteinander
verbunden.
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Der
ferroelektrische Speicher speichert Informationen in dem Kondensator
als remanente Polarisation. Der in der Speicherzelle gespeicherte
Logikwert hängt
von der Polarisation des ferroelektrischen Kondensators ab. Zur Änderung
der Polarisation des Kondensators muß eine Spannung, die größer ist
als die Schaltspannung (Koerzitivspannung) an seine Elektroden angelegt
werden. Ein Vorteil des ferroelektrischen Kondensators besteht darin,
daß er
seinen Polarisationszustand beibehält, nachdem das elektrische
Feld entfernt worden ist, was zu einer nichtflüchtigen Speicherzelle führt.
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Während des
Standby-Modus werden die beiden Elektroden des Kondensators auf
dem gleichen Potential gehalten. Zum Ausführen eines Lesevorgangs wird
die Bitleitung der Speicherzelle auf 0 V vorgeladen. Die Wortleitung
wird aktiviert, wodurch der Kondensator an die Bitleitung gekoppelt
wird. Ein Impuls wird auf der Plattenleitung bereitgestellt, was zu
einem Lesesignal auf der Bitleitung führt. Wenn der Impuls die Polarisation
des Kondensators umschaltet, fließt eine relativ große Ladung
zu der Bitleitung, was zu einer Spannung VHI führt. Andererseits fließt eine
relativ kleine Ladung zu den Bitleitungen, um VLO zu
erzeugen, wenn die Polarisation nicht umgeschaltet wird. Die Größe des Lesesignals
hängt vom
Verhältnis
der Kapazität
des Zellenkondensators und der Bitleitungskapazität ab. In
der Regel beträgt
VLO etwa 0,6 V und VHI etwa
1,2 V, was zu einem kleinen Unterschied zwischen den beiden Pegeln führt. Da
ein Leseverstärker
zwischen den beiden Signalpegeln differenzieren muß, ist es
wünschenswert,
zwischen den Pegeln einen möglichst
großen Unterschied
bereitzustellen, um das Abtastfenster zu vergrößern. Durch das Vergrößern des
Abtastfensters werden Lesedefekte reduziert, wodurch die Ausbeute
ansteigt.
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Herkömmlicherweise
wird der Unterschied zwischen den Lesesignalen VLO und
VHI dadurch erhöht, dass die Größe des Impulssignals
an der Plattenleitung vergrößert wird.
Das Vergrößern des
Impulssignals kann sich jedoch nachteilig auf die Zuverlässigkeit
und Leistung des IC auswirken. Beispielsweise können große Impulssignale die Zuverlässigkeit
des Gateoxids verringern, den Stromverbrauch erhöhen und die Impulssignalgeschwindigkeit
herabsetzen.
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Aus
US 2002/0031003 A1 ist ein in Reihe geschaltetes ferroelektrisches
Speicherbauelement vom Typ einer TC-Einheit bekannt, bei dem unabhängig von
der Position der ausgewählten
Wortleitung eine im wesentlichen konstante Spannung des Lesesignals
erhalten werden kann. Eine Speicherzelle MC enthält parallelgeschaltet einen
ferroelektrischen Kondensator und einen Zellentransistor. Zellenblöcke enthalten
jeweils mehrere in Reihe geschaltete Speicherzellen, die zwischen
den Anschlüssen
N1 und N2 entlang einem Paar von Bitleitungen angeordnet sind. Die
Anschlüsse
N1 sind über
Transistoren zur Auswahl eines Blocks an Bitleitungen angeschlossen.
Die Anschlüsse
N2 sind an Plattenleitungen angeschlossen. Eine Gateelektrode jedes
Zellentransistors ist an eine Wortleitung angeschlossen. Ein Leseverstärker ist
mit den Bitleitungen verbunden. Wenn Daten gelesen werden, kompensiert
eine einen Offset anlegende Schaltung, die zwischen den Leseverstärker und
die Bitleitungen geschaltet ist, eine durch die unterschiedliche
Position von Wortleitungen verursachte Unausgewogenheit der Spanne des
Lesesignals, durch das Anlegen einer Offsetspannung an die Bitleitung,
wobei die Offsetspannung je nach der Position der ausgewählten Wortleitung
differiert. Die Offsetspannung kann positiv oder negativ sein.
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Aufgrund
der obigen Erörterung
ist es wünschenswert,
das Abtastfenster in ferroelektrischen Speicher-ICs zu erhöhen, ohne
die Zuverlässigkeit oder
Leistung herabzusetzen.
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KURZE DARSTELLUNG DER
ERFINDUNG
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Die
Erfindung betrifft das Verbessern des Abtastfensters durch Erhöhen der
Differenz der H-/L-Lesesignale in ICs mit einem Array von ferroelektrischen
Speicherzellen. Bei einer Ausführungsform sind
die ferroelektrischen Speicherzellen in einer gefalteten Bitleitungsarchitektur
angeordnet. Alternativ sind die Speicherzellen in einer verketteten
Architektur angeordnet. Eine Leseschaltung ist an die Bitleitungen
des Speicherarrays gekoppelt. Eine Spannungsquelle, die eine negative
Spannung liefert, ist an die Leseschaltung gekoppelt. Wenn ein Speicherzugriff
initiiert wird, lädt
der Leseverstärker
die Bitleitungen im voraus auf die negative Spannung. Durch Vorladen
der Bitleitungen auf eine negative Spannung wird der effektive Plattenleitungsimpuls
(VPLH) auf etwa VPLH + VBLN erhöht
. Dies führt
zu einer Erhöhung
der Differenz zwischen den Lesesignalen VHI und
VLO, wodurch das Abtastfenster vergrößert wird.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 zeigt
eine herkömmliche
ferroelektrische Speicherzelle;
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2–3 zeigen
eine Spalte eines ferroelektrischen Speicherblocks gemäß verschiedener Ausführungsformen
der Erfindung und
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4–5 zeigen
Zeitsteuerdiagramme für
Lese- bzw. Schreibzugriffe gemäß einer
Ausführungsform
der Erfindung.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Die
Erfindung betrifft allgemein das Vergrößern des Lesesignals in ferroelektrischen
Speicher-ICs. Das Erhöhen
des Lesesignals erzeugt eine größere Differenz
zwischen den Signalpegeln logisch 1 und logisch 0, wodurch vorteilhafterweise
das Abtastfenster der Leseverstärker
vergrößert wird.
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2 zeigt
einen Abschnitt 200 eines ferroelektrischen Speicher-IC
gemäß einer
Ausführungsform
der Erfindung. Der Abschnitt enthält wie gezeigt ein Bitleitungspaar 260 eines
Arrays, das als eine gefaltete Bitleitungsarchitektur konfiguriert
ist. Ein Bitleitungspaar enthält
eine erste und zweite Bitleitung 260a–b. Ein Array umfaßt mehrere
Bitleitungspaare, die von mehreren Wortleitungen 250 gekreuzt
werden. In der Regel wird die eine Bitleitung als die H-Bitleitung
bezeichnet, und die andere wird als das Bitleitungskomplement bezeichnet.
Bei einer Ausführungsform
sind die Bitleitungen in erste (linke) und zweite (rechte) Sektionen
(oder Blöcke) 203 und 204 getrennt.
Speicherzellen 105 liegen an abwechselnden Kreuzungspunkten
zwischen Wortleitungen und Bitleitungen. Innerhalb eines Bitleitungspaars
wählt eine
Wortleitung eine Speicherzelle aus.
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Eine
Schaltung zur Ansteuerung der Wortleitungen 280 ist an
die Wortleitungen gekoppelt, und eine Leseschaltung 285 ist
an ein Ende der Bitleitungen gekoppelt. Bei einer Ausführungsform
sind erste und zweite Leseschaltungen 285a–b für jeweilige erste
und zweite Bitleitungssektionen des Arrays vorgesehen. Gemäß einer
Ausführungsform
der Erfindung ist eine negative Spannungsquelle 295 (VBLN) an die Leseschaltungen gekoppelt. Die
Leseschaltung enthält
beispielsweise Leseverstärker
und eine Vorladeschaltung. Die Schaltung zur Ansteuerung der Wortlängen wird
durch Zeilendecodierer gesteuert, und Leseschaltungen werden durch
Spaltendecodierer gesteuert. Eine Schaltung zur Ansteuerung der
Plattenleitungen ist an die Plattenleitungen gekoppelt. Ein Plattenleitungsdecodierer
beispielsweise kann zum Steuern der Schaltung zur Ansteuerung der
Plattenleitungen verwendet werden. Je nach der Richtung, in der
die Plattenleitungen angeordnet sind, kann alternativ ent weder der
Zeilen- oder der Spaltendecodierer verwendet werden, um die Schaltung
zur Ansteuerung der Plattenleitungen zu steuern.
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3 zeigt
einen Abschnitt eines Speicher-IC gemäß einer weiteren Ausführungsform
der Erfindung. Der Abschnitt enthält, wie gezeigt, ein Paar Bitleitungen
(Bitleitung BL und Bitleitungskomplement/BL). Jede der Bitleitungen
enthält
erste und zweite Gruppen von Speicherzellen 310a–b oder 310c–d, die
in einer Reihenarchitektur angeordnet sind. Ein derartiger Speicher
wird beispielsweise in „A
Sub-40ns Chain FRAM Architecture with 7ns Cell-Plate-Line Drive", IEEE JOURNAL OF
SOLID-STATE CIRCUITS,
Bd. 34, Nr. 11 beschrieben. Die Speicherzellen einer Gruppe, jeweils
mit einem parallel zu einem Kondensator gekoppelten Transistor 342,
sind in Reihe gekoppelt. Die Gateelektroden der Zelltransistoren
sind an Wortleitungen (WL) gekoppelt. Ein Auswahltransistor 330 ist
vorgesehen, um ein Ende einer Speichergruppe selektiv an eine Bitleitung
zu koppeln, während
das andere Ende üblicherweise
an die andere Speichergruppe der Bitleitung und eine Plattenleitung
(PL oder /PL) gekoppelt ist. Die Auswahltransistoren für die Speichergruppen der
gleichen Bitleitung werden durch ein Blockauswahlsignal (BS) entsprechend
der ausgewählten Wortleitung
gesteuert. PL ist an die Speichergruppen von BL gekoppelt, während /PL
an die Speichergruppen von /BL gekoppelt ist.
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Zahlreiche
Bitleitungspaare sind über
Wortleitungen miteinander verbunden, um einen Speicherblock auszubilden.
Dieser Speicherblock wird in eine erste (linke) und zweite (rechte)
Sektion 302 und 303 getrennt, die jeweils eine
Kette einer Bitleitung umfassen. Während eines Speicherzugriffs wird
nur auf eine Sektion zugegriffen (entweder die linke oder die rechte).
Je nachdem, auf welcher Bitleitung sich die Speicherkette der ausgewählten Zelle befindet,
wird BS0 oder BS1 aktiviert.
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Eine
Schaltung zur Ansteuerung der Wortleitungen ist an die Wortleitungen
gekoppelt, und eine Leseschaltung ist an ein Ende der Bitleitungen
gekoppelt. Eine Leseschaltung ist an ein Ende der Bitleitungen gekoppelt.
Die Leseschaltung 385 enthält beispielsweise Leseverstärker und
eine Vorladeschaltung. Gemäß einer
Ausführungsform
der Erfindung ist eine negative Spannungsquelle 395 (VBLN) an die Leseschaltungen gekoppelt. Die
Schaltung zur Ansteuerung der Wortleitungen wird von einem Zeilendecodierer
gesteuert, und die Leseschaltungen werden von Spaltendecodierern
gesteuert.
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Gemäß der Erfindung
wird das Lesesignal durch Vorladen der Bitleitungen auf eine negative Spannung
VBLN erhöht.
Bei einer Ausführungsform weist
VBLN etwa die gleiche Größe wie VLO auf
. Bei einer Ausführungsform
ist VBLN etwa gleich –0,5 V bis –1,0 V. Bevorzugt bewirkt VBLN, daß VLO etwa gleich 0 V ist oder geringfügig über 0 V
liegt, wodurch sichergestellt wird, daß die Lesespannung keine negative Spannung
ist. Durch Bereitstellen eines negativen VBLN wird
die effektive Größe des Impulses
an der PL von VPLH auf etwa VPLH +
VBLN erhöht
, ohne daß VPLH erhöht
wird. Dies führt
zu einer Erhöhung
der Differenz zwischen VHI und VLO, ohne dass die Zuverlässigkeit und Leistung des IC
beeinträchtigt
werden. Die Bitleitungen werden unter Verwendung der Schaltung zum
Vorladen der Bitleitungen vorgeladen, die beispielsweise Teil der
Leseverstärker
ist, die an die Bitleitungen gekoppelt sind.
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4 zeigt
ein Zeitsteuerdiagramm des Speicher-IC während eines Lesezugriffs gemäß einer Ausführungsform
der Erfindung. Im Standby-Modus werden die Bitleitungen auf 0 V
vorgeladen. Wenn ein Speicherlesezugriff bei t1 initiiert wird,
wird die Bitleitung auf VBLN vorgeladen.
Bei t2 wird die der Adresse entsprechende Wortleitung aktiviert.
Ein Impuls VPLH wird bei t3 an der Plattenleitung
bereitgestellt. Der Impuls erzeugt ein elektrisches Feld am Kondensator
der ausgewählten
Speicherzelle. Je nachdem, ob das elektrische Feld die Polarität des Kondensators
umschaltet oder nicht, liegt an den Bitleitungen VHI oder
VLO an. Bei t4 wird der Leseverstärker aktiviert,
wodurch die Bitleitungen auf VBLH angesteuert
werden, falls VHI auf den Bitleitungen war, oder
auf 0 V, falls VLO auf den Bitleitungen
war. Die Daten werden bei t5 vom Leseverstärker gelesen. Für das Zurückschreiben
der Daten wird die Plattenleitung bei t6 auf 0 V hochgesetzt. Die
Bitleitungen werden bei t7 auf 0 V vorgeladen, und die Wortleitung wird
bei t8 deaktiviert, was den Lesezugriff beendet.
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5 zeigt
ein Zeitsteuerdiagramm eines Schreibzugriffs gemäß einer Ausführungsform
der Erfindung. Der Schreibzugriff ist im allgemeinen der gleiche
wie der Lesezugriff, außer
daß anstatt
die Daten bei t5 auszulesen, der Zwischenspeicher des Leseverstärkers entsprechend
den in die Speicherzelle zu schreibenden Daten umgeschaltet wird.
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Wenngleich
die Erfindung unter Bezugnahme auf verschiedene Ausführungsformen
eingehend gezeigt und beschrieben worden ist, versteht der Fachmann,
daß an
der vorliegenden Erfindung Modifikationen und Änderungen vorgenommen werden können, ohne
von ihrem Schutzbereich abzuweichen. Der Schutzbereich der Erfindung
sollte deshalb nicht unter Bezugnahme auf die obige Beschreibung bestimmt
werden, sondern unter Bezugnahme auf die beigefügten Ansprüche zusammen mit ihrem vollen
Umfang an Äquivalenten.