KR100800378B1 - 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 초미세 구조 소자의 성능을 증대 또는 극대화할 수 있는 메모리 소자 및 그의 제조방법을 개시한다. 그의 소자는, 일방향으로 형성된 비트 라인; 상기 비트 라인의 일측에서 상기 비트 라인과 절연되어 교차되면서 서로 소정 간격의 공극을 두고 평행하게 형성된 복수개의 워드 라인; 및 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 워드 라인을 우회하여 상기 복수개의 워드 라인사이의 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡되도록 형성된 플립 전극을 포함하여 이루어진다.
워드 라인(word line), 비트 라인(bit line), 트랩 사이트(trap site), 공극, 트렌치(trench), 플립(flip)
Description
도 1은 종래 기술에 따른 메모리 소자를 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 메모리 소자를 나타내는 사시도.
도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도.
도 4a 내지 도 5j는 도 2 내지 도 3의 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들.
도 6은 본 발명의 제 2 실시예에 따른 메모리 소자를 나타내는 사시도.
도 7은 도 6의 Ⅱ∼Ⅱ' 선상을 취하여 나타낸 단면도.
도 8은 본 발명의 제 2 실시예에 따른 메모리 소자의 비트 라인 및 기록 워드 라인을 통해 인가되는 전압과 플립 전극의 굴절 거리간의 관계를 나타낸 그래프.
도 9a 내지 도 10j는 도 6 내지 도 7의 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 20 : 비트 라인
30 : 기록 워드 라인 40 : 독출 워드 라인
50 : 플립 전극 60 : 제 1 희생막
70 : 제 2 희생막 80 : 트랩 사이트
100 : 트랩 사이트
본 발명은 메모리 소자 및 그의 제조방법에 관한 것으로서, 상세하게는 트렌치(trench)를 중심으로 대칭적으로 형성된 복수개의 플립 전극의 스위칭 동작만으로도 데이터를 기록(write) 및 독출(read)토록 형성된 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 메모리 소자들은 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)등으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 특성이 있는 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 반도체소자는 데이터의 입출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 데이터가 그대로 유지되는 특성 이 있다.
한편, 이와 같은 종래 기술에 따른 메모리 소자는 MOS(Metal Oxide Semiconductor)기술을 근간으로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기본적으로 채용하여 이루어져 왔다. 예컨대, 실리콘 재질의 반도체 기판 상에서 적층되는 구조를 갖는 스택 게이트형 트랜지스터 메모리 소자와, 상기 반도체 기판의 내부로 매립되는 구조를 갖는 트렌치 게이트형 트렌지스터 메모리 소자가 개발되고 있다. 그러나, 상기 MOSFET은 단채널 효과를 방지토록 하기 위해 채널의 폭과 길이를 일정 이상 길이 이상으로 가져가야만 하고, 상기 채널 상단의 게이트 전극과 상기 반도체 기판사이에 형성되는 게이트 절연막의 두께가 극도로 얇아져야 하는 근본적인 문제점 때문에 나노급 초미세 구조의 메모리 소자 구현이 어려운 점이 있다.
이러한 이유로 MOSFET를 대체할 만한 구조를 갖는 메모리 소자의 연구가 활발히 이루어지고 있다. 최근 반도체 기술이 응용되어 발전되고 있는 마이크로 전기 기계 시스템(Micro Electro-Mechanical System : MEMS) 기술 및 나노 전기 기계 시스템(Nano Electro-Mechanical System : NEMS) 기술이 대두되고 있다. 이중에서 탄소 나노튜브가 채용되는 메모리 소자가 미국공개특허 제2004/0181630호에서 수평으로 배열된 나노조직물을 갖는 소자 및 그의 제조방법(Devices having horizontally-disposed nanofabric articles and methods of making)이란 이름으로 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 메모리 소자를 설명하면 다음과 같 다.
도 1은 종래 기술에 따른 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 메모리 소자는 소정의 간격을 갖고 일방향으로 평행하게 형성된 하부 전극(112) 및 상부 전극(168)과, 상기 하부 전극(112) 및 상부 전극(168)사이에서 각각 이격하여 통과되며, 상기 하부 전극(112) 또는 상부 전극(168)에서 떨어지거나 접촉되면서 소정의 데이터를 저장토록 형성된 나노튜브 조각(154)을 포함하여 구성된다.
여기서, 상기 하부 전극(112)은 반도체 기판 상의 제 1 층간 절연막에 형성된 공동(cavity)에 매립되어 형성된다. 예컨대, 상기 하부 전극(112)은 도전성 금속 또는 반도체 재질로 이루어진다.
상기 상부 전극(168)은 상기 하부 전극(112)의 상에서 상기 하부 전극(112)과 일정한 공극(vacant space, 174)을 갖도록 설계된다. 이때, 상기 상부 전극(168)은 상기 제 1 층간 절연막(176) 상에 형성된 제 2 층간 절연막(도시되지 않음)에 의해 지지되도록 형성되어 있다.
상기 나노튜브 조각(154)은 상기 하부 전극(112)과 상기 상부 전극(168) 사이에 형성된 상기 공극(174)의 중심을 통과하며 소정의 조건에서 상기 하부 전극(112) 또는 상기 상부 전극(168)으로 접촉되도록 형성되어 있다. 예컨대, 상기 나노튜브 조각(154)은 상기 하부 전극(112) 양측 가장자리의 상기 제 1 층간 절연막(176) 상에 형성되는 질화막 상부에서 거치되어 상기 하부 전극(112)으로부터 소정의 높이를 갖고 부양되도록 형성된다. 또한, 상기 나노튜브 조각(154)에 인가되 는 전하와 반대되는 전하가 인가되는 상기 하부 전극(112) 또는 상기 상부 전극(168)의 방향으로 굴절되어 접촉된다. 상기 나노튜브 조각(154)을 상기 하부 전극(112)으로 접촉되게 할 경우, 상기 하부 전극(112)에 대향하는 상기 상부 전극(168)에는 상기 나노튜브 조각(154)에 인가되는 전하와 동일한 전하가 인가된다. 이후, 상기 나노튜브 조각(154)이 상기 하부 전극(112)에 계속하여 접촉되어 있기 위해서는 상기 하부 전극(112)에 소정의 전하가 인가되어 있어야만 한다. 물론, 상기 나노튜브 조각(154)은 상기 상부 전극(168)에 접촉될 경우, 상기 나노튜브 조각(154)에 인가되는 전하와 반대되는 전하가 상기 상부 전극(168)에 인가되고, 상기 나노튜브 조각(154)에 인가되는 전하와 동일한 전하가 상기 하부 전극(112)에 인가된다.
따라서, 종래 기술에 따른 메모리 소자는 나노튜브 조각(154)이 하부 전극(112)과 상부 전극(168) 사이에 부유되어 있는 상태와, 상기 하부 전극(112) 또는 상기 상부 전극(168)에 접촉된 상태 각각에 대응되는 1 비트에 해당되는 데이터가 저장되도록 할 수 있다.
하지만, 종래 기술에 따른 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 종래의 메모리 소자는, 상기 하부 전극(112)의 양측 상단에서 지지되는 상기 나노튜브 조각(154)의 수평 거리가 상하 방향으로 이동되는 수직 거리보다 크게 형성되어야 하고, 평면 구조에 있어서 인접하는 상기 하부 전극(112)들간의 거리가 넓어져야만 하기 때문에 소자의 집적도가 떨어지는 단점이 있었다.
둘째, 종래의 메모리 소자는 소정의 정보가 기록된 나노튜브 조각(154)이 형 성된 반도체 기판을 일방향으로 구부릴 경우, 하부 전극(112) 또는 상부 전극(168)에 접촉되는 나노튜브 조각(154)이 수평 방향으로 힘을 받아 떨어져 상기 나노튜브 조각(154)의 접촉 여부에 따라 기록된 정보가 손실될 수 있어 실리콘 재질의 반도체 기판과 같은 평판으로 고정된 기판을 사용해야만 하는 공간적인 제약이 발생될 수 있고, 외부로부터의 충격에 민감하여 쉽게 손상될 수 있기 때문에 생산성이 떨어지는 단점이 있었다.
셋째, 종래의 메모리 소자는, 하부 전극(112) 또는 상부 전극(168)에 나노튜브 조각(154)이 접촉된 상태를 유지시키기 위해 상기 나노튜브 조각(154)과 접촉되는 상기 하부 전극(112) 또는 상기 상부 전극(168)과 상기 나노튜브 조각(154)에 소정의 전하가 연속적으로 공급되어야만 함으로 대기 전력의 소모가 증가하고, 상기 전하의 공급이 중단 될 경우, 상기 나노튜브 조각(154)의 접촉 여부에 대응되는 소정의 정보가 기록된 상태를 유지시킬 수 없기 때문에 비 휘발성 메모리 소자를 구현할 수 없다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 평면 구조에 있어 인접하는 전극 또는 배선들간의 거리를 줄여 집적도를 높일 수 있는 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 기판이 구부려지더라도 기록된 정보가 손실되지 않도록 공간적인 제약을 줄이고, 외부로부터 주어지는 충격에 의한 손상을 최소 화하여 생산성을 증대 또는 극대화할 수 있는 메모리 소자를 제공하는 데 있다.
마지막으로, 본 발명의 다른 목적은, 소정의 기록된 정보를 유지시키기 위한 대기 전력 소모를 감소시키고, 외부에서 공급되는 전하가 없이도 소정의 정보가 손실되지 않도록 하여 비 휘발성을 갖는 메모리 소자를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 메모리 소자는, 일방향으로 형성된 비트 라인; 상기 비트 라인의 일측에서 상기 비트 라인과 절연되어 교차되면서 서로 소정 간격의 공극을 두고 평행하게 형성된 복수개의 워드 라인; 및 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 워드 라인을 우회하여 상기 복수개의 워드 라인사이의 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡 되도록 형성된 플립 전극을 포함함을 특징으로 한다.
여기서, 상기 복수개의 워드 라인의 각각을 길이 방향으로 분리시키고, 상기 플립 전극을 복수개로 분리시켜 상기 복수개의 워드 라인과 복수개의 상기 플립 전극을 대칭적으로 만들도록 형성된 트렌치를 포함하는 것이 바람직하다. 또한, 상기 비트 라인에 인접하는 상기 워드 라인 상에서 상기 워드 라인과 상기 플립 전극에 절연되도록 형성되며 상기 워드 라인 방향으로 굴절되는 상기 플립 전극을 정전기적으로 고정시킬 수 있도록 상기 비트 라인에 인접하는 상기 워드 라인 또는 외부에서 인가되는 소정의 전하를 트랩핑시키 있는 트랩 사이트를 더 포함함이 바람직 하다.
본 발명의 다른 양태는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 소정의 두께를 갖고 일방향으로 형성된 비트 라인; 상기 비트 라인의 상부에서 상기 비트 라인과 교차되도록 형성된 제 1 워드 라인; 상기 제 1 워드 라인과 상기 비트 라인사이에 형성된 제 1 층간 절연막; 상기 제 1 워드 라인의 상부에서 소정의 공극을 갖도록 부양되고, 상기 제 1 워드 라인과 평행한 방향으로 형성된 제 2 워드 라인; 상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 또는 상기 비트 라인 상에서 소정의 높이를 갖고 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 2 및 제 3 층간 절연막; 상기 제 2 워드 라인, 및 상기 제 1 워드 라인을 길이 방향으로 분리시켜 대칭적으로 만들고, 상기 제 1 층간 절연막을 바닥으로 노출시키는 트렌치; 및 상기 트렌치에 의해 복수개가 대칭적으로 나뉘어지면서 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 제 1 워드 라인을 우회하여 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡되도록 형성된 플립 전극을 포함하는 메모리 소자이다.
본 발명의 또 다른 양태는, 소정의 평탄면을 갖는 기판; 상기 기판 상에서 소정의 두께를 갖고 일방향으로 형성된 비트 라인; 상기 비트 라인의 상부에서 상기 비트 라인과 교차되도록 형성된 제 1 워드 라인; 상기 제 1 워드 라인과 상기 비트 라인사이에 형성된 제 1 층간 절연막; 상기 제 1 워드 라인의 상부에서 소정의 공극을 갖도록 부양되고, 상기 제 1 워드 라인과 평행한 방향으로 형성된 제 2 워드 라인; 상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 또는 상기 비트 라인 상에서 소정의 높이를 갖고 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 2 및 제 3 층간 절연막; 상기 제 2 워드 라인, 및 상기 제 1 워드 라인을 길이 방향으로 분리시켜 대칭적으로 만들고, 상기 제 1 층간 절연막을 바닥으로 노출시키는 트렌치; 상기 트렌치에 의해 복수개가 대칭적으로 나누어지면서 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 제 1 워드 라인을 우회하여 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡되도록 형성된 플립 전극; 및 상기 플립 전극의 하부 상기 제 1 워드 라인 상에서 상기 제 1 워드 라인과 상기 플립 전극에 절연되도록 형성되며 상기 제 1 워드 라인 방향으로 굴절되는 상기 플립 전극을 정전기적으로 고정시킬 수 있도록 상기 제 1 워드 라인 또는 외부에서 인가되는 소정의 전하를 트랩핑시키 있는 트랩 사이트를 포함하는 메모리 소자이다.
본 발명의 또 다른 양태는, 소정의 평탄면을 갖는 기판 상에 일방향의 비트 라인을 형성하는 단계; 상기 비트 라인이 형성된 기판 상에서 상기 비트 라인과 교차되는 방향으로 제 1 층간 절연막, 제 1 워드 라인, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계; 상기 스택의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 인접하는 상기 비트 라인에 전기적으로 연결되고, 상기 스페이서 및 상기 스택의 외주면을 따라 우회하도록 플립 전극을 형성하는 단계; 상기 플립 전극이 형성된 상기 기판 및 상기 비트 라인의 전면을 덮고, 상기 스택 상부의 상기 플립 전극을 노출시키는 제 2 층간 절연막을 형성하는 단계; 상기 스택에 대응되는 상기 플립 전극의 상부에 제 2 희생막, 및 제 2 워드 라인을 형성하는 단계; 상기 제 2 희생막, 및 상기 제 2 워드 라인이 형성된 상기 기판의 전면을 덮고, 상기 제 2 워드 라인의 길이 방향 중심 상부를 일부 개구시키도록 제 3 층간 절연막을 형성하는 단계; 상기 제 3 층간 절연막을 식각 마스크로 사용하여 상기 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 및 상기 제 1 워드 라인을 순차적으로 제거하여 소정 깊이의 트렌치를 형성하는 단계; 및 상기 트렌치 내에서 측벽이 노출되는 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 제 1 워드 라인 및 상기 제 2 워드 라인 사이에 공극을 형성하고, 상기 공극 내에서 상기 플립 전극을 부양시키는 단계를 포함하는 메모리 소자의 제조방법이다.
본 발명의 또 다른 양태는, 소정의 평탄면을 갖는 기판 상에 일방향의 비트 라인을 형성하는 단계; 상기 비트 라인이 형성된 기판 상에서 상기 비트 라인과 교차되는 방향으로 제 1 층간 절연막, 제 1 워드 라인, 트랩 사이트 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계; 상기 스택의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 인접하는 상기 비트 라인에 전기적으로 연결되고, 상기 스페이서 및 상기 스택의 외주면을 따라 우회하도록 플립 전극을 형성하는 단계; 상기 플립 전극이 형성된 상기 기판 및 상기 비트 라인의 전면을 덮고, 상기 스택 상부의 상기 플립 전극을 노출시키는 제 2 층간 절연막을 형성하는 단계; 상기 스택에 대응되는 상기 플립 전극의 상부에 제 2 희생막, 및 제 2 워드 라인을 형성하는 단계; 상기 제 2 희생막, 및 상기 제 2 워드 라인이 형성된 상기 기판의 전면을 덮 고, 상기 제 2 워드 라인의 길이 방향 중심 상부를 일부 개구시키도록 제 3 층간 절연막을 형성하는 단계; 상기 제 3 층간 절연막을 식각 마스크로 사용하여 상기 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 상기 트랩 사이트, 및 상기 제 1 워드 라인을 순차적으로 제거하여 소정 깊이의 트렌치를 형성하는 단계; 및 상기 트렌치 내에서 측벽이 노출되는 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 제 1 워드 라인 및 상기 제 2 워드 라인 사이에 공극을 형성하고, 상기 공극 내에서 상기 플립 전극을 부양시키는 단계를 포함하는 메모리 소자의 제조방법이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 메모리 소자 및 그의 제조방법을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 기판 '상'에 존재한다고 기술될 때 다른 층이나 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 Ⅰ∼Ⅰ' 선상을 취하여 나타낸 단면도이다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 메모리 소자는, 소정의 평탄면을 갖는 기판(10)과, 상기 기판(10) 상에서 일방향으로 형성된 비트 라인(20)과, 상기 비트 라인(20)의 상부에서 상기 비트 라인(20)과 절연되어 교차되며 소정 간격의 공극을 갖고 서로 평행하게 형성된 기록 워드 라인(30)(예를 들어, 제 1 워드 라인, 30) 및 독출 워드 라인(예를 들어, 제 2 워드 라인, 40)과, 상기 기록 워드 라인(30)에 인접하는 상기 비트 라인(20)에 일측이 연결되고, 상기 기록 워드 라인(30)의 측면을 우회하여 상기 기록 워드 라인(30) 및 상기 독출 워드 라인(40) 사이의 상기 공극으로 삽입되는 타측이 상기 기록 워드 라인(30) 및 상기 독출 워드 라인(40)사이에서 유도되는 전기장에 의해 상부 또는 하부로 굴곡되도록 형성된 플립 전극(50)을 포함하여 구성된다.
여기서, 상기 기판(10)은 상기 비트 라인(20)이 일방향으로 형성될 수 있도록 평탄면을 제공한다. 예컨대, 상기 기판(10)은 외력에 의해 구부러지는 가요성이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다.
상기 비트 라인(20)은 상기 기판(10) 상에서 소정의 두께를 갖고 일방향으로 형성되며, 전기 전도도가 우수한 재질로 형성되어 있다. 예컨대, 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질, 또는 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질로 이루어질 수 있다. 도시되지는 않았지만, 상기 도전성 금속 재질, 또는 상기 폴리 실리콘 재질을 포함하여 이루어지는 상기 비트 라인(20)을 패터닝하기 위해 사용되는 제 1 하드 마스크막이 상기 기록 워드 라인(30)과 상기 비트 라인(20)사이에서 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖도록 형성되어 있다.
상기 기록 워드 라인(30)은 상기 기판(10) 상부에서 상기 비트 라인(20)과 교차되면서 상기 비트 라인(20)으로부터 절연되도록 형성되어 있다. 마찬가지로, 상기 기록 워드 라인(30)은 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어진다. 이때, 상기 기록 워드 라인(30)과 상기 비트 라인(20)은 서로간에 간섭을 줄이기 위해 소정 두께의 제 1 층간 절연막(22)을 사이에 두고 서로 절연되어 있다. 상기 제 1 층간 절연막(22)은 상기 기록 워드 라인(30)과 동일한 방향을 갖도록 형성되어 있다. 왜냐하면, 상기 기록 워드 라인(30) 상부에서 형성되는 상기 플립 전극(50)이 상기 비트 라인(20)과 서로 접촉되도록 하기 위해서는 상기 플립 전극(50)의 형성 시 상기 기록 워드 라인(30)의 측면에서 상기 비트 라인(20)이 노출되어야 하기 때문이다. 또한, 상기 제 1 층간 절연막(22)은 상기 비트 라인(20)의 상부에서 복수개의 기록 워드 라인(30), 복수개의 플립 전극(50), 및 복수개의 워드 라인을 대칭적으로 분리시키는 트렌치(100)의 형성 시 식각 정지막으로서 사용될 수 있다. 예컨대, 상기 제 1 층간 절연막(22)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함하여 이루어진다.
도시되지는 않았지만, 본 발명의 제 1 실시예에 따른 메모리 소자는 상기 기록 워드 라인(30) 상에 적층되어 상기 플립 전극(50)이 상기 기록 워드 라인(30) 상부에서 소정 거리로 이격되고, 상기 트렌치(100)를 통해 상기 기록 워드 라인(30)과 상기 플립 전극(50)간에 상기 공극이 형성되도록 제거되는 제 1 희생막(60)을 포함하여 이루어진다. 여기서, 상기 제 1 희생막(60)은 상기 기록 워드 라인(30) 상에서 소정의 두께를 갖도록 형성되며 상기 기록 워드 라인(30)과 서로 동일 또는 유사한 선폭을 갖도록 형성된다. 상기 제 1 희생막(60)은 상기 기록 워드 라인(30)의 방향으로 상기 제 1 층간 절연막(22)을 개방시키는 트렌치(100)를 통해 유입되고 식각 선택비가 우수한 식각 용액 또는 반응 가스에 의해 제거된다. 예컨대, 상기 제 1 희생막(60)은 폴리 실리콘 재질로 이루어진다. 따라서, 상기 제 1 희생막(60)의 두께는 상기 플립 전극(50)이 상기 기록 워드 라인(30)으로 굴곡되는 거리를 정의한다.
또한, 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 제 1 희생막(60)으로 이루어지는 스택(stack)의 측면과 상기 플립 전극(50)사이에 스페이서(24)가 형성되어 있다. 여기서, 상기 스페이서(24)는 상기 플립 전극(50)을 상기 기록 워드 라인(30)의 측벽으로부터 소정의 거리로 이격시킬 수 있도록 형성되어 있다. 상기 스페이서(24)는 상기 플립 전극(50)과 상기 기록 워드 라인(30) 사이에 형성되는 공극의 상단 가장자리 또는 상기 제 1 희생막(60)의 상단 가장자리에 대응되는 높이를 갖고 상기 스택의 측면을 둘러싸도록 형성된다. 예컨대, 상기 스페이서(24)는 실리콘 질화막과 같은 절연막 재질로 이루어진다. 또한, 상기 스페이서(24)는 상기 제 1 희생막(60)과 마찬가지로 폴리 실리콘 재질로 이루어질 경우, 상기 제 1 희생막(60)과 동일 또는 유사한 식각 선택비를 갖는 식각 용액 또는 반응 가스에 의해 상기 제 1 희생막(60)과 함께 제거되어 상기 스택의 측벽과 상기 플립 전극(50)사이에서 상기 공극으로 형성되어도 무방하다.
상기 플립 전극(50)은 상기 스택에 인접하는 상기 비트 라인(20)에 전기적으 로 연결되어 있으며, 상기 스택의 측면을 따라 상기 스택의 상부로 연장되도록 형성되어 있다. 또한, 상기 플립 전극(50)은 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고 상기 비트 라인(20) 방향으로 형성되며, 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22) 및 상기 기록 워드 라인(30)의 상부를 우회하도록 형성되어 있다. 이때, 복수개의 상기 기록 워드 라인(30)을 대칭적으로 분리시키는 트렌치(100)를 중심으로 양측에서 복수개의 상기 플립 전극(50)이 대칭적으로 분리되어 있다. 상기 플립 전극(50)은 상기 기록 워드 라인(30)과 상기 독출 워드 라인(40) 사이에 형성된 공극 내에서 유도되는 전기장에 의해 상하 방향으로 자유로이 이동될 수 있도록 소정의 탄성을 갖는 도전체로 이루어진다. 예컨대, 상기 플립 전극(50)은 티타늄, 티타늄 질화막, 또는 탄소 나노튜브 재질로 이루어진다. 이때, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수∼수십 나노미터에 불과하여 탄소 나노튜브라고 일컬어진다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 자연계에서 가장 뛰어난 다이아몬드와 같으며, 강도는 철강보다 100배나 뛰어나고, 탄소섬유가 1％만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％가 변형되어도 견딜 수 있는 높은 복원력을 갖는다.
이때, 상기 플립 전극(50)은 상기 기록 워드 라인(30) 상부에서 상하로 굴절되며, 상기 기록 워드 라인(30)의 측면에 형성된 상기 스페이서(24)에 의해 내측면이 고정되어 있다. 또한, 상기 스페이서(24)에 대응되는 상기 플립 전극(50)의 외측면에 제 2 층간 절연막(26)이 형성되어 있다. 따라서, 상기 플립 전극(50)은 상 기 기록 워드 라인(30)의 측면에서 상기 스페이서(24)와 상기 제 2 층간 절연막(26)에 의해 고정되어 있고, 상기 기록 워드 라인(30)과 상기 독출 워드 라인(40) 사이의 공극 내에서 상하로 굴곡될 수 있다. 상기 플립 전극(50)은 상기 스페이서(24)가 존재하지 않고 상기 스택의 측벽에서 공극이 형성되어 있을 경우, 상기 플립 전극(50)의 외측에서 상기 제 2 층간 절연막(26)에 의해 고정될 수 있다. 여기서, 상기 제 2 층간 절연막(26)은 상기 플립 전극(50)과 동일 또는 유사한 높이를 갖도록 형성된다. 도시되지는 않았지만, 상기 플립 전극(50)을 패터닝 하기 위해 상기 플립 전극(50) 상에 형성되는 제 2 하드 마스크막과 동일 또는 유사한 높이를 갖도록 형성될 수도 있다. 예컨대, 상기 제 2 층간 절연막(26)은 실리콘 산화막 재질로 이루어진다. 이때, 상기 제 2 층간 절연막(26)은 후속의 제 2 희생막(70), 및 독출 워드 라인(40)이 패터닝될 수 있도록 상기 플립 전극(50) 또는 상기 플립 전극(50) 상의 상기 제 2 하드 마스크막과 함께 평탄면을 갖도록 형성된다.
도시되지는 않았지만, 본 발명의 제 1 실시예에 따른 메모리 소자는 상기 플립 전극(50) 상에서 상기 독출 워드 라인(40)을 소정의 거리로 이격시키기 위해 상기 플립 전극(50) 상에 형성되고, 상기 트렌치(100)에 의해 노출되는 측벽으로 상기 플립 전극(50)과 상기 독출 워드 라인(40)간에 공극이 형성되도록 제거되는 제 2 희생막(70)을 더 포함하여 이루어진다. 여기서, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 상기 트렌치(100) 내부로 유입되는 식각 용액 또는 반응 가스에 의해 등방성 식각되어 제거될 수 있다. 예컨대, 상기 제 2 희생막(70)은 상기 플립 전극(50)이 상기 독출 워드 라인(40)의 방향으로 굴절되는 거리를 정의하고, 상기 제 1 희생막(60)과 마찬가지로 폴리 실리콘 재질로 이루어진다.
또한, 상기 독출 워드 라인(40)은 상기 제 2 희생막(70) 상에 적층되어 상기 제 2 희생막(70)과 동일 또는 유사한 선폭을 갖도록 형성되어 있다. 예컨대, 상기 독출 워드 라인(40)은 도전성이 우수한 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어진다. 이때, 상기 독출 워드 라인(40)은 상기 플립 전극(50) 상부에서 소정의 공극을 갖도록 형성되어 있다. 따라서, 상기 플립 전극(50) 상의 상기 제 2 희생막(70)이 제거되어 공극이 생성되면 상기 플립 전극(50) 상부에서 상기 독출 워드 라인(40)가 부양되도록 하기 위해 상기 제 2 층간 절연막(26) 상에서 상기 독출 워드 라인(40)의 측면을 지지하는 제 3 층간 절연막(28)이 형성되어 있다. 여기서, 상기 제 3 층간 절연막(28)은 상기 트렌치(100)의 형성 시 마스크막으로서 복수개의 독출 워드 라인(40), 복수개의 플립 전극(50) , 및 복수개의 기록 워드 라인(30)이 상기 트렌치(100)를 중심으로 서로 대칭적으로 형성되도록 할 수 있다. 이때, 상기 제 3 층간 절연막(28)은 상기 독출 워드 라인(40) 상의 제 3 하드 마스크막(42)이 개구될 수 있도록 평탄하게 형성된다. 또한, 상기 제 3 층간 절연막(28)은 상기 독출 워드 라인(40) 상에 형성된 제 3 하드 마스크막(42)에 대응되는 상부를 개구시키는 포토레지스트 패턴이 형성될 수 있도록 평탄화되어 있다.
상기 트렌치(100)는 상기 독출 워드 라인(40), 플립 전극(50), 및 기록 워드 라인(30)을 분리시켜 복수개의 독출 워드 라인(40), 플립 전극(50), 및 기록 워드 라인(30)이 각각 대칭적으로 형성되도록 할 수 있다. 예컨대, 상기 트렌치(100)는 상기 기록 워드 라인(30), 및 상기 독출 워드 라인(40)과 동일 또는 유사한 방향을 갖도록 형성되며, 상기 플립 전극(50), 및 비트 라인(20)에 수직으로 교차되면서 상기 플립 전극(50)을 분리시키도록 형성되어 있다. 이때, 상기 트렌치(100)는 상기 제 1 층간 절연막(22)을 바닥면으로 노출시키도록 형성되어 있다.
따라서, 본 발명의 제 1 실시예에 따른 메모리 소자는 소정의 공극을 갖도록 형성된 독출 워드 라인(40), 및 기록 워드 라인(30)을 길이 방향의 양측으로 분리시키고, 상기 기록 워드 라인(30) 하부의 비트 라인(20)과 전기적으로 연결되는 플립 전극(50)을 분리시키도록 형성된 트렌치(100)를 구비하여 상기 트렌치(100)를 중심으로 대칭적인 구조를 갖는 복수개의 라인들간 거리를 줄일 수 있기 때문에 단위 소자의 집적도를 높일 수 있다.
이때, 상기 플립 전극(50)은 상기 비트 라인(20)을 통해 소정의 전하량을 갖는 전하가 인가되면 상기 기록 워드 라인(30), 및 상기 독출 워드 라인(40)사이의 공극 내에 유도되는 전기장에 의해 상하로 굴곡되면서 상기 기록 워드 라인(30) 또는 상기 독출 워드 라인(40)에 접촉될 수 있다. 예컨대, 상기 플립 전극(50)은 수식 1에 의해 표현되는 쿨롱의 힘에 의해 굴곡될 수 있다.
(수식 1)
여기서, '
'는 쿨롱 상수이고,'
'은 플립 전극(50)에 인가되는 전하이 고,'
'는 기록 워드 라인(30) 또는 독출 워드 라인(40)에 인가되는 전하이다. 또한,{r}^{'r'은 상기 기록 워드 라인(30)과 상기 플립 전극(50)사이의 직선거리, 또는 상기 독출 워드 라인(40)과 플립 전극(50)사이의 직선거리이다. 또한, 상기 'E'는 상기 기록 워드 라인(30)과 상기 플립 전극(50)사이, 또는 상기 독출 워드 라인(40)과 플립 전극(50)사이에서 유도되는 전기장이다. 쿨롱의 힘에 의하면, 상기'
'과, 상기'
'가 서로 반대의 극성을 가질 경우, 서로 인력(attractive force)이 작용하여 서로 가까워질 수 있다. 반면, 상기'
'과, 상기'
'가 동일한 극성을 가질 경우, 서로 척력(repulsive force)이 작용하여 서로 멀어질 수 있다. 따라서, 상기 플립 전극(50)과 상기 기록 워드 라인(30)이 전기적으로 접촉된 상태와, 전기적으로 분리된 상태를 각각 '0'과 '1'로 대응시킬 수 있는 1 비트(bit)에 해당되는 디지털 정보가 기록되거나 독출될 수 있다.
예컨대, 상기 기록 워드 라인(30)과 상기 플립 전극(50)간에 작용하는 쿨롱의 힘을 이용한 본 발명의 제 1 실시예에 따른 메모리 소자의 기록 및 독출 동작에 대하여 살펴보면 다음과 같다. 먼저, 상기 플립 전극(50)과 상기 기록 워드 라인(30)에 서로 다른 극성을 갖는 전하가 인가되면 상기 플립 전극(50)과 상기 기록 워드 라인(30)간에 인력이 작용하여 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 접촉되도록 굴곡될 수 있다. 또한, 상기 플립 전극(50)과 상기 독출 워드 라인(40)간에 척력이 작용되어 상기 플립 전극(50)이 상기 기록 워드 라인(30)으로 굴곡되도록 상기 독출 워드 라인(40)에 상기 플립 전극(50)에 인가되는 전하와 동 일한 극성을 갖는 전하가 인가되어도 무방하다. 이때, 상기 기록 워드 라인(30)과 플립 전극(50)의 거리가 가까워지면 가까워질수록 상기 기록 워드 라인(30)과 플립 전극(50)간에 작용하는 쿨롱의 힘이 더욱 커질 수 있다. 따라서, 상기 기록 워드 라인(30)과 플립 전극(50)에 서로 다른 극성을 갖는 전하가 공급되어 상기 기록 워드 라인(30)과 플립 전극(50)이 전기적으로 접촉되는 상태를 갖도록 할 수 있다. 또한, 상기 플립 전극(50)과 기록 워드 라인(30)이 전기적으로 서로 접촉되어 있을 경우, 상기 플립 전극(50)과 기록 워드 라인(30)에 서로 다른 극성을 갖는 전하가 소정의 세기 이상으로 공급되기만 하면 상기 플립 전극(50)과 상기 기록 워드 라인(30)이 접촉된 상태를 지속적으로 유지시킬 수 있다. 왜냐하면, 쿨롱의 힘으로 대표되는 정전기력은 일반적인 탄성력 또는 복원력에 비해 수만배 이상 강하게 작용하기 때문에 상기 플립 전극(50)의 탄성력을 극복하여 상기 플립 전극(50)과 상기 기록 워드 라인(30)의 접촉된 상태를 유지시키도록 할 수 있다.
반면, 상기 플립 전극(50)과 상기 기록 워드 라인(30)에 동일한 극성을 갖는 전하가 공급되면 상기 플립 전극(50)과 상기 기록 워드 라인(30)간에 척력이 작용하여 상기 플립 전극(50)과 상기 독출 워드 라인(40)이 서로 이격될 수 있다. 또한, 상기 플립 전극(50)이 상기 독출 워드 라인(40)의 방향으로 굴곡되도록 상기 플립 전극(50)에 인가되는 전하와 다른 극성을 갖는 전하가 상기 독출 워드 라인(40)에 인가되어도 무방하다. 이때, 상기 기록 워드 라인(30)에 인가되는 전하는 상기 플립 전극(50)에 인가되는 전하와 서로 다른 극성을 갖는 전하가 인가되더라도 일정 세기 이상의 크기를 갖지 않을 경우, 상기 플립 전극(50)과 상기 기록 워 드 라인(30)이 서로 접촉될 수 없다. 왜냐하면, 상기 플립 전극(50)과 상기 기록 워드 라인(30)간의 거리(r)가 일정 이상으로 이격되어 있을 경우, 상기 플립 전극(50)과 상기 기록 워드 라인(30)에 서로 다른 극성을 갖는 소정 세기 이하의 전하가 인가되더라도 상기 플립 전극(50)과 상기 독출 워드 라인(40)간에 인력으로 작용하는 쿨롱의 힘을 극복할 수 없기 때문이다.
따라서, 본 발명의 제 1 실시예에 따른 메모리 소자는 플립 전극(50)과 기록 워드 라인(30)에 소정의 극성을 갖는 일정 세기 이상의 전하를 인가하여 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 전기적으로 접촉되거나 이격된 상태에 대응되는 1비트(bit)의 정보를 기록시킬 수 있다. 또한, 상기 기록 워드 라인(30)에 상기 플립 전극(50)에서 인가되는 전하와 다른 극성을 갖는 소정 세기 이하의 전하를 인가하면서 상기 플립 전극(50)에서 인가되는 전하와 다른 극성을 갖는 소정 세기 이상의 전하를 독출 워드 라인(40)에 인가하여 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 전기적으로 접촉되거나 이격된 상태에 대응되는 정보를 독출시킬 수 있다.
이때, 상기 플립 전극(50)은 상기 기록 워드 라인(30)에 접촉된 상태를 갖거나 분리된 상태를 갖질 경우, 외력에 의해 쉽게 변형되지 않도록 구성되어 있다. 예컨대, 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 접촉된 상태에서 상기 기판(10)이 상하로 구부러지더라도 상기 플립 전극(50)은 상기 트렌치(100)를 중심으로 좌우로 슬라이딩될 뿐 상기 기록 워드 라인(30)에 접촉된 상태가 유지될 수 있다. 또한, 상기 플립 전극(50)이 상기 기록 워드 라인(30)으로부터 분리되어 있 을 경우도 마찬가지로 상기 트렌치(100)를 중심으로 좌우로 멀어지거나 가까워질 뿐 상기 플립 전극(50)과 상기 기록 워드 라인(30)이 분리된 상태를 그대로 유지할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 메모리 소자는 복수개의 기록 워드 라인(30)상에서 접촉되거나 분리된 상태를 갖도록 트렌치(100)를 중심으로 분리된 복수개의 플립 전극(50)을 구비하여 기판(10)이 구부려지더라도 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 접촉되거나 분리된 상태를 지속적으로 유지시킬 수 있어 공간적인 제약을 줄이고 외부로부터 주어지는 충격에 의한 손상을 최소화할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 5j는 도 2 내지 도 3의 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들이다. 여기서, 도 5a 내지 도 5j의 공정 단면도들은 도 4a 내지 도 4j의 공정 사시도에서 절취되어 순차적으로 나타내어진 다.
도 4a 및 도 5a에 도시된 바와 같이, 먼저, 수평 상태의 기판(10) 상에 소정 두께를 갖는 비트 라인(20)을 형성한다. 여기서, 상기 비트 라인(20)은 상기 기판(10)상에서 복수개가 일방향으로 평행하게 형성된다. 예컨대, 상기 비트 라인(20)은 물리기상증착방법, 화학기상증착방법으로 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드 와 같은 도전성 금속막, 또는 도전성 불순물이 도핑된 폴리 실리콘막을 포함하여 이루어진다. 도시되지는 않았지만, 상기 비트 라인(20)은 상기 기판(10)의 전면에 소정 두께를 갖도록 형성되는 상기 도전성 금속층, 또는 폴리 실리콘막 상에서 소정의 선폭을 갖도록 차폐시키는 포토레지스트 패턴 또는 제 1 하드 마스크막을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성될 수 있다. 예컨대, 상기 도전성 금속막 또는 폴리 실리콘막의 상기 건식식각방법에 사용되는 반응 가스는 황산 및 질산이 혼합된 강산 가스를 포함하여 이루어진다. 또한, 상기 비트 라인(20)은 약 500Å정도의 두께와, 약 30Å 내지 약 500Å정도의 선폭을 갖도록 형성된다.
도 4b 및 5b에 도시된 바와 같이, 상기 비트 라인(20)이 교차되는 방향으로 소정의 선폭을 갖는 제 1 층간 절연막(22)과, 기록 워드 라인(30), 및 제 1 희생막(60)을 형성한다. 여기서, 상기 제 1 층간 절연막(22)은, 기록 워드 라인(30), 및 제 1 희생막(60)은 각각 소정의 두께를 갖고 적층되어 형성되고, 상기 제 1 희생막(60) 상에 형성되는 하나의 포토레지스트 패턴을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성되는 스택이다. 예컨대, 상기 제 1 층간 절연막(22)은 화학기상증착방법으로 약 200Å 내지 약 850Å 정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 이때, 상기 제 1 층간 절연막(22)은 후속에서 상기 기록 워드 라인(30)을 길이 방향으로 분리시키는 트렌치(100)의 형성공정에서 식각 정지막으로서의 기능을 수행할 수도 있다. 또한, 상기 기록 워드 라인(30)은 도전성이 우수한 물리기상증착방법 또는 화학기상증착방법으로 약 500Å정도의 두께를 갖도록 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막을 포함하여 이루어진다. 상기 제 1 희생막(60)은 원자층증착방법 또는 화학기상증착방법으로 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된 폴리 실리콘막을 포함하여 이루어진다. 상기 제 1 희생막(60), 상기 기록 워드 라인(30), 및 상기 제 1 층간 절연막(22)은 약 30Å 내지 약 1000Å정도의 선폭을 갖도록 형성되며, 상기 제 1 희생막(60), 상기 기록 워드 라인(30), 및 상기 제 1 층간 절연막(22)을 패터닝 하기 위해 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 상기 제 1 층간 절연막(22), 기록 워드 라인(30), 및 제 1 희생막(60)을 포함하여 이루어지는 스택의 측벽에 스페이서(24)를 형성한다.
여기서, 상기 스페이서(24)는 상기 기판(10) 상에서 소정의 단차를 갖도록 형성된 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 제 1 희생막(60)으로 이루어지는 스택의 측벽에 선택적으로 형성되어 후속에서 형성되는 플립 전극(50)이 상기 기록 워드 라인(30)과 절연되도록 할 수 있다. 예컨대, 상기 스페이서(24)는 화학기상증착방법으로 형성된 실리콘 질화막 또는 폴리 실리콘막으로 이루어진다. 이때, 상기 스페이서(24)는 상기 스택을 포함하는 기판(10)의 전면 에 균일한 두께를 갖는 실리콘 질화막 또는 폴리 실리콘막이 형성되고, 수직 식각특성이 우수한 건식식각방법으로 상기 실리콘 질화막을 비등방성 식각하여 상기 스택의 측벽에서 자기정렬(self align)되도록 형성되어질 수 있다. 여기서, 상기 스페이서(24)가 상기 실리콘 질화막으로 이루어질 경우, 상기 기록 워드 라인(30)의 측벽과 후속에서 플립 전극(50)이 일정 거리를 유지토록 할 수 있다. 반면, 상기 스페이서(24)가 폴리 실리콘막을 이루어질 경우, 후속에서 제 1 희생막(60)과 함께 제거되어 공극이 형성되도록 할 수 있다. 이때, 상기 스페이서(24)가 상기 폴리 실리콘막으로 이루어질 경우, 상기 제 1 층간 절연막(22), 및 상기 기록 워드 라인(30)의 형성공정 이후, 상기 제 1 희생막(60)과 동일한 공정으로 형성될 수도 있다. 예컨대, 상기 스페이서(24)는 상기 비트 라인(20) 상에서 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22), 및 상기 기록 워드 라인(30)을 형성하고, 상기 제 1 층간 절연막(22), 및 상기 기록 워드 라인(30)이 형성된 상기 기판(10)의 전면에 폴리 실리콘막을 형성하고, 상기 제 1 층간 절연막(22), 및 상기 기록 워드 라인(30)의 상부에서 형성되는 상기 폴리 실리콘막으로 이루어지는 상기 제 1 희생막(60)과 연결되면서 상기 제 1 층간 절연막(22), 및 상기 기록 워드 라인(30)의 측벽을 둘러싸도록 상기 폴리 실리콘막을 패터닝하여 형성할 수 있다.
도시되지는 않았지만, 상기 비트 라인(20)의 형성 시 상기 비트 라인(20) 상에서 형성된 제 1 하드 마스크막은 상기 스페이서(24)의 형성 시 건식식각방법에 사용되는 반응가스에 의해 제거될 수도 있다. 따라서, 상기 비트 라인(20)은 상기 스페이서(24)의 형성 시 노출될 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 상기 제 1 희생막(60), 기록 워드 라인(30), 및, 제 1 층간 절연막(22)을 포함하여 이루어지는 스택의 상부를 가로지르며, 상기 스택 측면의 스페이서(24)에 인접하는 비트 라인(20)에 전기적으로 연결되는 플립 전극(50)을 형성한다. 여기서, 상기 플립 전극(50)은 상기 스택의 하부에 형성된 상기 비트 라인(20)에 대응하여 상기 스택을 중심에 두고 상기 스택의 상부로 우회하여 상기 스택의 양측에 형성된 상기 비트 라인(20)에 전기적으로 연결되도록 형성된다. 이때, 상기 플립 전극(50)은 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고, 상기 스택의 양측 상기 스페이서(24) 외곽에서 상기 비트 라인(20) 상에 적층되도록 형성된다. 예컨대, 상기 플립 전극(50)은 상기 스택 및 스페이서(24)가 형성된 기판(10)의 전면에 티타늄, 티타늄 실리사이드와 같은 도전성 금속막, 또는 탄소 나노 튜브가 소정의 두께를 갖고 형성된 후, 상기 비트 라인(20) 상부의 상기 도전성 금속막 또는 탄소 나노 튜브를 차폐하는 포토레지스트 패턴 또는 제 2 하드 마스크막이 형성되고, 상기 포토레지스트 패턴 또는 제 2 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 상기 도전성 금속막, 또는 탄소 나노튜브를 비등방성 식각되어 형성된다. 이때, 상기 도전성 금속막은 물리기상증착방법 또는 화학기상증착방법으로 형성되며, 상기 탄소 나노 튜브는 전기방전방법으로 형성된다. 또한, 상기 제 2 하드 마스크막은 상기 플립 전극(50)의 패터닝 시 제거되거나, 상기 플립 전극(50) 상에 잔류하여 형성되어도 무방하다.
도 4e 및 도 5e에 도시된 바와 같이, 비트 라인(20)이 형성된 기판(10)의 전면 소정의 두께를 갖는 제 2 층간 절연막(26)을 형성하고, 상기 스택 상부의 상기 플립 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 제거하여 평탄화한다. 여기서, 상기 제 2 층간 절연막(26)은 기판(10)으로부터 소정의 단차를 갖는 상기 기록 워드 라인(30), 및 제 1 희생막(60)의 상부로 교차되어 형성되는 플립 전극(50)의 상부에 상기 기록 워드 라인(30) 및 제 1 희생막(60)과 평행한 방향으로 후속에서 제 2 희생막(70) 및 독출 워드 라인(40)이 형성될 수 있도록 평탄면을 제공한다. 또한, 상기 제 2 층간 절연막(26)은 하부의 상기 플립 전극(50) 과, 상부의 독출 워드 라인(40)의 패터닝 공정을 분리시켜 진행토록 할 수 있다. 왜냐하면, 상기 플립 전극(50)과 상기 독출 워드 라인(40)은 도전성이 우수한 도전성 금속막으로 이루어지며, 상기 도전성 금속막을 패턴닝하기 위해 사용되는 대부분의 식각 용액 또는 반응 가스의 선택 식각비가 낮기 때문이다. 따라서, 상기 제 2 층간 절연막(26)은 도전성 금속막으로 이루어진 두 개의 적층되는 라인 또는 패턴을 분리하여 형성하는 공정에서 필수적으로 사용된다. 예컨대, 상기 제 2 층간 절연막(26)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막으로 이루어진다. 이때, 상기 제 2 층간 절연막(26)은 상기 플립 전극(50) 및 상기 제 2 하드 마스크막이 형성된 상기 기판(10)의 전면에 상기 플립 전극(50) 이상의 높이를 갖도록 형성된다. 또한, 상기 제 1 희생막(60) 상의 상기 플립 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 화학적 기계적 연마방법으로 제거하여 평탄화할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 메모리 소자의 제조방법은 플립 전극(50)이 형성된 전면에 제 2 층간 절연막(26)을 형성하고, 기록 워드 라인(30) 및 제 1 희생막(60)의 상부에 형성된 상기 플립 전극(50)이 노출되도록 상기 제 2 층 간 절연막(26)을 평탄화하여 후속의 제 2 희생막(70) 및 독출 워드 라인(40)이 패터닝되도록 할 수 있다.
도 4f 및 도 5f에 도시된 바와 같이, 상기 제 2 층간 절연막(26)에 의해 노출되는 상기 플립 전극(50)의 상부에서 상기 제 1 희생막(60) 및 상기 기록 워드 라인(30)과 평행한 방향으로 제 2 희생막(70), 및 독출 워드 라인(40)을 형성한다. 여기서, 상기 제 2 희생막(70), 및 독출 워드 라인(40)은 상기 플립 전극(50)을 중심으로 상기 제 1 희생막(60) 및 상기 기록 워드 라인(30)에 대칭적으로 형성된다. 예컨대, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 원자층증착방법 또는 화학기상증착방법으로 형성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 독출 워드 라인(40)은 약 200Å정도의 두께를 갖고, 약 30Å 내지 약 1000Å 정도의 선폭을 갖도록 형성된다. 이때, 상기 제 2 희생막(70) 및 독출 워드 라인(40)은 다음과 같이 형성될 수 있다. 먼저, 상기 제 2 층간 절연막(26) 상에서 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막, 도전성 금속막, 및 제 3 하드 마스크막(42)을 적층시킨다. 다음, 상기 제 1 희생막(60) 및 상기 기록 워드 라인(30) 상부의 상기 제 3 하드 마스크막(42)을 차폐하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 제 3 하드 마스크막(42)을 제거한 후, 상기 포토레지스트 패턴을 에싱공정으로 제거한다. 마지막으로, 제 3 하드 마스크막(42)을 식각 마스크로 사용되는 건식식각방법 또는 습식식각방법으로 상기 폴리 실리콘막, 도전성 금속막을 비등방석 식각시켜 상기 제 2 희생막(70), 및 독출 워드 라인(40)을 형성할 수 있다.
도 4g 및 도 5g에 도시된 바와 같이, 상기 독출 워드 라인(40) 상에 형성된 제 3 하드 마스크막(42)을 소정의 선폭으로 축소 패터닝한다. 여기서, 패터닝된 상기 제 3 하드 마스크막(42)은 후속에서 트렌치(100)의 선폭을 정의한다. 예컨대, 상기 제 3 하드 마스크막(42)은 일방향으로 형성된 상기 독출 워드 라인(40)의 길이 방향의 중심을 차폐하도록 형성된 포토레지스트 패턴을 식각 마스크를 사용한 건식식각방법 또는 습식식각방법에 의해 비등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 또한, 상기 제 3 하드 마스크막(42)은 평면 방향보다 측면 방향의 식각특성이 우수한 건식식각방법 또는 습식식각방법에 의해 등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 이때, 등방적 건식식각방법 또는 습식식각방법 시 사용되는 반응 가스 또는 식각 용액은 상기 기판(10)과 평행한 방향으로 유동되면서 상기 제 3 하드 마스크막(42)의 측면을 선택적으로 식각할 수 있다.
도 4h 및 도 5h에 도시된 바와 같이, 선폭이 줄어든 제 3 하드 마스크막(42) 상에 소정 두께의 제 3 층간 절연막(28)을 형성하고, 상기 제 3 하드 마스크막(42)이 노출되도록 상기 제 3 층간 절연막(28)을 평탄화한다. 여기서, 상기 제 3 층간 절연막(28)은 상기 제 2 희생막(70) 및 상기 독출 워드 라인(40)이상의 두께를 갖도록 형성된다. 따라서, 상기 제 3 층간 절연막(28)은 후속에서 상기 제 2 희생막(70)이 제거되면 상기 독출 워드 라인(40)의 측면을 지지하여 상기 플립 전극(50)으로부터 상기 독출 워드 라인(40)을 부양시키도록 할 수 있다. 예컨대, 상기 제 3 층간 절연막(28)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막 을 포함하여 이루어진다. 또한, 상기 제 3 층간 절연막(28)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다. 이때, 상기 독출 워드 라인(40)을 식각 정지막으로 사용하여 상기 제 3 층간 절연막(28)을 평탄화할 경우, 도전성 금속막으로 이루어진 상기 독출 워드 라인(40)이 손상될 수 있기 때문에 상기 제 3 하드 마스크막(42)을 식각 정지막으로 사용하여야만 한다.
도 4i 및 도 5i에 도시된 바와 같이, 제 3 층간 절연막(28)을 식각 마스크로 사용하는 건식식각방법을 이용하여 상기 제 3 하드 마스크막(42), 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 및 상기 기록 워드 라인(30)을 순차적으로 비등방적으로 식각하여 상기 제 1 층간 절연막(22)이 바닥에서 노출되는 트렌치(100)를 형성한다. 여기서, 상기 트렌치(100)는 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 및 상기 기록 워드 라인(30)이 대칭적으로 복수개로 분리되도록 형성된다. 상기 트렌치(100)는 실리콘 산화막으로 이루어진 상기 제 3 층간 절연막(28), 및 상기 제 1 층간 절연막(22)에 대응하여 폴리 실리콘 및 도전성 금속막의 선택 식각비가 높은 반응 가스를 사용하는 건식식각방법에 의해 형성될 수 있다. 예컨대, 상기 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스들로 이루어진다. 상기 트렌치(100)의 폭이 줄어들 경우, 이웃하는 상기 기록 워드 라인(30), 상기 독출 워드 라인(40), 및 상기 플립 전극(50)간의 간섭이 일어 날 수 있다. 또한, 상기 트렌치(100)를 통해 후속에서 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응 가스가 정상적으로 유동되지 못할 수도 있다. 반면, 상기 트렌치(100)의 폭이 넓어질 경우, 단위 소자의 집적도가 줄어들 수 있지만, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응가스가 우수하게 유동되도록 할 수 있다. 따라서, 상기 트렌치(100)는 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 대칭적으로 분리시키고, 상기 기록 워드 라인(30) 및 상기 플립 전극(50)사이의 제 1 희생막(60)과, 상기 플립 전극(50) 및 상기 독출 워드 라인(40) 사이의 제 2 희생막(70)을 제거하는 식각 용액 또는 반응 가스가 정상적으로 유동될 수 있는 선폭을 갖도록 형성된다. 예컨대, 상기 트렌치(100)는 약 30Å 내지 800Å정도의 선폭을 갖도록 형성된다.
도시되지는 않았지만, 상기 제 3 하드 마스크막(42)의 선폭이 줄어드는 공정이 생략될 경우, 상기 독출 워드 라인(40) 및 상기 기록 워드 라인(30)의 길이 방향 중심에 형성된 제 3 층간 절연막(28)을 노출시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법에 의해 상기 제 3 하드 마스크막(42), 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 및 상기 기록 워드 라인(30)이 순차적으로 비등방성 식각되어 상기 트렌치(100)가 형성될 수도 있다.
도 4j 및 도 5j에 도시된 바와 같이, 상기 트렌치(100)에 의해 노출되는 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 제거하여 상기 기록 워드 라 인(30)과 상기 독출 워드 라인(40) 사이에서 상기 플립 전극(50)이 부양되는 소정의 공극을 형성한다. 예컨대, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)은 습식식각방법 또는 건식식각방법에 의해 상기 트렌치(100)(82)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 상기 습식식각방법 또는 건식식각방법에서 사용되는 식각 용액 또는 반응 가스는 상기 트렌치(100)의 측벽에서 노출되는 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 수평방향으로 제거시키면서 상기 독출 워드 라인(40)과 상기 기록 워드 라인(30) 사이에 상기 공극을 형성토록 할 수 있다. 상기 스페이서(24)가 폴리 실리콘 재질로 형성될 경우, 상기 스페이서(24) 또한 상기 식각 용액 또는 상기 반응 가스에 의해 식각되어 공극으로 형성되어도 무방하다. 이때, 상기 스페이서(24)가 제거되어 형성되는 공극의 거리가 상기 기록 워드 라인(30)과 상기 플립 전극(50)간의 공극 거리에 비해 현저하게 작을 경우, 상기 플립 전극(50)이 상기 기록 워드 라인(30)의 상부에서 전기적으로 접촉되는 것이 아니라, 상기 기록 워드 라인(30)의 측면에서 전기적으로 접촉되어 정보의 기록 및 독출 불량이 발생될 수 있다. 따라서, 상기 스페이서(24)가 제거될 경우, 기록 워드 라인(30)의 상부와 플립 전극(50) 사이의 거리가 상기 기록 워드 라인(30)의 측면과 상기 플립 전극(50) 사이의 거리에 비해 크게 형성된다.
도시되지는 않았지만, 상기 트렌치(100)의 상단을 덮는 제 4 층간 절연막을 형성하여 상기 트렌치(100) 내부를 밀봉시킨다. 이때, 상기 트렌치(100) 내부의 공극은 대기중의 질소 또는 아르곤과 비 반응성 가스로 충만될 수 있으며, 상기 플립 전극(50)의 굴절 속도를 증가시기 위해 진공 상태를 갖도록 설정되어 있어도 무방하다. 또한, 상기 제 4 층간 절연막이 형성된 상기 기판(10)의 상단에 또 다른 비트 라인(20), 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 순차적으로 형성하여 다층 구조를 갖는 메모리 소자를 제작할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 메모리 소자의 제조방법은 기판(10) 상에 일방향으로 형성된 비트 라인(20)의 상부에서 교차되는 방향으로 형성된 트렌치(100)를 이용하여 복수개의 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 대칭적으로 형성할 수 있기 때문에 소자의 집적도를 향상시킬 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 메모리 소자를 나타내는 사시도이고, 도 7은 도 6의 Ⅱ∼Ⅱ' 선상을 취하여 나타낸 단면도이다. 여기서, 본 발명의 제 2 실시예에서 설명되는 각 요부의 명칭은 제 1 실시예에서 설명되는 명칭과 동일할 경우, 상기 제 1 실시예에서와 동일한 번호를 갖고 설명된다.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 메모리 소자는, 소정의 평탄면을 갖는 기판(10)과, 상기 기판(10) 상에서 일방향으로 형성된 비트 라인(20)과, 상기 비트 라인(20)의 상부에서 상기 비트 라인(20)과 절연되어 교차되며 소정 간격의 공극을 갖고 서로 평행하게 형성된 기록 워드 라인(30)(예를 들어, 제 1 워드 라인) 및 독출 워드 라인(40)(예를 들어, 제 2 워드 라인)과, 상기 기록 워드 라인(30)에 인접하는 상기 비트 라인(20)에 일측이 연결되고, 상기 기록 워드 라인(30)의 측면을 우회하여 상기 기록 워드 라인(30) 및 상기 독출 워드 라인(40) 사이의 상기 공극으로 삽입되는 타측이 상기 기록 워드 라인(30) 및 상기 독출 워드 라인(40)사이에서 유도되는 전기장에 의해 상부 또는 하부로 굴곡되도록 형성된 플립 전극(50)과, 상기 기록 워드 라인(30) 상에서 상기 기록 워드 라인(30)과 상기 플립 전극(50)에 절연되도록 형성되며 상기 기록 워드 라인(30) 방향으로 굴절되는 상기 플립 전극(50)을 정전기적으로 고정시킬 수 있도록 상기 기록 워드 라인(30) 또는 외부에서 인가되는 소정의 전하를 트랩핑시킬 수 있는 트랩 사이트(80)를 포함하여 구성된다.
여기서, 상기 기판(10)은 상기 비트 라인(20)이 일방향으로 형성될 수 있도록 평탄면을 제공한다. 예컨대, 상기 기판(10)은 외력에 의해 구부러지는 가요성이 우수한 절연 기판 또는 반도체 기판을 포함하여 이루어진다.
상기 비트 라인(20)은 상기 기판(10) 상에서 소정의 두께를 갖고 일방향으로 형성되며, 전기 전도도가 우수한 재질로 형성되어 있다. 예컨대, 도전성이 우수한 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질과, 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질로 이루어질 수 있다. 도시되지는 않았지만, 상기 도전성 금속 재질, 또는 상기 폴리 실리콘 재질을 포함하여 이루어지는 상기 비트 라인(20)을 패터닝하기 위해 사용되는 제 1 하드 마스크막이 상기 기록 워드 라인(30)과 상기 비트 라인(20)사이에서 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖도록 형성되어 있다.
상기 기록 워드 라인(30)은 상기 기판(10) 상부에서 상기 비트 라인(20)과 교차되면서 상기 비트 라인(20)으로부터 절연되도록 형성되어 있다. 마찬가지로, 상기 기록 워드 라인(30)은 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어진다. 이때, 상기 기록 워드 라인(30)과 상기 비트 라인(20)은 서로간에 간섭을 줄이기 위해 소정 두께의 제 1 층간 절연막(22)을 사이에 두고 서로 절연되어 있다. 상기 제 1 층간 절연막(22)은 상기 기록 워드 라인(30)과 동일한 방향을 갖도록 형성되어 있다. 왜냐하면, 상기 기록 워드 라인(30) 상부에서 형성되는 상기 플립 전극(50)이 상기 비트 라인(20)과 서로 접촉되도록 하기 위해서는 상기 플립 전극(50)의 형성 시 상기 기록 워드 라인(30)의 측면에서 상기 비트 라인(20)이 노출되어야 하기 때문이다. 또한, 상기 제 1 층간 절연막(22)은 상기 비트 라인(20)의 상부에서 복수개의 기록 워드 라인(30), 복수개의 플립 전극(50), 및 복수개의 워드 라인을 대칭적으로 분리시키는 트렌치(100)의 형성 시 식각 정지막으로서 사용될 수 있다. 예컨대, 상기 제 1 층간 절연막(22)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함하여 이루어진다. 따라서, 상기 기록 워드 라인(30)은 상기 기판(10) 상에 일방향으로 형성된 비트 라인(20) 상에서 상기 제 1 층간 절연막(22)에 의해 절연되고, 상기 비트 라인(20)과 교차되도록 형성되어 있다. 또한, 상기 기록 워드 라인(30)은 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22) 상에서 형성되는 트렌치(100)에 의해 복수개가 서로 평행하게 분리되도록 형성되어 있다.
상기 트랩 사이트(80)는 상기 기록 워드 라인(30) 상에 적층되어 서로 동일 또는 유사한 방향으로 형성되고, 상기 기록 워드 라인(30)과 동일 또는 유사한 선폭을 갖도록 형성되어 있다. 예컨대, 상기 트랩 사이트(80)는 상기 제 1 층간 절연막(22) 상에 형성되는 트렌치(100)에 의해 상기 기록 워드 라인(30)과 마찬가지로 복수개가 서로 평행하게 분리되도록 형성되어 있다. 또한, 상기 트랩 사이트(80)는 상기 기록 워드 라인(30)을 통해 인가되는 전하를 소정 박막의 내부로 터널링시켜 트랩되도록 하고, 외부에서 공급되는 전하가 없을 경우에도 트랩된 전하를 항시 구속(속박)시킬 수 있도록 형성된다. 예컨대, 상기 트랩 사이트(80)는 상기 기록 워드 라인(30) 상에 형성된 제 1 실리콘 산화막(82), 실리콘 질화막(84), 및 제 2 실리콘 산화막(86)이 적층된 'ONO(Oxide-Nitride-Oxide)'구조를 갖는 박막을 포함하여 이루어진다. 또한, 상기 트랩 사이트(80)는 제 1 실리콘 산화막(82), 폴리 실리콘막, 및 제 2 실리콘 산화막(86)이 적층된 구조의 박막을 더 포함하여 이루어진다. 상기 폴리 실리콘막은 도전성 불순물로 도핑되어 도전성을 갖는다. 이때, 상기 제 1 실리콘 산화막(82)과 상기 제 2 실리콘 산화막(86)은 상기 기록 워드 라인(30)과 상기 플립 전극(50) 사이에서 상기 실리콘 질화막 또는 상기 폴리 실리콘막을 전기적으로 절연시키는 절연막이다. 특히, 상기 제 1 실리콘 산화막(82)은 상기 실리콘 질화막 또는 상기 폴리 실리콘막과, 상기 기록 워드 라인(30)사이에서 인가되는 전기장의 방향과 크기에 따라 선택적으로 전하를 터널링시키도록 형성된 터널 절연막이다.
예컨대, 상기 실리콘 질화막, 또는 상기 폴리 실리콘막은 상기 제 1 실리콘 산화막(82) 및 상기 제 2 실리콘 산화막(86)에 의해 전기적으로 분리된 상태를 갖고 특정 전압 이상의 조건에서 상기 1 실리콘 산화막을 통해 전하를 유출입시키도록 형성된 플로팅 전극으로 칭하여 질 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 기록 워드 라인(30)을 통해 인가되는 전하를 터널링시켜 트랩하고, 상기 기록 워드 라인(30)에서 인가되는 전하가 제거되어도 트랩된 전하를 구속(속박)시키는 트랩 사이트(80)를 구비하여 상기 기록 워드 라인(30)에 대응되는 상기 트랩 사이트(80) 상부에 형성된 상기 플립 전극(50)의 굴절 방향을 전기적으로 유지시키도록 할 수 있기 때문에 비 휘발성 메모리 설계가 가능하다.
도시되지는 않았지만, 본 발명의 제 2 실시예에 따른 메모리 소자는 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80) 상에 적층되어 상기 플립 전극(50)이 상기 기록 워드 라인(30) 상부에서 소정 거리로 이격되고, 상기 트렌치(100)를 통해 상기 트랩 사이트(80)와 상기 플립 전극(50)간에 상기 공극이 형성되도록 제거되는 제 1 희생막(60)을 포함하여 이루어진다. 여기서, 상기 제 1 희생막(60)은 상기 트랩 사이트(80) 상에서 소정의 두께를 갖도록 형성되며 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)와 서로 동일 또는 유사한 선폭을 갖도록 형성된다. 상기 제 1 희생막(60)은 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)의 방향으로 상기 제 1 층간 절연막(22)을 개방시키는 트렌치(100)를 통해 유입되고 식각 선택비가 우수한 식각 용액 또는 반응 가스에 의해 제거된다. 예컨대, 상기 제 1 희생막(60)은 폴리 실리콘 재질로 이루어진다. 따라서, 상기 제 1 희생막(60) 의 두께는 상기 플립 전극(50)이 상기 기록 워드 라인(30)으로 굴곡되는 거리를 정의한다.
또한, 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 상기 트랩 사이트(80) 및 상기 제 1 희생막(60)으로 이루어지는 스택(stack)의 측면과 상기 플립 전극(50)사이에 스페이서(24)가 형성되어 있다. 여기서, 상기 스페이서(24)는 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)의 측벽으로부터 상기 플립 전극(50)을 소정의 거리로 이격시킬 수 있도록 형성되어 있다. 상기 스페이서(24)는 상기 플립 전극(50)과 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)사이에 형성되는 공극의 상단 가장자리, 또는 상기 제 1 희생막(60)의 상단 가장자리에 대응되는 높이를 갖고 상기 스택의 측면을 둘러싸도록 형성된다. 예컨대, 상기 스페이서(24)는 실리콘 질화막과 같은 절연막 재질로 이루어진다. 또한, 상기 스페이서(24)는 상기 제 1 희생막(60)과 마찬가지로 폴리 실리콘 재질로 이루어질 경우, 상기 제 1 희생막(60)과 동일 또는 유사한 식각 선택비를 갖는 식각 용액 또는 반응 가스에 의해 상기 제 1 희생막(60)과 함께 제거되어 상기 스택의 측벽과 상기 플립 전극(50)사이에서 상기 공극으로 형성되어도 무방하다.
상기 플립 전극(50)은 상기 스택에 인접하는 상기 비트 라인(20)에 전기적으로 연결되어 있으며, 상기 스택의 측면을 따라 상기 스택의 상부로 연장되도록 형성되어 있다. 또한, 상기 플립 전극(50)은 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고 상기 비트 라인(20) 방향으로 형성되며, 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 트랩 사이 트(80)의 상부를 우회하도록 형성되어 있다. 이때, 복수개의 상기 기록 워드 라인(30)을 대칭적으로 분리시키는 트렌치(100)를 중심으로 양측에서 복수개의 상기 플립 전극(50)이 대칭적으로 분리되어 있다. 상기 플립 전극(50)은 상기 기록 워드 라인(30)과 상기 독출 워드 라인(40) 사이에 형성된 공극 내에서 유도되는 전기장에 의해 상하 방향으로 자유로이 이동될 수 있도록 소정의 탄성을 갖는 도전체로 이루어진다. 예컨대, 상기 플립 전극(50)은 티타늄, 티타늄 질화막, 또는 탄소 나노튜브 재질로 이루어진다. 이때, 상기 탄소 나노튜브는, 탄소원자 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있고, 상기 관의 지름이 수～수십 나노미터에 불과하여 탄소 나노튜브라고 일컬어진다. 또한, 상기 탄소 나노튜브는, 전기 전도도가 구리와 비슷하고, 열전도율은 자연계에서 가장 뛰어난 다이아몬드와 같으며, 강도는 철강보다 100배나 뛰어나고, 탄소섬유가 1％만 변형시켜도 끊어지는 반면 탄소 나노튜브는 15％가 변형되어도 견딜 수 있는 높은 복원력을 갖는다.
이때, 상기 플립 전극(50)은 상기 기록 워드 라인(30) 상부에서 상하로 굴절되며, 상기 기록 워드 라인(30)의 측면에 형성된 상기 스페이서(24)에 의해 내측면이 고정되어 있다. 또한, 상기 스페이서(24)에 대응되는 상기 플립 전극(50)의 외측면에 제 2 층간 절연막(26)이 형성되어 있다. 따라서, 상기 플립 전극(50)은 상기 기록 워드 라인(30)의 측면에서 상기 스페이서(24)와 상기 제 2 층간 절연막(26)에 의해 고정되어 있고, 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)와, 상기 독출 워드 라인(40) 사이의 공극 내에서 상하로 굴곡될 수 있다.
상기 플립 전극(50)은 상기 스페이서(24)가 존재하지 않고 상기 스택의 측벽 에서 공극이 형성되어 있을 경우, 상기 플립 전극(50)의 외측에서 상기 제 2 층간 절연막(26)에 의해 고정될 수 있다. 여기서, 상기 제 2 층간 절연막(26)은 상기 플립 전극(50)과 동일 또는 유사한 높이를 갖도록 형성된다. 도시되지는 않았지만, 상기 플립 전극(50)을 패터닝 하기 위해 상기 플립 전극(50) 상에 형성되는 제 2 하드 마스크막과 동일 또는 유사한 높이를 갖도록 형성될 수도 있다. 예컨대, 상기 제 2 층간 절연막(26)은 실리콘 산화막 재질로 이루어진다. 이때, 상기 제 2 층간 절연막(26)은 후속의 제 2 희생막(70), 및 독출 워드 라인(40)이 패터닝될 수 있도록 상기 플립 전극(50) 또는 상기 플립 전극(50) 상의 상기 제 2 하드 마스크막과 함께 평탄면을 갖도록 형성된다.
도시되지는 않았지만, 본 발명의 제 2 실시예에 따른 메모리 소자는 상기 플립 전극(50) 상에서 상기 독출 워드 라인(40)을 소정의 거리로 이격시키기 위해 상기 플립 전극(50) 상에 형성되고, 상기 트렌치(100)에 의해 노출되는 측벽으로 상기 플립 전극(50)과 상기 독출 워드 라인(40)간에 공극이 형성되도록 제거되는 제 2 희생막(70)을 더 포함하여 이루어진다. 여기서, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 상기 트렌치(100) 내부로 유입되는 식각 용액 또는 반응 가스에 의해 등방성 식각되어 제거될 수 있다. 예컨대, 상기 제 2 희생막(70)은 상기 플립 전극(50)이 상기 독출 워드 라인(40)의 방향으로 굴절되는 거리를 정의하고, 상기 제 1 희생막(60)과 마찬가지로 폴리 실리콘 재질로 이루어진다.
또한, 상기 독출 워드 라인(40)은 상기 제 2 희생막(70) 상에 적층되어 상기 제 2 희생막(70)과 동일 또는 유사한 선폭을 갖도록 형성되어 있다. 예컨대, 상기 독출 워드 라인(40)은 도전성이 우수한 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질로 이루어진다. 이때, 상기 독출 워드 라인(40)은 상기 플립 전극(50) 상부에서 소정의 공극을 갖도록 형성되어 있다. 따라서, 상기 플립 전극(50) 상의 상기 제 2 희생막(70)이 제거되어 공극이 생성되면 상기 플립 전극(50) 상부에서 상기 독출 워드 라인(40)가 부양되도록 하기 위해 상기 제 2 층간 절연막(26) 상에서 상기 독출 워드 라인(40)의 측면을 지지하는 제 3 층간 절연막(28)이 형성되어 있다. 여기서, 상기 제 3 층간 절연막(28)은 상기 트렌치(100)의 형성 시 마스크막으로서 복수개의 독출 워드 라인(40), 복수개의 플립 전극(50) , 및 복수개의 기록 워드 라인(30)이 상기 트렌치(100)를 중심으로 서로 대칭적으로 형성되도록 할 수 있다. 이때, 상기 제 3 층간 절연막(28)은 상기 독출 워드 라인(40) 상의 제 3 하드 마스크막(42)이 개구될 수 있도록 평탄하게 형성된다. 또한, 상기 제 3 층간 절연막(28)은 상기 독출 워드 라인(40) 상에 형성된 제 3 하드 마스크막(42)에 대응되는 상부를 개구시키는 포토레지스트 패턴이 형성될 수 있도록 평탄화되어 있다.
상기 트렌치(100)는 상기 독출 워드 라인(40), 상기 플립 전극(50), 상기 트랩 사이트(80), 및 상기 기록 워드 라인(30)을 분리시켜 복수개의 독출 워드 라인(40), 플립 전극(50), 트랩 사이트(80), 및 기록 워드 라인(30)이 각각 대칭적으로 형성되도록 할 수 있다. 예컨대, 상기 트렌치(100)는 상기 기록 워드 라인(30), 상기 트랩 사이트(80), 및 상기 독출 워드 라인(40)과 동일 또는 유사한 방향을 갖도록 형성되며, 상기 플립 전극(50), 및 비트 라인(20)에 수직으로 교차되면서 상 기 플립 전극(50)을 대칭적으로 분리시키도록 형성되어 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 소정의 공극을 갖는 독출 워드 라인(40)와, 트랩 사이트(80) 및 기록 워드 라인(30)을 길이 방향의 양측으로 분리시키고, 상기 기록 워드 라인(30) 하부의 비트 라인(20)과 전기적으로 연결되는 플립 전극(50)을 분리시키도록 형성된 트렌치(100)를 구비하여 상기 트렌치(100)를 중심으로 대칭적인 구조를 갖는 복수개의 라인들간 거리를 줄일 수 있기 때문에 단위 소자의 집적도를 높일 수 있다.
한편, 상기 기록 워드 라인(30)과 상기 독출 워드 라인(40)은 각각 외부에서 인가되는 전하에 의해 전기장을 유도하기 위한 하부 전극 및 상부 전극으로 대신하여 사용될 수도 있다. 상술한 바와 같이, 상기 트랩 사이트(80)는 상기 기록 워드 라인(30)을 통해 인가되는 전하를 터널링시켜 트랩시키고, 상기 기록 워드 라인(30)에서 상기 전하가 제거되더라도 상기 전하를 트랩된 상태를 유지시키도록 형성되어 있다. 따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는, 상기 트랩 사이트(80)와 상기 독출 워드 라인(40)사이의 공극 내에 형성된 플립 전극(50)이 상기 트랩 사이트(80) 또는 상기 독출 워드 라인(40)을 향해 굴절되는 방향에 대응되는 정보를 기록 및 독출토록 할 수 있다
여기서, 상기 플립 전극(50)의 굴절 방향에 대응되는 정보의 기록과 독출을 순차적으로 알아보기로 하자. 이때, 상기 플립 전극(50), 상기 비트 라인(20), 상기 기록 워드 라인(30), 상기 트랩 사이트(80), 및 상기 독출 워드 라인(40)을 통해 인가되는 전하에 따라 유도되는 전기장에 의해 변화되는 상기 플립 전극(50)의 굴절 방향을 살펴본 후, 상기 비트 라인(20), 상기 기록 워드 라인(30), 및 상기 독출 워드 라인(40)에 인가되어야 할 구체적인 전압 관계에 대하여 알아보기로 한다.
먼저, 상기 기록 워드 라인(30)에 소정의 크기의 전압을 갖는 전하가 인가되면 상기 제 1 실리콘 산화막(82)을 통해 상기 전하가 터널링되어 상기 실리콘 질화막(84) 또는 폴리 실리콘막에 트랩될 수 있다. 또한, 상기 트랩 사이트(80) 상부의 상기 플립 전극(50)에 상기 트랩 사이트(80)에서 트랩된 전하와 반대되는 극성을 갖는 전하가 공급될 경우, 상기 플립 전극(50)은 상기 트랩 사이트(80)의 방향으로 이동된다. 반면, 상기 트랩 사이트(80) 상부의 상기 플립 전극(50)에 상기 트랩 사이트(80)에서 트랩된 전하와 동일한 극성을 갖는 전하가 공급될 경우, 상기 플립 전극(50)은 상기 트랩 사이트(80) 상부의 독출 워드 라인(40)으로 이동된다. 여기서, 상기 플립 전극(50)의 이동방향은 수식 1의 쿨롱의 힘(F)으로 나타내어질 수 있다.
쿨롱의 힘에 의하면, 상기 플립 전극(50)에 인가되는 전하와, 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)에 인가되는 전하가 동일한 극성일 경우, 상기 플립 전극(50)은 상기 기록 워드 라인(30) 및 트랩 사이트(80)와 서로 척력(repulsive force)이 작용하여 서로 멀어질 수 있다. 이때, 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)에 대응되는 상기 플립 전극(50)의 상측에 형성된 상기 독출 워드 라인(40)에서 상기 플립 전극(50)에 인가되는 전하와 반대되는 극성을 갖는 전하가 인가되어 상기 플립 전극(50)이 상기 독출 워드 라인(40)의 방향 으로 이동되도록 하여도 무방하다.
반면, 상기 플립 전극(50)에 인가되는 전하와 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)에 인가되는 전하와 서로 반대되는 극성일 경우, 상기 플립 전극(50)은 상기 기록 워드 라인(30) 및 트랩 사이트(80)와 서로 인력(attractive force)이 작용하여 서로 가까워질 수 있다. 따라서, 상기 트랩 사이트(80)와 상기 플립 전극(50)에 서로 다른 극성을 갖는 전하가 인가되면 상기 플립 전극(50)이 상기 트랩 사이트(80)의 방향으로 굴곡될 수 있다. 이때, 상기 독출 워드 라인(40)에는 상기 플립 전극(50)에서 공급되는 전하와 동일한 극성의 전하가 공급되어 상기 플립 전극(50)이 상기 트랩 사이트(80)의 방향으로 이동되도록 하여도 무방하다.
또한, 상기 플립 전극(50)이 상기 트랩 사이트(80)의 방향으로 굴곡되어 상기 트랩 사이트(80)에 접촉되거나 근접하게 될 경우, 상기 트랩 사이트(80)와 상기 플립 전극(50)사이의 거리가 가까워지기 때문에 인력으로서 작용되는 쿨롱의 힘이 더욱 커진다. 이때, 상기 쿨롱의 힘은 상기 트랩 사이트(80)와 상기 플립 전극(50)사이 거리의 제곱에 반비례하여 증가된다. 이때, 상기 트랩 사이트(80) 하부의 기록 워드 라인(30)에 전하가 인가되지 않더라도 상기 트랩 사이트(80)에 트랩된 전하에 의해 상기 플립 전극(50)이 굴곡된 채로 존재한다. 왜냐하면, 쿨롱의 힘으로 대표되는 정전기력은 일반적인 탄성력 또는 복원력에 비해 수만배 이상 강하게 작용하기 때문에 상기 트랩 사이트(80)와 플립 전극(50)의 정전기적인 결합이 상기 탄성력 또는 복원력에 의해 쉽게 끊어지지 않는다. 실제로, 마이크로 이하의 나노급 초미세 소자의 구현에 있어서 쿨롱의 힘은 거리 제곱의 역수에 비례하는 크기를 갖지만, 탄성력 또는 복원력은 단순 거리에 비례하는 크기를 갖는다. 따라서, 초미세 구조를 갖는 상기 플립 전극(50)은 복원력이 무시된 쿨롱의 힘에 의해 상기 트랩 사이트(80)의 방향으로 이동되거나, 상기 독출 워드 라인(40)의 방향으로 이동되는 것으로 표현될 수 있다. 또한, 상기 기록 워드 라인(30)과 상기 플립 전극(50)에 공급되는 전하가 존재하지 않더라도 상기 트랩 사이트(80)에 트랩된 전하에서 기인되는 전기장에 의해 상기 플립 전극(50)에 상기 트랩 사이트(80)의 전하와 반대되는 전하가 유도되어 상기 트랩 사이트(80)와 상기 플립 전극(50)이 근접한 상태가 유지될 수 있다. 나아가, 상기 플립 전극(50) 단독으로 일정 크기 이하의 전류가 계속 공급되더라도 상기 트랩 사이트(80)의 전하에서 기인되는 전기장에 속박되어 상기 플립 전극(50)이 트랩 사이트(80)에 근접한 상태가 지속적으로 유지될 수도 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 상기 트랩 사이트(80)에 근접 또는 접촉되는 상기 플립 전극(50)의 위치와, 상기 트랩 사이트(80)에서 분리되어 이격되는 상기 플립 전극(50)의 위치를 각각 구분하여 상기 독출 워드 라인(40)으로부터 1비트(bit)에 해당되는 정보를 출력토록 할 수 있다. 예컨대, 상기 트랩 사이트(80)에 근접 또는 접촉되는 상기 플립 전극(50)과 상기 독출 워드 라인(40)간에 유도되는 전기장의 크기에 비례하는 제 1 전위(제 1 전압)와, 상기 트랩 사이트(80)에서 분리되어 이격하는 플립 전극(50)과 상기 독출 워드 라인(40)간에 유도되는 전기장의 크기에 비례하는 제 2 전위(제 2 전압)에 대응되는 정보가 출력될 수 있다. 상기 제 1 전위는 상기 제 2 전위에 비해 작은 값을 갖는다. 이 때, 상기 트랩 사이트(80)로부터 이격된 상기 플립 전극(50)에서 소정의 정보를 독출하고자 할 경우, 상기 플립 전극(50)과 상기 독출 워드 라인(40) 사이에 정전기적인 인력이 작용하여 상기 플립 전극(50)이 상기 독출 워드 라인(40) 방향으로 이동될 수도 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 기록 워드 라인(30)으로 인가되는 전하를 터널링시켜 트랩되도록하고, 트랩된 상기 전하를 이용하여 플립 전극(50)의 굴곡된 상태를 지속시키는 트랩 사이트(80)를 구비하여 소정의 정보를 저장하기 위해 인가되어야 할 대기 전력의 소모를 줄이고, 상기 기록 워드 라인(30)을 통해 공급되는 전하가 없이도 소정의 정보가 손실되지 않도록 할 수 있기 때문에 비 휘발성 메모리 소자의 구현이 가능하다.
도 8은 본 발명의 제 2 실시예에 따른 메모리 소자의 비트 라인(20) 및 기록 워드 라인(30)을 통해 인가되는 전압과 플립 전극(50)의 굴절 거리간의 관계를 나타낸 그래프로서, 상기 비트 라인(20)과 상기 기록 워드 라인(30)간에 양의 값을 갖는 ‘Vpull-in ’의 전압이 인가되면 상기 플립 전극(50)과 상기 트랩 사이트(80)가 근접하게 되어 ‘0’에 대응되는 정보가 기록되고, 상기 비트 라인(20)과 상기 기록 워드 라인(30)간에 음의 값을 갖는‘Vpull-out'의 전압이 인가되면 상기 플립 전극(50)과 상기 트랩 사이트(80)가 서로 멀어져 ‘1’에 대응되는 정보가 기록될 수 있다.
여기서, 가로축은 전압의 크기를 나타내고, 세로축은 상기 트랩 사이트(80) 의 표면으로부터 독출 워드 라인(40)까지 플립 전극(50)이 이동된 거리(Tgap)를 나타낸다. 따라서, 상기 비트 라인(20)에 연결되는 플립 전극(50)과 기록 워드 라인(30)에 양의 값을 갖는 'Vpull-in'의 전압이 인가되거나, 음의 값을 갖는 'Vpull-out'의 전압이 인가되면 상기 플립 전극(50)이 상기 기록 워드 라인(30) 상의 트랩 사이트(80)에 접촉되거나 이격되어 '0' 또는 '1'의 값을 갖는 1비트(bit)에 대응되는 디지털 정보가 기록될 수 있다.
이때, 상기 'Vpull-in'의 전압과 상기 'Vpull-out'의 전압은 다음 수식 2에 의해 결정될 수 있다.
(수식 2)
V = VB/L - VWWL
여기서, 상기 'V'는 'Vpull-in'의 전압 또는 'Vpull-out'의 전압을 나타내며, 'VB/L'은 상기 비트 라인(20)에 인가되는 전압이고, 'VWWL'은 상기 기록 워드 라인(30)에 인가되는 전압이다. 이때, 상기 'Vpull-in'의 전압은 양의 값을 갖고, 상기 'Vpull-out'의 전압은 음의 값을 갖는다. 예컨대, 상기 'Vpull-in'의 전압과 'Vpull-out'의 전압 절대값이 서로 동일 또는 유사하면, '0'의 값에 대응되는 정보를 기록하고자 할 경우, 1/2'Vpull-in'의 전압을 상기 비트 라인(20)에 인가하고, 1/2'Vpull-out'의 전압을 기록 워드 라인(30)에 인가하여 플립 전극(50)과 트랩 사이트(80)를 접촉시킬 수 있다.
또한, '1’에 대응되는 정보를 기록하고자 할 경우, 1/2'Vpull-out'의 전압을 비트 라인(20)에 인가하고 1/2'Vpull-in'의 전압을 인가하여 상기 플립 전극(50)과 상기 트랩 사이트(80)를 이격토록 할 수 있다. 도시되지는 않았지만, 상기 'Vpull-in'의 전압 또는 'Vpull-out'의 전압이 인가되지 않는 비트 라인(20), 기록 워드 라인(30), 독출 워드 라인(40)은 접지된 상태를 갖도록 설정될 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 비트 라인(20) 및 기록 워드 라인(30)에 소정 크기의 전압을 인가하여 상기 비트 라인(20)과 연결되는 플립 전극(50)이 상기 기록 워드 라인(30) 상부의 플립 전극(50)에 접촉되거나 이격되도록 하여 '0' 또는 '1'의 1 비트(bit)에 대응되는 정보를 기록 및 독출토록 할 수 있다.
이때, 상기 플립 전극(50)은 상기 트렌치(100)를 중심으로 분리되어 있으며, 상기 트랩 사이트(80)에 접촉된 상태를 갖거나 분리된 상태를 가질 경우, 외력에 의해 쉽게 변형되지 않도록 구성되어 있다. 예컨대, 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 접촉된 상태에서 상기 기판(10)이 상하로 구부러지더라도 상기 플립 전극(50)은 상기 트렌치(100)를 중심으로 좌우로 슬라이딩될 뿐 상기 기록 워드 라인(30)에 접촉된 상태가 유지될 수 있다. 또한, 상기 플립 전극(50)이 상기 기록 워드 라인(30)으로부터 분리되어 있을 경우도 마찬가지로 상기 트렌치(100)를 중심으로 좌우로 멀어지거나 가까워질 뿐 상기 플립 전극(50)과 상기 기록 워드 라인(30)이 분리된 상태를 그대로 유지할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자는 복수개의 기록 워드 라인(30)상에서 접촉되거나 분리된 상태를 갖도록 트렌치(100)를 중심으로 분리된 복수개의 플립 전극(50)을 구비하여 기판(10)이 구부려지더라도 상기 플립 전극(50)이 상기 기록 워드 라인(30)에 접촉되거나 분리된 상태를 지속적으로 유지시킬 수 있어 공간적인 제약을 줄이고 외부로부터 주어지는 충격에 의한 손상을 최소화할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 9a 내지 도 10j는 도 6 내지 도 7의 메모리 소자의 제조방법을 설명하기 위해 나타낸 공정 사시도 및 공정 단면도들이다. 여기서, 도 10a 내지 도 10j의 공정 단면도들은 도 9a 내지 도 9i의 공정 사시도에서 절취되어 순차적으로 나타내어진 것이다.
도 9a 및 도 10a에 도시된 바와 같이, 먼저, 수평 상태의 기판(10) 상에 소정 두께를 갖는 비트 라인(20)을 형성한다. 여기서, 상기 비트 라인(20)은 상기 기판(10)상에서 복수개가 일방향으로 평행하게 형성된다. 예컨대, 상기 비트 라인(20)은 물리기상증착방법, 화학기상증착방법으로 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막, 또는 도전성 불순물이 도핑된 폴리 실리콘막을 포함하여 이루어진다. 도시되지는 않았지만, 상기 비트 라인(20)은 상기 기판(10)의 전면에 소정 두께를 갖도록 형성되는 상기 도전성 금속층, 또는 폴리 실리콘막 상에서 소 정의 선폭을 갖도록 차폐시키는 포토레지스트 패턴 또는 제 1 하드 마스크막을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성될 수 있다. 예컨대, 상기 도전성 금속막 또는 폴리 실리콘막의 상기 건식식각방법에 사용되는 반응 가스는 황산 및 질산이 혼합된 강산 가스를 포함하여 이루어진다. 또한, 상기 비트 라인(20)은 약 500Å정도의 두께와, 약 30Å 내지 약 500Å정도의 선폭을 갖도록 형성된다.
도 9b 및 10b에 도시된 바와 같이, 상기 비트 라인(20)이 교차되는 방향으로 소정의 선폭을 갖는 제 1 층간 절연막(22)과, 기록 워드 라인(30), 트랩 사이트(80), 및 제 1 희생막(60)을 형성한다. 여기서, 상기 제 1 층간 절연막(22)은, 기록 워드 라인(30), 트랩 사이트(80), 및 제 1 희생막(60)은 각각 소정의 두께를 갖고 적층되어 형성되고, 상기 제 1 희생막(60) 상에 형성되는 하나의 포토레지스트 패턴을 식각 마스크막으로 이용하는 건식식각방법에 의해 비등방적으로 식각되어 형성되는 스택이다. 예컨대, 상기 제 1 층간 절연막(22)은 화학기상증착방법으로 약 200Å 내지 약 850Å 정도의 두께를 갖도록 형성된 실리콘 산화막 또는 실리콘 질화막을 포함하여 이루어진다. 이때, 상기 제 1 층간 절연막(22)은 후속에서 상기 기록 워드 라인(30)을 길이 방향으로 분리시키는 트렌치(100)의 형성공정에서 식각 정지막으로서의 기능을 수행할 수도 있다. 또한, 상기 기록 워드 라인(30)은 도전성이 우수한 물리기상증착방법 또는 화학기상증착방법으로 약 500Å정도의 두께를 갖도록 형성된 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속막을 포함하여 이루어 진다. 상기 트랩 사이트(80)는 급속 열처리방법, 원자층증착방법 또는 화학기상증착방법 으로 각각 약 30Å 내지 약 200Å정도의 두께를 갖고 적층되는 제 1 실리콘 산화막(82), 실리콘 질화막(84), 제 2 실리콘 산화막(86)의 'ONO' 구조, 또는 제 1 실리콘 산화막(82), 폴리 실리콘막, 제 2 실리콘 산화막(86)의 구조를 갖도록 형성된다. 그리고, 상기 제 1 희생막(60)은 원자층증착방법 또는 화학기상증착방법으로 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된 폴리 실리콘막을 포함하여 이루어진다. 상기 제 1 희생막(60), 상기 트랩 사이트(80), 상기 기록 워드 라인(30), 및 상기 제 1 층간 절연막(22)은 약 30Å 내지 약 1000Å정도의 선폭을 갖도록 형성되며, 상기 제 1 희생막(60), 상기 트랩 사이트(80), 상기 기록 워드 라인(30), 및 상기 제 1 층간 절연막(22)을 패터닝 하기 위해 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스로 이루어질 수 있다.
도 9c 및 도 10c에 도시된 바와 같이, 상기 제 1 층간 절연막(22), 기록 워드 라인(30), 트랩 사이트(80) 및 제 1 희생막(60)을 포함하여 이루어지는 스택의 측벽에 스페이서(24)를 형성한다. 여기서, 상기 스페이서(24)는 상기 기판(10) 상에서 소정의 단차를 갖도록 형성된 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 상기 트랩 사이트(80) 및 상기 제 1 희생막(60)으로 이루어지는 스택의 측벽에 선택적으로 형성되어 후속에서 형성되는 플립 전극(50)이 상기 기록 워드 라인(30)과 절연되도록 할 수 있다. 예컨대, 상기 스페이서(24)는 화학기상증착방법 으로 형성된 실리콘 질화막 또는 폴리 실리콘막으로 이루어진다. 이때, 상기 스페이서(24)는 상기 스택을 포함하는 기판(10)의 전면에 균일한 두께를 갖는 실리콘 질화막 또는 폴리 실리콘막이 형성되고, 수직 식각특성이 우수한 건식식각방법으로 상기 실리콘 질화막을 비등방성 식각하여 상기 스택의 측벽에서 자기정렬(self align)되도록 형성되어질 수 있다. 여기서, 상기 스페이서(24)가 상기 실리콘 질화막으로 이루어질 경우, 상기 기록 워드 라인(30) 및 상기 트랩 사이트(80)의 측벽과 후속에서 플립 전극(50)이 일정 거리를 유지토록 할 수 있다. 반면, 상기 스페이서(24)가 폴리 실리콘막을 이루어질 경우, 후속에서 제 1 희생막(60)과 함께 제거되어 공극이 형성되도록 할 수 있다. 이때, 상기 스페이서(24)가 상기 폴리 실리콘막으로 이루어질 경우, 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 트랩 사이트(80)의 형성공정 이후, 상기 제 1 희생막(60)과 동일한 공정으로 형성될 수도 있다. 예컨대, 상기 스페이서(24)는 상기 비트 라인(20) 상에서 상기 비트 라인(20)과 교차되는 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 트랩 사이트(80)를 형성하고, 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 트랩 사이트(80)가 형성된 상기 기판(10)의 전면에 폴리 실리콘막을 형성하고, 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 트랩 사이트(80)의 상부에서 형성되는 상기 폴리 실리콘막으로 이루어지는 상기 제 1 희생막(60)과 연결되면서 상기 제 1 층간 절연막(22), 상기 기록 워드 라인(30), 및 상기 트랩 사이트(80)의 측벽을 둘러싸도록 상기 폴리 실리콘막을 패터닝하여 형성할 수 있다.
도시되지는 않았지만, 상기 비트 라인(20)의 형성 시 상기 비트 라인(20) 상에서 형성된 제 1 하드 마스크막은 상기 스페이서(24)의 형성 시 건식식각방법에 사용되는 반응가스에 의해 제거될 수도 있다. 따라서, 상기 비트 라인(20)은 상기 스페이서(24)의 형성 시 노출될 수 있다.
도 9d 및 도 10d에 도시된 바와 같이, 상기 제 1 희생막(60), 기록 워드 라인(30), 및, 제 1 층간 절연막(22)을 포함하여 이루어지는 스택의 상부를 가로지르며, 상기 스택 측면의 스페이서(24)에 인접하는 비트 라인(20)에 전기적으로 연결되는 플립 전극(50)을 형성한다. 여기서, 상기 플립 전극(50)은 상기 스택의 하부에 형성된 상기 비트 라인(20)에 대응하여 상기 스택을 중심에 두고 상기 스택의 상부로 우회하여 상기 스택의 양측에 형성된 상기 비트 라인(20)에 전기적으로 연결되도록 형성된다. 이때, 상기 플립 전극(50)은 상기 비트 라인(20)과 동일 또는 유사한 선폭을 갖고, 상기 스택의 양측 상기 스페이서(24) 외곽에서 상기 비트 라인(20) 상에 적층되도록 형성된다. 예컨대, 상기 플립 전극(50)은 상기 스택 및 스페이서(24)가 형성된 기판(10)의 전면에 티타늄, 티타늄 실리사이드와 같은 도전성 금속막, 또는 탄소 나노 튜브가 소정의 두께를 갖고 형성된 후, 상기 비트 라인(20) 상부의 상기 도전성 금속막 또는 탄소 나노 튜브를 차폐하는 포토레지스트 패턴 또는 제 2 하드 마스크막이 형성되고, 상기 포토레지스트 패턴 또는 제 2 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 상기 도전성 금속막, 또는 탄소 나노튜브를 비등방성 식각되어 형성된다. 이때, 상기 도전성 금속막은 물리기상증착방법 또는 화학기상증착방법으로 형성되며, 상기 탄소 나노 튜브는 전기방전방법으로 형성된다. 또한, 상기 제 2 하드 마스크막은 상기 플립 전극(50)의 패터닝 시 제거되거나, 상기 플립 전극(50) 상에 잔류하여 형성되어도 무방하다.
도 9e 및 도 10e에 도시된 바와 같이, 상기 플립 전극(50)이 형성된 기판(10)의 전면 소정의 두께를 갖는 제 2 층간 절연막(26)을 형성하고, 상기 스택 상부의 상기 플립 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 제거하여 평탄화한다. 여기서, 상기 제 2 층간 절연막(26)은 기판(10)으로부터 소정의 단차를 갖는 상기 기록 워드 라인(30), 상기 트랩 사이트(80), 및 상기 제 1 희생막(60)의 스택 상부로 교차되어 형성되는 플립 전극(50)의 상부에 상기 스택과 평행한 방향으로 후속에서 제 2 희생막(70) 및 독출 워드 라인(40)이 형성될 수 있도록 평탄면을 제공한다. 또한, 상기 제 2 층간 절연막(26)은 하부의 상기 플립 전극(50)과, 상부의 독출 워드 라인(40)의 패터닝 공정을 분리시켜 진행토록 할 수 있다. 왜냐하면, 상기 플립 전극(50)과 상기 독출 워드 라인(40)은 도전성이 우수한 도전성 금속막으로 이루어지며, 상기 도전성 금속막을 패턴닝하기 위해 사용되는 대부분의 식각 용액 또는 반응 가스의 선택 식각비가 낮기 때문이다. 따라서, 상기 제 2 층간 절연막(26)은 도전성 금속막으로 이루어진 두 개의 적층되는 라인 또는 패턴을 분리하여 형성하는 공정에서 필수적으로 사용된다. 예컨대, 상기 제 2 층간 절연막(26)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막으로 이루어진다. 이때, 상기 제 2 층간 절연막(26)은 상기 플립 전극(50) 및 상기 제 2 하드 마스크막이 형성된 상기 기판(10)의 전면에 상기 플립 전극(50) 이상의 높이를 갖도록 형성된다. 또한, 상기 제 1 희생막(60) 상의 상기 플립 전극(50)이 노출되 도록 상기 제 2 층간 절연막(26)을 화학적 기계적 연마방법으로 제거하여 평탄화할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자의 제조방법은 플립 전극(50)이 형성된 전면에 제 2 층간 절연막(26)을 형성하고, 기록 워드 라인(30) 및 제 1 희생막(60)의 상부에 형성된 상기 플립 전극(50)이 노출되도록 상기 제 2 층간 절연막(26)을 평탄화하여 후속의 제 2 희생막(70) 및 독출 워드 라인(40)이 패터닝되도록 할 수 있다.
도 9f 및 도 10f에 도시된 바와 같이, 상기 제 2 층간 절연막(26)에 의해 노출되는 상기 플립 전극(50)의 상부에서 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 기록 워드 라인(30)과 평행한 방향으로 제 2 희생막(70), 및 독출 워드 라인(40)을 형성한다. 여기서, 상기 제 2 희생막(70) 및 독출 워드 라인(40)은 상기 플립 전극(50)을 중심으로 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 기록 워드 라인(30)에 대칭적으로 형성된다. 예컨대, 상기 제 2 희생막(70)은 상기 제 1 희생막(60)과 마찬가지로 원자층증착방법 또는 화학기상증착방법으로 형성된 폴리 실리콘재질로 이루어지며, 약 50Å 내지 약 150Å정도의 두께를 갖도록 형성된다. 또한, 상기 독출 워드 라인(40)은 약 200Å정도의 두께를 갖고, 약 30Å 내지 약 1000Å 정도의 선폭을 갖도록 형성된다. 이때, 상기 제 2 희생막(70) 및 독출 워드 라인(40)은 다음과 같이 형성될 수 있다. 먼저, 상기 제 2 층간 절연막(26) 상에서 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막, 도전성 금속막, 및 제 3 하드 마스크막(42)을 적층시킨다. 다음, 상기 제 1 희생 막(60) 및 상기 기록 워드 라인(30) 상부의 상기 제 3 하드 마스크막(42)을 차폐하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 제 3 하드 마스크막(42)을 제거한 후, 상기 포토레지스트 패턴을 에싱공정으로 제거한다. 마지막으로, 제 3 하드 마스크막(42)을 식각 마스크로 사용되는 건식식각방법 또는 습식식각방법으로 상기 폴리 실리콘막, 도전성 금속막을 비등방석 식각시켜 상기 제 2 희생막(70), 및 독출 워드 라인(40)을 형성할 수 있다.
도 9g 및 도 10g에 도시된 바와 같이, 상기 독출 워드 라인(40) 상에 형성된 제 3 하드 마스크막(42)을 소정의 선폭으로 축소 패터닝한다. 여기서, 패터닝된 상기 제 3 하드 마스크막(42)은 후속에서 트렌치(100)의 선폭을 정의한다. 예컨대, 상기 제 3 하드 마스크막(42)은 일방향으로 형성된 상기 독출 워드 라인(40)의 길이 방향의 중심을 차폐하도록 형성된 포토레지스트 패턴을 식각 마스크를 사용한 건식식각방법 또는 습식식각방법에 의해 비등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 또한, 상기 제 3 하드 마스크막(42)은 평면 방향보다 측면 방향의 식각특성이 우수한 건식식각방법 또는 습식식각방법에 의해 등방적으로 식각되어 선폭이 축소되도록 형성될 수 있다. 이때, 등방적 건식식각방법 또는 습식식각방법 시 사용되는 반응 가스 또는 식각 용액은 상기 기판(10)과 평행한 방향으로 유동되면서 상기 제 3 하드 마스크막(42)의 측면을 선택적으로 식각할 수 있다.
도 9h 및 도 10h에 도시된 바와 같이, 선폭이 줄어든 제 3 하드 마스크막(42) 상에 소정 두께의 제 3 층간 절연막(28)을 형성하고, 상기 제 3 하드 마스 크막(42)이 노출되도록 상기 제 3 층간 절연막(28)을 평탄화한다. 여기서, 상기 제 3 층간 절연막(28)은 상기 제 2 희생막(70) 및 상기 독출 워드 라인(40)이상의 두께를 갖도록 형성된다. 따라서, 상기 제 3 층간 절연막(28)은 후속에서 상기 제 2 희생막(70)이 제거되면 상기 독출 워드 라인(40)의 측면을 지지하여 상기 플립 전극(50)으로부터 상기 독출 워드 라인(40)을 부양시키도록 할 수 있다. 예컨대, 상기 제 3 층간 절연막(28)은 플라즈마 화학기상증착방법으로 형성된 실리콘 산화막을 포함하여 이루어진다. 또한, 상기 제 3 층간 절연막(28)은 화학적 기계적 연마방법에 의해 평탄화될 수 있다. 이때, 상기 독출 워드 라인(40)을 식각 정지막으로 사용하여 상기 제 3 층간 절연막(28)을 평탄화할 경우, 도전성 금속막으로 이루어진 상기 독출 워드 라인(40)이 손상될 수 있기 때문에 상기 제 3 하드 마스크막(42)을 식각 정지막으로 사용하여야만 한다.
도 9i 및 도 10i에 도시된 바와 같이, 제 3 층간 절연막(28)을 식각 마스크로 사용하는 건식식각방법을 이용하여 상기 제 3 하드 마스크막(42), 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 기록 워드 라인(30)을 순차적으로 비등방적으로 식각하여 상기 제 1 층간 절연막(22)이 바닥에서 노출되는 트렌치(100)를 형성한다. 여기서, 상기 트렌치(100)는 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 및 상기 기록 워드 라인(30)이 대칭적으로 복수개로 분리되도록 형성된다. 상기 트렌치(100)는 실리콘 산화막으로 이루어진 상기 제 3 층간 절연막(28), 및 상기 제 1 층간 절연막(22)에 대응하여 폴리 실 리콘 및 도전성 금속막의 선택 식각비가 높은 반응 가스를 사용하는 건식식각방법에 의해 형성될 수 있다. 예컨대, 상기 건식식각방법에 사용되는 반응 가스는 CxFy계 가스나 CaHbFc계 등과 같은 불화 탄소계 가스를 사용할 수 있다. 상기 불화 탄소계 가스는, CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4,C2H2, C4F6 등과 같은 가스 또는 이들의 혼합 가스들로 이루어진다. 상기 트렌치(100)의 폭이 줄어들 경우, 이웃하는 상기 기록 워드 라인(30), 상기 독출 워드 라인(40), 및 상기 플립 전극(50)간의 간섭이 일어날 수 있다. 또한, 상기 트렌치(100)를 통해 후속에서 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응 가스가 정상적으로 유동되지 못할 수도 있다. 반면, 상기 트렌치(100)의 폭이 넓어질 경우, 단위 소자의 집적도가 줄어들 수 있지만, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 식각하는 식각 용액 또는 반응가스가 우수하게 유동되도록 할 수 있다. 따라서, 상기 트렌치(100)는 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 대칭적으로 분리시키고, 상기 기록 워드 라인(30) 및 상기 플립 전극(50)사이의 제 1 희생막(60)과, 상기 플립 전극(50) 및 상기 독출 워드 라인(40) 사이의 제 2 희생막(70)을 제거하는 식각 용액 또는 반응 가스가 정상적으로 유동될 수 있는 선폭을 갖도록 형성된다. 예컨대, 상기 트렌치(100)는 약 30Å 내지 800Å정도의 선폭을 갖도록 형성된다.
도시되지는 않았지만, 상기 제 3 하드 마스크막(42)의 선폭이 줄어드는 공정이 생략될 경우, 상기 독출 워드 라인(40) 및 상기 기록 워드 라인(30)의 길이 방향 중심에 형성된 제 3 층간 절연막(28)을 노출시키는 포토레지스트 패턴을 식각 마스크로 사용하는 건식식각방법에 의해 상기 제 3 하드 마스크막(42), 상기 독출 워드 라인(40), 상기 제 2 희생막(70), 상기 플립 전극(50), 상기 제 1 희생막(60), 상기 트랩 사이트(80), 및 상기 기록 워드 라인(30)이 순차적으로 비등방성 식각되어 상기 트렌치(100)가 형성될 수도 있다.
도 9j 및 도 10j에 도시된 바와 같이, 상기 트렌치(100)에 의해 노출되는 상기 제 1 희생막(60), 및 상기 제 2 희생막(70)을 제거하여 상기 기록 워드 라인(30)과 상기 독출 워드 라인(40) 사이에서 상기 플립 전극(50)이 부양되는 소정의 공극을 형성한다. 예컨대, 상기 제 1 희생막(60)과 상기 제 2 희생막(70)은 습식식각방법 또는 건식식각방법에 의해 상기 트렌치(100)(82)의 측벽에서 노출된 면에서부터 측면으로 등방성 식각되어 제거될 수 있다. 폴리 실리콘 재질로 이루어진 상기 제 1 희생막(60)과, 상기 제 2 희생막(70)의 습식식각방법에 사용되는 식각 용액은 상기 질산, 불산, 및 초산과 같은 강산에 탈이온수가 소정의 농도로 혼합된 혼합 용액으로 이루어진다. 상기 습식식각방법 또는 건식식각방법에서 사용되는 식각 용액 또는 반응 가스는 상기 트렌치(100)의 측벽에서 노출되는 상기 제 1 희생막(60)과 상기 제 2 희생막(70)을 수평방향으로 제거시키면서 상기 독출 워드 라인(40)과 상기 기록 워드 라인(30) 사이에 상기 공극을 형성토록 할 수 있다. 상기 스페이서(24)가 폴리 실리콘 재질로 형성될 경우, 상기 스페이서(24) 또한 상기 식각 용액 또는 상기 반응 가스에 의해 식각되어 공극으로 형성되어도 무방하다. 이때, 상기 스페이서(24)가 제거되어 형성되는 공극의 거리가 상기 기록 워드 라인(30)과 상기 플립 전극(50)간의 공극 거리에 비해 현저하게 작을 경우, 상기 플 립 전극(50)이 상기 기록 워드 라인(30)의 상부에서 전기적으로 접촉되는 것이 아니라, 상기 기록 워드 라인(30)의 측면에서 전기적으로 접촉되어 정보의 기록 및 독출 불량이 발생될 수 있다. 따라서, 상기 스페이서(24)가 제거될 경우, 기록 워드 라인(30)의 상부와 플립 전극(50) 사이의 거리가 상기 기록 워드 라인(30)의 측면과 상기 플립 전극(50) 사이의 거리에 비해 크게 형성된다.
도시되지는 않았지만, 상기 트렌치(100)의 상단을 덮는 제 4 층간 절연막을 형성하여 상기 트렌치(100) 내부를 밀봉시킨다. 이때, 상기 트렌치(100) 내부의 공극은 대기중의 질소 또는 아르곤과 비 반응성 가스로 충만될 수 있으며, 상기 플립 전극(50)의 굴절 속도를 증가시기 위해 진공 상태를 갖도록 설정되어 있어도 무방하다. 또한, 상기 제 4 층간 절연막이 형성된 상기 기판(10)의 상단에 또 다른 비트 라인(20), 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 순차적으로 형성하여 다층 구조를 갖는 메모리 소자를 제작할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 메모리 소자의 제조방법은 기판(10) 상에 일방향으로 형성된 비트 라인(20)의 상부에서 교차되는 방향으로 형성된 트렌치(100)를 이용하여 복수개의 기록 워드 라인(30), 플립 전극(50), 및 독출 워드 라인(40)을 대칭적으로 형성할 수 있기 때문에 소자의 집적도를 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가 능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 소정의 공극을 갖도록 형성된 독출 워드 라인, 및 기록 워드 라인을 길이 방향의 양측으로 분리시키고, 상기 기록 워드 라인 하부의 비트 라인과 전기적으로 연결되는 플립 전극을 분리시키도록 형성된 트렌치를 구비하여 상기 트렌치를 중심으로 대칭적인 구조를 갖는 복수개의 라인들간 거리를 줄일 수 있기 때문에 단위 소자의 집적도를 높일 수 있는 효과가 있다.
또한, 복수개의 기록 워드 라인상에서 접촉되거나 분리된 상태를 갖도록 트렌치를 중심으로 분리된 복수개의 플립 전극을 구비하여 기판이 구부려지더라도 상기 플립 전극이 상기 기록 워드 라인에 접촉되거나 분리된 상태를 지속적으로 유지시킬 수 있어 공간적인 제약을 줄이고 외부로부터 주어지는 충격에 의한 손상을 최소화할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
그리고, 기록 워드 라인으로 인가되는 전하를 터널링시켜 트랩되도록하고, 트랩된 상기 전하를 이용하여 플립 전극의 굴곡된 상태를 지속시키는 트랩 사이트를 구비하여 소정의 정보를 저장하기 위해 인가되어야 할 대기 전력의 소모를 줄이고, 상기 기록 워드 라인을 통해 공급되는 전하가 없이도 소정의 정보가 손실되지 않도록 할 수 있기 때문에 비 휘발성 메모리 소자의 구현이 가능한 효과가 있다.
Claims (45)
- 일방향으로 형성된 비트 라인;상기 비트 라인의 일측에서 상기 비트 라인과 절연되어 교차되면서 서로 소정 간격의 공극을 두고 평행하게 형성된 복수개의 워드 라인; 및상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 워드 라인을 우회하여 상기 복수개의 워드 라인사이의 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡 되도록 형성된 플립 전극을 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 복수개의 워드 라인의 각각을 길이 방향으로 분리시키고, 상기 플립 전극을 복수개로 분리시켜 상기 복수개의 워드 라인과 복수개의 상기 플립 전극을 대칭적으로 만들도록 형성된 트렌치를 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 비트 라인이 형성되도록 소정의 평탄면을 갖는 기판과, 상기 기판 상에 형성되는 상기 비트 라인 및 상기 비트 라인에 인접하는 상기 워드 라인사이에 형성된 제 1 층간 절연막과, 상기 워드 라인의 측벽에서 상기 플립 전극을 소정 간격으로 이격시키도록 형성된 스페이서와, 상기 스페이서에 대응되는 상기 플립 전극의 측면을 덮도록 형성된 제 2 층간 절연막과, 상기 제 2 층간 절연막 상에서 상기 비트 라인에 인접하는 워드 라인에서 이격되는 워드 라인의 측벽을 지지하여 상기 복수개의 워드 라인사이의 상기 공극을 유지시키도록 형성된 제 3 층간 절연막을 포함함을 특징으로 하는 메모리 소자.
- 제 3 항에 있어서,상기 제 1 층간 절연막, 상기 제 2 층간 절연막, 또는 상기 제 3 층간 절연막은 실리콘 산화막을 포함함을 특징으로 하는 메모리 소자.
- 제 3 항에 있어서,상기 스페이서는 실리콘 질화막, 또는 폴리 실리콘막을 포함함을 특징으로 하는 메모리 소자.
- 제 5 항에 있어서,상기 스페이서가 상기 폴리 실리콘막으로 이루어질 경우, 상기 스페이서는 상기 비트 라인에 인접하는 상기 워드 라인과 플립 전극 사이에서 상기 폴리 실리콘막이 제거되어 형성되는 공극을 포함함을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 비트 라인에 인접하는 상기 워드 라인 상에서 상기 워드 라인과 상기 플립 전극에 절연되도록 형성되며 상기 워드 라인 방향으로 굴절되는 상기 플립 전극을 정전기적으로 고정시킬 수 있도록 상기 비트 라인에 인접하는 상기 워드 라인 또는 외부에서 인가되는 소정의 전하를 트랩핑시키 있는 트랩 사이트를 더 포함함을 특징으로 하는 메모리 소자.
- 제 7 항에 있어서,상기 트랩 사이트는 상기 워드 라인 상에 형성된 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조, 또는 제 1 실리콘 산화막, 폴리 실리콘막, 및 제 2 실리콘 산화막이 적층된 구조를 포함함을 특징으로 하는 메모리 소자.
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 소정의 두께를 갖고 일방향으로 형성된 비트 라인;상기 비트 라인의 상부에서 상기 비트 라인과 교차되도록 형성된 제 1 워드 라인;상기 제 1 워드 라인과 상기 비트 라인사이에 형성된 제 1 층간 절연막;상기 제 1 워드 라인의 상부에서 소정의 공극을 갖도록 부양되고, 상기 제 1 워드 라인과 평행한 방향으로 형성된 제 2 워드 라인;상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 또는 상기 비트 라인 상에서 소정의 높이를 갖고 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 2 및 제 3 층간 절연막;상기 제 2 워드 라인, 및 상기 제 1 워드 라인을 길이 방향으로 분리시켜 대칭적으로 만들고, 상기 제 1 층간 절연막을 바닥으로 노출시키는 트렌치; 및상기 트렌치에 의해 복수개가 대칭적으로 나뉘어지면서 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 제 1 워드 라인을 우회하여 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡되도록 형성된 플립 전극을 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 비트 라인은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드를 포함하는 도전성 금속 재질, 또는 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질을 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 제 1 층간 절연막, 상기 제 2 층간 절연막, 및 상기 제 3 층간 절연막은 실리콘 산화막을 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 제 1 워드 라인 및 상기 제 2 워드 라인은 금, 은 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드와 같은 도전성 금속 재질을 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에서 상기 공극을 형성하기 위해 적층되어 형성된 후, 상기 트렌치에 의해 노출되는 측벽이 식각 용액 또는 반 응 가스에 의해 상기 공극을 형성토록 제거되는 제 1 희생막 및 제 2 희생막을 포함함을 특징으로 메모리 소자.
- 제 13 항에 있어서,상기 제 1 희생막 및 제 2 희생막은 폴리 실리콘막을 포함함을 특징으로 하는 메모리 소자.
- 제 14 항에 있어서,상기 제 1 층간 절연막, 상기 제 1 워드 라인, 및 상기 제 1 희생막으로 이루어지는 스택의 측면과 상기 플립 전극사이에 형성된 스페이서를 포함함을 특징으로 하는 메모리 소자.
- 제 15 항에 있어서,상기 스페이서는 실리콘 질화막 또는 폴리 실리콘막을 포함하여 이루어짐을 특징으로 하는 메모리 소자.
- 제 16 항에 있어서,상기 스페이서가 상기 폴리 실리콘막으로 이루어질 경우, 상기 스페이서는 상기 제 1 워드 라인과 플립 전극 사이에서 상기 폴리 실리콘막이 제거되어 형성되는 공극을 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 제 2 워드 라인 상에서 상기 제 2 워드 라인의 패터닝 시 식각 마스크로 사용되고, 상기 제 2 워드 라인의 상부에서 상기 제 3 층간 절연막에 의해 노출되면서 상기 트렌치의 선폭을 정의하도록 축소된 선폭을 갖도록 형성되며 상기 트렌치의 형성 시에 제거되는 하드 마스크막을 더 포함함을 특징으로 하는 메모리 소자.
- 제 9 항에 있어서,상기 제 1 워드 라인 및 상기 플립 전극이 전기적으로 접촉된 상태와, 상기 제 1 워드 라인 및 상기 플립 전극이 전기적으로 분리된 상태에 대응되는 정보를 획득함을 특징으로 하는 메모리 소자.
- 소정의 평탄면을 갖는 기판;상기 기판 상에서 소정의 두께를 갖고 일방향으로 형성된 비트 라인;상기 비트 라인의 상부에서 상기 비트 라인과 교차되도록 형성된 제 1 워드 라인;상기 제 1 워드 라인과 상기 비트 라인사이에 형성된 제 1 층간 절연막;상기 제 1 워드 라인의 상부에서 소정의 공극을 갖도록 부양되고, 상기 제 1 워드 라인과 평행한 방향으로 형성된 제 2 워드 라인;상기 제 2 워드 라인을 부양시키기 위해 상기 제 1 워드 라인의 측면 상기 기판 또는 상기 비트 라인 상에서 소정의 높이를 갖고 상기 제 2 워드 라인의 측면을 지지토록 형성된 제 2 및 제 3 층간 절연막;상기 제 2 워드 라인, 및 상기 제 1 워드 라인을 길이 방향으로 분리시켜 대칭적으로 만들고, 상기 제 1 층간 절연막을 바닥으로 노출시키는 트렌치;상기 트렌치에 의해 복수개가 대칭적으로 나누어지면서 상기 비트 라인에 일측이 연결되고, 상기 비트 라인에 인접하는 상기 제 1 워드 라인을 우회하여 상기 공극 내에 삽입되는 타측이 상기 복수개의 워드 라인 사이에서 유도되는 전기장에 의해 상기 복수개의 워드 라인에 대하여 어느 한 방향으로 굴곡되도록 형성된 플립 전극; 및상기 플립 전극의 하부 상기 제 1 워드 라인 상에서 상기 제 1 워드 라인과 상기 플립 전극에 절연되도록 형성되며 상기 제 1 워드 라인 방향으로 굴절되는 상기 플립 전극을 정전기적으로 고정시킬 수 있도록 상기 제 1 워드 라인 또는 외부 에서 인가되는 소정의 전하를 트랩핑시키 있는 트랩 사이트를 포함함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 비트 라인은 금, 은, 구리, 알루미늄, 텅스텐, 텅스텐 실리사이드, 티타늄, 질화 티타늄, 탄탈륨, 탄탈륨 실리사이드를 포함하는 도전성 금속 재질, 또는 도전성 불순물로 도핑된 결정 실리콘 또는 폴리 실리콘 재질을 포함함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 제 1 층간 절연막, 상기 제 2 층간 절연막, 및 상기 제 3 층간 절연막은 실리콘 산화막을 포함함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에서 상기 공극을 형성하기 위해 적층되어 형성된 후, 상기 트렌치에 의해 노출되는 측벽이 식각 용액 또는 반응 가스에 의해 상기 공극을 형성토록 제거되는 제 1 희생막 및 제 2 희생막을 포 함함을 특징으로 메모리 소자.
- 제 23 항에 있어서,상기 제 1 층간 절연막, 상기 제 1 워드 라인, 상기 트랩 사이트, 및 상기 제 1 희생막으로 이루어지는 스택의 측면과 상기 플립 전극사이에 형성된 스페이서를 포함함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 제 2 워드 라인 상에서 상기 제 2 워드 라인의 패터닝 시 식각 마스크로 사용되고, 상기 제 2 워드 라인의 상부에서 상기 제 3 층간 절연막에 의해 노출되면서 상기 트렌치의 선폭을 정의하도록 축소된 선폭을 갖도록 형성되며 상기 트렌치의 형성 시에 제거되는 하드 마스크막을 더 포함함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 제 1 워드 라인 및 상기 플립 전극이 전기적으로 접촉된 상태와, 상기 제 1 워드 라인 및 상기 플립 전극이 전기적으로 분리된 상태에 대응되는 정보를 획득함을 특징으로 하는 메모리 소자.
- 제 20 항에 있어서,상기 트랩 사이트는 제 1 실리콘 산화막, 실리콘 질화막, 및 제 2 실리콘 산화막이 적층된 구조, 또는 제 1 실리콘 산화막, 폴리 실리콘막, 및 제 2 실리콘 산화막이 적층된 구조를 포함함을 특징으로 하는 메모리 소자.
- 소정의 평탄면을 갖는 기판 상에 일방향의 비트 라인을 형성하는 단계;상기 비트 라인이 형성된 기판 상에서 상기 비트 라인과 교차되는 방향으로 제 1 층간 절연막, 제 1 워드 라인, 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계;상기 스택의 측벽에 스페이서를 형성하는 단계;상기 스페이서에 인접하는 상기 비트 라인에 전기적으로 연결되고, 상기 스페이서 및 상기 스택의 외주면을 따라 우회하도록 플립 전극을 형성하는 단계;상기 플립 전극이 형성된 상기 기판 및 상기 비트 라인의 전면을 덮고, 상기 스택 상부의 상기 플립 전극을 노출시키는 제 2 층간 절연막을 형성하는 단계;상기 스택에 대응되는 상기 플립 전극의 상부에 제 2 희생막, 및 제 2 워드 라인을 형성하는 단계;상기 제 2 희생막, 및 상기 제 2 워드 라인이 형성된 상기 기판의 전면을 덮고, 상기 제 2 워드 라인의 길이 방향 중심 상부를 일부 개구시키도록 제 3 층간 절연막을 형성하는 단계;상기 제 3 층간 절연막을 식각 마스크로 사용하여 상기 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 및 상기 제 1 워드 라인을 순차적으로 제거하여 소정 깊이의 트렌치를 형성하는 단계; 및상기 트렌치 내에서 측벽이 노출되는 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 제 1 워드 라인 및 상기 제 2 워드 라인 사이에 공극을 형성하고, 상기 공극 내에서 상기 플립 전극을 부양시키는 단계를 포함함을 특징으로 하는 메모리 소자의 제조방법.
- 제 28 항에 있어서,상기 스페이서는 상기 스택이 형성된 상기 기판의 전면에 일정한 두께를 갖는 실리콘 질화막을 화학기상증착방법으로 형성하고, 자기정렬방법으로 비등방성 식각하여 상기 스택의 측벽에 선택적으로 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 29 항에 있어서,상기 스페이서는 상기 비트 라인 상에서 상기 비트 라인과 교차되는 상기 제 1 층간 절연막, 및 상기 제 1 워드 라인을 형성하고, 상기 제 1 층간 절연막, 및 상기 제 1 워드 라인이 형성된 상기 기판의 전면에 폴리 실리콘막을 형성하고, 상기 제 1 층간 절연막, 및 상기 제 1 워드 라인의 상부에서 형성되는 상기 폴리 실리콘막으로 이루어지는 상기 제 1 희생막과 연결되면서 상기 제 1 층간 절연막, 및 상기 제 1 워드 라인의 측벽을 둘러싸도록 상기 폴리 실리콘막을 패터닝하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 28 항에 있어서,상기 제 2 희생막, 및 상기 제 2 워드 라인은 상기 플립 전극 및 상기 제 2 층간 절연막이 형성된 반도체 기판의 전면에 화학기상증착방법으로 소정의 두께를 갖는 폴리 실리콘막, 도전성 금속막을 형성하고, 상기 제 1 희생막 및 상기 제 1 워드 라인에 대응되는 상기 도전성 금속막을 차폐하는 하드 마스크막을 형성하고, 상기 하드 마스크막을 식각 마스크로 사용하는 건식식각방법 또는 습식식각방법으로 상기 폴리 실리콘막, 도전성 금속막을 비등방석 식각하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 31 항에 있어서,상기 제 3 층간 절연막은 상기 제 2 희생막 및 상기 제 2 워드 라인을 패터닝하기 위해 상기 제 2 워드 라인 상부에 형성되는 상기 하드 마스크막을 소정 선폭으로 패터닝한 후, 상기 기판의 전면에서 상기 하드 마스크막을 메몰시키는 실리콘 산화막을 형성하고, 상기 하드 마스크막이 노출되는 평탄면을 갖도록 상기 실리콘 산화막을 제거하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 트렌치는 상기 제 3 층간 절연막을 식각 마스크막을 사용하고, 상기 제 1 층간 절연막을 식각 정지막을 사용하여 상기 하드 마스크막, 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 상기 제 1 워드 라인을 순차적으로 비등방성 식각하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 28 항에 있어서,상기 제 1 희생막과, 상기 제 2 희생막은 질산, 불산, 및 초산중 어느 하나 이상을 포함하는 강산 용액에 탈이온수가 소정의 농도로 혼합된 혼합 용액을 식각 용액으로 사용하여 습식식각함을 특징으로 하는 메모리 소자의 제조방법.
- 제 28 항에 있어서,상기 트렌치의 상단을 덮어 상기 트렌치의 내부를 밀봉시키는 제 4 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 메모리 소자의 제조방법.
- 소정의 평탄면을 갖는 기판 상에 일방향의 비트 라인을 형성하는 단계;상기 비트 라인이 형성된 기판 상에서 상기 비트 라인과 교차되는 방향으로 제 1 층간 절연막, 제 1 워드 라인, 트랩 사이트 및 제 1 희생막으로 이루어지는 스택을 형성하는 단계;상기 스택의 측벽에 스페이서를 형성하는 단계;상기 스페이서에 인접하는 상기 비트 라인에 전기적으로 연결되고, 상기 스페이서 및 상기 스택의 외주면을 따라 우회하도록 플립 전극을 형성하는 단계;상기 플립 전극이 형성된 상기 기판 및 상기 비트 라인의 전면을 덮고, 상기 스택 상부의 상기 플립 전극을 노출시키는 제 2 층간 절연막을 형성하는 단계;상기 스택에 대응되는 상기 플립 전극의 상부에 제 2 희생막, 및 제 2 워드 라인을 형성하는 단계;상기 제 2 희생막, 및 상기 제 2 워드 라인이 형성된 상기 기판의 전면을 덮고, 상기 제 2 워드 라인의 길이 방향 중심 상부를 일부 개구시키도록 제 3 층간 절연막을 형성하는 단계;상기 제 3 층간 절연막을 식각 마스크로 사용하여 상기 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 상기 트랩 사이트, 및 상기 제 1 워드 라인을 순차적으로 제거하여 소정 깊이의 트렌치를 형성하는 단계; 및상기 트렌치 내에서 측벽이 노출되는 상기 제 1 희생막 및 제 2 희생막을 제거하여 상기 제 1 워드 라인 및 상기 제 2 워드 라인 사이에 공극을 형성하고, 상기 공극 내에서 상기 플립 전극을 부양시키는 단계를 포함함을 특징으로 하는 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 트랩 사이트는 제 1 실리콘 산화막, 실리콘 질화막, 제 2 실리콘 산화막을 화학기상증착방법, 또는 급속 열처리방법으로 적층하여 형성하거나, 제 1 실리콘 산화막, 폴리 실리콘막, 제 2 실리콘 산화막을 화학기상증착방법, 또는 급속 열처리방법으로 적층하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 스페이서는 상기 스택이 형성된 상기 기판의 전면에 일정한 두께를 갖는 실리콘 질화막을 화학기상증착방법으로 형성하고, 자기정렬방법으로 비등방성 식각하여 상기 스택의 측벽에 선택적으로 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 38 항에 있어서,상기 스페이서는 상기 비트 라인 상에서 상기 비트 라인과 교차되는 상기 제 1 층간 절연막, 상기 제 1 워드 라인, 및 상기 트랩 사이트를 형성하고, 상기 제 1 층간 절연막, 상기 제 1 워드 라인, 및 상기 트랩 사이트가 형성된 상기 기판의 전면에 폴리 실리콘막을 형성하고, 상기 제 1 층간 절연막, 상기 제 1 워드 라인, 및 상기 트랩 사이트의 상부에서 형성되는 상기 폴리 실리콘막으로 이루어지는 상기 제 1 희생막과 연결되면서 상기 제 1 층간 절연막, 상기 제 1 워드 라인, 및 상기 트랩 사이트의 측벽을 둘러싸도록 상기 폴리 실리콘막을 패터닝하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 제 3 층간 절연막은 상기 제 2 희생막 및 상기 제 2 워드 라인을 패터닝하기 위해 상기 제 2 워드 라인 상부에 형성되는 하드 마스크막을 소정 선폭으로 패터닝한 후, 상기 기판의 전면에서 상기 하드 마스크막을 메몰시키는 실리콘 산화막을 형성하고, 상기 하드 마스크막이 노출되는 평탄면을 갖도록 상기 실리콘 산화막을 제거하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 40 항에 있어서,상기 트렌치는 상기 제 3 층간 절연막을 식각 마스크막을 사용하고, 상기 제 1 층간 절연막을 식각 정지막을 사용하여 상기 하드 마스크막, 제 2 워드 라인, 상기 제 2 희생막, 상기 플립 전극, 상기 제 1 희생막, 상기 트랩 사이트, 및 상기 제 1 워드 라인을 순차적으로 비등방성 식각하여 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 제 1 희생막과, 상기 제 2 희생막은 질산, 불산, 및 초산중 어느 하나 이상을 포함하는 강산 용액에 탈이온수가 소정의 농도로 혼합된 혼합 용액을 식각 용액으로 사용하여 습식식각함을 특징으로 하는 메모리 소자의 제조방법.
- 제 42 항에 있어서,상기 스페이서가 폴리 실리콘막으로 형성될 경우, 상기 스페이서는 상기 식각 용액으로 식각하여 공극을 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 43 항에 있어서,상기 스페이서가 제거되어 형성되는 공극의 거리는 상기 제 1 워드 라인과 상기 플립 전극 사이에 형성되는 공극의 거리보다 크게 형성함을 특징으로 하는 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 트렌치의 상단을 덮어 상기 트렌치의 내부를 밀봉시키는 제 4 층간 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 메모리 소자의 제조방법.
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